FR2957449A1 - Micro-amplificateur de lecture pour memoire - Google Patents

Abstract

L'invention concerne selon un premier aspect un amplificateur de lecture d'une série de cellules d'une mémoire réinscriptible, comportant : - un étage d'écriture comprenant un inverseur CMOS dont l'entrée est reliée directement ou indirectement à une borne d'entrée de l'amplificateur de lecture, et dont la sortie est reliée à une borne de sortie de l'amplificateur de lecture destinée à être reliée à une ligne de bit locale adressant les cellules de ladite série - un étage de lecture comprenant un transistor de lecture dont la grille est reliée à la sortie de l'inverseur et dont le drain est relié à l'entrée de l'inverseur.

Description

DOMAINE DE L'INVENTION L'invention concerne de manière générale les mémoires réinscriptibles, et plus particulièrement un amplificateur de lecture (« sense amplifier » selon la terminologie anglo-saxonne consacrée) d'une série de cellules d'une mémoire réinscriptible. ARRIERE PLAN DE L'INVENTION Un amplificateur de lecture conventionnel adresse généralement de l'ordre de 512 à 1024 cellules mémoires via une ligne, dit de bit. L'amplificateur de lecture conventionnel est plus précisément un 1 o amplificateur différentiel travaillant avec une ligne de bit et une ligne de bit complémentaire qui sert de ligne de référence. Une technique conventionnelle pour augmenter les performances d'une mémoire dynamique DRAM consiste à réduire le nombre de cellules adressées par un amplificateur de lecture (on parle également de réduction 15 de la longueur de la ligne de bit). Il faut cependant prévoir un nombre plus important d'amplificateurs de lecture pour adresser l'ensemble des cellules composant la mémoire, ce qui se traduit par une perte d'efficacité globale dans la mesure où la gestion de la mémoire consomme de la surface utile au détriment de la mémoire elle-même. 20 Afin de répondre à cette perte d'efficacité, l'article « A 500 MHz Random Cycle, 1.5 ns Latency, SOI Embedded DRAM Macro Featuring a Three-Transistor Micro Sense Amplifier", J Barth et al., ISSCC (2007), Pages: 486-487 présente une architecture hiérarchisée reposant sur des amplificateurs de lecture, dits micro-amplificateurs de lecture, adressant, via 25 une ligne de bit locale, peu de cellules (32 typiquement) mais constitués de très peu de transistors (trois typiquement). On relèvera que cet article propose une architecture dans laquelle les différentes cellules mémoire sont réalisées sur un substrat silicium sur isolant (SOI pour Silicon On Insulator). Les différents micro-amplificateurs de lecture 30 sont quant à eux formés sur un substrat massif (ou « bulk » selon la terminologie anglo-saxonne).

Chaque micro-amplificateur de lecture dispose de deux bornes d'entrée reliées à deux lignes de bit principales RBL (« Read Bit Line ») et WBL (« Write Bit Line ») venant contrôler les opérations de lecture/écriture des cellules adressées en parallèle via la ligne de bit locale LBL reliée à la borne de sortie du micro-amplificateur de lecture. Le recours à deux lignes de bit principales s'avère problématique en ce que l'architecture proposée par cet article ne peut être transposée pour réaliser des mémoires autonomes (« stand-alone memory ») et reste ainsi limitée à la réalisation de mémoires embarquées. 1 o En outre chaque micro-amplificateur de lecture ne peut adresser qu'un nombre réduit de cellules mémoire (typiquement 16 à 32) de sorte qu'il faut recourir à un nombre relativement important de micro-amplificateurs de lecture (de 64k à 128k pour une mémoire de 2 Mbits). Malgré la taille relativement réduite du micro-amplificateur (3 transistors seulement), 15 l'inconvénient cité précédemment d'une consommation de surface importante pour la fonction d'amplification de lecture, au détriment de la fonction mémoire, demeure donc en partie. BREVE DESCRIPTION DE L'INVENTION L'invention a pour objectif de proposer une technique qui permette de 20 passer outre les inconvénients de l'architecture hiérarchisée proposée dans l'article susmentionné. L'invention propose à cet effet, selon un premier aspect, un amplificateur de lecture d'une série de cellules d'une mémoire réinscriptible, comportant : 25 ù un étage d'écriture comprenant un inverseur CMOS dont l'entrée est reliée directement ou indirectement à une borne d'entrée de l'amplificateur de lecture, et dont la sortie est reliée à une borne de sortie de l'amplificateur de lecture destinée à être reliée à une ligne de bit locale adressant les cellules de ladite série ; û un étage de lecture comprenant un transistor de lecture dont la grille est reliée à la sortie de l'inverseur et dont le drain est relié à l'entrée de l'inverseur. Selon un premier mode de réalisation, l'entrée de l'étage d'écriture est reliée directement à la borne d'entrée de l'inverseur, ladite borne d'entrée étant destinée à être reliée à une ligne de bit principale venant adresser une pluralité d'amplificateurs de lecture en parallèle. Selon un second mode de réalisation, l'étage de lecture comprend un transistor additionnel, complémentaire du transistor de lecture, le transistor additionnel et le transistor de lecture formant un inverseur CMOS dont l'entrée est reliée à la sortie de l'étage d'écriture et dont la sortie est reliée à l'entrée de l'inverseur de l'étage d'écriture. Dans ce second mode de réalisation, l'entrée de l'étage d'écriture peut être reliée indirectement à la borne d'entrée de l'inverseur via un étage de décodage comprenant un transistor dont le drain est relié à la borne d'entrée de l'amplificateur de lecture et dont la source est reliée à l'entrée de l'étage d'écriture. L'amplificateur de lecture selon le premier aspect de l'invention est préférentiellement réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, et chacun des transistors possède une grille de contrôle arrière formée dans le substrat de base au-dessous du canal et apte à être polarisée pour moduler la tension de seuil du transistor. Selon un second aspect, l'invention concerne un procédé de commande d'un amplificateur de lecture selon le premier aspect de l'invention réalisé sur un substrat SeOl, dans lequel on modifie la polarisation des grilles de contrôle arrière lors des opérations d'écriture, de lecture et de rétention de données dans les cellules de ladite série. Lors d'une opération de lecture, on peut augmenter la tension de seuil des transistors de l'étage d'écriture et diminuer la tension de seuil du ou des transistors de l'étage de lecture en contrôlant la polarisation de leurs grilles de contrôle arrière. Lors d'une opération d'écriture, on peut diminuer la tension de seuil des transistors de l'étage d'écriture et augmenter la tension de seuil du ou des transistors de l'étage de lecture en contrôlant la polarisation de leurs grilles de contrôle arrière. Lors d'une opération de rétention, on peut décharger la ligne de bit locale par l'intermédiaire de l'un des transistors de l'étage d'écriture dont la polarisation de la grille de contrôle arrière est contrôlée de manière à 1 o abaisser sa tension de seuil. Selon encore un autre aspect, l'invention concerne une mémoire réinscriptible comportant un réseau matriciel de cellules connectées à des lignes de bit locales et à des lignes de mots, caractérisée en ce qu'elle comporte des amplificateurs de lecture conformes au premier aspect de 15 l'invention. Les cellules mémoires et les amplificateurs de lecture de la mémoire réinscriptible sont préférentiellement réalisés sur un substrat semi-conducteur sur isolant. Selon encore un autre aspect, l'invention concerne un amplificateur de 20 lecture principal destiné à être relié, par l'intermédiaire d'une ligne de bit principale, à une pluralité d'amplificateurs de lecture selon le premier mode de réalisation du premier aspect de l'invention, caractérisé en ce qu'il comprend un étage d'amplification du signal délivré par une cellule lors d'une opération de lecture, et un étage inverseur haute impédance commutable 25 pour renvoyer le signal amplifié sur la ligne de bit principale suite à l'opération de lecture. BREVE DESCRIPTION DES DESSINS D'autres aspects, buts et avantages de la présente invention apparaîtront mieux à la lecture de la description détaillée suivante de formes 30 de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : - la figure 1 représente l'architecture hiérarchisée mise en oeuvre dans un premier mode de réalisation de l'invention ; - la figure 2 représente un micro-amplificateur de lecture conforme au premier mode de réalisation de l'invention ; - les figures 3a et 3b représentent des exemples de transistors disposant de grille de contrôle arrière - la figure 4a représente une topologie possible d'un micro-amplificateur de lecture selon la figure 2 - la figure 4b représente une organisation possible de micro-amplificateurs 1 o de lecture selon la figure 2 le long de colonnes d'une matrice mémoire ; - la figure 5 représente un amplificateur de lecture principal destiné à transférer des données vers/depuis une pluralité de micro-amplificateurs de lecture selon la figure 2 - la figure 6 représente un micro-amplificateur de lecture conforme à un 15 second mode de réalisation de l'invention. DESCRIPTION DETAILLEE DE L'INVENTION L'invention concerne selon un premier aspect un amplificateur de lecture d'une série de cellules d'une mémoire réinscriptible. On a représenté sur la figure 1 une architecture hiérarchisée mise en 20 oeuvre dans un premier mode de réalisation de l'invention et selon laquelle un micro-amplificateur de lecture µSA couvre une série de cellules mémoire via une ligne de bit locale LBL, typiquement entre 128 et 256 cellules mémoire. On constatera ici que la ligne de bit locale LBL est raccourcie par 25 rapport à une ligne de bit conventionnelle qui compte globalement 4 fois plus de cellules. La ligne de bit locale LBL est en revanche plus longue que celle proposé dans l'article présenté en introduction qui ne s'étend elle que sur 16 à 32 cellules. Le micro-amplificateur de lecture µSA transfère des données 30 vers/depuis un amplificateur de lecture principal MSA via une ligne de bit principale MBL. La ligne de bit principale MBL couvre une série de micro- amplificateur de lecture µSA, typiquement entre 16 et 32 micro-amplificateurs de lecture µSA. L'amplificateur de lecture principal MSA est par ailleurs relié à une ligne, dite de données DL, sur laquelle circule les données lues/écrites dans les cellules mémoires. On comprendra de la description qui va suivre du premier mode de réalisation de l'invention qu'un micro-amplificateur de lecture µSA assure les fonctions de lecture et d'écriture, tandis que la fonction de rafraichissement est réalisée par l'amplificateur de lecture principale MSA qui fait l'interface 1 o entre le micro-amplificateur de lecture µSA et les circuits périphériques. On notera dès à présent que le micro-amplificateur de lecture µSA dispose d'une seule liaison (la ligne de bit principale MBL) avec l'amplificateur de lecture principale MSA, ce qui permet de répondre aux contraintes en terme de largeur de métallisation aussi bien dans le domaine 15 des mémoires embarquées que dans celui des mémoires autonomes. Comme représenté sur la figure 2, un micro-amplificateur de lecture µSA conforme au premier mode de réalisation de l'invention ne comporte que trois transistors Ti, T2, T3. Le micro-amplificateur de lecture µSA comprend plus précisément une 20 borne d'entrée E reliée à la ligne de bit principale MBL et une borne de sortie S reliée à la ligne de bit locale LBL. Le micro-amplificateur de lecture µSA comprend un étage d'écriture comprenant un inverseur CMOS dont l'entrée est reliée directement à la borne d'entrée E, et dont la sortie est reliée à la borne de sortie S. 25 L'inverseur CMOS comprend, entre deux bornes d'application de potentiels d'alimentation, respectivement VDD et GND, un transistor d'un premier type de canal en série avec un transistor d'un deuxième type de canal. Dans le mode de réalisation représenté, l'inverseur comprend un 30 transistor de canal P Ti dont la source est reliée au potentiel VDD (état haut) et un transistor de canal N T2 dont la source est reliée au potentiel GND (état bas). Les grilles des transistors de l'inverseur sont connectées ensemble et reliées à la ligne de bit principale MBL. Le point milieu de l'association série des transistors Ti et T2 (la sortie de l'inverseur) est quant à lui reliée à la ligne de bit locale LBL. Le micro-amplificateur de lecture µSA comprend en outre un étage de lecture formé par un transistor T3, ici un transistor de canal N, dont la grille est reliée à la sortie de l'inverseur et à la ligne de bit locale LBL, dont le drain 1 o est relié à l'entrée de l'inverseur et à la ligne de bit principale MBL, et dont la source est reliée à une borne d'application d'un potentiel d'alimentation PGND. Dans le cadre d'un mode de réalisation préféré de l'invention, le micro-amplificateur de lecture µSA est réalisé sur un substrat semi-conducteur sur 15 isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante. Chacun des transistors possède une grille de contrôle arrière formée dans le substrat de base au-dessous du canal et apte à être polarisée pour moduler la tension de seuil du transistor. On a représenté sur la figure par les références Vbgl, Vbg2 et 20 Vbg3 la polarisation appliquée respectivement à la grille de contrôle arrière des transistors Ti, T2 et T3. On notera que la modulation de la tension de seuil est particulièrement avantageuse en ce qu'elle permet de forcer le fonctionnement d'un transistor pour s'assurer, selon les circonstances, qu'il est effectivement bloqué ou 25 passant. Ceci permet de rendre le fonctionnement du micro-amplificateur de lecture µSA plus sûr, et donc d'en augmenter la marge de fonctionnement (ce qui permet d'associer un nombre plus important de cellules mémoire au micro-amplificateur de lecture µSA). On a représenté sur la figure 3a un transistor de canal P disposant 30 d'une grille de contrôle arrière BGp agencée dans le substrat de base sous la couche isolante BOX de manière à être positionnée en regard de la grille de contrôle avant G. La grille de contrôle arrière BGp est ici constituée par une région dopée de type P isolée du substrat de base par un caisson CN de conductivité N. On a représenté sur la figure 3b un transistor de canal N disposant d'une grille de contrôle arrière BGN agencée dans le substrat de base sous la couche isolante de manière à être positionnée en regard de la grille de contrôle avant G. La grille de contrôle arrière BGN est ici constituée par une région dopée de type N isolée du substrat de base par un caisson Cp de conductivité P. 1 o Sur les figures 3a et 3b, les transistors sont totalement déplétés (« fully depleted » selon la terminologie anglo-saxonne) en ce sens que les régions de drain et de source s'étendent sur l'intégralité de l'épaisseur de la couche mince, jusqu'à la couche isolante. Un transistor dont le canal présente une conductivité de type N et une 15 grille de contrôle arrière de conductivité P présente une tension de seuil très élevée. Cette tension de seuil peut alors être réduite en appliquant une tension positive sur la grille de contrôle arrière. Un transistor dont le canal présente une conductivité de type N et une grille de contrôle arrière de conductivité N présente quant à lui une tension seuil nominale qui peut être 20 réduite en appliquant une tension positive sur la grille de contrôle arrière. Cette variation de la tension de seuil du transistor via la grille de contrôle arrière peut être formulée selon Vth = Vto û a.VBG, où Vth représente la tension de seuil du transistor, VBG la tension appliquée à la grille de contrôle arrière, Vto la tension de seuil nominale (qui peut être décalée par la 25 fonction de travail selon que l'on utilise une grille de contrôle arrière de type N ou P), et a un coefficient lié à la géométrie du transistor. On décrit ci-après les différentes opérations d'écriture, de lecture et de rétention pouvant être mises en oeuvre par le micro-amplificateur de lecture de la figure 2. 30 Lecture Au cours d'une opération de lecture de la donnée stockée dans une cellule mémoire Ci, Cj reliée à la ligne de bit locale LBL, et sélectionnée au moyen d'une ligne, dite de mot (non représentée), le transistor T3 de l'étage de lecture est le senseur, tandis que les transistors Ti et T2 de l'étage de lecture sont bloquées pour éviter toute corruption du signal provenant de la cellule sélectionnée. L'inverseur dispose d'une tension de VDD/2 (potentiellement flottante) sur son entrée. 1 o On applique une tension élevée à la grille de contrôle arrière du transistor à canal P Ti (Vbgl est par exemple à l'état haut VDD) de manière à positionner sa tension de seuil au-dessus de VDD/2 et à bloquer ainsi le transistor Ti. Si cela ne s'avère pas suffisant, on peut également diminuer le potentiel d'alimentation VDD du transistor T2 au cours de cette opération de 15 lecture, en utilisant typiquement une tension déjà existante sur le circuit, telle que VDD/2. On applique par ailleurs une tension basse à la grille de contrôle arrière du transistor à canal N T2 (Vbg2 est par exemple à l'état bas GND) de manière à positionner sa tension de seuil au-dessus de VDD/2 et à bloquer 20 ainsi le transistor Ti. Si cela ne s'avère pas suffisant, on peut également augmenter le potentiel d'alimentation GND du transistor Ti au cours de cette opération, par exemple de quelques centaines de millivolts, en utilisant typiquement une tension déjà existante sur le circuit, telle que VDD/2. La cellule à lire sélectionnée fournit typiquement 200-300 mV si elle 25 contient un « 1 » et OmV si elle contient un « 0 ». On applique une tension élevée à la grille de contrôle arrière du transistor de lecture à canal N T3 (Vbg3 est par exemple à l'état haut VDD), afin d'abaisser sa tension de seuil en-dessous du niveau fourni à sa grille par la ligne de bit locale LBL. Le potentiel d'alimentation PGND du transistor T3 30 est ici à l'état bas, par exemple à GND.

Si un « 1 » est présent sur la ligne de bit locale LBL, le transistor de lecture T3 est passant, et l'amplificateur de lecture principal MSA peut alors soit détecter le courant circulant sur la ligne de bit principale MBL à travers le transistor T3, soit sentir un changement du niveau de tension sur la ligne de bit principale MBL (qui chute puisque T3 est passant) si ce noeud était initialement flottant. Si un « 0 » est présent sur la ligne de bit locale LBL, le transistor de lecture T3 est bloqué, et l'amplificateur de lecture principal MSA peut alors soit détecter un courant nul sur la ligne de bit principale MBL, soit sentir niveau de tension non modifié sur la ligne de bit principale MBL. Ecriture Au cours d'une opération d'écriture d'une donnée stockée dans une cellule mémoire Ci, Cj reliée à la ligne de bit locale LBL, et sélectionnée au moyen d'une ligne de mot, le transistor T3 de l'étage de lecture est bloqué pour éviter toute corruption du signal provenant de l'amplificateur de lecture principale MSA via la ligne de bit principale MBL, tandis que les transistors Ti et T2 de l'étage de lecture conduisent le plus efficacement possible ce signal provenant la ligne de bit principale MBL vers la ligne de bit locale LBL. On distingue dans ce qui suit une écriture d'un « 0 » (opération Write 0), d'une écriture d'un « 1 » (opération Write 1). Write 0 L'étage inverseur dispose, via la ligne de bit principale MBL, d'un « 1 » à son entrée. On applique un état bas à la grille de contrôle arrière 1 du transistor de canal P Ti (Vbgl est par exemple à GND) afin d'abaisser sa tension de seuil autant que possible (de préférence en-dessous de VDD/2, par exemple autour de 100-200 mV en valeur absolue). Le transistor Ti est bloqué dans la mesure où il reçoit un état haut sur sa grille de contrôle avant. On maintient le potentiel d'alimentation du transistor Ti à VDD, de sorte que d'autres micro-amplificateurs de lecture en parallèle (c'est-à-dire partageant le même potentiel d'alimentation) peuvent réaliser une écriture d'un « 1 » au même moment. On applique un état haut à la grille de contrôle arrière du transistor de canal N T2 (Vbg2 est par exemple à VDD), afin d'abaisser sa tension de seuil (de préférence en-dessous de VDD/2, par exemple autour de 100-200 mV en valeur absolue). Le transistor T2 reçoit un état haut sur sa grille de contrôle avant et est par conséquent passant. Dans la mesure où sa tension de seuil a été abaissée, le niveau de conduction du transistor T2 est augmenté (ou encore, on peut diminuer la taille du transistor T2 si on conserve un niveau de conduction identique). On applique un état bas à la grille de contrôle arrière du transistor de canal N T3 de l'étage de lecture (Vbg3 est par exemple à l'état bas GND), et ce afin qu'il présente une tension de seuil élevée, de préférence au-dessus de VDD/2. La ligne de bit locale LBL étant à l'état bas de par l'action du transistor T2 de l'inverseur d'écriture, le transistor T3 est bloqué et ne corrompt donc pas le « 1 » délivré sur la ligne de bit principale MBL. Le potentiel d'alimentation PGND du transistor T3 est ici à l'état bas, par exemple à GND. Ce potentiel d'alimentation PGND peut toutefois être augmenté pour atteindre une valeur proche de VDD/2 (en-dessous de la tension de seuil de T3) afin de s'assurer que le transistor T3 est bien transparent vis-à-vis de la ligne de bit principale MBL, et ne n'y engendre pas de conflits, notamment lors des transitions entre les différentes opérations. Write 1 L'étage inverseur dispose, via la ligne de bit principale MBL, d'un « 0 » 25 à son entrée, et on intervertit ici les opérations des transistors Ti et T2 par rapport à une opération Write O. On applique ainsi un état haut à la grille de contrôle arrière du transistor de canal N T2 (Vbg2 est par exemple à VDD) afin d'abaisser sa tension de seuil autant que possible (de préférence en-dessous de VDD/2, par exemple 30 autour de 100-200 mV en valeur absolue). Le transistor T2 est bloqué dans la mesure où il reçoit un état haut sur sa grille de contrôle avant, et on maintient le potentiel d'alimentation du transistor T2 à GND, de sorte que d'autres micro-amplificateurs de lecture en parallèle (c'est-à-dire partageant le même potentiel d'alimentation) peuvent réaliser une écriture d'un « 0 » au même moment.

On applique un état bas à la grille de contrôle arrière du transistor de canal P Ti (Vbgl est par exemple à GND), afin qu'il présente une faible tension de seuil (de préférence en-dessous de VDD/2, par exemple autour de 100-200 mV en valeur absolue). Le transistor Ti reçoit un état haut sur sa grille de contrôle avant et est par conséquent passant. Dans la mesure où sa 1 o tension de seuil a été abaissée, le niveau de conduction du transistor T1 est augmenté (ou encore en conservant un niveau de conduction identique, on peut diminuer la taille du transistor Ti). On applique un état bas à la grille de contrôle arrière du transistor de canal N T3 de l'étage de lecture (Vbg3 est par exemple à l'état bas GND), et 15 ce afin d'augmenter sa tension de seuil, de préférence au-dessus de VDD/2. Le potentiel d'alimentation PGND du transistor T3 est ici à l'état bas, par exemple à GND. La ligne de bit locale LBL étant à l'état haut de par l'action du transistor Ti de l'inverseur d'écriture, le transistor T3 est passant, mais ne corrompt 20 pas le « 0 » délivré sur la ligne de bit principale MBL car sa source et son drain sont tous deux à la même valeur (état bas GND). Le potentiel d'alimentation PGND peut toutefois être augmenté pour atteindre une valeur proche de VDD/2 (en-dessous de la tension de seuil de T3) afin de s'assurer que le transistor T3 est bien transparent vis-à-vis de la ligne de bit principale 25 MBL, et ne n'y engendre pas de conflits, notamment lors des transitions entre les différentes opérations. Rétention On cherche à éviter tout courant statique, et ainsi à bloquer les trois transistors en minimisant idéalement les fuites. 30 Dans un mode de réalisation préférentiel, l'opération de rétention est mise en oeuvre en préparant l'opération de lecture ou d'écriture qui va suivre, et ce en déchargeant la ligne de bit locale à l'état bas GND qui est une condition préalable à l'écriture. L'inverseur dispose d'une tension de VDD/2 (potentiellement flottante) sur son entrée.

On applique une tension élevée à la grille de contrôle arrière du transistor à canal P Ti (Vbgl est par exemple à l'état haut VDD) de manière à positionner sa tension de seuil au-dessus de VDD/2 et à bloquer ainsi le transistor Ti. Si cela ne s'avère pas suffisant, on peut également diminuer le potentiel d'alimentation VDD du transistor T2 au cours de cette opération de rétention. On applique par ailleurs une tension élevée à la grille de contrôle arrière du transistor à canal N T2 (Vbg2 est par exemple à l'état haut VDD) de manière à abaisser sa tension de seuil (à environ 100-150 mV). Le transistor T2 est passant, ce qui permet de décharger la ligne de bit locale LBL et de la forcer à l'état bas GND, en la préparant ainsi pour le prochain accès. Le circuit étant en rétention, aucune cellule n'est sélectionnée et il n'y a donc pas de courant. Dans la mesure où la ligne de bit locale LBL est à l'état bas GND, le transistor T3 est bloqué et aucun courant ne le parcourt donc. On peut appliquer une tension basse à la grille de contrôle arrière du transistor T3 (Vbg3 est par exemple à l'état bas GND), ce qui augmente sa tension de seuil et permet de minimiser les fuites. On a représenté sur la figure 4a une topologie possible du micro-amplificateur de lecture de la figure 2 réalisée sur deux colonnes. Trois métaux seulement sont nécessaires : Metal1 pour les interconnexions des transistors, Metal2 pour la distribution des potentiels d'alimentation PGND, GND et VDD, Metal 3 pour la ligne de bit principale MBL. L'épaisseur du micro-amplificateur de lecture correspond à quatre lignes métalliques On notera que les trois grilles de contrôle arrière sont actives et peuvent dès lors subir des délais RC. On peut alors choisir de les régénérer périodiquement, idéalement à la même fréquence que les pilotes de lignes de mot. La cellule mémoire nécessite quant à elle une ligne Metal1 pour l'attache à la ligne de bit locale et une ligne Metal2 pour l'attache à la ligne de mot. Ceci laisse la ligne Metal3 libre pour le passage de la ligne de bit principale MBL. Dans la mesure où chaque colonne de la matrice mémoire nécessite un micro-amplificateur de lecture, une organisation possible peut consister à agencer des micro-amplificateurs de lecture en tête-bêche comme cela est représenté sur la figure 4b, un premier micro-amplificateur de lecture disposant sur sa borne d'entrée du signal MBLE et adressant via sa ligne de bit locale une série de cellules le long d'une première colonne (paire), l'autre micro-amplificateur de lecture disposant sur sa borne d'entrée du signal MBLo et adressant via sa ligne de bit locale une série de cellules le long d'une seconde colonne (impaire) suivant directement adjacente à la première colonne dans la matrice mémoire. Des conditions préférentielles pour le fonctionnement du micro-amplificateur de lecture de la figure 2 sont des tensions de seuil des transistors proches de VDD/2 et une variation de ces tensions de seuil par la polarisation des grilles de contrôle arrière dans une gamme comprise approximativement entre 100 mV et VDD/2 + 150 mV. Ces conditions impliquent des niveaux de lithographie débutant à 55-45 nm (VDD de l'ordre de 1V, tension de seuil de l'ordre de 350 mV et qui diminue avec l'effet d'échelle ; le noeud 45nm ayant été atteint en 2007- 2008), et des épaisseurs de l'ordre de 2-5 nm pour la couche mince du substrat SeOI et de l'ordre de 5-10 nm pour la couche isolante enterrée du substrat SeOl. On relèvera que le micro-amplificateur de lecture est principalement développé pour des mémoires DRAM. Il fonctionne cependant avec tout type de mémoire RAM (SRAM, PCRAM, CBRAM, ZRAM), ainsi qu'avec les mémoires Flash (avec dans ce cas la nécessité de maintenir de relativement haute tensions durant les opérations d'écriture et d'effacement ; ce qui peut par exemple être réalisé en utilisant deux transistors en série plutôt qu'un seul pour les transistors T1-T3). Comme on l'a vu précédemment, dans le cas de la DRAM, le micro- amplificateur de lecture réalise les opérations de lecture et d'écriture mais ne réalise pas l'opération de rafraichissement/restauration; cette dernière étant réalisée par l'amplificateur de lecture principal MSA dont un mode de réalisation possible est décrit ci-après en liaison avec la figure 5. Une cellule DRAM nécessite effectivement d'être périodiquement rafraîchie pour 1 o compenser les pertes de charge et d'être restaurée après chaque accès en lecture. L'amplificateur de lecture principal MSA est relié d'une part à des micro-amplificateurs de lecture via une ligne de bit principale MBL et d'autre part aux circuits périphériques par l'intermédiaire d'une ligne de données DL. 15 L'amplificateur MSA comprend, en série entre les potentiels VDD et GND, trois transistors T6-T8. Le transistor T6 est un transistor de canal P dont la grille de contrôle avant est commandée par un signal 02. Le transistor T7 est un transistor de canal N dont la grille de contrôle avant est reliée à la ligne de bit principale MBL. Le transistor T8 est un transistor de 20 canal P dont la grille de contrôle avant est commandée par un signal 03. L'amplificateur MSA comprend en outre un transistor de canal N T10 entre la ligne de bit principale MBL et un potentiel d'alimentation à VDD/2 et dont la grille de contrôle avant est contrôlée par un signal 01. L'amplificateur MSA également un transistor de canal P T9 entre la 25 ligne de bit principale MBL et un potentiel d'alimentation V+ et dont la grille de contrôle avant est reliée au noeud A correspondant au point milieu des transistors T6 et T7. Comme cela sera explicité plus en détail par la suite, l'ensemble des transistors T6-T10 forme un étage d'amplification du signal délivré par une 30 cellule (sur la ligne de bit locale LBL à destination d'un micro-amplificateur) lors d'une opération de lecture.

Le noeud A est relié à un inverseur haute impédance HZ1 dont la mise en oeuvre de la fonction d'inversion est commandée par un signal de commande (P4 (sur la figure 5, (P4B désigne le complémentaire de 14).

La sortie de l'inverseur haute impédance HZ1 est rebouclée sur la ligne de bit principale MBL. Comme cela sera détaillé par la suite, l'inverseur HZ1 forme ainsi un étage inverseur haute impédance commutable pour renvoyer le signal amplifié sur la ligne de bit principale suite à une opération de lecture. 1 o Une étage haute impédance HZ2, commandé par un signal 15 ((P5B désignant le complémentaire de 15), permet de connecter la ligne de données DL à la ligne de bit principale MBL. L'initialisation de l'amplificateur MSA est la suivante. c2 est positionné à « 1 », tandis que (P3 est positionné à « 0 ». Les 15 transistors T6 et T8 étant bloqués, l'ensemble T6, T7 et T8 est flottant. Le potentiel d'alimentation V+ du transistor T9 est par ailleurs fixé à VDD/2. Les deux étages HZ1 et HZ2 sont flottants, tandis que le transistor T10 vient quant à lui pré-charger la ligne de bit principale MBL à VDD/2, via 20 l'application d'une impulsion négative par le signal de commande (1)1. Une opération de lecture d'un « 1 » et de restauration de ce « 1 » mise en oeuvre par l'amplificateur MSA est la suivante. La cellule lue délivre un « 1 » sur la ligne de bit locale LBL. Le transistor T3 du micro-amplificateur de lecture µSA décharge la ligne de bit principale 25 MBL à l'état bas GND. Le transistor T7 est alors bloqué. Le potentiel d'alimentation V+ du transistor T9 est augmenté de VDD/2 à VDD. Le signal de commande 13 de la grille du transistor T8 est positionné à l'état haut VDD, de manière à rendre le transistor T8 passant. Le transistor 30 T7 étant bloqué, il vient couper le chemin vers le noeud A.

Le signal de commande 02 de la grille du transistor T6 est positionné à l'état bas GND, de manière à rendre le transistor T6 passant. Le potentiel du noeud A augmente alors à VDD, ce qui entraîne le blocage du transistor T9. Le signal de commande 14 vient rendre l'étage HZ1 passant. Celui-ci conduit la ligne de bit principale MBL à l'état bas GND (par inversion de l'état haut du noeud A), et renvoie cet état bas au micro-amplificateur µSA, lequel va alors réinscrire un « 1 » (cf. discussion précédente d'une opération d'écriture Write 1 par le micro-amplificateur µSA). Le signal de commande 05 vient rendre l'étage HZ2 passant. Celui-ci 1 o va alors délivrer le signal de la ligne de bit principale MBL (provenant de l'étage HZ1) à la ligne de données DL pour traitement par les circuits périphériques d'entrée/sortie (la ligne de données DL étant flottante pour accepter le signal provenant de la ligne de bit principale MBL). Une opération de lecture d'un « 0 » et de restauration de ce « 0 » mise 15 en oeuvre par l'amplificateur MSA est la suivante. La cellule lue délivre un « 0 » sur la ligne de bit locale LBL. Le transistor T3 du micro-amplificateur de lecture µSA reste bloqué et la ligne de bit principale MBL reste à VDD/2. Le transistor T7 est alors passant. Le potentiel d'alimentation V+ du transistor T9 est augmenté de VDD/2 20 à VDD. Le signal de commande 13 de la grille du transistor T8 est positionné à l'état haut VDD, de manière à rendre le transistor T8 passant. Le signal de commande 02 de la grille du transistor T6 est positionné à l'état bas GND, de manière à rendre le transistor T6 passant. 25 Le transistor T6 est un transistor faible par comparaison à l'association série des transistors T7 et T8, le potentiel du noeud A descend à « 0 ». Ceci entraîne le transistor T9 dans un état passant (également faible), ce qui a pour conséquence d'entraîner la ligne de bit locale à VDD (issu de V+). Ensuite, le transistor T7 va entraîner le noeud A plus proche de l'état bas 30 GND.

Le signal de commande 04 vient rendre l'étage HZ1 passant. Celui-ci conduit la ligne de bit principale MBL à l'état haut VDD (par inversion de l'état bas du noeud A), et renvoie cet état haut au micro-amplificateur µSA, lequel va alors réinscrire un « 0 » (cf. discussion précédente d'une opération d'écriture Write 0 par le micro-amplificateur µSA). Le signal de commande 05 vient rendre l'étage HZ2 passant. Celui-ci va alors délivrer le signal de la ligne de bit principale MBL (provenant de l'étatge HZ1) à la ligne de données DL pour traitement par les circuits périphériques d'entrée/sortie (la ligne de données DL étant flottante pour 1 o accepter le signal provenant de la ligne de bit principale MBL). Une opération d'écriture mise en oeuvre par l'amplificateur MSA est la suivante. Du point de vue de l'amplificateur MSA, cette opération est similaire à une opération de lecture. La seule différence provient de la conduction initiale de la ligne de bit principale MBL du fait de son alimentation depuis la 15 ligne de données via l'étage HZ2. Les étapes suivantes sont les mêmes, sauf pour ce qui s'agit du dernier point (transfert à la ligne de données) qui est hors contexte pour une opération d'écriture. On notera que sur la figure 5, les différents transistors T6-T10 ont été 20 représentés avec des grilles de contrôle arrière, chacune respectivement reliée à la grille de contrôle avant correspondante. Cette représentation a été réalisée uniquement dans un souci de clarté, et on comprendra qu'en pratique les grilles de contrôle arrière sont polarisées de la manière la plus appropriée pour accroître les performances de l'amplificateur MSA. 25 A titre d'exemples, les grilles de contrôle arrière des transistors T7 et T9 pourront être polarisées pour que ces transistors présentent des tensions de seuil relativement élevées et soient ainsi plus faibles que les autres transistors. Dans ce qui précède, on a fait état d'une réalisation de l'amplificateur 30 MSA dans le cadre d'une application aux mémoires DRAM. On retiendra que du fait des problèmes de bruit et de variabilité rencontrés avec les mémoires SRAM, l'amplificateur MSA décrit précédemment peut avantageusement y être utilisé pour renforcer la qualité du signal et augmenter la sécurité de tels circuits. Un amplificateur MSA du même type peut être utilisé avec les mémoires RAM résistives (PCRAM, CBRAM, etc.). Il pourrait également être utilisé avec des mémoires Flash, en portant attention à la nécessité de soutenir les relatives hautes tensions exigées par la cellule mémoire. On a représenté sur la figure 6, un micro-amplificateur de lecture µSA conforme à un second mode de réalisation de l'invention. 1 o Ce second mode s'avère avantageux en ce que, outre les opérations d'écriture et de lecture, le micro-amplificateur de lecture µSA est également apte à assurer les opérations de rafraichissement/restauration. Il n'est dès lors pas nécessaire d'avoir recours à un amplificateur de lecture principal MSA, ce qui se traduit notamment par un gain de surface. 15 En outre, le métal (Metal 3) qui sert de ligne de bit principale MBL dans le cadre du premier mode de réalisation peut dans certaines circonstances s'avérer être trop large par rapport aux dimensions de a cellule mémoire. Le second mode de réalisation permet de passer outre cet inconvénient. Le micro-amplificateur de lecture µSA de la figure 6 comporte un étage 20 d'écriture formé d'un inverseur CMOS formé d'un transistor de canal P Ti dont la source est reliée au potentiel V1 et un transistor de canal N T2 dont la source est reliée au potentiel V2. L'entrée de l'inverseur est reliée à un noeud N1, lequel noeud N1 est indirectement connecté à la borne d'entrée du micro-amplificateur de lecture 25 (laquelle est destinée à être reliée à une ligne de bit principale MBL). La sortie de l'inverseur est reliée à la borne de sortie du micro-amplificateur de lecture (laquelle est destinée à être reliée à une ligne de bit locale LBL). Le micro-amplificateur de lecture µSA de la figure 6 comporte en outre 30 un étage de lecture comprenant un transistor T3 dont la grille est reliée à la sortie de l'inverseur (et donc ainsi à la ligne de bit locale LBL) et dont le drain est relié à l'entrée de l'inverseur (noeud N1). L'étage de lecture comprend un transistor additionnel T4, complémentaire du transistor de lecture, le transistor additionnel T4 et le transistor de lecture T3 formant un inverseur CMOS dont l'entrée est reliée à la sortie de l'étage d'écriture (et ainsi à la ligne de bit locale LBL) et dont la sortie est reliée à l'entrée de l'inverseur de l'étage d'écriture (et donc au noeud N1). Les transistors T4 et T3 sont en série entre des potentiels d'alimentation V4 et V3. Les inverseurs d'écriture Ti, T2 et de lecture T3, T4 sont ainsi rétro-couplés, ce qui va permettre au micro-amplificateur de réaliser lui-même les opérations de rafraichissement/restauration. Pour finir, le micro-amplificateur de lecture µSA de la figure 5 comprend un étage de décodage formé par un transistor T5 (transistor de canal N dans l'exemple représenté) dont la grille est commandé par un signal de décodage YDEC, dont la source est reliée à ligne de bit principale MBL et dont le drain est relié au noeud N1. Dans le cadre d'un mode de réalisation préféré, le micro-amplificateur de lecture µSA de la figure 5 est réalisé sur un substrat semi-conducteur sur isolant et chacun des transistors T1-T5 possède une grille de contrôle arrière Vbg1-VbgS apte à être polarisée pour modifier la tension de seuil du transistor correspondant. On décrit ci-après les différentes opérations d'écriture, de lecture et de rétention pouvant être mises en oeuvre par le micro-amplificateur de lecture de la figure 5.

Rétention On cherche à éviter tout courant statique, et à préparer l'opération de lecture ou d'écriture qui va suivre en déchargeant la ligne de bit locale LBL à l'état bas GND. Le potentiel d'alimentation V1 est à un état bas, tandis que la grille de contrôle arrière du transistor Ti est à l'état haut. La tension de seuil du transistor Ti est alors augmentée. Le potentiel d'alimentation V1 est à un état bas (typiquement OV), tandis que la grille de contrôle arrière du transistor T2 est à l'état haut. La tension de seuil du transistor T2 est alors abaissée. Le potentiel d'alimentation V3 est à un état haut (VDD), tandis que la grille de contrôle arrière du transistor T3 est à l'état haut. La tension de seuil du transistor T3 est alors abaissée. Le potentiel d'alimentation V4 est à un état haut (VDD), tandis que la grille de contrôle arrière du transistor T4 est à l'état haut. La tension de seuil du transistor T4 est alors augmentée. Ceci permet de conduire le noeud N1 à l'état haut, et de conduire la ligne de bit locale LBL à l'état bas. 1 o Aucun signal de décodage YDEC n'est appliqué à la grille du transistor T5 (le décodeur n'est pas actif lors d'une opération de rétention), et le transistor T5 est bloqué. Lecture (à partir de la rétention) Les conditions initiales sont les suivantes. 15 La ligne de bit locale LBL est à l'état bas. Le potentiel d'alimentation V1 est à un état bas, tandis que la grille de contrôle arrière du transistor Ti est à l'état haut. La tension de seuil du transistor Ti est alors augmentée, le transistor Ti étant dès lors bloqué. Le potentiel d'alimentation V2 est à un état haut, tandis que la grille de 20 contrôle arrière du transistor T2 est à l'état bas. La tension de seuil du transistor T2 est alors augmentée, le transistor T2 étant dès lors bloqué. Le potentiel d'alimentation V3 est à un état bas (0V), tandis que la grille de contrôle arrière du transistor T3 est à l'état haut. La tension de seuil du transistor T3 est alors abaissée, tandis que le transistor T3 est bloqué. Le 25 potentiel d'alimentation V4 est à VDD/2 ou plus, tandis que la grille de contrôle arrière du transistor T4 est à l'état bas. La tension de seuil du transistor T4 est alors diminuée. Il en découle que le noeud N1 est conduit à VDD/2 ou plus. Le transistor T5 est quant à lui toujours bloqué dans la mesure où 30 aucun décodeur n'est encore actif.

La lecture se poursuit de la manière suivante suite à l'ouverture de la ligne de mot venant sélectionner la cellule. Dans le cas où la donnée à lire est un « 0 », la ligne de bit locale LBL reste à l'état bas. Dans ce cas en effet, la ligne de bit locale LBL ainsi que la cellule sont à l'état bas (GND) de sorte que lorsque l'on permet le passage de charges de l'une vers l'autre, rien ne se produit puisque l'équilibre existe déjà. Le potentiel d'alimentation V1 est à un état bas, tandis que la grille de contrôle arrière du transistor Ti est à l'état haut. La tension de seuil du transistor Ti est alors augmentée, le transistor Ti étant dès lors bloqué. Le potentiel d'alimentation V2 est à un état haut, tandis que la grille de contrôle arrière du transistor T2 est à l'état bas. La tension de seuil du transistor T2 est alors augmentée, le transistor T2 étant dès lors bloqué. Le potentiel d'alimentation V3 est à un état bas (0V), tandis que la grille de contrôle arrière du transistor T3 est à l'état haut. La tension de seuil du transistor T3 est alors abaissée, tandis que le transistor T3 est bloqué car sa grille, connectée à la ligne de bit locale LBL, est à 0V. Le potentiel d'alimentation V4 est augmenté jusqu'à VDD, tandis que la grille de contrôle arrière du transistor T4 est à l'état bas. La tension de seuil du transistor T4 est alors augmentée. Il en découle que le noeud N1 est conduit à VDD. Puis V1 est augmenté, tandis que la grille de contrôle arrière du transistor Ti est amenée à l'état bas. La tension de seuil du transistor Ti est abaissé ; Ti étant bloqué dans la mesure où sa grille est reliée au noeud N1 qui est à VDD. Le transistor T2, dont la grille est également reliée au noeud N1 à VDD, est quant à lui passant. La ligne de bit locale LBL est alors conduite à 0V de sorte que la donnée peut être rafraîchie. Le transistor T5 est quant à lui bloqué dans la mesure où aucun décodeur n'est encore actif. Le transistor T5 est ensuite rendu passant lorsque le potentiel du noeud N1 est stable à VDD.

Dans le cas où la donnée à lire est un « 1 », la ligne de bit locale LBL est initialement à l'état bas. Dans ce cas en effet, à l'ouverture de la ligne de mot, l'équilibre n'est pas atteint. Des charges vont alors circuler entre la cellule et la ligne de bit locale LBL de façon à égaliser les tensions. La tension finale correspond à un ratio entre les capacités de ligne de bit locale LBL et de la cellule (plus la ligne de bit locale LBL est longue et plus faible sera le signal). Cette tension sera lue par le micro-amplificateur de lecture pSA. Le potentiel d'alimentation V1 est à un état bas, tandis que la grille de 1 o contrôle arrière du transistor Ti est à l'état haut. La tension de seuil du transistor Ti est alors augmentée, le transistor Ti étant dès lors bloqué. Le potentiel d'alimentation V2 est à un état haut, tandis que la grille de contrôle arrière du transistor T2 est à l'état bas. La tension de seuil du transistor T2 est alors augmentée, le transistor T2 étant dès lors bloqué. 15 Le potentiel d'alimentation V3 est à un état bas (0V), tandis que la grille de contrôle arrière du transistor T3 est à l'état haut. La tension de seuil du transistor T3 est alors abaissée, tandis que le transistor T3 est passant car sa grille, connectée à la ligne de bit locale LBL, présente un potentiel supérieur à la tension de seuil de T3. 20 Le potentiel d'alimentation V4 est augmenté jusqu'à VDD, tandis que la grille de contrôle arrière du transistor T4 est à l'état bas. La tension de seuil du transistor T4 est alors augmentée. Il en découle que le noeud N1 est conduit à 0 V. Puis V1 est augmenté, tandis que Vbg1 est amené à l'état bas. La 25 tension de seuil du transistor Ti est abaissée ; Ti étant passant dans la mesure où sa grille est reliée au noeud N1 qui est à 0 V. Le transistor T2, dont la grille est également reliée au noeud N1 à 0 V, est quant à lui bloqué. La ligne de bit locale LBL est alors conduite à VDD de sorte que la donnée peut être rafraîchie. 30 Le transistor T5 est quant à lui bloqué dans la mesure où aucun décodeur n'est encore actif. Le transistor T5 est ensuite rendu passant lorsque le potentiel du noeud N1 est stable à 0V. Le signal présent au noeud N1 est alors transféré sur la ligne de bit principale MBL. Ecriture « Write 0 » (à partir des conditions initiales) La ligne de bit principale MBL est à l'état haut.

Le transistor T5 est passant, entraînant le noeud N1 à l'état haut. On relèvera que le transistor T5 peut toutefois présenter un effet de substrat et ne pas passer l'intégralité du signal sur N1. Cela a cependant peu d'importance dans la mesure où les 4 transistors T1-T4 vont amplifier et restaurer le signal à des niveaux logiques « propres ».

V4 est amené de VDD/2 ou plus vers l'état bas. Le transistor T4 est alors bloqué. V1 est amené de l'état bas à VDD, tandis que Vbg1 est amené de l'état haut à l'état bas. La tension de seuil de Ti est basse : Ti est bloqué (grille N1 à l'état haut). Le transistor T2 est passant, tandis que le transistor T3 est bloqué, ce qui permet d'amener la ligne de bit locale LBL à 0V. Puis on amène V4 de l'état bas à VDD. L'information est maintenant stable dans l'amplificateur constitué par les transistors T1-T4. Ecriture « Write 1 » (à partir des conditions initiales) La ligne de bit principale MBL est à l'état bas.

Le transistor T5 est passant, entraînant le noeud N1 à l'état bas. V4 est amené de VDD/2 ou plus vers l'état bas. Le transistor T4 est alors bloqué. V1 est amené de l'état bas à VDD, tandis que Vbg1 est amené à l'état bas. La tension de seuil de Ti est basse : Ti est passant ce qui permet d'amener la ligne de bit locale LBL à VDD. Le transistor T2 est bloqué, tandis que le transistor T3 est passant. Puis on amène V4 de l'état bas à VDD. T4 est alors bloqué On présente ci-après diverses considérations physiques s'agissant du micro-amplificateur de la figure 5.

Comme présenté précédemment, la ligne de bit locale LBL est préchargée à GND tandis que la ligne de bit principale MBL est préchargée à VDD (ou au même niveau que V4 lors d'une opération de lecture) Les transistors Ti et T2 sont aussi petits que possible; leurs performances peuvent être accrues de par leur grille de contrôle arrière, et ce aussi bien lorsqu'ils sont passants que bloqués Le transistor T3 doit entraîner le noeud N1 puis la ligne de bit principale MBL durant une opération de lecture ; T3 est le plus petit possible pour minimiser la charge de sa grille avant sur la ligne de bit locale LBL et ses 1 o performances peuvent être accrues par sa grille de contrôle arrière pour conduire rapidement N1 et MBL. Le transistor T4 permet de sécuriser les rafraichissements et de passer outre l'effet de corps du transistor T5. Il est choisi le plus petit possible. Le transistor T5 doit approximativement présenter la même taille que le 15 transistor T3, le cas échéant avec les mêmes choix s'agissant de la grille de contrôle arrière. Le transistor T5 n'est pas critique en soi, mais nécessite de l'ordre de 8 à 16 bus pour pouvoir fonctionner comme un décodeur. En définitive, le micro-amplificateur de la figure 6 est plus large que celui de la figure 2, essentiellement du fait du bus de décodage YDEC. Ce 20 bus peut toutefois être partagé entre deux matrices adjacentes si ces matrices stockent des bits de donnée différents. Le micro-amplificateur de la figure 6 ne nécessite toutefois pas d'amplificateur de lecture principal, ce qui permet de compenser l'augmentation de taille, pour autant que le bus YDEC présente une taille 25 raisonnable. Il permet en outre de passer outre les limitations dues à la possible congestion du Metal3 dans le cas du premier mode de réalisation, dans la mesure où la ligne de bit principale est décodée. 30

Claims (12)

1. REVENDICATIONS1. Amplificateur de lecture (µSA) d'une série de cellules (Ci, Cj) d'une mémoire réinscriptible, comportant : û un étage d'écriture comprenant un inverseur CMOS (T1-T2) dont l'entrée est reliée directement ou indirectement à une borne d'entrée de l'amplificateur de lecture, et dont la sortie est reliée à une borne de sortie de l'amplificateur de lecture destinée à être reliée à une ligne de bit locale (LBL) adressant les cellules de ladite série û un étage de lecture comprenant un transistor de lecture (T3) dont la grille est reliée à la sortie de l'inverseur et dont le drain est relié à l'entrée de l'inverseur.
2. 2. Amplificateur de lecture selon la revendication 1, dans lequel l'entrée de l'étage d'écriture est reliée directement à la borne d'entrée de l'inverseur, ladite borne d'entrée étant destinée à être reliée à une ligne de bit principale (MBL) venant adresser une pluralité d'amplificateurs de lecture en parallèle.
3. 3. Amplificateur de lecture selon la revendication 1, dans lequel l'étage de lecture comprend un transistor additionnel (T4), complémentaire du transistor de lecture, le transistor additionnel et le transistor de lecture formant un inverseur CMOS dont l'entrée est reliée à la sortie de l'étage d'écriture et dont la sortie est reliée à l'entrée de l'inverseur de l'étage d'écriture.
4. 4. Amplificateur de lecture selon la revendication 3, dans lequel l'entrée de l'étage d'écriture est reliée indirectement à la borne d'entrée de l'inverseur via un étage de décodage comprenant un transistor (T5) dont le drain est 3o relié à la borne d'entrée de l'amplificateur de lecture et dont la source est reliée à l'entrée de l'étage d'écriture.
5. 5. Amplificateur de lecture selon l'une des revendications précédentes, caractérisé en ce qu'il est réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, et en ce que chacun des transistors possède une grille de contrôle arrière formée dans le substrat de base au-dessous du canal et apte à être polarisée pour moduler la tension de seuil du transistor.
6. 6. Procédé de commande d'un amplificateur de lecture selon la 1 o revendication 5, dans lequel on modifie la polarisation des grilles de contrôle arrière lors des opérations d'écriture, de lecture et de rétention de données dans les cellules de ladite série.
7. 7. Procédé selon la revendication 6, dans lequel lors d'une opération de 15 lecture, on augmente la tension de seuil des transistors de l'étage d'écriture et on diminue la tension de seuil du ou des transistors de l'étage de lecture en contrôlant la polarisation de leurs grilles de contrôle arrière.
8. 8. Procédé selon la revendication 6, dans lequel lors d'une opération 20 d'écriture, on diminue la tension de seuil des transistors de l'étage d'écriture et on augmente la tension de seuil du ou des transistors de l'étage de lecture en contrôlant la polarisation de leurs grilles de contrôle arrière.
9. 9. Procédé selon la revendication 6, dans lequel lors d'une opération de 25 rétention, on décharge la ligne de bit locale par l'intermédiaire de l'un des transistors de l'étage d'écriture dont la polarisation de la grille de contrôle arrière est contrôlée de manière à abaisser sa tension de seuil.
10. 10. Mémoire réinscriptible comportant un réseau matriciel de cellules 30 connectées à des lignes de bit locales et à des lignes de mots, caractérisée en ce qu'elle comporte des amplificateurs de lecture conformes à l'une des revendications 1 à 5.
11. 11. Mémoire réinscriptible selon la revendication 10, caractérisée en ce que les cellules mémoires et les amplificateurs de lecture sont réalisées sur un substrat semi-conducteur sur isolant.
12. 12. Amplificateur de lecture principal (MSA) destiné à être relié, par l'intermédiaire d'une ligne de bit principale (MBL), à une pluralité d'amplificateurs de lecture selon l'une des revendications 1 ou 2, ou selon la revendication 5 lorsque prise en combinaison avec l'une des revendications 1 ou 2, caractérisé en ce qu'il comprend un étage d'amplification du signal (T6-T10) délivré par une cellule lors d'une opération de lecture, et un étage inverseur haute impédance (HZ1) commutable pour renvoyer le signal amplifié sur la ligne de bit principale suite à l'opération de lecture.