JPH05290583A - シングルポートセンスアンプ - Google Patents
シングルポートセンスアンプInfo
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- JPH05290583A JPH05290583A JP4088539A JP8853992A JPH05290583A JP H05290583 A JPH05290583 A JP H05290583A JP 4088539 A JP4088539 A JP 4088539A JP 8853992 A JP8853992 A JP 8853992A JP H05290583 A JPH05290583 A JP H05290583A
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- sense amplifier
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- bit line
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Abstract
(57)【要約】
【目的】 従来のものより高速な読みだし動作が可能で
あるシングルポートセンサアンプを提供する。 【構成】 読みだしのビット線が単一な半導体記憶装置
のセンスアンプであって、ＣＭＯＳインバータのＮＭＯ
Ｓ１のソースにＮＭＯＳ２を直列接続し、前記ＮＭＯＳ
２のソースを接地し、前記ＮＭＯＳ２のゲートに外部か
らのコントロール信号６を入力することにより形成した
第１及び第２のコントロール信号付きインバータ２,５
を有し、この第１のコントロール信号付きインバータ２
の入力にビット線を接続し、第１のコントロール信号付
きインバータ２の出力を第２のコントロール信号付きイ
ンバータ５の入力に接続し、第２のコントロール信号付
きインバータ５の出力をＰＭＯＳ１のドレインに接続
し、ＰＭＯＳ１のゲート及びドレインにビット線を接続
し、第１のコントロール信号付きインバータ２の出力を
出力とするセンスアンプである。
あるシングルポートセンサアンプを提供する。 【構成】 読みだしのビット線が単一な半導体記憶装置
のセンスアンプであって、ＣＭＯＳインバータのＮＭＯ
Ｓ１のソースにＮＭＯＳ２を直列接続し、前記ＮＭＯＳ
２のソースを接地し、前記ＮＭＯＳ２のゲートに外部か
らのコントロール信号６を入力することにより形成した
第１及び第２のコントロール信号付きインバータ２,５
を有し、この第１のコントロール信号付きインバータ２
の入力にビット線を接続し、第１のコントロール信号付
きインバータ２の出力を第２のコントロール信号付きイ
ンバータ５の入力に接続し、第２のコントロール信号付
きインバータ５の出力をＰＭＯＳ１のドレインに接続
し、ＰＭＯＳ１のゲート及びドレインにビット線を接続
し、第１のコントロール信号付きインバータ２の出力を
出力とするセンスアンプである。
Description
【０００１】
【産業上の利用分野】本発明は、シングルポートセンス
アンプに関するものである。
アンプに関するものである。
【０００２】
【従来の技術】近年、ハイビジョンなどの高解像度メデ
ィアの出現に伴い、大記憶容量の半導体記憶装置形成技
術は必須のものとなってきた。大記憶容量の半導体記憶
装置を形成する場合、回路面積の小さい単一信号バス型
メモリセルは、差動信号バス型メモリセルよりも有効な
回路とされている。
ィアの出現に伴い、大記憶容量の半導体記憶装置形成技
術は必須のものとなってきた。大記憶容量の半導体記憶
装置を形成する場合、回路面積の小さい単一信号バス型
メモリセルは、差動信号バス型メモリセルよりも有効な
回路とされている。
【０００３】以下に単一信号バス型メモリセルに用いら
れる従来のセンスアンプについて、説明する。図１０は
従来のセンスアンプの回路図である。図１０に示すよう
に、ＰチャンネルＭＯＳ１０１とＮチャンネルＭＯＳ１
０２のゲートは接続され、そのゲートがセンスアンプの
入力、即ちメモリシステムとしては、ビット線に接続さ
れている。ＮチャンネルＭＯＳ１０２のドレインとＰチ
ャンネルＭＯＳ１０１のドレインは接続され、そのドレ
インがセンスアンプの出力となる。ＮチャンネルＭＯＳ
１０３のドレインは、ＮチャンネルＭＯＳ１０２のソー
スに接続され、またＮチャンネルＭＯＳ１０３のソース
は、グランドレベルに接地されている。ＮチャンネルＭ
ＯＳ１０３のゲートには、センスアンプを駆動状態とす
るために、外部からのイネーブル信号を入力する。
れる従来のセンスアンプについて、説明する。図１０は
従来のセンスアンプの回路図である。図１０に示すよう
に、ＰチャンネルＭＯＳ１０１とＮチャンネルＭＯＳ１
０２のゲートは接続され、そのゲートがセンスアンプの
入力、即ちメモリシステムとしては、ビット線に接続さ
れている。ＮチャンネルＭＯＳ１０２のドレインとＰチ
ャンネルＭＯＳ１０１のドレインは接続され、そのドレ
インがセンスアンプの出力となる。ＮチャンネルＭＯＳ
１０３のドレインは、ＮチャンネルＭＯＳ１０２のソー
スに接続され、またＮチャンネルＭＯＳ１０３のソース
は、グランドレベルに接地されている。ＮチャンネルＭ
ＯＳ１０３のゲートには、センスアンプを駆動状態とす
るために、外部からのイネーブル信号を入力する。
【０００４】次にこのセンスアンプを用いたメモリシス
テムの概要について説明する。図１１は、単一信号バス
型メモリを用いたメモリシステムのブロック図である。
１１１はメモリセルアレイ、１１２は２リード１ライト
のメモリセル、１１３はセンスアンプアレイ、１１４は
ワードラインディテクタ、１１５はデコード、１１６は
アドレスドライバ及びコントローラ、１１７はセンスア
ンプ、１１８はライトポートワードライン、１１９はリ
ードポートＢワードライン、１１１０はリードポートＡ
ワードライン、１１１１はリードポートＡビットライ
ン、１１１２はリードポートＢビットライン、１１１３
はワードラインディテクト信号Ｂ、１１１４はワードラ
インディテクト信号Ａである。
テムの概要について説明する。図１１は、単一信号バス
型メモリを用いたメモリシステムのブロック図である。
１１１はメモリセルアレイ、１１２は２リード１ライト
のメモリセル、１１３はセンスアンプアレイ、１１４は
ワードラインディテクタ、１１５はデコード、１１６は
アドレスドライバ及びコントローラ、１１７はセンスア
ンプ、１１８はライトポートワードライン、１１９はリ
ードポートＢワードライン、１１１０はリードポートＡ
ワードライン、１１１１はリードポートＡビットライ
ン、１１１２はリードポートＢビットライン、１１１３
はワードラインディテクト信号Ｂ、１１１４はワードラ
インディテクト信号Ａである。
【０００５】メモリシステム全体の動作としては、まず
アドレスドライバ及びコントロール部１１６に制御信号
とアドレスが入力されて、アドレスに対応したデコーダ
１１５を駆動する。例えば、リードポートＡのワードラ
イン１１１０を駆動したとする。つぎに、このワードラ
インの動きを検出するワードラインディテクタ１１４に
より、ワードラインディテクト信号Ａ１１１４が駆動さ
れる。つぎに、リードポートＡのワードライン駆動によ
り、メモリセル１１２からリードポートＡのビットライ
ン１１１１にデータが出力される。このときワードライ
ンディテクト信号Ａ１１１４の駆動により、センスアン
プ１１７が駆動されているので、センスアンプ１１７の
出力には、リードポートＡのビットラインデータ１１１
１の反転信号が出力される。
アドレスドライバ及びコントロール部１１６に制御信号
とアドレスが入力されて、アドレスに対応したデコーダ
１１５を駆動する。例えば、リードポートＡのワードラ
イン１１１０を駆動したとする。つぎに、このワードラ
インの動きを検出するワードラインディテクタ１１４に
より、ワードラインディテクト信号Ａ１１１４が駆動さ
れる。つぎに、リードポートＡのワードライン駆動によ
り、メモリセル１１２からリードポートＡのビットライ
ン１１１１にデータが出力される。このときワードライ
ンディテクト信号Ａ１１１４の駆動により、センスアン
プ１１７が駆動されているので、センスアンプ１１７の
出力には、リードポートＡのビットラインデータ１１１
１の反転信号が出力される。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、ビット方向に多くのメモリセルを配置し
た場合即ちビット線に多くの容量が付加された場合、読
みだし動作が極端に遅くなるといった問題点を有してい
た。
来の構成では、ビット方向に多くのメモリセルを配置し
た場合即ちビット線に多くの容量が付加された場合、読
みだし動作が極端に遅くなるといった問題点を有してい
た。
【０００７】本発明は上記従来の問題点を解決するもの
で、高速な読みだし動作を可能とするセンスアンプを提
供することを目的としたものである。
で、高速な読みだし動作を可能とするセンスアンプを提
供することを目的としたものである。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、請求項１記載の本発明は、読みだしのビット線が単
一な半導体記憶装置のセンスアンプであって、ＣＭＯＳ
インバータのＮＭＯＳ１のソースにＮＭＯＳ２を直列接
続し、前記ＮＭＯＳ２のソースを接地し、前記ＮＭＯＳ
２のゲートに外部からのコントロール信号を入力するこ
とにより形成した第１及び第２のコントロール信号付き
インバータを有し、この第１のコントロール信号付きイ
ンバータの入力にビット線を接続し、前記第１のコント
ロール信号付きインバータの出力を前記第２のコントロ
ール信号付きインバータの入力に接続し、前記第２のコ
ントロール信号付きインバータの出力をＰＭＯＳ１のド
レインに接続し、前記ＰＭＯＳ１のゲート及びドレイン
にビット線を接続し、前記第１のコントロール信号付き
インバータの出力を出力とするセンスアンプである。
に、請求項１記載の本発明は、読みだしのビット線が単
一な半導体記憶装置のセンスアンプであって、ＣＭＯＳ
インバータのＮＭＯＳ１のソースにＮＭＯＳ２を直列接
続し、前記ＮＭＯＳ２のソースを接地し、前記ＮＭＯＳ
２のゲートに外部からのコントロール信号を入力するこ
とにより形成した第１及び第２のコントロール信号付き
インバータを有し、この第１のコントロール信号付きイ
ンバータの入力にビット線を接続し、前記第１のコント
ロール信号付きインバータの出力を前記第２のコントロ
ール信号付きインバータの入力に接続し、前記第２のコ
ントロール信号付きインバータの出力をＰＭＯＳ１のド
レインに接続し、前記ＰＭＯＳ１のゲート及びドレイン
にビット線を接続し、前記第１のコントロール信号付き
インバータの出力を出力とするセンスアンプである。
【０００９】請求項２記載の本発明は、読みだしのビッ
ト線が単一な半導体記憶装置のセンスアンプであって、
ＣＭＯＳインバータのＮＭＯＳ１のソースにＮＭＯＳ２
を直列接続し、前記ＮＭＯＳ２のソースを接地し、前記
ＮＭＯＳ２のゲートに外部からのコントロール信号を入
力することにより形成した第１及び第２のコントロール
信号付きインバータを有し、この第１のコントロール信
号付きインバータの入力にビット線を接続し、前記第１
のコントロール信号付きインバータの出力を前記第２の
コントロール信号付きインバータの入力に接続し、前記
第２のコントロール信号付きインバータの出力をＮＭＯ
Ｓ３のドレインに接続し、前記ＮＭＯＳ３のゲートに前
記第１のコントロール信号付きインバータの出力を接続
し、前記ＮＭＯＳ３のソースを前記ビット線に接続し、
前記第１のコントロール信号付きインバータの出力を出
力とするセンスアンプである。
ト線が単一な半導体記憶装置のセンスアンプであって、
ＣＭＯＳインバータのＮＭＯＳ１のソースにＮＭＯＳ２
を直列接続し、前記ＮＭＯＳ２のソースを接地し、前記
ＮＭＯＳ２のゲートに外部からのコントロール信号を入
力することにより形成した第１及び第２のコントロール
信号付きインバータを有し、この第１のコントロール信
号付きインバータの入力にビット線を接続し、前記第１
のコントロール信号付きインバータの出力を前記第２の
コントロール信号付きインバータの入力に接続し、前記
第２のコントロール信号付きインバータの出力をＮＭＯ
Ｓ３のドレインに接続し、前記ＮＭＯＳ３のゲートに前
記第１のコントロール信号付きインバータの出力を接続
し、前記ＮＭＯＳ３のソースを前記ビット線に接続し、
前記第１のコントロール信号付きインバータの出力を出
力とするセンスアンプである。
【００１０】請求項３記載の本発明は、読みだしのビッ
ト線が単一な半導体記憶装置のセンスアンプであって、
ＣＭＯＳインバータのＮＭＯＳ１のソースにＮＭＯＳ２
を直列接続し、前記ＮＭＯＳ２のソースを接地し、前記
ＮＭＯＳ２のゲートに外部からのコントロール信号を入
力することにより形成した第１及び第２のコントロール
信号付きインバータを有し、この第１のコントロール信
号付きインバータの入力にビット線を接続し、前記第１
のコントロール信号付きインバータの出力を前記第２の
コントロール信号付きインバータの入力に接続し、前記
第２のコントロール信号付きインバータの出力をＮＭＯ
Ｓ３のドレインに接続し、前記ＮＭＯＳ３のソースを前
記ビット線に接続し、前記ＮＭＯＳ３のゲートに外部か
らのコントロール信号を入力し、前記第１のコントロー
ル信号付きインバータの出力を出力とするセンスアンプ
である。
ト線が単一な半導体記憶装置のセンスアンプであって、
ＣＭＯＳインバータのＮＭＯＳ１のソースにＮＭＯＳ２
を直列接続し、前記ＮＭＯＳ２のソースを接地し、前記
ＮＭＯＳ２のゲートに外部からのコントロール信号を入
力することにより形成した第１及び第２のコントロール
信号付きインバータを有し、この第１のコントロール信
号付きインバータの入力にビット線を接続し、前記第１
のコントロール信号付きインバータの出力を前記第２の
コントロール信号付きインバータの入力に接続し、前記
第２のコントロール信号付きインバータの出力をＮＭＯ
Ｓ３のドレインに接続し、前記ＮＭＯＳ３のソースを前
記ビット線に接続し、前記ＮＭＯＳ３のゲートに外部か
らのコントロール信号を入力し、前記第１のコントロー
ル信号付きインバータの出力を出力とするセンスアンプ
である。
【００１１】
【作用】従来例では、ビット方向に多くのメモリセルを
配置した場合即ちビット線に多くの容量が付加された場
合、読みだし動作が極端に遅くなったが、本発明のセン
スアンプでは、大容量のメモリシステムにおいても高速
な読みだし動作を実現できる。
配置した場合即ちビット線に多くの容量が付加された場
合、読みだし動作が極端に遅くなったが、本発明のセン
スアンプでは、大容量のメモリシステムにおいても高速
な読みだし動作を実現できる。
【００１２】
（実施例１）以下本発明の請求項１の一実施例につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１３】図１は、本発明の第１の実施例におけるセ
ンスアンプの回路図を示すものである。１はＣＭＯＳイ
ンバータ、２はコントロール信号付きインバータ、３は
ＮチャンネルＭＯＳトランジスタ、４はＰチャンネルＭ
ＯＳトランジスタ、５はコントロール信号付きインバー
タ、６はコントロール信号付きインバータのコントロー
ル信号である。入力は通常ビット線に接続されており、
ビット線がいま例えば、ＨレベルにあったものがＬレベ
ルにさがる場合を考え、本実施例を説明する。ビット線
がＨレベルからＬレベルにさがるのと、ほぼ同様のタイ
ミングで、コントロール信号６がＬレベルであるもの
が、Ｈレベルにあがる様なパルスを入力すると、そのと
きコントロール信号付きインバータ２とコントロール信
号付きインバータ５がイネーブル状態となる。ビット線
はＨレベルからＬレベルに下がるので、コントロール信
号付きインバータ２の出力は、Ｈｉインピーダンスから
Ｈレベルの状態になる。これに伴いコントロール信号付
きインバータ５の出力は、Ｈｉインピーダンスの状態か
ら、Ｌレベルの状態になる。このとき、ＰチャンネルＭ
ＯＳ４はＯＮ状態となっているので、ビット線に帰還が
かかり、さらにビット線をＬレベルに下げようとする。
この動作により高速な動作が可能となる。
ンスアンプの回路図を示すものである。１はＣＭＯＳイ
ンバータ、２はコントロール信号付きインバータ、３は
ＮチャンネルＭＯＳトランジスタ、４はＰチャンネルＭ
ＯＳトランジスタ、５はコントロール信号付きインバー
タ、６はコントロール信号付きインバータのコントロー
ル信号である。入力は通常ビット線に接続されており、
ビット線がいま例えば、ＨレベルにあったものがＬレベ
ルにさがる場合を考え、本実施例を説明する。ビット線
がＨレベルからＬレベルにさがるのと、ほぼ同様のタイ
ミングで、コントロール信号６がＬレベルであるもの
が、Ｈレベルにあがる様なパルスを入力すると、そのと
きコントロール信号付きインバータ２とコントロール信
号付きインバータ５がイネーブル状態となる。ビット線
はＨレベルからＬレベルに下がるので、コントロール信
号付きインバータ２の出力は、Ｈｉインピーダンスから
Ｈレベルの状態になる。これに伴いコントロール信号付
きインバータ５の出力は、Ｈｉインピーダンスの状態か
ら、Ｌレベルの状態になる。このとき、ＰチャンネルＭ
ＯＳ４はＯＮ状態となっているので、ビット線に帰還が
かかり、さらにビット線をＬレベルに下げようとする。
この動作により高速な動作が可能となる。
【００１４】図２は、図１のセンスアンプを用いたメモ
リシステムの１例を示すブロック図である。２１はメモ
リセルアレイ、２２は４リード２ライトのメモリセル、
２３はセンスアンプアレイ、２４はワードラインディテ
クタ、２５はデコード、２６はアドレスドライバ及びコ
ントローラ、２７はセンスアンプ、２８はライトポート
ワードライン、２９はリードポートＢワードライン、２
１０はリードポートＡワードライン、２１１はリードポ
ートＡビットライン、２１２はリードポートＢビットラ
イン、２１３はワードラインディテクト信号Ｂ、２１４
はワードラインディテクト信号Ａである。図２におい
て、簡略化のためメモリセル周辺回路２２は、２リード
１ライトのみ記述している。また、メモリセルアレイの
実際のサイズは、２２４ワード＊３２ビットである。
リシステムの１例を示すブロック図である。２１はメモ
リセルアレイ、２２は４リード２ライトのメモリセル、
２３はセンスアンプアレイ、２４はワードラインディテ
クタ、２５はデコード、２６はアドレスドライバ及びコ
ントローラ、２７はセンスアンプ、２８はライトポート
ワードライン、２９はリードポートＢワードライン、２
１０はリードポートＡワードライン、２１１はリードポ
ートＡビットライン、２１２はリードポートＢビットラ
イン、２１３はワードラインディテクト信号Ｂ、２１４
はワードラインディテクト信号Ａである。図２におい
て、簡略化のためメモリセル周辺回路２２は、２リード
１ライトのみ記述している。また、メモリセルアレイの
実際のサイズは、２２４ワード＊３２ビットである。
【００１５】メモリシステム全体の動作としては、まず
アドレスドライバ及びコントロール部２６に制御信号と
アドレスが入力されて、アドレスに対応したデコーダ２
５を駆動する。例えば、リードポートＡのワードライン
２１０を駆動したとする。つぎに、このワードラインの
動きを検出するワードラインディテクタ２４により、ワ
ードラインディテクト信号Ａ２１４が駆動される。つぎ
に、リードポートＡのワードライン駆動により、メモリ
セルからのリードポートＡのビットライン２１１にデー
タが出力される。このときワードラインディテクト信号
Ａ２１４の駆動により、センスアンプ２７が駆動されて
いるので、センスアンプ２７の出力には、リードポート
Ａのビットラインデータ２１１の反転信号が出力され
る。
アドレスドライバ及びコントロール部２６に制御信号と
アドレスが入力されて、アドレスに対応したデコーダ２
５を駆動する。例えば、リードポートＡのワードライン
２１０を駆動したとする。つぎに、このワードラインの
動きを検出するワードラインディテクタ２４により、ワ
ードラインディテクト信号Ａ２１４が駆動される。つぎ
に、リードポートＡのワードライン駆動により、メモリ
セルからのリードポートＡのビットライン２１１にデー
タが出力される。このときワードラインディテクト信号
Ａ２１４の駆動により、センスアンプ２７が駆動されて
いるので、センスアンプ２７の出力には、リードポート
Ａのビットラインデータ２１１の反転信号が出力され
る。
【００１６】図３は図２のメモリシステムのシュミレー
ション結果を示す図である。同図に於て、３１はリード
ポートＡのワードラインの信号、３２はワードラインデ
ィテクタの信号、３３は従来例のセンスアンプを用いた
場合のリードポートＡのビットラインの信号、３４は従
来例のセンスアンプの出力信号、３５は本実施例のセン
スアンプの出力信号、３６は本実施例のセンスアンプを
用いた場合のリードポートＡのビットラインの信号であ
る。なお、従来例のセンサアンプを用いたシュミレーシ
ョン結果とは、図２のメモリシステムのセンスアンプ３
７を従来例のセンスアンプに置き換えて、シュミレーシ
ョンした結果のことである。図３の横軸は時間で、縦軸
は電圧である。図３から明かなように、本実施例のセン
スアンプの出力信号３５は、従来例のセンスアンプの出
力信号３４に比較して、立ち上がりが急峻であることが
分かる。
ション結果を示す図である。同図に於て、３１はリード
ポートＡのワードラインの信号、３２はワードラインデ
ィテクタの信号、３３は従来例のセンスアンプを用いた
場合のリードポートＡのビットラインの信号、３４は従
来例のセンスアンプの出力信号、３５は本実施例のセン
スアンプの出力信号、３６は本実施例のセンスアンプを
用いた場合のリードポートＡのビットラインの信号であ
る。なお、従来例のセンサアンプを用いたシュミレーシ
ョン結果とは、図２のメモリシステムのセンスアンプ３
７を従来例のセンスアンプに置き換えて、シュミレーシ
ョンした結果のことである。図３の横軸は時間で、縦軸
は電圧である。図３から明かなように、本実施例のセン
スアンプの出力信号３５は、従来例のセンスアンプの出
力信号３４に比較して、立ち上がりが急峻であることが
分かる。
【００１７】従って、本実施例のセンスアンプは従来例
に比較して、高速な読みだし動作を可能とし、これによ
り従来の技術の問題点は解決される。
に比較して、高速な読みだし動作を可能とし、これによ
り従来の技術の問題点は解決される。
【００１８】（実施例２）以下本発明の請求項２の一実
施例について、図面を参照しながら説明する。
施例について、図面を参照しながら説明する。
【００１９】図４は、本発明の一実施例におけるセンス
アンプの回路図を示すものである。４１はＣＭＯＳイン
バータ、４２はコントロール信号付きインバータ、４
３,４４はＮチャンネルＭＯＳトランジスタ、４５はコ
ントロール信号付きインバータ、４６はコントロール信
号付きインバータのコントロール信号である。入力は通
常ビット線に接続されており、ビット線がいま例えば、
ＨレベルにあったものがＬにさがる場合を考え、本実施
例を説明する。ビット線がＨレベルからＬレベルにさが
るのとほぼ同様のタイミングで、コントロール信号がＬ
レベルであるものが、Ｈレベルにあがる様なパルスを入
力すると、そのときコントロール信号付きインバータ４
２とコントロール信号付きインバータ４５がイネーブル
状態となる。ビット線はＨレベルからＬレベルに下がる
ので、コントロール信号付きインバータ４２の出力はＨ
ｉインピーダンスから、Ｈレベルの状態になる。これに
伴い、コントロール信号付きインバータ４５の出力はＨ
ｉインピーダンスの状態からＬレベルの状態になる。こ
のとき、ＮチャンネルＭＯＳ４４はＯＮ状態となってい
るので、ビット線に帰還がかかり、さらにビット線をＬ
レベルに下げようとする。この動作により、高速な動作
が可能となる。
アンプの回路図を示すものである。４１はＣＭＯＳイン
バータ、４２はコントロール信号付きインバータ、４
３,４４はＮチャンネルＭＯＳトランジスタ、４５はコ
ントロール信号付きインバータ、４６はコントロール信
号付きインバータのコントロール信号である。入力は通
常ビット線に接続されており、ビット線がいま例えば、
ＨレベルにあったものがＬにさがる場合を考え、本実施
例を説明する。ビット線がＨレベルからＬレベルにさが
るのとほぼ同様のタイミングで、コントロール信号がＬ
レベルであるものが、Ｈレベルにあがる様なパルスを入
力すると、そのときコントロール信号付きインバータ４
２とコントロール信号付きインバータ４５がイネーブル
状態となる。ビット線はＨレベルからＬレベルに下がる
ので、コントロール信号付きインバータ４２の出力はＨ
ｉインピーダンスから、Ｈレベルの状態になる。これに
伴い、コントロール信号付きインバータ４５の出力はＨ
ｉインピーダンスの状態からＬレベルの状態になる。こ
のとき、ＮチャンネルＭＯＳ４４はＯＮ状態となってい
るので、ビット線に帰還がかかり、さらにビット線をＬ
レベルに下げようとする。この動作により、高速な動作
が可能となる。
【００２０】図５は図２のメモリシステムのセンスアン
プに図４のセンスアンプを用いた場合のシュミレーショ
ン結果を示す図である。図５の５１はリードポートＡの
ワードラインの信号、５２はワードラインディテクタの
信号、５３は従来例のセンスアンプを用いた場合のリー
ドポートＡのビットラインの信号、５４は従来例のセン
スアンプの出力信号、５５は本実施例のセンスアンプの
出力信号、５６は本実施例のセンスアンプを用いた場合
のリードポートＡのビットラインの信号である。図５の
横軸は時間で、縦軸は電圧である。図５から明かなよう
に、本実施例のセンスアンプの出力信号５５は、従来例
のセンスアンプの出力信号５４に比較して、立ち上がり
が急峻であることが分かる。
プに図４のセンスアンプを用いた場合のシュミレーショ
ン結果を示す図である。図５の５１はリードポートＡの
ワードラインの信号、５２はワードラインディテクタの
信号、５３は従来例のセンスアンプを用いた場合のリー
ドポートＡのビットラインの信号、５４は従来例のセン
スアンプの出力信号、５５は本実施例のセンスアンプの
出力信号、５６は本実施例のセンスアンプを用いた場合
のリードポートＡのビットラインの信号である。図５の
横軸は時間で、縦軸は電圧である。図５から明かなよう
に、本実施例のセンスアンプの出力信号５５は、従来例
のセンスアンプの出力信号５４に比較して、立ち上がり
が急峻であることが分かる。
【００２１】従って、本実施例のセンスアンプは従来例
に比較して、高速な読みだし動作を可能とし、これによ
り、従来の技術の問題点は解決される。
に比較して、高速な読みだし動作を可能とし、これによ
り、従来の技術の問題点は解決される。
【００２２】（実施例３）以下本発明の請求項３の一実
施例について、図面を参照しながら説明する。
施例について、図面を参照しながら説明する。
【００２３】図６は、本発明の一実施例におけるセンス
アンプの回路図を示すものである。６１はＣＭＯＳイン
バータ、６２はコントロール信号付きインバータ、６
３,６４はＮチャンネルＭＯＳトランジスタ、６５はコ
ントロール信号付きインバータ、６６はコントロール信
号付きインバータのコントロール信号、６７は帰還制御
信号である。入力は通常ビット線に接続されており、ビ
ット線がいま例えば、ＨレベルにあったものがＬにさが
る場合を考え、本実施例を説明する。ビット線がＨレベ
ルからＬレベルにさがるのと、ほぼ同様のタイミング
で、コントロール信号６６と帰還制御信号６７がＬレベ
ルであるものが、Ｈレベルにあがる様なパルスを入力す
ると、そのときコントロール信号付きインバータ６２と
コントロール信号付きインバータ６５がイネーブル状態
となる。ビット線はＨレベルからＬレベルに下がるの
で、コントロール信号付きインバータ６２の出力はＨｉ
インピーダンスから、Ｈレベルの状態になる。これに伴
い、コントロール信号付きインバータ６５の出力はＨｉ
インピーダンスの状態から、Ｌレベルの状態になる。こ
のとき、ＮチャンネルＭＯＳトランジスタ６４は帰還制
御信号６７の入力により、ＯＮ状態となっているので、
ビット線に帰還がかかり、さらにビット線をＬレベルに
下げようとする。この動作により高速な動作が可能とな
る。
アンプの回路図を示すものである。６１はＣＭＯＳイン
バータ、６２はコントロール信号付きインバータ、６
３,６４はＮチャンネルＭＯＳトランジスタ、６５はコ
ントロール信号付きインバータ、６６はコントロール信
号付きインバータのコントロール信号、６７は帰還制御
信号である。入力は通常ビット線に接続されており、ビ
ット線がいま例えば、ＨレベルにあったものがＬにさが
る場合を考え、本実施例を説明する。ビット線がＨレベ
ルからＬレベルにさがるのと、ほぼ同様のタイミング
で、コントロール信号６６と帰還制御信号６７がＬレベ
ルであるものが、Ｈレベルにあがる様なパルスを入力す
ると、そのときコントロール信号付きインバータ６２と
コントロール信号付きインバータ６５がイネーブル状態
となる。ビット線はＨレベルからＬレベルに下がるの
で、コントロール信号付きインバータ６２の出力はＨｉ
インピーダンスから、Ｈレベルの状態になる。これに伴
い、コントロール信号付きインバータ６５の出力はＨｉ
インピーダンスの状態から、Ｌレベルの状態になる。こ
のとき、ＮチャンネルＭＯＳトランジスタ６４は帰還制
御信号６７の入力により、ＯＮ状態となっているので、
ビット線に帰還がかかり、さらにビット線をＬレベルに
下げようとする。この動作により高速な動作が可能とな
る。
【００２４】図７は図２のメモリシステムのセンスアン
プに図６のセンスアンプを用いた場合のシュミレーショ
ン結果を示す図である。
プに図６のセンスアンプを用いた場合のシュミレーショ
ン結果を示す図である。
【００２５】図７の７１はリードポートＡのワードライ
ンの信号、７２はワードラインディテクタの信号、７３
は従来例のセンスアンプを用いた場合のリードポートＡ
のビットラインの信号、７４は従来例のセンスアンプの
出力信号、７５は本実施例のセンスアンプの出力信号、
７６は本実施例のセンスアンプを用いた場合のリードポ
ートＡのビットラインの信号であり、７７は帰還制御信
号の入力である。図７の横軸は時間で、縦軸は電圧であ
る。図７から明かなように、本実施例のセンスアンプの
出力信号７５は、従来例のセンスアンプの出力信号７４
に比較して、立ち上がりが急峻であることが分かる。
ンの信号、７２はワードラインディテクタの信号、７３
は従来例のセンスアンプを用いた場合のリードポートＡ
のビットラインの信号、７４は従来例のセンスアンプの
出力信号、７５は本実施例のセンスアンプの出力信号、
７６は本実施例のセンスアンプを用いた場合のリードポ
ートＡのビットラインの信号であり、７７は帰還制御信
号の入力である。図７の横軸は時間で、縦軸は電圧であ
る。図７から明かなように、本実施例のセンスアンプの
出力信号７５は、従来例のセンスアンプの出力信号７４
に比較して、立ち上がりが急峻であることが分かる。
【００２６】従って、本実施例のセンスアンプは従来例
に比較して、高速な読みだし動作を可能とし、これによ
り従来の技術の問題点は解決される。
に比較して、高速な読みだし動作を可能とし、これによ
り従来の技術の問題点は解決される。
【００２７】（実施例４）以下本発明の請求項４の一実
施例について、図面を参照しながら説明する。
施例について、図面を参照しながら説明する。
【００２８】図８は、本発明の一実施例におけるセンス
アンプの回路図を示すものである。８１はＣＭＯＳイン
バータ、８２はコントロール信号付きインバータ、８
３,８７はＮチャンネルＭＯＳトランジスタ、８４はＰ
チャンネルＭＯＳトランジスタ、８５はコントロール信
号付きインバータ、８６はコントロール信号付きインバ
ータのコントロール信号である。入力は通常ビット線に
接続されており、ビット線がいま例えば、Ｈレベルにあ
ったものがＬレベルにさがる場合を考え本実施例を説明
する。ビット線がＨレベルからＬレベルにさがるのと、
ほぼ同様のタイミングで、コントロール信号付きインバ
ータ８６のコントロール信号と帰還制御信号がＬレベル
であるものが、Ｈレベルにあがる様なパルスを入力する
と、そのときコントロール信号付きインバータ８２とコ
ントロール信号付きインバータ８５がイネーブル状態と
なる。ビット線はＨレベルからＬレベルに下がるので、
コントロール信号付きインバータ８２の出力は、Ｈｉイ
ンピーダンスからＨレベルの状態になる。これに伴い、
コントロール信号付きインバータ８５の出力は、Ｈｉイ
ンピーダンスの状態からＬレベルの状態になる。このと
き、ＰチャンネルＭＯＳトランジスタ８４とＮチャンネ
ルトランジスタ８７は、ＯＮ状態となっているので、ビ
ット線に帰還がかかり、さらにビット線をＬレベルに下
げようとする。この動作により高速な動作が可能とな
る。
アンプの回路図を示すものである。８１はＣＭＯＳイン
バータ、８２はコントロール信号付きインバータ、８
３,８７はＮチャンネルＭＯＳトランジスタ、８４はＰ
チャンネルＭＯＳトランジスタ、８５はコントロール信
号付きインバータ、８６はコントロール信号付きインバ
ータのコントロール信号である。入力は通常ビット線に
接続されており、ビット線がいま例えば、Ｈレベルにあ
ったものがＬレベルにさがる場合を考え本実施例を説明
する。ビット線がＨレベルからＬレベルにさがるのと、
ほぼ同様のタイミングで、コントロール信号付きインバ
ータ８６のコントロール信号と帰還制御信号がＬレベル
であるものが、Ｈレベルにあがる様なパルスを入力する
と、そのときコントロール信号付きインバータ８２とコ
ントロール信号付きインバータ８５がイネーブル状態と
なる。ビット線はＨレベルからＬレベルに下がるので、
コントロール信号付きインバータ８２の出力は、Ｈｉイ
ンピーダンスからＨレベルの状態になる。これに伴い、
コントロール信号付きインバータ８５の出力は、Ｈｉイ
ンピーダンスの状態からＬレベルの状態になる。このと
き、ＰチャンネルＭＯＳトランジスタ８４とＮチャンネ
ルトランジスタ８７は、ＯＮ状態となっているので、ビ
ット線に帰還がかかり、さらにビット線をＬレベルに下
げようとする。この動作により高速な動作が可能とな
る。
【００２９】図９は図２のメモリシステムのセンスアン
プに図８のセンスアンプを用いた場合のシュミレーショ
ン結果を示す図である。
プに図８のセンスアンプを用いた場合のシュミレーショ
ン結果を示す図である。
【００３０】図９の９１はリードポートＡのワードライ
ンの信号、９２はワードラインディテクタの信号、９３
は従来例のセンスアンプを用いた場合のリードポートＡ
のビットラインの信号、９４は従来例のセンスアンプの
出力信号、９５は本実施例のセンスアンプの出力信号、
９６は本実施例のセンスアンプを用いた場合のリードポ
ートＡのビットラインの信号である。図９の横軸は時間
で、縦軸は電圧である。図９から明かなように、本実施
例のセンスアンプの出力信号９５は、従来例のセンスア
ンプの出力信号９４に比較して、立ち上がりが急峻であ
ることが分かる。
ンの信号、９２はワードラインディテクタの信号、９３
は従来例のセンスアンプを用いた場合のリードポートＡ
のビットラインの信号、９４は従来例のセンスアンプの
出力信号、９５は本実施例のセンスアンプの出力信号、
９６は本実施例のセンスアンプを用いた場合のリードポ
ートＡのビットラインの信号である。図９の横軸は時間
で、縦軸は電圧である。図９から明かなように、本実施
例のセンスアンプの出力信号９５は、従来例のセンスア
ンプの出力信号９４に比較して、立ち上がりが急峻であ
ることが分かる。
【００３１】従って、本実施例のセンスアンプは従来例
に比較して、高速な読みだし動作を可能とし、これによ
り従来の技術の問題点は解決される。
に比較して、高速な読みだし動作を可能とし、これによ
り従来の技術の問題点は解決される。
【００３２】
【発明の効果】しかしながら上記の従来の構成では、ビ
ット方向に多くのメモリセルを配置した場合即ちビット
線に多くの容量が付加された場合、読みだし動作が極端
に遅くなるといった問題点を有していた。
ット方向に多くのメモリセルを配置した場合即ちビット
線に多くの容量が付加された場合、読みだし動作が極端
に遅くなるといった問題点を有していた。
【００３３】以上のように本発明は、従来例と比較し
て、大容量のメモリにおいても、高速な読みだし動作を
可能とするものである。したがって極めて有用な方法と
言える。
て、大容量のメモリにおいても、高速な読みだし動作を
可能とするものである。したがって極めて有用な方法と
言える。
【図１】本発明の第１の実施例におけるセンスアンプの
回路図
回路図
【図２】図１のセンスアンプを用いたメモリシステムの
１例を示すブロック図
１例を示すブロック図
【図３】図２のメモリシステムのシュミレーション結果
を示す図
を示す図
【図４】本発明の第２の実施例におけるセンスアンプの
回路図
回路図
【図５】図２のメモリシステムのセンスアンプに図４の
センスアンプを用いた場合のシュミレーション結果を示
す図
センスアンプを用いた場合のシュミレーション結果を示
す図
【図６】本発明の第３の実施例におけるセンスアンプの
回路図
回路図
【図７】図２のメモリシステムのセンスアンプに図６の
センスアンプを用いた場合のシュミレーション結果を示
す図
センスアンプを用いた場合のシュミレーション結果を示
す図
【図８】本発明の第４の実施例におけるセンスアンプの
回路図
回路図
【図９】図２のメモリシステムのセンスアンプに図８の
センスアンプを用いた場合のシュミレーション結果を示
す図
センスアンプを用いた場合のシュミレーション結果を示
す図
【図１０】従来のセンスアンプの回路図
【図１１】単一信号バス型メモリを用いたメモリシステ
ムのブロック図
ムのブロック図
２,５ コントロール信号付きインバータ ３ ＮＭＯＳ ４ ＰＭＯＳ
Claims (3)
- 【請求項１】読みだしのビット線が単一な半導体記憶装
置のセンスアンプであって、ＣＭＯＳインバータのＮＭ
ＯＳ１のソースにＮＭＯＳ２を直列接続し、前記ＮＭＯ
Ｓ２のソースを接地し、前記ＮＭＯＳ２のゲートに外部
からのコントロール信号を入力することにより形成した
第１及び第２のコントロール信号付きインバータを有
し、この第１のコントロール信号付きインバータの入力
にビット線を接続し、前記第１のコントロール信号付き
インバータの出力を前記第２のコントロール信号付きイ
ンバータの入力に接続し、前記第２のコントロール信号
付きインバータの出力をＰＭＯＳ１のドレインに接続
し、前記ＰＭＯＳ１のゲート及びドレインにビット線を
接続し、前記第１のコントロール信号付きインバータの
出力を出力とするセンスアンプ。 - 【請求項２】読みだしのビット線が単一な半導体記憶装
置のセンスアンプであって、ＣＭＯＳインバータのＮＭ
ＯＳ１のソースにＮＭＯＳ２を直列接続し、前記ＮＭＯ
Ｓ２のソースを接地し、前記ＮＭＯＳ２のゲートに外部
からのコントロール信号を入力することにより形成した
第１及び第２のコントロール信号付きインバータを有
し、この第１のコントロール信号付きインバータの入力
にビット線を接続し、前記第１のコントロール信号付き
インバータの出力を前記第２のコントロール信号付きイ
ンバータの入力に接続し、前記第２のコントロール信号
付きインバータの出力をＮＭＯＳ３のドレインに接続
し、前記ＮＭＯＳ３のゲートに前記第１のコントロール
信号付きインバータの出力を接続し、前記ＮＭＯＳ３の
ソースを前記ビット線に接続し、前記第１のコントロー
ル信号付きインバータの出力を出力とするセンスアン
プ。 - 【請求項３】読みだしのビット線が単一な半導体記憶装
置のセンスアンプであって、ＣＭＯＳインバータのＮＭ
ＯＳ１のソースにＮＭＯＳ２を直列接続し、前記ＮＭＯ
Ｓ２のソースを接地し、前記ＮＭＯＳ２のゲートに外部
からのコントロール信号を入力することにより形成した
第１及び第２のコントロール信号付きインバータを有
し、この第１のコントロール信号付きインバータの入力
にビット線を接続し、前記第１のコントロール信号付き
インバータの出力を前記第２のコントロール信号付きイ
ンバータの入力に接続し、前記第２のコントロール信号
付きインバータの出力をＮＭＯＳ３のドレインに接続
し、前記ＮＭＯＳ３のソースを前記ビット線に接続し、
前記ＮＭＯＳ３のゲートに外部からのコントロール信号
を入力し、前記第１のコントロール信号付きインバータ
の出力を出力とするセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4088539A JPH05290583A (ja) | 1992-04-09 | 1992-04-09 | シングルポートセンスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4088539A JPH05290583A (ja) | 1992-04-09 | 1992-04-09 | シングルポートセンスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05290583A true JPH05290583A (ja) | 1993-11-05 |
Family
ID=13945654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4088539A Pending JPH05290583A (ja) | 1992-04-09 | 1992-04-09 | シングルポートセンスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05290583A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011192373A (ja) * | 2010-03-11 | 2011-09-29 | Soi Tec Silicon On Insulator Technologies | メモリ用ナノセンス増幅器 |
-
1992
- 1992-04-09 JP JP4088539A patent/JPH05290583A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011192373A (ja) * | 2010-03-11 | 2011-09-29 | Soi Tec Silicon On Insulator Technologies | メモリ用ナノセンス増幅器 |
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