KR101281915B1 - 메모리용 나노-센스 증폭기 - Google Patents

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Abstract

본 발명은 메모리용 나노-센스 증폭기에 관한 것이다. 제1 구성에 따른 발명은 메모리의 일련의 셀의 센스 증폭기에 관한 것으로,
- 입력이 상기 센스 증폭기의 입력 단자에 직접 또는 간접적으로 접속되고, 출력이 상기 일련의 셀을 어드레스하는 로컬 비트 라인에 접속되도록 의도된 센스 증폭기의 출력 단자에 접속된 CMOS 인버터를 포함하는 쓰기 단; 및
- 게이트가 상기 인버터의 출력에 접속되고, 드레인이 상기 인버터의 입력에 접속된 센스 트랜지스터를 포함하는 읽기 단을 포함한다.

Description

메모리용 나노-센스 증폭기{NANO-SENSE AMPLIFIER FOR MEMORY}
본 발명은 일반적으로 메모리에 관한 것으로, 특히 일련의 메모리 셀의 센스 증폭기에 관한 것이다.
종래의 센스 증폭기는 일반적으로 라인, 소위 비트 라인을 통한 256 ~ 1024 메모리 셀을 지칭한다. 더 상세하게, 종래의 센스 증폭기는 비트 라인, 및 참조 라인으로 사용되는 상보의 비트 라인을 갖고 동작하는 차동 증폭기이다.
다이나믹 DRAM 메모리의 성능을 개선시키기 위한 종래의 기술은 센스 증폭기에 의해 어드레스된 셀의 수를 줄이는 것에 있다(비트 라인의 길이를 줄이는 것을 의미한다). 그러나, 메모리를 구성하는 전체 셀을 어드레스하기 위해 더 많은 수의 센스 증폭기가 제공되어야 하며, 이것은 메모리의 관리가 유용한 표면적을 소비하여 실제 메모리의 손상을 가져 오므로 전체 효율의 손실을 가져 온다.
이러한 효율의 손실을 방지하기 위해, J Barth 등에 의한 논문 "500 MHz 랜덤 싸이클, 1.5 ns 지연, 3-트랜지스터 마이크로 센스 증폭기를 특징으로 하는 SOI 내장 DRAM 매크로"(ISSCC(2007), 페이지 : 486 - 487)는, 센스 증폭기, 소위 로컬 비트 라인을 통해 몇 셀(일반적으로 32)을 어드레스하지만 매우 적은(일반적으로 3개) 트랜지스터로 구성된 마이크로-센스 증폭기에 기초한 구조 계층을 나타낸다.
이 논문은 상이한 메모리 셀이 SOI(silicon-on-insulator) 상에 만들어지는 것을 제안한다. 상이한 마이크로-센스 증폭기는 벌크 기판 또는 SOI 기판 위에 형성된다.
각각의 마이크로센스 증폭기는, 마이크로센스 증폭기의 출력 단자에 접속된 로컬 비트 라인 LBL을 통해 병렬로 어드레스된 셀의 읽기/쓰기 동작을 제어하는 2개의 메인 비트 라인 RBL(Read Bitline: 읽기 비트 라인)과 WBL(Write Bitline : 쓰기 비트 라인)에 접속된 2개의 입력 단자를 갖는다.
2개의 메인 비트 라인을 사용하는 것은 이 논문에 의해 제안된 구조가 스탠드얼론 메모리를 제조하기 위해 변형될 수 없고, 그래서, 내장된 메모리의 제조에 국한되어 남아 있는 것이 문제가 된다.
또한, 각각의 마이크로-센스 증폭기는 감소된 수의 메모리 셀(일반적으로 16 ~ 32)만을 어드레스할 수 있으므로, 비교적 큰 수의 마이크로-센스 증폭기(2Mbit 메모리에 대해서 64k ~ 128k)가 사용되어야 한다. 비교적 감소된 수의 마이크로-증폭기(오직 3개의 트랜지스터)에도 불구하고, 센스 증폭기 기능을 위해 현저한 표면적 소비로 인해 메모리 기능의 손상을 가져 오는 앞에 언급한 단점이 일부 남아 있다.
본 발명의 목적은 앞에 언급된 논문에서 제안된 구조 계층의 단점이 무시될 수 있는 기술을 제안하는 것이다.
이 목적을 위해, 본 발명은, 제1 구성에 따라서,
- 입력이 상기 센스 증폭기의 입력 단자에 직접 또는 간접적으로 접속되고, 출력이 상기 일련의 셀을 어드레스하는 로컬 비트 라인에 접속되도록 의도된 센스 증폭기의 출력 단자에 접속된, CMOS 인버터를 포함하는 쓰기 단; 및
- 게이트가 상기 인버터의 출력에 접속되고, 드레인이 상기 인버터의 입력에 접속된 센스 트랜지스터(T3)를 포함하는, 읽기 단을 포함하는 재기록가능한 일련의 메모리 셀용 센스 증폭기를 제안한다.
제1 실시예에 따르면, 상기 쓰기 단의 입력은 상기 인버터의 입력 단자에 직접 접속되고, 상기 입력 단자는 복수의 센스 증폭기를 병렬로 어드레스하는 메인 비트 라인에 접속되도록 의도된다.
제2 실시예에 따르면, 상기 읽기 단은 상기 센스 트랜지스터에 상보적인 추가 트랜지스터를 포함하고, 상기 추가 트랜지스터와 상기 센스 트랜지스터는, 입력이 상기 읽기 단의 출력에 접속되고, 출력이 상기 쓰기 단의 인버터의 입력에 접속된 CMOS 인버터를 형성한다.
이 제2 실시예에서, 상기 쓰기 단의 입력은, 드레인이 상기 센스 증폭기의 입력 단자에 접속되고, 소스가 상기 쓰기 단의 입력에 접속되는 트랜지스터를 포함하는 복호단을 통해 상기 인버터의 입력 단자에 간접적으로 접속된다.
상기 센스 증폭기의 하나 이상의 트랜지스터는 멀티게이트 트랜지스터이다. 상기 멀티게이트 트랜지스터의 게이트 중 하나의 바이어스는 상기 일련의 셀에 쓰기, 읽기 및 보유 동작 중에 수정될 수 있다.
본 발명의 제1 구성에 따른 센스 증폭기는, 절연층에 의해 베이스 기판과 분리된 반도체 재료의 박층을 포함하는 SOI(semiconductor-on-insulator) 기판 위에 만들어지고, 각각의 트랜지스터는 채널 아래의 베이스 기판에 형성되어 상기 트랜지스터의 임계 전압을 조절하도록 바이어스될 수 있는 백 컨트롤 게이트를 갖는다.
본 발명의 제2 구성에 따르면, 본 발명은 SOI 기판에 만들어진 본 발명의 제1 구성에 따른 센스 증폭기를 제어하는 방법에 관련되며, 상기 백 컨트롤 게이트의 바이어스는 상기 일련의 셀에 데이터를 쓰기, 읽기, 및 보유하는 동작 동안 조절된다.
읽기 동작 동안, 백 컨트롤 게이트의 바이어스를 제어함으로써, 쓰기 단의 트랜지스터의 임계 전압이 증가되고, 읽기 단의 트랜지스터의 임계 전압이 감소될 수 있다.
쓰기 동작 동안, 백 컨트롤 게이트의 바이어스를 제어함으로써, 쓰기 단의 트랜지스터의 임계 전압이 감소되고, 읽기 단의 트랜지스터의 임계 전압이 증가될 수 있다.
보유 동작 동안, 로컬 비트 라인이 상기 쓰기 단의 트랜지스터 중 하나를 통해 방전되어, 백 컨트롤 게이트의 바이어스는 그 임계 전압을 저하시키도록 제어될 수 있다.
또 다른 구성에 따르면, 본 발명은 로컬 비트 라인 및 워드 라인에 접속된 셀의 매트릭스 어레이에 관련되며, 본 발명의 제1 구성에 따른 센스 증폭기를 포함하는 것을 특징으로 한다.
셀의 매트릭스 어레이에서, 센스 증폭기는 하나 이상의 센스 증폭기 뱅크에 배열될 수 있으며, 매트릭스 어레이는 각 뱅크 다음에 놓여져 상기 뱅크를 직접 구동하도록 구성된 칼럼 디코더를 더 포함할 수 있다. 또한, 로직 회로는 상기 센스 증폭기 뱅크 또는 상기 칼럼 디코더 다음에 놓여질 수 있다.
또 다른 구성에 따르면, 본 발명은 셀의 매트릭스 어레이를 포함하는 메모리에 관련된다.
메모리의 메모리 셀 및 센스 증폭기는 SOI(semiconductor-on-insulator) 기판 위에 바람직하게 만들어진다.
또 다른 구성에 따르면, 본 발명은 본 발명의 제1 구성의 제1 실시예에 따른 복수의 센스 증폭기에 메인 비트 라인을 통해 접속되도록 의도된 메인 센스 증폭기에 관련되며, 읽기 동작 동안 셀에 의해 전달된 신호를 증폭하는 단, 및 상기 읽기 동작 다음에 메인 비트 라인에 상기 증폭된 신호를 되돌려 보내는 스위칭가능한 하이 임피던스 인버터를 포함하는 것을 특징으로 한다.
또 다른 구성에 따르면, 본 발명은,
- 입력이 센스 증폭기의 입력 단자에 직접 또는 간접적으로 접속되고, 출력이 로컬 라인에 접속되도록 의도된 상기 센스 증폭기의 출력 단자에 접속된, CMOS 인버터를 포함하는 쓰기 단; 및
- 게이트가 상기 인버터의 출력에 접속되고, 드레인이 상기 인버터의 입력에 접속된 센스 트랜지스터를 포함하는, 읽기 단을 포함하고,
상기 쓰기 단과 상기 읽기 단의 하나 이상의 트랜지스터는 독립의 더블 게이트 트랜지스터인, 센스 증폭기에 관련한다.
또 다른 구성에 따르면, 본 발명은 상기 센스 증폭기 및 상기 칼럼 디코더를 포함하는 셀의 매트릭스 어레이에 관련되며, 센스 증폭기가 논-스태거 방식으로 하나 이상의 센스 증폭기 뱅크에 배열되고, 칼럼 디코더는 각 뱅크 다음에 놓여져 상기 뱅크를 직접 구동하도록 구성된다.
본 발명의 다른 구성, 목적 및 장점은, 비제한 예로서 주어지고, 첨부된 도면을 참조하여 이루어진 그 바람직한 실시예의 다음의 상세한 설명을 읽을 때에 보다 분명해진다.
도 1은 본 발명의 제1 실시예에 적용된 구조 계층을 도시한다.
도 2는 본 발명의 제1 실시예에 따른 나노-센스 증폭기를 도시한다.
도 3a 및 3b는 백 컨트롤 게이트를 갖는 일 예의 트랜지스터를 도시한다.
도 4a는 도 2에 따른 나노-센스 증폭기의 가능한 토폴로지를 도시한다.
도 4b는 메모리 매트릭스의 칼럼을 따르는 도 2의 나노-센스 증폭기의 가능한 구조를 도시한다.
도 5는 도 2에 따른 복수의 나노-센스 증폭기에 데이터를 전송하도록 의도된 메인 센스 증폭기를 도시한다.
도 6은 본 발명의 제2 실시예에 따른 나노-센스 증폭기를 도시한다.
도 7은 종래 기술의 어레이 구조를 도시한다.
도 8a는 본 발명에 따른 나노-센스 증폭기의 2개의 뱅크를 사용하는 새로운 어레이 구조를 도시한다.
도 8b는 도 8a의 구조에서 뱅크의 각각의 나노-센스 증폭기를 복호화하기 위한 버스의 상세한 구조를 도시한다.
도 9a는 본 발명에 따른 나노-센스 증폭기의 2개의 뱅크를 사용하는 확대된 새로운 어레이 구조를 도시한다.
도 9b는 도 9a의 구조에서 뱅크의 각각의 나노-센스 증폭기를 복호화하기 위한 버스의 상세한 구조를 도시한다.
제1 구성에 따른 발명은 일련의 메모리 셀의 센스 증폭기(나노-센스 증폭기라고 칭한다)에 관한 것이다.
본 발명의 제1 실시예에 적용된 구조 계층이 도 1에 도시되어 있으며, 이에 따르면, 나노-센스 증폭기(nSA)가 로컬 비트 라인(LBL)을 통해 일련의 메모리 셀(일반적으로 128 및 512 메모리 셀 사이)에 걸쳐진다.
나노-센스 증폭기(nSA)는 메인 비트 라인(MBL)을 통해 메인 센스 증폭기(MSA)에 데이터를 전송한다. 메인 비트 라인(MBL)은 일련의 나노-센스 증폭기(일반적으로 16 및 32 나노-센스 증폭기(nSA) 사이)에 걸쳐진다.
메인 센스 증폭기(MSA)는 라인, 소위 메모리 셀에서 읽기/쓰기 데이터가 이동하는 데이터 라인(DL)에 또한 연결된다.
본 발명의 제1 실시예의 다음의 설명으로부터 나노-센스 증폭기(nSA)가 읽기 및 쓰기 기능을 제공하며, 리프레시 기능은 나노-센스 증폭기(nSA)와 주변 회로 사이의 인터페이스를 형성하는 메인 센스 증폭기(MSA)에 의해 이루어지는 것을 알 수 있다.
나노-센스 증폭기(nSA)는 메인 센스 증폭기(MSA)와 단일 접속(메인 비트 라인(MBL))을 가지므로, 내장된 메모리 및 스탠드 얼론 메모리의 분야에서 모두 금속화 폭의 제한을 충족할 수 있다.
도 2에 도시된 것같이, 본 발명의 제1 실시예에 따르는 나노-센스 증폭기(nSA)는 3개의 트랜지스터(T1, T2, T3)만을 포함한다.
보다 구체적으로, 나노-센스 증폭기(nSA)는 메인 비트 라인(MBL)에 접속된 입력 단자(E)와 입력 단자(E)를 통해 로컬 비트 라인(LBL)에 접속된 출력 단자(S)를 포함한다.
나노-센스 증폭기(nSA)는 CMOS 인버터를 포함하는 쓰기 단을 포함하며, 그 입력은 입력 단자(E)에 직접 접속되고, 그 출력은 출력 단자(S)에 접속된다.
CMOS 인버터는 전원 전압을 인가하는 2개의 단자, 각각 VDD와 GND 사이에서, 직렬로 있는 제1 유형의 채널을 갖는 트랜지스터와 제2 유형의 채널을 갖는 트랜지스터를 포함한다.
도시된 실시예에서, 인버터는 그 소스가 전위 VDD(하이 상태)에 접속된 P채널 트랜지스터(T1)와 그 소스가 전위 GND(로우 상태)에 접속된 N채널 트랜지스터(T2)를 포함한다.
인버터의 트랜지스터들의 게이트는 함께 접속되어 메인 비트 라인(MBL)에 저속된다. 트랜지스터(T1, T2)의 직렬 결합의 중간 점(인버터의 출력)은 그것에 대해서 로컬 비트 라인(LBL)에 연결되어 있다.
나노-센스 증폭기(nSA)는 트랜지스터(T3)(여기서 N채널 트랜지스터)에 의해 형성된 읽기 단을 더 포함하며, 그 게이트는 인버터의 출력과 로컬 비트 라인(LBL)에 접속되고, 그 드레인은 인버터의 입력과 메인 비트 라인(MBL)에 접속되고, 그 소스는 전원 전압(PGND)을 인가하는 단자에 접속된다.
본 발명의 바람직한 실시예의 범위 내에서, 나노-센스 증폭기(nSA)는, 절연층에 의해 베이스 기판와 분리된 반도체 재료 박층을 포함하는 SOI(semiconductor-on-insulator) 기판 위에 만들어진다. 각각의 트랜지스터는 채널 아래의 베이스 기판에 형성되고, 트랜지스터의 임계 전압을 조절하도록 바이어스될 수 있는 백 컨트롤 게이트를 갖는다. 트랜지스터(T1, T2, T3)의 백 컨트롤 게이트에 각각 인가된 바이어스는 도면 부호 Vbg1, Vbg2, Vbg3으로 도면에 도시되어 있다.
특히, 임계 전압의 조절은, 환경에 의거하여 실제로 차단되거나 또는 도통되는 것을 확실하게 하도록 트랜지스터의 동작이 행해지는 것을 허용하는 장점이 있다. 이로 인해, 나노-센스 증폭기(nSA)의 동작이 보다 확실하게 행해질 수 있으므로, 그 동작 여유가 증가될 수 있다(이것은 나노-센스 증폭기(nSA)를 갖는 다수의 메모리 셀의 결합을 허용한다).
도 3a에서, 프런트 컨트롤 게이트(G)를 향하여 위치하도록 BOX 절연층 하에서 베이스 기판에 배열된 백 컨트롤 게이트(BGp)를 갖는 P채널 트랜지스터가 도시된다. 여기서, 백 컨트롤 게이트(BGp)는 N 도전성 웰(CN)에 의해 베이스 기판로부터 고립된 P형 도핑된 영역에 의해 형성된다.
도 3b에서, 프런트 컨트롤 게이트(G)를 향하여 위치하도록 절연층 아래의 베이스 기판에 배열된 백 컨트롤 게이트(BGp)를 갖는 N채널 트랜지스터가 도시된다. 여기서, 백 컨트롤 게이트(BGN)는 P 도전성 웰(CP)에 의해 베이스 기판로부터 고립된 N형 도핑된 영역에 의해 형성된다.
도 3a 및 3b에서, (통상 전압 조건하에서) 탑 컨트롤 게이트에 의해 인도된 필드가 매립된 산화 층 BOX에 도달하는 것을 허용하기에 충분히 얇은 채널/바디 영역에 의해 규정된 완전히 공핍된 SeOI 트랜지스터이다.
채널이 유형 N의 전도성을 갖고, P전도성의 백 컨트롤 게이트를 갖는 트랜지스터는 백 컨트롤 게이트에 양의 전압을 인가함으로써 이 임계 전압은 감소될 수 있는 매우 높은 임계 전압을 갖는다. 채널이 유형 N의 전도성을 갖고, N전도성의 백 컨트롤 게이트를 갖는 트랜지스터는, 백 컨트롤 게이트에 양의 전압을 인가함으로써 이 임계 전압이 감소될 수 있는 노미널 임계 전압을 갖는다.
백 컨트롤 게이트를 통한 트랜지스터의 임계 전압의 변화는 Vth = Vt0 - α.VBG에 의해 공식화될 수 있으며, 여기서, Vth는 트랜지스터의 임계 전압을 나타내고, VBG는 백 컨트롤 게이트에 인가되는 전압을 나타내고, Vt0는 노미널 임계 전압(N 또는 P형의 백 컨트롤 게이트가 사용되는지 아닌지에 의거하여 일 함수에 의해 이동될 수 있는)을 나타내고, α는 트랜지스터의 형상에 관련된 계수이다.
도 2의 나노-센스 증폭기에 의해 실행될 수 있는 상이한 쓰기, 읽기, 및 보유 동작을 이후 설명한다.
읽기
로컬 비트 라인(LBL)에 접속되고, 라인, 소위 워드라인(비도시)에 의해 선택되는 메모리 셀(Ci, Cj)에 저장된 데이터를 읽는 동작 동안, 읽기 단의 트랜지스터(T3)가 센서이고, 선택된 셀로부터 신호의 임의의 손상을 회피하도록 읽기 단의 트랜지스터(T1, T2)가 차단된다.
인버터는 그 입력(E)에서 VDD/2(전위적으로 플로팅 전압)을 갖는다.
고전압이 P채널 트랜지스터(T1)의 백 컨트롤 게이트에 인가되어(예를 들면 Vbg1은 하이 상태 VDD에 있다), 그 임계 전압을 VDD/2 위에 설정하고, 그럼으로써 트랜지스터(T1)를 차단한다. 이것이 충분하지 않다고 입증되면, 읽기 동작 동안, 일반적으로 VDD/2 등의 회로에 이미 존재하는 전압을 사용함으로써, 트랜지스터(T2)의 전원 전압 VDD를 감소시킬 수 있다.
또한, 고전압이 N채널 트랜지스터(T2)의 백 컨트롤 게이트에 인가되어(예를 들면 Vbg2는 로우 상태 GND에 있다), 그 임계 전압을 VDD/2 위에 설정하고, 그럼으로써 트랜지스터(T1)를 차단한다. 이것이 충분하지 않다고 입증되면, 이 동작 동안, VDD/2와 같이 일반적으로 회로에 이미 존재하는 전압을 사용하여, 수백 mv만큼 트랜지스터(T1)의 전원 전압 GND을 증가시킬 수 있다.
읽혀지는 선택된 셀은 일반적으로, "1"을 포함하면 200 ~ 300mV를 제공하고, "0"을 포함하면 0mV를 제공한다.
고전압이 N채널 트랜지스터(T3)의 백 컨트롤 게이트에 인가되어(예를 들면 Vbg3은 하이 상태 VDD에 있다), 그 임계 전압을 로컬 비트 라인(LBL)에 의해 그 게이트에 공급된 레벨 아래로 낮추도록 한다. 트랜지스터(T3)의 전원 전압 PGND는 예를 들면, GND의 로우 상태에 있다.
"1"이 로컬 비트 라인(LBL)에 있으면, 센스 트랜지스터(T3)는 도통되고, 메인 센스 증폭기(MSA)는 트랜지스터(T3)를 통해 메인 비트 라인(MBL)에 흐르는 전류를 검출하거나, 노드가 처음에 플로팅이었으면 메인 비트 라인(MBL)상의 전압 레벨 변화(T3가 도통된 이후 하강된)를 감지할 수 있다.
"0"이 로컬 비트 라인(LBL)에 있으면, 센스 트랜지스터(T3)는 차단되고, 메인 센스 증폭기(MSA)는 메인 비트 라인(MBL) 상에서 영(zero) 전류를 검출하거나, 메인 비트 라인(MBL)상에서 비변화된 전압 레벨을 감지할 수 있다.
쓰기
로컬 비트 라인(LBL)에 접속되고 워드 라인에 의해 선택된 메모리 셀(Ci, Cj)에 저장된 데이터의 쓰기 동작 동안, 읽기 단의 트랜지스터(T3)는 메인 비트 라인(MBL)을 통한 메인 센스 증폭기(MSA)로부터의 신호의 임의의 손상을 회피하도록 차단되고, 읽기 단의 트랜지스터(T1, T2)는 메인 센스 증폭기(MSA)로부터 로컬 비트 라인(LBL)을 향해 이 신호를 가능한 한 효율적으로 도통시킨다.
다음에, "0"의 쓰기(쓰기 0 동작)과 "1"의 쓰기(쓰기 1 동작)이 구분된다.
쓰기 0
인버터 단은 메인 비트 라인(MBL)을 통해 그 입력에서 "1"을 갖는다.
로우 상태가 P채널 트랜지스터(T1)의 백 컨트롤 게이트에 인가되어(예를 들면 Vbg1은 GND에 있다), 그 임계 전압을 가능한 한 많이 하강시킨다(바람직하게, VDD/2 아래, 예를 들면, 대략 절대값으로 100 ~ 200 mV). 트랜지스터(T1)가 그 프런트 컨트롤 게이트에서 하이 상태를 수신하면 트랜지스터(T1)는 차단된다. 트랜지스터(T1)의 전원 전압이 VDD에서 유지되므로, 병렬의(즉, 동일한 전원 전압을 공유하는) 다른 나노센스 증폭기는 동시에 "1"의 쓰기 동작을 행할 수 있다.
하이 상태가 N채널 트랜지스터(T2)의 백 컨트롤 게이트에 인가되어(예를 들면 Vbg2는 VDD에 있다), 그 임계 전압을 하강시킨다(바람직하게, VDD/2 아래, 예를 들면, 대략 절대값으로 100 ~ 200 mV). 트랜지스터(T2)는 그 프런트 컨트롤 게이트에서 하이 상태를 수신하므로 도통된다. 그 임계 전압이 하강되면, 트랜지스터(T2)의 도통 레벨이 증가한다(또는, 동일한 도통 레벨이 유지되면 트랜지스터(T2)의 크기가 감소될 수 있다).
로우 상태가 읽기 단의 N채널 트랜지스터(T3)의 백 컨트롤 게이트에 인가되므로(예를 들면 Vbg3은 로우 상태 GND에 있다), 높은 임계 전압(바람직하게 VDD/2 위)을 갖는다. 쓰기 인버터의 트랜지스터(T2)의 동작으로 인해 로컬 비트 라인(LBL)이 로우 상태에 있기 때문에, 트랜지스터(T3)는 차단되므로, 메인 비트 라인(MBL)에 전달된 "1"이 손상되지 않는다.
트랜지스터(T3)의 전원 전압 PGND이 로우 상태, 예를 들면 GND에 있다. 그러나, 이 전원 전압 PGND는, VDD/2에 근접한 값(T3의 임계 전압 아래)을 얻도록 증가될 수 있어서, 트랜지스터(T3)가 메인 비트 라인(MBL)에 대해 실제로 명백하고, 상이한 동작 사이의 전이 동안 충돌을 발생하지 않는 것을 확실하게 한다.
쓰기 1
인버터 단은 메인 비트 라인(MBL)을 통해 그 입력에서 "0"을 갖고, 트랜지스터(T1, T2)의 동작의 순서는 쓰기 0 동작에 대해 반전된다.
그래서, 하이 상태가 N채널 트랜지스터(T2)의 백 컨트롤 게이트에 인가되어(예를 들면 Vbg2는 VDD에 있다), 그 임계 전압을 가능한 한 크게 하강시킨다(바람직하게, VDD/2 아래, 예를 들면, 대략 절대값으로 100 ~ 200 mV). 트랜지스터(T2)가 그 프런트 컨트롤 게이트에서 하이 상태를 수신하면 트랜지스터(T2)는 차단되고, 트랜지스터(T2)의 전원 전압이 GND에서 유지되므로, 병렬의(즉, 동일한 전원 전압을 공유하는) 다른 나노센스 증폭기는 동시에 "0"의 쓰기를 행할 수 있다.
로우 상태가 P채널 트랜지스터(T1)의 백 컨트롤 게이트에 인가되므로(예를 들면 Vbg1은 GND에 있다), 낮은 임계 전압을 갖는다(바람직하게, VDD/2 아래, 예를 들면, 대략 절대값으로 100 ~ 200 mV). 트랜지스터(T1)는 그 프런트 컨트롤 게이트에서 하이 상태를 수신하므로 도통된다. 그 임계 전압이 하강되면, 트랜지스터(T1)의 도통 레벨이 증가한다(또는, 동일한 도통 레벨을 유지함으로써 트랜지스터(T1)의 크기가 감소될 수 있다).
로우 상태가 읽기 단의 N채널 트랜지스터(T3)의 백 컨트롤 게이트에 인가되므로(예를 들면 Vbg3은 로우 상태 GND에 있다), 그 임계 전압을 바람직하게 VDD/2 위로 증가시킨다. 여기서, 트랜지스터(T3)의 전원 전압 PGND는 로우 상태, 예를 들면 GND에 있다.
쓰기 인버터의 트랜지스터(T1)의 동작으로 인해 로컬 비트 라인(LBL)이 하이 상태에 있기 때문에, 트랜지스터(T3)는 도통되지만, 그 소스와 그 드레인이 모두 동일한 값이기 때문에(로우 상태 GND), 메인 비트 라인(MBL)에 전달된 "0"을 손상시키지 않는다. 그러나, 이 전원 전압 PGND는 VDD/2에 근접한 값(T3의 임계 전압 아래)을 얻도록 증가될 수 있어서, 트랜지스터(T3)가 메인 비트 라인(MBL)에 대해 실제로 명백하고, 상이한 동작 사이의 전이 동안 충돌을 발생하지 않는 것을 확실하게 한다.
보유
임의의 정적 전류를 회피하기 위해, 누설을 이상적으로 최소화함으로써 3개의 트랜지스터를 차단하고자 한다.
바람직한 실시예에서, 보유 동작은 다음에 오는 읽기 및 쓰기 동작을 준비하고, 쓰기를 위한 이전 조건인 로우 상태 GND로 로컬 비트 라인을 방전함으로써 실행된다.
인버터는 그 입력에서 VDD/2의 전압을 갖는다(전위적으로 플로팅 전압).
고전압이 P채널 트랜지스터(T1)의 백 컨트롤 게이트에 인가되어(예를 들면 Vbg1은 높은 상태 VDD에 있다), 임계 전압을 VDD/2위로 설정함으로써 트랜지스터(T1)는 차단된다. 이것이 충분하지 않다고 입증되면, 보유 동작 동안, 트랜지스터(T2)의 전원 전압 VDD를 감소시킬 수 있다.
또한, 고전압이 N채널 트랜지스터(T2)의 백 컨트롤 게이트에 인가되어(예를 들면 Vbg2는 높은 상태 VDD에 있다), 그 임계 전압을 하강시킨다(대략 100 ~ 150 mV). 트랜지스터(T2)는 도통되어, 로컬 비트 라인(LBL)이 방전되어 로우 상태 GND가 되게 함으로써 다음 액세스를 위해 준비한다. 회로가 보유에 있기 때문에, 셀이 선택되지 않으므로 전류가 흐르지 않는다.
로컬 비트 라인(LBL)이 로우 상태 GND에 있으면, 트랜지스터(T3)는 차단되므로, 전류가 흐르지 않는다. 저전압이 트랜지스터(T3)의 백 컨트롤 게이트에 인가되어(예를 들면 Vbg3는 로우 상태 GND에 있다), 그 임계 전압을 증가시키고, 누설의 최소화를 허용한다.
도 4a에 2개의 칼럼에 형성된 도 2의 나노-센스 증폭기의 가능한 토폴로지가 도시된다. 오직 3개의 금속: 트랜지스터의 상호접속을 위한 Metal1, 전원 전압 PGND, GND, VDD의 분배를 위한 Metal2, 메인 비트 라인(MBL)용 Metal 3이 필요하다.
나노-센스 증폭기의 폭은 DRAM의 경우에 2개의 금속 라인 또는 셀의 2개의 칼럼에 대응한다.
3개의 백 컨트롤 게이트가 액티브이고, 따라서 RC 지연된다. 이상적으로 워드 라인 드라이버와 동일한 반복 주파수에서 이들을 주기적으로 재생성하도록 선택할 수 있다.
메모리 셀은 로컬 비트 라인에 부착하기 위한 Metal1 라인, 워드라인에 부착하기 위한 Metal2 라인을 필요로 한다. 이것은 메인 비트 라인(MBL)을 통하도록 Metal3 라인을 자유롭게 남겨 둔다.
메모리 매트릭스의 각각의 칼럼이 나노-센스 증폭기를 필요로 하면, 가능한 구조는 도 4b에 도시된 것같이, 나노-센스 증폭기를 헤드-투-테일(head-to-tail) 배열함으로써 구성되고, 제1 나노-센스 증폭기는 신호 MBLE를 그 입력단자에 갖고, 제1(짝수) 칼럼을 따라서 일련의 셀을 그 로컬 비트 라인을 통해 어드레스하며, 다른 나노-센스 증폭기는 신호 MBLO를 그 입력단자에 갖고, 메모리 매트릭스에서 제1 칼럼에 인접한 다음의 제2(홀수) 칼럼을 따라서 일련의 셀을 그 로컬 비트 라인을 통해 어드레스한다.
도 2의 나노-센스 증폭기의 동작을 위한 바람직한 조건은, VDD/2에 근접한 트랜지스터의 임계 전압이, 100mV와 VDD/2 + 150 mV사이에 대략 포함되는 범위에서 백 컨트롤 게이트를 바이어스함으로써 변화하는 것이다.
이들 조건은 55 ~ 45nm에서 시작하는 리소그래피 레벨(1V 정도의 VDD, 350mV의 정도의 임계 전압, 및 스케일 효과로 감소되고, 노드 45nm가 2007 ~ 2008에 얻어진)과 SeOI 기판의 박층에 대해 2 ~ 20nm의 정도 및 SeOI 기판의 매립된 절연층에 대해 5 ~ 50nm의 정도의 두께에 관련된다.
나노-센스 증폭기가 주로 DRAM 메모리에 대해서 개발되는 것에 주목한다. 그러나, 플래시 메모리뿐 아니라 임의의 유형의 RAM 메모리(SRAM, PCRAM, CBRAM, ZRAM)에서 동작한다(이 경우, 쓰기 및 삭제(소거) 동작 동안 비교적 높은 전압을 유지할 필요가 있고, 이것은 예를 들면, 트랜지스터 T1 ~ T3에 대해서 하나 보다는 직렬로 2개의 트랜지스터를 사용하여 얻어질 수 있다).
이전에 서술된 것같이, DRAM의 경우에, 나노-센스 증폭기는 읽기 및 쓰기 동작을 실행하지만 리프레시/복원(restore) 동작을 행하지 않고, 이들 동작은 메인 센스 증폭기(MSA)에 의해 실행되며, 그 가능한 예를 도 5와 관련하여 이후에 설명한다. DRAM 셀은 충전 손실을 보상하기 위해 실제로 주기적으로 리프레시되는 것을 요구하며 각 읽기 액세스 후에 복원된다.
메인 센스 증폭기(MSA)는 한편으로 메인 비트 라인(MBL)을 통해 나노-센스 증폭기에 접속되며, 다른 한편으로 데이터 라인(DL)을 통해 주변 회로에 접속된다.
증폭기(MSA)는 전위 VDD, GND 사이에, 3개의 트랜지스터(T6 ~ T8)를 직렬로 포함한다. 트랜지스터(T6)는 P채널 트랜지스터이고, 그 프런트 컨트롤 게이트는 신호 φ2에 의해 제어된다. 트랜지스터(T7)는 N채널 트랜지스터이고, 그 프런트 컨트롤 게이트는 메인 비트 라인(MBL)에 접속된다. 트랜지스터(T8)는 P채널 트랜지스터이고, 그 프런트 컨트롤 게이트는 신호 φ3에 의해 제어된다.
증폭기(MSA)는 메인 비트 라인(MBL)과 VDD/2의 전원 전압 사이에 N채널 트랜지스터(T10)를 더 포함하고, 그 프런트 컨트롤 게이트는 신호 φ1에 의해 제어된다.
증폭기(MSA)는 메인 비트 라인(MBL)과 전원 전압 V+사이에 P채널 트랜지스터(T9)를 더 포함하고, 그 프런트 컨트롤 게이트는 트랜지스터(T6, T7) 의 중간 점에 대응하는 노드 A에 접속된다.
이후에 보다 상세히 설명하는 것같이, 전체 트랜지스터(T6 ~ T10)는 읽기 동작 동안 (나노 증폭기를 향해 로컬 비트 라인(LBL)상에) 셀에 의해 전달된 신호를 증폭하는 단을 형성한다.
노드 A는 하이 임피던스 인버터(HZ1)에 접속되고, 그 반전 기능의 응용은 제어 신호 φ4에 의해 제어된다(도 5에서, φ4B는 φ4의 상보 신호를 나타낸다).
하이 임피던스 인버터(HZ1)의 출력은 메인 비트 라인(MBL)으로 루프백된다.
이후에 보다 상세히 설명하는 것같이, 인버터(HZ1)는 읽기 동작 다음에 메인 비트 라인 상에서 증폭된 신호를 되돌려 송신하기 위한 스위칭가능한 하이 임피던스 인버터 단을 형성한다.
하이 임피던스 단(HZ2)은 신호 φ5에 의해 제어되며(φ5B는 φ5의 상보 신호를 나타낸다), 데이터 라인(DL)이 메인 비트 라인(MBL)에 접속되는 것을 가능하게 한다.
MSA 증폭기의 초기화는 다음과 같다.
φ2는 "1"로 설정되고, φ3은 "0"으로 설정된다. 트랜지스터(T6, T8)이 차단되기 때문에, 세트(T6, T7, T8)이 플로팅된다.
트랜지스터(T9)의 전원 전압 V+은 VDD/2로 또한 설정된다.
양 단(HZ1, HZ2)이 플로팅되며, 트랜지스터(T10)는 제어 신호 φ1에 의해 네가티브 펄스의 인가를 통해 메인 비트 라인(MBL)을 VDD/2로 프리챠지한다.
MSA 증폭기에 의해 실행되는 읽기 "1" 및 복원 "1"의 동작은 다음과 같다.
읽기 셀은 로컬 비트 라인(LBL)상에서 "1"을 전달한다. 나노-센스 증폭기(nSA)의 트랜지스터(T3)는 메인 비트 라인(MBL)을 로우 상태 GND로 방전한다. 트랜지스터(T7)는 차단된다.
트랜지스터(T9)의 전원 전압 V+은 VDD/2로부터 VDD로 증가된다.
트랜지스터(T8)의 게이트의 제어 신호 φ3는 하이 상태 VDD로 설정되어, 트랜지스터(T8)가 도통되게 한다. 트랜지스터(T7)가 차단되기 때문에, 노드 A를 향한 경로를 절단한다.
트랜지스터(T6)의 게이트의 제어 신호 φ2는 로우 상태 GND로 설정되어, 트랜지스터(T6)가 도통되게 한다. 노드 A의 전위가 VDD로 증가하여, 트랜지스터(T9)를 차단시킨다.
제어 신호 φ4는 HZ1 단을 도통시킨다. 이것은 메인 비트 라인(MBL)이 로우 상태 GND로 도통시키고(노드 A의 하이 상태의 반전에 의해), 이 로우 상태를 나노 증폭기(nSA)로 되돌려 보내어, "1"을 재기록한다(나노-센스 증폭기(nSA)에 의한 쓰기 1 쓰기 동작의 이전 설명과 비교).
제어 신호 φ5는 HZ2 단을 도통시킨다. 이것은 입/출력 주변 회로에 의한 처리를 위해 메인 비트 라인(HZ1 단으로부터 시작)의 신호를 데이터 라인(DL)으로 송신한다(메인 비트 라인(MBL)으로부터의 신호를 수용하기 위해 데이터 라인(DL)이 플로팅된다).
MSA 증폭기에 의한 읽기 "0" 및 복원 "0"의 동작은 다음과 같다.
읽기 셀은 로컬 비트 라인(LBL)상에서 "0"을 전달한다. 나노-센스 증폭기(nSA)의 트랜지스터(T3)는 차단되어 있고, 메인 비트 라인(MBL)은 VDD/2로 유지된다. 트랜지스터(T7)는 도통된다.
트랜지스터(T9)의 전원 전압 V+은 VDD/2로부터 VDD로 증가된다.
트랜지스터(T8)의 게이트의 제어 신호 φ3는 하이 상태 VDD로 설정되어, 트랜지스터(T8)가 도통되게 한다.
트랜지스터(T6)의 게이트의 제어 신호 φ2는 로우 상태 GND로 설정되어, 트랜지스터(T6)가 도통되게 한다.
트랜지스터(T6)는 트랜지스터(T7, T8)의 직렬 결합과 비교하여 약한 트랜지스터이고, 노드 A의 전위는 "0"으로 하강된다. 이것은 트랜지스터(T9)를 도통(또는 약한) 상태로 인도하여, 로컬 비트 라인(LBL)이 VDD(V+로부터)로 이끄는 결과를 가져 온다. 다음에, 트랜지스터(T7)는 노드 A를 로우 상태 GND에 더 근접하게 인도한다.
제어 신호 φ4는 HZ1 단을 도통시킨다. 이것은 메인 비트 라인(MBL)을 하이 상태 VDD로 인도하고(노드 A의 로우 상태의 반전에 의해), 이 하이 상태를 나노 증폭기(nSA)로 되돌려 보내어, "0"을 재기록한다(나노-센스 증폭기(nSA)에 의한 쓰기 0 쓰기 동작의 이전 설명과 비교).
제어 신호 φ5는 HZ2 단을 도통시킨다. 이것은 입/출력 주변 회로에 의한 처리를 위해 메인 비트 라인(HZ1 단으로부터 시작)의 신호를 데이터 라인(DL)으로 송신한다(메인 비트 라인(MBL)으로부터의 신호를 수용하기 위해 데이터 라인(DL)이 플로팅된다).
MSA 증폭기에 의해 실행된 쓰기 동작은 다음과 같다. MSA 증폭기의 관점으로부터, 이 동작은 읽기 동작과 유사하다. 유일한 차이는 HZ2 단을 통한 데이터 라인으로부터의 전원 인가로 인해 메인 비트 라인(MBL)의 초기 도통으로부터 생긴 것이다.
다음의 단계는, 쓰기 동작에 대해 전후관계가 무시된 최종 점(데이터 라인으로 전송)에 대한 것을 제외하고 동일하다.
도 5에서, 상이한 트랜지스터(T5 ~ T10)가 백 컨트롤 게이트를 갖고 도시되며, 각각은 대응하는 프런트 컨트롤 게이트에 접속된다. 이 도시는 명백하게 하기 위해 만들어진 것이며, MSA 증폭기의 성능을 증가시키기 위해 가장 적합한 방식으로 실제로 백 컨트롤 게이트가 바이어스되는 것으로 이해한다.
예를 들면, 트랜지스터(T7, T9)의 백 컨트롤 게이트가 바이어스되므로 이들 트랜지스터는 비교적 높은 임계 전압을 갖고, 그래서 다른 트랜지스터보다 더 약하다.
앞에서, MSA 증폭기의 실시예가 DRAM 메모리에 응용가능한 범위 내에 있는 것으로 설명되었다. 노이즈 및 SRAM 메모리에서 만나는 다양성의 문제로 인해, 상기 서술된 MSA 증폭기는 신호의 품질을 강화시키고 이러한 회로들의 안전성을 증가시키기 위해 거기에서 유리하게 사용될 수 있는 것으로 생각된다.
동일한 유형의 MSA 증폭기가 RAM 메모리(PCRAM, CBRAM, FBC-DRAM 등)로 사용될 수 있다. 플래시 메모리가 사용될 수 있으며, 메모리 셀에 의해 필요한 비교적 높은 전압을 지지하는 것이 필요하게 된다.
본 발명의 제2 실시예에 따른 나노-센스 증폭기(nSA)가 도 6에 도시된다.
제2 실시예는 쓰기 및 읽기 동작에 추가하여, 나노-센스 증폭기(nSA)가 리프레시/복원 동작을 확실히 행할 수 있는데 유리한 것으로 증명된다. 그러므로, 표면적의 게인으로 현저하게 표현되는 메인 센스 증폭기(MSA)에 의존하는 것이 필요하지 않다.
또한, 제1 실시예의 범위내에서 메인 비트 라인(MBL)으로서 사용되는 금속(Metal 3)이 특정 상황하에서 메모리 셀의 치수에 비해 너무 넓은 것으로 나타난다. 제2 실시예는 이러한 단점을 극복한 것이다.
도 6의 나노-센스 증폭기(nSA)는 그 소스가 전위 V1에 접속된 P채널 트랜지스터(T1)와 그 소스가 전위 V2에 접속된 N채널 트랜지스터(T2)로 형성된 CMOS 인버터로 형성된 쓰기 단을 포함한다.
인버터의 입력은 노드 N1에 접속되고, 노드 N1은 나노-센스 증폭기의 입력 단자(메인 비트 라인(MBL)에 접속되도록 의도된)에 간접적으로 접속된다.
인버터의 출력은 나노-센스 증폭기의 출력 단자(로컬 비트 라인(LBL)에 접속되도록 의도된)에 접속된다.
도 6의 나노-센스 증폭기(nSA)는 그 게이트가 인버터의 출력(그러므로 로컬 비트 라인(LBL)에)에 접속되고, 그 드레인이 인버터의 입력(그러므로, 노드 N1)에 접속된 트랜지스터(T3)를 포함하는 읽기 단을 더 포함한다.
읽기 단은 센스 트랜지스터에 상보적인 추가 트랜지스터(T4)를 포함하며, 추가 트랜지스터(T4)와 센스 트랜지스터(T3)는 CMOS 인버터를 형성하고, 그 입력은 쓰기 단의 출력(그러므로 로컬 비트 라인(LBL)에)에 접속되고, 그 출력은 쓰기 단의 입력(그러므로, 노드 N1)에 접속된다. 트랜지스터(T14, T3)는 전원 전압 V4와 V3 사이에 직렬로 연결된다. 쓰기 T1, T2 및 읽기 T3, T4 인버터는 교차 결합되어 나노-센스 증폭기가 리프레시/복원 동작을 독자적으로 행하게 한다.
결론적으로, 도 6의 나노-센스 증폭기(nSA)는, 그 게이트가 복호 신호 YDEC에 의해 제어되고, 그 소스는 메인 비트 라인(MBL)에 의해 접속되고, 그 드레인이 노드 N1에 접속된 트랜지스터(T5)(도시된 예에서 N채널 트랜지스터)에 의해 형성된 디코딩 단을 포함한다.
바람직한 실시예의 범위내에서, 도 6의 나노-센스 증폭기(nSA)는 SOI 기판 위에 만들어지고, 각각의 트랜지스터(T1 ~ T5)는 대응하는 트랜지스터의 임계 전압을 변경하기 위해 바이어스될 수 있는 백 컨트롤 게이트 Vbg1 ~ Vbg5를 갖는다.
도 6의 나노-센스 증폭기에 의해 실행될 수 있는 상이한 쓰기, 읽기 및 보유 동작을 이후 설명한다.
보유
임의의 정적 전류를 회피하고, 로우 상태 GND로 로컬 비트 라인을 방전함으로써 다음에 오는 읽기 및 쓰기 동작을 준비하고자 한다.
전원 전압(V1)이 로우 상태에 있고, 트랜지스터(T1)의 백 컨트롤 게이트가 하이 상태에 있다. 트랜지스터(T1)의 임계 전압은 증가한다. 전원 전압(V1)은 로우 상태(일반적으로, 0V)이며, 트랜지스터(T2)의 백 컨트롤 게이트가 하이 상태에 있다. 트랜지스터(T2)의 임계 전압이 하강한다.
전원 전압(V3)이 하이 상태(VDD)에 있고, 트랜지스터(T3)의 백 컨트롤 게이트가 하이 상태에 있다. 트랜지스터(T3)의 임계 전압은 하강한다. 전원 전압(V4)은 하이 상태 VDD에 있고, 트랜지스터(T4)의 백 컨트롤 게이트가 하이 상태에 있다. 트랜지스터(T4)의 임계 전압이 증가한다.
이것은 노드(N1)가 하이 상태로 되게 하고, 로컬 비트 라인(LBL)이 로우 상태가 되게 한다.
복호 신호(YDEC)가 트랜지스터(T5)의 게이트에 인가되어(보유 동작 동안 디코더는 액티브가 아니다), 트랜지스터(T5)가 차단된다.
읽기(보유 으로부터 )
초기 조건은 다음과 같다.
로컬 비트 라인(LBL)은 로우 상태에 있다.
전원 전압(V1)이 로우 상태에 있고, 트랜지스터(T1)의 백 컨트롤 게이트가 하이 상태에 있다. 트랜지스터(T1)의 임계 전압은 증가한다. 트랜지스터(T1)가 차단된다.
전원 전압(V2)이 하이 상태에 있고, 트랜지스터(T2)의 백 컨트롤 게이트가 로우 상태에 있다. 트랜지스터(T2)의 임계 전압은 증가하고, 트랜지스터(T2)가 차단된다.
전원 전압(V3)은 로우 상태(0V)에 있고, 트랜지스터(T3)의 백 컨트롤 게이트가 하이 상태에 있다. 트랜지스터(T3)의 임계 전압이 하강하며, 트랜지스터(T3)가 차단된다.
전원 전압(V4)이 VDD/2 이상에 있고, 트랜지스터(T4)의 백 컨트롤 게이트가 로우 상태에 있다. 트랜지스터(T3)의 임계 전압이 감소한다. 그 결과, 노드(N1)는 VDD/2 이상으로 인도된다.
트랜지스터(T5)는, 디코더가 액티브가 아니면 항상 차단된다.
읽기는 셀을 선택하는 워드 라인의 동작 다음에 다음과 같이 계속된다.
읽어야 할 데이터가 "0"인 경우에, 로컬 비트 라인(LBL)은 로우 상태로 유지된다. 이 경우에, 셀뿐 아니라 로컬 비트 라인(LBL)이 로우 상태(GND)에 있으므로, 다른 것으로 전하의 전송이 허용되고, 밸런스가 이미 존재하기 때문에, 아무것도 발생하지 않는다.
전원 전압(V1)이 로우 상태에 있고, 트랜지스터(T1)의 백 컨트롤 게이트가 하이 상태에 있다. 트랜지스터(T1)의 임계 전압은 증가하고, 트랜지스터(T1)가 차단된다. 전원 전압(V2)이 하이 상태에 있고, 트랜지스터(T2)의 백 컨트롤 게이트가 로우 상태에 있다. 트랜지스터(T2)의 임계 전압은 증가하고, 트랜지스터(T2)가 차단된다.
전원 전압(V3)은 로우 상태(0V)에 있고, 트랜지스터(T3)의 백 컨트롤 게이트가 하이 상태에 있다. 트랜지스터(T3)의 임계 전압이 하강하고, 로컬 비트 라인(LBL)에 접속된 게이트가 0V이므로 트랜지스터(T3)가 차단된다.
전원 전압(V4)이 VDD까지 증가하고, 트랜지스터(T4)의 백 컨트롤 게이트가 로우 상태에 있다. 트랜지스터(T4)의 임계 전압이 증가한다. 그 결과, 노드(N1)는 VDD로 인도된다.
다음에, V1이 증가하고, 트랜지스터(T1)의 백 컨트롤 게이트가 로우 상태에 있다. 트랜지스터(T1)의 임계 전압은 하강하고, VDD에 있는 노드(N1)에 게이트가 접속되면 트랜지스터(T1)가 차단된다. 그 게이트가 VDD의 노드(N1)에 접속된 트랜지스터(T2)가 도통된다. 로컬 비트 라인(LBL)이 0V로 인도되므로 데이터가 리프레시된다.
트랜지스터(T5)는 디코더가 아직 액티브가 아니면 차단된다. 노드(N1)의 전위가 VDD에서 안정적일 때, 트랜지스터(T5)가 도통된다.
읽어야 할 데이터가 "1"인 경우에, 로컬 비트 라인(LBL)은 초기에 로우 상태에 있다. 이 경우에, 워드 라인의 시작시, 균형이 유지되지 않는다. 전압을 이퀄라이즈하기 위해, 전하는 셀과 로컬 비트 라인(LBL) 사이에서 순환한다. 최종 전압은 로컬 비트 라인(LBL)과 셀의 커패시턴스 사이의 비에 대응한다(로컬 비트 라인(LBL)이 더 길수록, 신호는 더 약해진다). 이 전압은 나노-센스 증폭기(nSA)에 의해 읽혀진다.
전원 전압(V1)이 로우 상태에 있고, 트랜지스터(T1)의 백 컨트롤 게이트가 하이 상태에 있다. 트랜지스터(T1)의 임계 전압은 증가하고, 트랜지스터(T1)가 차단된다. 전원 전압(V2)이 하이 상태에 있고, 트랜지스터(T2)의 백 컨트롤 게이트가 로우 상태에 있다. 트랜지스터(T2)의 임계 전압은 증가하고, 트랜지스터(T2)가 차단된다.
전원 전압(V3)은 로우 상태(0V)에 있고, 트랜지스터(T3)의 백 컨트롤 게이트가 하이 상태에 있다. 트랜지스터(T3)의 임계 전압이 하강하고, 로컬 비트 라인(LBL)에 접속된 게이트가 트랜지스터(T3)의 임계 전압보다 큰 전위를 가지므로 트랜지스터(T3)가 도통된다.
전원 전압(V4)이 VDD까지 증가하고, 트랜지스터(T4)의 백 컨트롤 게이트가 로우 상태에 있다. 트랜지스터(T4)의 임계 전압이 증가한다. 그 결과, 노드(N1)는 0V로 인도된다.
다음에, V1이 증가하고, Vbg1이 로우 상태로 된다. 트랜지스터(T1)의 임계 전압은 하강하고, 0V에 있는 노드(N1)에 게이트가 접속되기만 하면 트랜지스터(T1)가 도통된다. 그 게이트가 0V의 노드(N1)에 접속된 트랜지스터(T2)가 차단된다. 로컬 비트 라인(LBL)이 VDD로 인도되므로 데이터가 리프레시될 수 있다.
트랜지스터(T5)는 디코더가 아직 액티브가 아니면 차단된다. 노드(N1)의 전위가 0V에서 안정적일 때, 트랜지스터(T5)가 도통된다. 노드(N1)에 존재하는 신호가 메인 비트 라인(MBL)으로 전송된다.
"쓰기 0" 쓰기(초기 조건으로부터)
메인 비트 라인(MBL)이 하이 상태에 있다,
트랜지스터(T5)는 도통되고, 노드(N1)가 하이 상태가 된다.
그러나, 트랜지스터(T5)는 기판 효과를 가질 수 있고, 전체 신호를 N1에 통과시킬 수 없다. 그러나, 4개의 트랜지스터(T1 ~ T4)가 신호를 증폭하여 "클린" 로직 레벨로 복원하는 것은 매우 중요한 것은 아니다.
V4는 VDD/2 이상으로부터 로우 상태로 된다. 트랜지스터(T4)는 차단된다.
V1은 로우 상태로부터 VDD로 되고, Vbg1은 하이 상태로부터 로우 상태로 된다. T1의 임계 전압은 로우이고, T1은 차단된다(하이 상태에서 N1 게이트). 트랜지스터(T2)는 도통되고, 트랜지스터(T3)는 차단되어 로컬 비트 라인(LBL)이 0V가 되는 것을 허용한다.
다음에, V4는 로우 상태로부터 VDD로 된다. 트랜지스터(T1 ~ T4)에 의해 형성된 증폭기에서 정보는 안정적이다.
"쓰기 1" 쓰기(초기 조건으로부터)
메인 비트 라인(MBL)이 로우 상태에 있다,
트랜지스터(T5)는 도통되어, 노드(N1)가 로우 상태가 되게 한다.
V4는 VDD/2 이상으로부터 로우 상태로 된다. 트랜지스터(T4)는 차단된다.
V1은 로우 상태로부터 VDD로 되고, Vbg1은 로우 상태로 된다. T1의 임계 전압은 로우이고, T1은 도통되어 로컬 비트 라인(LBL)이 VDD가 되는 것을 허용한다.
트랜지스터(T2)는 차단되고, 트랜지스터(T3)는 도통된다.
다음에, V4는 로우 상태로부터 VDD로 된다. T4는 차단된다.
이후 도 6의 나노-센스 증폭기(nSA)에 대해서 다양한 물리적인 변화를 고려하여 제시된다.
이전에 나타낸 것같이, 로컬 비트 라인(LBL)은 GND로 프리챠지되고, 메인 비트 라인(MBL)은 VDD(또는 쓰기 동작 동안 V4와 동일한 레벨로)로 프리챠지된다.
트랜지스터(T1, T2)는 가능한 한 작고, 그 성능은 그 백 컨트롤 게이트에 의해서 증가될 수 있고, 이것은 도통 때 및 차단 시 모두에 해당한다.
트랜지스터(T3)는 읽기 동작 동안 노드(N1) 및 메인 비트 라인(MBL)을 구동하고, T3는 가능한 한 작아서 그 로컬 비트 라인(LBL)상에서 프런트 게이트의 전하를 최소화하도록 하고, 그 성능은 N1과 MBL을 급속히 도통시키기 위해 백 컨트롤 게이트에 의해 증가될 수 있다.
트랜지스터(T4)에 있어서, 리프레시 동작을 확실하게 하고, 트랜지스터(T5)의 바디 효과를 무시할 수 있다. 이것은 가능한 작게 선택된다.
트랜지스터(T5)는 트랜지스터(T3)와 대략 동일한 크기를 가져야 하고, 필요하면, 백 컨트롤 게이트에 대해서도 동일하게 선택한다. 트랜지스터(T5)는 그 자체가 매우 중요한 것은 아니지만, 디코더로서 동작할 수 있도록 대략 8 ~ 128 버스를 필요로 한다.
결국, 도 6의 나노-센스 증폭기는 필수적으로 디코딩 버스 YDEC로 인해서 도 2의 것보다 더 넓다. 그러나, 2개의 인접한 매트릭스가 상이한 데이터 비트를 저장하고 있으면 이들 사이에서 이 버스가 공유될 수 있다.
그러나, 도 6의 나노-센스 증폭기는 메인 센스 증폭기를 필요로 하지 않으므로, 디코딩 버스 YDEC가 합리적인 크기이면 크기의 증가가 보상될 수 있다.
메인 비트 라인이 복호화되면 제1 실시예의 경우에 Metal 3의 가능한 정체로 인한 제한을 또한 극복할 수 있다.
도 2에 도시된 제1실시예에 따른 나노-센스 증폭기는 "하프 래치" 구조에 의거하는 반면, 도 6에 도시된 제2실시예에 따른 나노-센스 증폭기는 "풀 래치" 구조로 구성되어 있다. 제안된 도식은 바람직한 도식이지만, 이들 구조는 패칭 부분 또는 디코더 또는 프리챠지된 부분에 더 많은 트랜지스터를 포함하는 다른 도식 위에 구축될 수 있다.
나노-센스 증폭기(양 실시예)의 성능은 SeOI 위에 백게이트를 사용함으로써 얻어진다. 그러나, 이 원리는 예를 들면 멀티게이트 finFet 등의 제2 게이트를 갖는 임의의 유형의 더블-게이트 트랜지스터에 또한 적용될 수 있다.
또한, 장치의 수의 감소 및 그 감소된 크기를 통해 도식을 간단화하여 본 발명에 따른 나노-센스 증폭기를 예를 들면 이미저 또는 아날로그 컨버터 등의 메모리 이외의 다른(예를 들면, 매트릭스 어레이 등) 회로에 적용하는 것이 매우 매력적인 것으로 되었다. 또 다른 응용에서, 나노-센스 증폭기는 버스 재생기로서 사용될 수 있다.
상기 표시된 것같이, 나노-센스 증폭기는 그 자신 기준(트랜지스터(T3)의 임계 전압)을 제공하므로, 도 7에 도시된 종래의 구조에서 기준 등으로 기능하는 제2 매트릭스의 존재를 필요로 하지 않는다(실제로, 종래의 시스템은 제조 공정의 불규칙성으로 인한 미지의 오프셋 값의 보상을 위해 기준 매트릭스를 필요로 한다).
또한, 이후에 보다 상세히 설명하는 것같이, 나노-센스 증폭기는 매우 소형이므로, 리소그래피 기술의 상태에서 얻어질 수 있는 최소 피치의 메모리 어레이를 주기적으로 충족하도록 배열될 수 있다. 인접한 메모리 어레이 사이의 추가 영역이 다른 회로, 온-피치 또는 논 피치된 회로를 위해 사용될 수 있다.
감소된 폭을 갖는 나노-센스 증폭기는, 센스 증폭기와 셀 사이의 피치 차이를 고려하여, 메모리 셀의 몇 개의 인접한 칼럼을 어드레스하도록 서로 뒤에 수개의 종래의 센스 증폭기에 대해 스태킹 기술, 소위 "스태거링" 기술로 복원할 필요가 없다.
도 8a에 나타낸 것같이, 128 스태거된 종래 센스 증폭기의 단일 뱅크를 사용하기 보다(도 7), 64 나노-센스 증폭기의 2개의 뱅크를 사용할 수 있다(여기서, 셀의 피치의 2배 만큼 크기 때문에 나노-센스 증폭기는 효과적으로 "온-피치"라고 칭하고, 바람직하게 셀의 크기 만큼 "온-피치" 나노-센스 증폭기를 제공할 수 있다).
도 8a 및 8b에 도시된 것같이 나노-센스 증폭기 뱅크의 뱅크의 "자유" 단 위에 칼럼 디코더의 로직을 배치함으로써 나노-센스 증폭기를 국부적으로 복호하는 것이 가능하게 된다. 예를 들면, 종래의 회로의 구조가 도 7에서와 같이 뱅크 내에 각 센스 증폭기를 복호하기 위해 처음에 128 버스를 필요로 하면, 나노-센스 증폭기의 새로운 조직과 그 디코더는 동일한 기능을 행하기 위해 오직 16 버스(8 MSB(most significant bit) - 8 LSB(least significant bit))를 필요로 한다.
나노-센스 증폭기는 종래의 센스 증폭기 보다 현저하게 적은 영역을 차지하기 때문에 이 특징들은 특히 유리하므로, 뱅크를 복호하기 위해 그 영역에 대해 오직 수개의 금속 버스를 필요로 한다. 칼럼 디코더 회로의 대부분은 온-피치 영역에 통합될 수 있고, 더 이상 메모리의 주변에 있을 필요가 없고, 즉, 온-피치 회로가 되어, 그 자체가 매우 영역이 작게 되고, 더 적은 전력 소비와 더 높은 속도를 가진다.
나노-센스 증폭기 뱅크의 다음에 온-피치 영역에 다른 회로 블록을 통합하는 것이 예를 들면 도 9a 및 9b에 나타낸 것같이 버퍼 자체를 어드레스하기 위해 연장될 수 있다. 어드레스 버퍼는 칼럼 디코더 아래에 분배될 수 있고, 버스에 대한 필요는 주어진 예에서 3 어드레스의 2 그룹으로 감소된다. 기능의 이 제2 로우는 회로의 수가 어레이 피치에 대응하지 않음으로써 "온 피치"이지 않다.
예를 들면, 전압 발생기, 펌프, 아날로그 기능, 또는 리던던시 제어 등과 같이 다른 기능들이 나노-센스 증폭기 다음에 유사한 방식으로 놓여질 수 있다. 실제로 제한이 없고, 나노-센스 증폭기에서 비트 라인 레퍼런스의 부재는 회로의 모든 주변 기능을 최적화하는 유연성을 제공한다.
나노-센스 증폭기 뱅크 다음에 칼럼 디코더를 놓는 것은 팩터 4만큼 필요한 버스의 양을 감소시키는 것을 알 수 있다. 또한, 나머지 버스는 온-피치 영역에 통합됨으로써 더 짧다. 버스 드라이버(버퍼)의 수가 근접성으로 인해 감소될 수 있기 때문에, 로컬 복호화 접근의 중간 결과는 영역의 게인이고, 더 적게 로드될 뿐 아니라 더 작다. 동일한 이유로 전력 소비는 또한 감소된다. 더 적은 기생으로 인해 여분 비용없이 속도가 증가될 수 있다.
다른 회로를 배치하는 것이 회로에 유리할 수 있다. 예를 들면, 그 부하(Vplate, VBLH 등) 다음에 상이한 전압 발생기를 배치하는 것은 이들 기능에 대해서 혼동의 원인(옴 손실, 용량 결합)의 대부분을 감소시키거나 없앤다.
도 8a ~ 8b 및 9a ~ 9b에 도시된 구조는 일 예이고, 본 기술에서 숙련된 자는 다른 블록 구조가 가능한 것으로 생각한다. 특히, 센스 증폭기는 어레이의 오직 일면에 조직화될 수 있거나, 2개의 블록이 홀수 및 짝수 비트 라인을 각각 어드레스하기 위해 어레이의 어느 쪽이든 배치될 수 있다.

Claims (19)

  1. 일련의 메모리 셀(Ci, Cj)의 센스 증폭기(nSA)로서,
    - 입력이 상기 센스 증폭기의 입력 단자에 직접 또는 간접적으로 접속되고, 출력이 상기 일련의 셀을 어드레스하는 로컬 비트 라인(LBL)에 접속되도록 의도된 센스 증폭기의 출력 단자에 접속된, 2개의 트랜지스터(T1, T2)를 포함하는 CMOS 인버터를 포함하는 쓰기 단; 및
    - 게이트가 상기 인버터의 출력에 접속되고, 드레인이 상기 인버터의 입력에 접속된 센스 트랜지스터(T3)를 포함하는, 읽기 단을 포함하는, 센스 증폭기.
  2. 청구항 1에 있어서,
    상기 쓰기 단의 입력은 상기 인버터의 입력 단자에 직접 접속되고, 상기 입력 단자는 복수의 센스 증폭기를 병렬로 어드레스하는 메인 비트 라인(MBL)에 접속되도록 의도된, 센스 증폭기.
  3. 청구항 1에 있어서,
    상기 읽기 단은 상기 센스 트랜지스터에 상보적인 추가 트랜지스터(T4)를 포함하고, 상기 추가 트랜지스터와 상기 센스 트랜지스터는, 입력이 상기 읽기 단의 출력에 접속되고, 출력이 상기 쓰기 단의 인버터의 입력에 접속된 CMOS 인버터를 형성하는, 센스 증폭기.
  4. 청구항 3에 있어서,
    상기 쓰기 단의 입력은, 드레인이 상기 센스 증폭기의 입력 단자에 접속되고, 소스가 상기 쓰기 단의 입력에 접속되는 트랜지스터(T5)를 포함하는 복호단을 통해 상기 인버터의 입력 단자에 간접적으로 접속되는, 센스 증폭기.
  5. 전술된 청구항 들 중 어느 한 항에 있어서,
    모든 상기 트랜지스터 중 하나 이상의 트랜지스터가 멀티게이트 트랜지스터인, 센스 증폭기.
  6. 청구항 5에 있어서,
    절연층에 의해 베이스 기판과 분리된 반도체 재료의 박층을 포함하는 SOI(semiconductor-on-insulator) 기판 위에 만들어지고, 각각의 트랜지스터는 채널 아래의 베이스 기판에 형성되어 상기 트랜지스터의 임계 전압을 조절하도록 바이어스될 수 있는 백 컨트롤 게이트를 갖는 것을 특징으로 하는, 센스 증폭기.
  7. 청구항 5에 따른 센스 증폭기를 제어하는 방법으로서,
    상기 일련의 셀에서 데이터를 쓰기, 읽기 및 보유하는 동작 동안, 상기 트랜지스터의 게이트 중 하나의 바이어스가 변경되는, 제어 방법.
  8. 청구항 6에 따른 센스 증폭기를 제어하는 방법으로서,
    상기 일련의 셀에서 데이터를 쓰기, 읽기 및 보유하는 동작 동안, 상기 백 컨트롤 게이트의 바이어스가 변경되는, 제어 방법.
  9. 청구항 8에 있어서,
    읽기 동작 동안, 상기 백 컨트롤 게이트의 바이어스를 제어함으로써, 상기 쓰기 단의 트랜지스터의 임계 전압이 증가되고, 상기 읽기 단의 트랜지스터(들)의 임계 전압이 감소되는, 제어 방법.
  10. 청구항 8에 있어서,
    쓰기 동작 동안, 상기 백 컨트롤 게이트의 바이어스를 제어함으로써, 상기 쓰기 단의 트랜지스터의 임계 전압이 감소되고, 상기 읽기 단의 트랜지스터(들)의 임계 전압이 증가되는, 제어 방법.
  11. 청구항 8에 있어서,
    보유 동작 동안, 상기 로컬 비트 라인이 상기 쓰기 단의 트랜지스터 중 하나를 통해 방전되어, 상기 쓰기 단의 트랜지스터의 임계 전압을 저하시키도록 상기 백 컨트롤 게이트의 바이어스가 제어되는, 제어 방법.
  12. 청구항 1에 따른 복수의 센스 증폭기에 메인 비트 라인(MBL)을 통해 접속되도록 의도된 메인 센스 증폭기(MSA)로서, 읽기 동작 동안 셀에 의해 전달된 신호를 증폭하는 단(T6 ~ T10), 및 상기 읽기 동작 다음에 메인 비트 라인에 상기 증폭된 신호를 되돌려 보내는 스위칭가능한 하이 임피던스 인버터 단(HZ1)을 포함하는 것을 특징으로 하는 메인 센스 증폭기.
  13. - 입력이 센스 증폭기의 입력 단자에 직접 또는 간접적으로 접속되고, 출력이 로컬 라인에 접속되도록 의도된 상기 센스 증폭기의 출력 단자에 접속된, 2개의 트랜지스터(T1, T2)를 포함하는 CMOS 인버터를 포함하는 쓰기 단; 및
    - 게이트가 상기 인버터의 출력에 접속되고, 드레인이 상기 인버터의 입력에 접속된 센스 트랜지스터(T3)를 포함하는, 읽기 단을 포함하고,
    상기 쓰기 단과 상기 읽기 단의 모든 상기 트랜지스터(T1 ~ T3)는 독립의 더블 게이트 트랜지스터인, 센스 증폭기(nSA).
  14. 로컬 비트 라인과 워드 라인에 접속된 셀의 매트릭스 어레이로서, 청구항 1 또는 청구항 13에 따른 센스 증폭기를 포함하는 것을 특징으로 하는 매트릭스 어레이.
  15. 청구항 14에 있어서,
    상기 센스 증폭기는 SOI(semiconductor-on-insulator) 기판 위에 만들어지는, 매트릭스 어레이.
  16. 청구항 15에 있어서,
    상기 센스 증폭기는 하나 이상의 센스 증폭기 뱅크에 배열되고, 각 뱅크 다음에 위치하여 상기 뱅크를 직접 구동하도록 구성된 칼럼 디코더를 더 포함하는, 매트릭스 어레이.
  17. 청구항 16에 있어서,
    상기 센스 증폭기 뱅크 또는 상기 칼럼 디코더 다음에 위치하는 로직 회로를 더 포함하는, 매트릭스 어레이.
  18. 청구항 14에 따른 셀의 매트릭스 어레이를 포함하는 메모리.
  19. 센스 증폭기 및 칼럼 디코더를 포함하는 셀의 매트릭스 어레이로서, 상기 센스 증폭기가 하나 이상의 센스 증폭기 뱅크에 논-스태거(non-staggered) 방식으로 배열되고, 각 뱅크 다음에 칼럼 디코더가 위치하여 상기 뱅크를 직접 구동하도록 구성된, 매트릭스 어레이.
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