JPH0985987A

JPH0985987A - 自己走査型発光装置

Info

Publication number: JPH0985987A
Application number: JP24906695A
Authority: JP
Inventors: Yukihisa Kusuda; 幸久楠田; Seiji Ono; 誠治大野; Shunsuke Otsuka; 俊介大塚
Original assignee: Nippon Sheet Glass Co Ltd
Current assignee: Nippon Sheet Glass Co Ltd
Priority date: 1995-09-27
Filing date: 1995-09-27
Publication date: 1997-03-31

Abstract

(57)【要約】【課題】ピンチ抵抗による高抵抗化を図った負荷抵抗
を有する発光装置を提供する。【解決手段】電極６１は、電極４１ａと、発光サイリ
スタのゲート電極４１ｂとに接続される。電源ライン４
２は、Ｖ_GK（＋５Ｖ）に接続され、またＮ形基板１はカ
ソード電極を経て接地されるので、Ｎ形半導体層２２内
には、上下のＰ形半導体層２１，２２から空乏層５１，
５２が拡がり、電極４２と電極４１ａとの間の電流パス
５３の断面が狭められる結果、ピンチ抵抗が形成され
る。このピンチ抵抗により、高抵抗の負荷抵抗を実現す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多数個の発光素子
を同一基板上に集積することにより形成された発光素子
アレイを備える自己走査型発光装置に関する。

【０００２】

【従来の技術】多数個の発光素子を同一基板上に集積し
た発光素子アレイはその駆動用ＩＣと組み合わせて光プ
リンタ等の書き込み用光源として利用されている。本発
明者らは発光素子アレイの構成要素としてＰＮＰＮ構造
を持つ発光サイリスタに注目し、発光点の自己走査が実
現できることを既に特許出願（特開平１−２３８９６２
号、特開平２−１４５８４号、特開平２−９２６５０
号、特開平２−９２６５１号）し、光プリンタ用光源と
して実装上簡便となること、発光素子ピッチを細かくで
きること、コンパクトな自己走査型発光装置を作製でき
ること等を示した。

【０００３】本発明者らが行ったこれらの発明の一例と
して、特開平２−１４５８４号公報に示すダイオードに
よる電位結合を用いた、２相クロック駆動により自己走
査が可能な発光素子アレイを有する発光装置を図１に示
す。φ₁，φ₂は共に、ハイレベル時間とローレベル時
間との比（デューティ比）がほぼ１：１である転送用ク
ロックパルスであり、Ｖ_GKは電源（通常５Ｖ）である。
Ｔ（１）〜Ｔ（５）は発光素子として用いられる発光サ
イリスタ、Ｄ₁〜Ｄ₅は電位結合用ダイオード、Ｇ₁〜
Ｇ₅は発光サイリスタＴ（１）〜Ｔ（５）のゲート電極
である。Ｒ_Lはゲート電極の負荷抵抗であり、ゲート電
極への電流を制限する。

【０００４】動作を簡単に説明する。まず転送用クロッ
クパルスφ₂の電圧がハイレベルで、発光サイリスタを
Ｔ（２）がオン状態（発光状態）であるとする。このと
き、ゲート電極Ｇ₂の電位はＶ_GKの５Ｖからほぼ零Ｖに
まで低下する。この電位降下の影響はダイオードＤ₂に
よってゲート電極Ｇ₃に伝えられ、その電位を約１Ｖ
（ダイオードの順方向立上り電圧）に設定する。しか
し、ダイオードＤ₁は逆バイアス状態であるためゲート
電極Ｇ₁への電位の接続は行われず、ゲート電極Ｇ₁の
電位は５Ｖのままとなる。発光サイリスタのオン電位
は、ゲート電極電位＋ＰＮ接合の拡散電位（約１Ｖ）で
近似されるから、次の転送用クロックパルスφ₁のハイ
レベル電圧は約２Ｖ（発光サイリスタＴ（３）をオンさ
せるために必要な電圧）以上でありかつ約４Ｖ（発光サ
イリスタＴ（５）をオンさせるために必要な電圧）以下
に設定しておけば発光サイリスタＴ（３）のみがオン
し、これ以外の発光サイリスタはオフのままにすること
ができる。従って２本の転送用クロックパルスで発光状
態が転送されることになる。

【０００５】このような自己走査型発光装置は、サイリ
スタ発光素子をアレイ状に集積化して作製するが、その
構成を図２，図３に示す。図２は平面図を、図３は図２
のＹ−Ｙ′ラインの断面図を示す。

【０００６】各発光サイリスタのゲートにつながる負荷
抵抗Ｒ_Lは６３と表し、発光サイリスタを作製するため
に積層した一部の半導体層を抵抗層として流用してい
る。ダイオードＤ₁〜Ｄ₄のカソードは、Ｔ（１）〜Ｔ
（４）のゲートにつながり、ダイオードのアノードは配
線１４１を介して、次の発光サイリスタのゲートおよび
負荷抵抗６３に接続される。

【０００７】発光サイリスタのアノード電極は、取り出
し用コンタクトホールＣ₁を通して、配線１４０に接続
される。配線１４０と転送クロックラインφ₁，φ₂と
の接続は、スルーホールＣ₂を用いて行われる。電源ラ
イン１４２は、電源電圧Ｖ_GK および負荷抵抗Ｒ_Lに接続
される。また電源ライン１４２は配線１４１と同時に形
成される。ここで配線１４１は、発光サイリスタがその
発光により互いに影響することを防ぐ遮光層も兼ねてい
る。

【０００８】図３の断面構造図に示すように、発光サイ
リスタは、Ｎ形ＧａＡｓ基板１上に、Ｎ形半導体層２
４，Ｐ形半導体層２３，Ｎ形半導体層２２，Ｐ形半導体
層２１の各層が形成されている。そしてホトリソグラフ
ィおよびエッチング等により、各単体発光サイリスタに
分離される。また分離溝５１は、発光サイリスタＴ
（３）と結合用ダイオードＤ₃とを分離するための溝で
ある。

【０００９】負荷抵抗Ｒ_L６３は、発光サイリスタのＮ
形ＧａＡｓ層２２を用いている。このように負荷抵抗を
半導体層を利用して形成すると、抵抗を設ける別の工程
が不要となるので、発光装置の作製が容易になる。

【００１０】

【発明が解決しようとする課題】従来の構造では、負荷
抵抗を発光サイリスタの半導体層を用いているが抵抗値
が小さい、また抵抗の値を制御するのが難しいという問
題があった。

【００１１】本発明の目的は、ピンチ抵抗による高抵抗
化を図った負荷抵抗を有する自己走査型発光装置を提供
することにある。

【００１２】本発明の目的は、抵抗結合型の発光素子ア
レイにおいて、負荷抵抗だけでなく、結合用抵抗もピン
チ抵抗で構成した自己走査型発光装置を提供することに
ある。

【００１３】本発明の他の目的は、抵抗値の制御を容易
にしたピンチ抵抗による負荷抵抗および／または結合用
抵抗を有する自己走査型発光装置を提供することにあ
る。

【００１４】

【課題を解決するための手段】本発明は、発光動作のた
めのしきい電圧またはしきい電流の制御電極を有する発
光素子を複数個配列し、各発光素子の前記制御電極をそ
の近傍に位置する少なくとも１つの発光素子の制御電極
に、直接に、あるいは接続用抵抗または電気的に一方向
性を有する電気素子を介して接続するとともに、各発光
素子に電源ラインを負荷抵抗を介して前記制御電極に接
続し、かつ各発光素子にクロックラインを接続して形成
した自己走査型発光装置において、または、スイッチン
グ動作のためのしきい電圧またはしきい電流の制御電極
を有するスイッチ素子を複数個配列し、各スイッチ素子
の前記制御電極をその近傍に位置する少なくとも１つの
スイッチ素子の制御電極に、直接に、あるいは接続用抵
抗または電気的に一方向性を有する電気素子を介して接
続するとともに、各スイッチ素子に電源ラインを負荷抵
抗を介して前記制御電極に接続し、かつ各スイッチ素子
にクロックラインを接続して形成した自己走査スイッチ
素子アレイと、発光動作のためのしきい電圧またはしき
い電流の制御電極を有する発光素子を複数個配列した発
光素子アレイとからなり、前記発光素子アレイの各制御
電極を前記スイッチ素子の制御電極と電気的手段にて接
続し、各発光素子に発光のための電流を印加するライン
を設けた自己走査型発光装置において、前記接続用抵抗
および／または前記負荷抵抗がピンチ抵抗で構成されて
いることを特徴とする。

【００１５】また本発明は、発光動作のためのしきい電
圧またはしきい電流の制御電極を有する発光素子を複数
個配列し、各発光素子の前記制御電極をその近傍に位置
する少なくとも１つの発光素子の制御電極に、直接に、
あるいは接続用抵抗または電気的に一方向性を有する電
気素子を介して接続するとともに、各発光素子に電源ラ
インを負荷抵抗を介して前記制御接続し、かつ各発光素
子にクロックラインを接続して形成した自己走査型発光
装置において、前記発光素子は、第１導電形半導体基板
上に、第１導電形半導体層を介して／介さずに、第２導
電形半導体層，第１導電形半導体層，第２導電形半導体
層がこの順に積層され、かつ前記積層された半導体層内
部で生ずる光が外部に取り出されるように構成されてい
る発光素子であり、前記接続用抵抗および／または負荷
抵抗は、第１導電形半導体基板上に、第１導電形半導体
層を介して／介さずに、第２導電形半導体層，第１導電
形半導体層，第２導電形半導体層がこの順に積層された
構造において、最上層の前記第２導電形半導体層上に第
１の電極を設け、前記第１の電極に印加される電圧によ
り、前記最上層の第２導電形半導体層の下側の第１導電
形半導体層に形成されたピンチ抵抗よりなる、ことを特
徴とする。

【００１６】また本発明は、スイッチング動作のための
しきい電圧またはしきい電流の制御電極を有するスイッ
チ素子を複数個配列し、各スイッチ素子の前記制御電極
をその近傍に位置する少なくとも１つのスイッチ素子の
制御電極に、直接に、あるいは接続用抵抗または電気的
に一方向性を有する電気素子を介して接続するととも
に、各スイッチ素子に電源ラインを負荷抵抗を介して接
続し、かつ各スイッチ素子にクロックラインを接続して
形成した自己走査スイッチ素子アレイと、しきい電圧ま
たはしきい電流の制御電極を有する発光素子を複数個配
列した発光素子アレイとからなり、前記発光素子アレイ
の各制御電極を前記スイッチ素子の制御電極と電気的手
段にて接続し、各発光素子に発光のための電流を印加す
るラインを設けた自己走査型発光装置において、前記ス
イッチ素子は、第１導電形半導体基板上に、第１導電形
半導体層を介して／介さずに、第２導電形半導体層，第
１導電形半導体層，第２導電形半導体層がこの順に積層
されたスイッチ素子であり、前記発光素子は、第１導電
形半導体基板上に、第１導電形半導体層を介して／介さ
ずに、第２導電形半導体層，第１導電形半導体層，第２
導電形半導体層がこの順に積層され、かつ前記積層され
た半導体層内部で生ずる光が外部に取り出されるように
構成されている発光素子であり、前記接続用抵抗および
／または負荷抵抗は、第１導電形半導体基板上に、第１
導電形半導体層を介して／介さずに、第２導電形半導体
層，第１導電形半導体層，第２導電形半導体層がこの順
に積層された構造において、最上層の前記第２導電形半
導体層上に第１の電極を設け、前記第１の電極に印加さ
れる電圧により、前記最上層の第２導電形半導体層の下
側の第１導電形半導体層に形成されたピンチ抵抗よりな
る、ことを特徴とする。

【００１７】本発明によれば、前記ピンチ抵抗が形成さ
れる、前記最上層の第２導電形半導体層のパターンを、
中央に溝を有するパターンとし、前記溝の下側の第１導
電形半導体層内に電流パスが形成されるようにするのが
好適である。

【００１８】また本発明によれば、前記ピンチ抵抗が形
成される、前記最上層の第２導電形半導体層のパターン
を、両側に溝を有するパターンとし、前記両側の溝の下
側の第１導電形半導体層内に２つの電流パスが形成され
るようにするのが好適である。

【００１９】また、本発明によれば、前記電流パスの一
端側には、前記第１導電形半導体層上に前記電源ライン
を電極を介して接続し、前記電流パスの他端側には、前
記第１導電形半導体層上に第２の電極を設け、前記第２
の電極を前記第１の電極に接続すると共に、前記発光素
子の制御電極に接続するのが好適である。

【００２０】また、本発明によれば、前記電流パスの一
端側には、前記第１導電形半導体層上に前記電源ライン
を電極を介して接続し、前記電流パスの他端側には、前
記第１導電形半導体層上に第２の電極を設け、前記第２
の電極を前記第１の電極に接続すると共に、前記発光素
子の制御電極に接続するのが好適である。

【００２１】

【発明の実施の形態】以下に示す実施例では、Ｎ形半導
体基板に、Ｎ形半導体層，Ｐ形半導体層，Ｎ形半導体
層，Ｐ形半導体層の順で積層された構造を例に説明する
が、本発明は、Ｐ形半導体基板に、Ｐ形半導体層，Ｎ形
半導体層，Ｐ形半導体層，Ｎ形半導体層の順で積層され
た構造を用い、電圧の極性を逆にすることにより適用で
きる。

【００２２】また、以下の実施例では、半導体基板上
に、この半導体基板と同一導電形の半導体層を積層して
あるが、これは半導体基板表面に直接ＰＮ（あるいはＮ
Ｐ）接合を形成すると、その形成した半導体層の結晶性
の悪さから、デバイスとしての特性が劣化する傾向があ
るためである。つまり、基板表面に結晶層をエピタキシ
ャル成長される場合、基板表面近傍層の結晶性が、結晶
層がある一定以上に成長した後の結晶性に比べて、悪く
なっており、このため、一旦半導体基板と同一の半導体
層を形成してから、ＰＮ（あるいはＮＰ）接合を形成す
ると、上述した問題は解決できるからである。

【００２３】

【実施例１】図４に、一実施例を示す。図４は、発光サ
イリスタと負荷抵抗とを示している。発光サイリスタの
作製のためにＮ形半導体基板１上に積層したＰ形半導体
層２１，Ｎ形半導体層２２，Ｐ形半導体層２３，Ｎ形半
導体層２４を利用し、負荷抵抗を形成する。具体的に
は、Ｐ形半導体層２１上に電極６１を設け、この電極６
１を間に挟むようにして、Ｎ形半導体層２２上に電極４
１ａと電極４２を設ける。

【００２４】電極６１は、電極４１ａと、発光サイリス
タのゲート電極４１ｂとに配線により接続される。電極
４２は、配線により電源電圧Ｖ_GK（＋５Ｖ）に接続さ
れ、またＮ形基板１はカソード電極（図示せず）を経て
接地される。

【００２５】図５は、配線構造をも含む抵抗部分の断面
図である。絶縁層３０に、コンタクトホールＣ₁がそれ
ぞれ設けられ、これらコンタクトホールを介して、配線
５５が電極４１ａおよび６１に接続され、配線５６が電
極４２に接続されている。

【００２６】このような構造によれば、Ｎ形半導体層２
２内には、上下のＰ形半導体層２１，２２から空乏層５
１，５２が拡がり、電極４２と電極４１ａとの間の電流
パス５３の断面が狭められる結果、ピンチ抵抗が形成さ
れる。このピンチ抵抗により、高抵抗の負荷抵抗を実現
することができる。

【００２７】

【実施例２】以下の実施例２〜５では、ピンチ抵抗の値
を制御できるようにした最上部半導体層２１の構造につ
いて説明する。図５と同一の要素には、同一の参照番号
を付してある。

【００２８】図６に示す例では、半導体層２１を、間に
溝７１が設けられた平行な２つの矩形状パターン２１
ａ，２１ｂで形成する。配線５５はスルーホールＣ₁を
介して、Ｎ形半導体層２２上の電極４１ａに接続され、
配線５６はスルーホールＣ₂を介してＮ形半導体層２２
上の電極４２に接続されている。

【００２９】半導体層２１ａ，２１ｂには電極（図示せ
ず）がそれぞれ設けられ、これらの電極はコンタクトホ
ールＣ₃を介して配線５５により、電極４１ａおよび発
光サイリスタのゲート電極に接続されている。

【００３０】配線５６がＶ_GK（＋５Ｖ）に接続される
と、図４で説明したように、電極２１ａ，２１ｂの下側
のＮ形半導体層２２に空乏層が拡がり、またＰ形半導体
層２３の上側のＮ形半導体層２２に空乏層が拡がる。本
実施例では、電極２１ａ，２１ｂ間の溝７１の幅ｄを調
整することにより、電極４１ａと電源ライン４２との間
に形成される電流パスの断面積を制御することができ
る。

【００３１】

【実施例３】図７の実施例は、図６の実施例における電
極２１ａ，２１ｂのパターン形状が異なる例である。図
７において、電極２１ａの左端、および電極２１ｂの右
端が、下側のＮ形半導体層２２の端部に揃っている。ピ
ンチ抵抗を形成する半導体積層は、１つの島を形成して
いるので、実施例２の電極２１ａ，２１ｂのパターンよ
りも作製が容易であるという利点がある。

【００３２】

【実施例４】図８に、電極２１の他のパターンを示す。
電極２１は１個の矩形状パターンをなし、図８において
左右の端部が下側のＮ形半導体層２２の端部より内側に
距離ｄ₁，ｄ₂だけ後退している。このような電極パタ
ーンでは、電源ライン４２からゲート電極への電流パス
は、５３ａ，５３ｂで示すように２つのパスとなる。

【００３３】本実施例では、距離ｄ₁，ｄ₂を調整する
ことによって、電流パス５３ａ，５３ｂの断面積を変え
ることができるので、ピンチ抵抗を制御することが可能
である。

【００３４】

【実施例５】本実施例は、本発明を適用できる発光装置
の１つの例である。

【００３５】まず、本実施例の自己走査型発光装置の原
理を説明するための等価回路図を図９に示す。発光素子
として、発光サイリスタＴ（−２）〜Ｔ（＋２）を用
い、発光サイリスタＴ（−２）〜Ｔ（＋２）には、各々
ゲート電極Ｇ_-2〜Ｇ₊₂が設けられている。各々のゲート
電極には、負荷抵抗Ｒ_Lを介して電源電圧Ｖ_GKが印加さ
れる。また、各々のゲート電極Ｇ_-2〜Ｇ₊₂は、相互作用
を作るために結合用抵抗Ｒ_Iを介して電気的に接続され
ている。また、各単体発光サイリスタのアノード電極
に、３本の転送クロックライン（φ₁，φ₂，φ₃）
が、それぞれ３素子おきに（繰り返されるように）接続
される。

【００３６】動作を説明すると、まず転送クロックφ₃
がハイレベルとなり、発光サイリスタＴ（０）がオンし
ているとする。このとき３端子サイリスタの特性から、
ゲート電極Ｇ₀は零ボルト近くまで引き下げられる。電
源電圧Ｖ_GKを仮に５ボルトとすると、負荷抵抗Ｒ_L、結
合用抵抗Ｒ_Iのネットワークから各発光サイリスタのゲ
ート電圧が決まる。そして、発光サイリスタＴ（０）に
近い素子のゲート電圧が最も低下し、以降順にＴ（０）
から離れるにしたがいゲート電圧は上昇していく。これ
は次のように表せる。

【００３７】Ｖ_G0＜Ｖ_G1＝Ｖ_G-1＜Ｖ_G2＝Ｖ_G-2 （１）これらの電圧の差は、負荷抵抗Ｒ_L，結合用抵抗Ｒ_Iの
値を適当に選択することにより設定することができる。

【００３８】３端子サイリスタのアノード側のターンオ
ン電圧Ｖ_ONは、ゲート電圧よりＰＮ接合の拡散電位Ｖ
_difだけ高い電圧となることが知られている。

【００３９】Ｖ_ON≒Ｖ_G＋Ｖ_dif （２）したがって、アノードにかける電圧をこのターンオン電
圧Ｖ_ONより高く設定すれば、その発光サイリスタはオン
することになる。

【００４０】さてこの発光サイリスタＴ（０）がオンし
ている状態で、次の転送クロックパルスφ₁にハイレベ
ル電圧Ｖ_Hを印加する。このクロックパルスφ₁は発光
サイリスタＴ（＋１）とＴ（―２）に同時に加わるが、
ハイレベル電圧Ｖ_Hの値を次の範囲に設定すると、発光
サイリスタＴ（＋１）のみをオンさせることができる。

【００４１】Ｖ_G-2＋Ｖ_dif＞Ｖ_H＞Ｖ_G+1＋Ｖ_dif （３）これで発光サイリスタＴ（０），Ｔ（＋１）が同時にオ
ンしていることになる。そしてクロックパルスφ₃のハ
イレベル電圧を切ると、発光サイリスタＴ（０）がオフ
となりオン状態の転送ができたことになる。

【００４２】このように、本実施例では抵抗ネットワー
クで各発光サイリスタのゲート電極間を結ぶことによ
り、発光サイリスタに転送機能をもたせることが可能と
なる。

【００４３】上に述べたような原理から、転送クロック
φ₁，φ₂，φ₃のハイレベル電圧を順番に互いに少し
ずつ重なるように設定すれば、発光サイリスタのオン状
態は順次転送されていく。すなわち、発光点が順次転送
され、自己走査型発光装置を実現することができる。

【００４４】次に、本実施例の発光装置を集積化して作
製する場合の構成について説明する。

【００４５】本実施例の発光装置の構成概略図を図１０
に示す。接地されたＮ形ＧａＡｓ基板１上にＮ形半導体
層２４，Ｐ形半導体層２３，Ｎ形半導体層２２，Ｐ形半
導体層２１の各層を形成する。そしてホトリソグラフィ
およびエッチング等により、各単体発光サイリスタＴ
（−１）〜Ｔ（＋１）に分離する。分離溝を５０で示
す。アノード電極４０はＰ形半導体層２１とオーミック
接触を有し、ゲート電極４１はＮ形半導体層２２とオー
ミック接触を有する。

【００４６】絶縁層３０は素子と配線との短絡を防ぎ、
同時に特性劣化を防ぐための保護膜でもある。絶縁層３
０に設けられたコンタクトホールを介して、アノード電
極４０およびゲート電極４１は、それぞれ、配線１４
０，１４１に接続されている。

【００４７】Ｎ形ＧａＡｓ基板１は、このサイリスタの
カソードである。各単体発光サイリスタのアノード電極
４０に３本の転送クロックライン（φ₁，φ₂，φ₃）
がそれぞれ３素子おきに接続される。またゲート電極４
１には、負荷抵抗Ｒ_L，結合用抵抗Ｒ_Iによる抵抗ネッ
トワークが接続される。負荷抵抗Ｒ_Lおよび結合用抵抗
Ｒ_Iに本発明に係るピンチ抵抗を用いることができる。
しかし、結合用抵抗は、数百〜１ｋΩと小さいので、従
来のように半導体層を用いてもよい。

【００４８】図１１は、負荷抵抗Ｒ_Lおよび結合用抵抗
Ｒ_Iにピンチ抵抗を利用した場合の抵抗ネットワークの
一部の等価回路図および抵抗部分の平面図である。

【００４９】結合用抵抗Ｒ_Iについては、転送につれて
印加される電圧の極牲が変わるので、極牲の変化を受け
ることなく、ピンチ抵抗が形成されるように、図１１
（ｂ）に示すような構成とする。

【００５０】配線の交点は、同電位であるから、実際に
は、図１２に示したような構造にすることができる。

【００５１】

【実施例６】本実施例は、本発明者らが特開平２−１４
５８４号公報にて開示した自己走査型発光装置であっ
て、本発明のピンチ抵抗を適用できる例の１つである。

【００５２】本実施例では、電気的接続の方法としてダ
イオードを用いた例について述べる。本実施例の自己走
査型発光装置の原理を説明するための等価回路図を図１
３に示す。これは発光しきい電圧，電流が外部から制御
できる発光サイリスタとして、本発明による３端子の発
光サイリスタを用いた場合を表している。発光サイリス
タＴ（−２）〜Ｔ（＋２）は、一列に並べられた構成と
なっている。Ｇ_-2〜Ｇ₊₂は、発光サイリスタＴ（−２）
〜Ｔ（＋２）のそれぞれのゲート電極を表す。Ｒ_Lはゲ
ート電極の負荷抵抗を表し、Ｄ_-2〜Ｄ₊₂は電気的相互作
用を行うダイオードを表す。またＶ_GKは電源電圧を表
す。各単体発光サイリスタのアノード電極に、２本の転
送クロックライン（φ₁，φ₂）がそれぞれ１素子おき
に接続される。

【００５３】動作を説明する。まず転送クロックφ₂が
ハイレベルとなり、発光サイリスタＴ（０）がオンして
いるとする。このとき３端子サイリスタの特性からゲー
ト電極Ｇ₀は零ボルト近くまで引き下げられる。電源電
圧Ｖ_GKを仮に５ボルトとすると、抵抗Ｒ_L，ダイオード
Ｄ_-2〜Ｄ₊₂のネットワークから各発光サイリスタのゲー
ト電圧が決まる。そして発光サイリスタＴ（０）に近い
素子のゲート電圧が最も低下し、以降順にＴ（０）から
離れるにしたがいゲート電圧は上昇していく。

【００５４】しかしながら、ダイオード特性の一方向
性，非対称性から、電圧を下げる効果は、Ｔ（０）の右
方向にしか働かない。すなわちゲート電極Ｇ₁はＧ₀に
対し、ダイオードの順方向立ち上がり電圧Ｖ_dif（ＰＮ
接合の拡散電位に等しい）だけ高い電圧に設定され、ゲ
ート電極Ｇ₂はＧ₁に対し、さらにダイオードの順方向
立ち上がり電圧Ｖ_difだけ高い電圧に設定される。一
方、Ｔ（０）の左側のゲート電極Ｇ_-1はダイオードＤ_-1
が逆バイアスになっているため電流が流れず、したがっ
て電源電圧Ｖ_GKと同電位となる。

【００５５】次の転送クロックパルスφ₁は、最近接の
発光サイリスタＴ（１），Ｔ（−１）、そしてＴ（３）
およびＴ（−３）等に印加されるが、これらのなかで、
最もターンオン電圧の最も低い素子はＴ（１）であり、
Ｔ（１）のターンオン電圧は約Ｇ₁のゲート電圧＋Ｖ
_difであるが、これはＶ_difの約２倍である。次にター
ン電圧の低い素子はＴ（３）であり、Ｖ_difの約４倍で
ある。Ｔ（−１）とＴ（−３）のオン電圧は、約Ｖ_GK＋
Ｖ_difとなる。

【００５６】以上から、転送クロックパルスのハイレベ
ル電圧をＶ_difの約２倍からＶ_difの約４倍の間に設定
しておけば、発光サイリスタＴ（１）のみをオンさせる
ことができ、転送動作を行うことができる。

【００５７】次に、本実施例の自己走査型発光装置を集
積化して作製する場合の構成について説明する。

【００５８】本実施例の発光装置の構造概念図を図１４
に示す。接地されたＮ形ＧａＡｓ基板１上に、Ｎ形半導
体層２４，Ｐ形半導体層２３，Ｎ形半導体層２２，Ｐ形
半導体層２１の各層を形成する。そしてホトリソグラフ
ィおよびエッチング等により、各単体発光サイリスタＴ
（−２）〜Ｔ（＋１）に分離する。分離溝を５０で示
す。アノード電極４０はＰ形半導体層２１とオーミック
接触しており、ゲート電極４１はＮ形半導体層２２とオ
ーミック接触している。絶縁層３０は素子と配線との短
絡を防ぎ、同時に特性劣化を防ぐための保護膜として作
用する。ここで、絶縁層３０には、発光サイリスタの発
光波長の光が通らないような材質を用いている。

【００５９】Ｎ形ＧａＡｓ基板１はカソードとして働
く。各単体発光サイリスタのアノード電極４０に、２本
の転送クロックライン（φ₁，φ₂）が、それぞれ１素
子おきに接続される。

【００６０】転送クロックφ₁，φ₂のハイレベル電圧
を交互に互いに少しずつ重なるように設定すれば、発光
サイリスタのオン状態は順次転送されていく。すなわ
ち、発光点が順次転送され、ダイオードによる電位結合
を用いた集積化された自己走査型発光装置を実現するこ
とができる。

【００６１】本実施例では、負荷抵抗Ｒ_Lに本発明に係
わるピンチ抵抗を用いることができる。図１５は、負荷
抵抗Ｒ_Lにピンチ抵抗を用いた場合の発光装置の平面
図、図１６は図１５のＹ−Ｙ線断面図である。図１５は
図２に対応し、図１６は図３に対応している。図１５、
図１６において抵抗６３がピンチ抵抗により構成されて
いる。その他の構成は、図２，図３に同じであり、した
がって、同一の構成要素には同一の参照番号を付して示
してある。

【００６２】

【実施例７】本実施例は、本発明者らが特開平２−９２
６５１号公報にて開示した自己走査型発光装置であっ
て、本発明を適用できる例の１つである。

【００６３】本実施例の自己走査型発光装置の原理を説
明するための等価回路図を図１７に示す。これは発光し
きい電圧，電流が外部から制御できる発光サイリスタと
して、本発明による３端子の発光サイリスタを用いた場
合を表している。各発光サイリスタは、トランジス夕Ｔ
ｒ₁，Ｔｒ₂の組合せとして表わされる。トランジスタ
Ｔｒ₁はＰＮＰトランジスタであり、トランジスタＴｒ
₂はＮＰＮトランジスタである。また、トランジスタＴ
ｒ₃が設けられ、トランジスタＴｒ₃のベースは、ＮＰ
ＮトランジスＴｒ₂のベースに接続され、ＮＰＮトラン
ジスＴｒ₂と組合わさってカレントミラー回路を構成し
ている。発光サイリスタＴ（−１）〜Ｔ（１）は一列に
並べられ、かつ発光サイリスタ間がカレントミラー回路
によって接続された構成となっている。

【００６４】発光サイリスタＴ（−１）〜Ｔ（＋１）
は、それぞれのゲート電極Ｇ_-1〜Ｇ₊₁を有し、これらゲ
ート電極は、負荷抵抗Ｒ_Lを有する。ゲート電極には、
負荷抵抗Ｒ_Lを経て電源電圧Ｖ_GKが印加される。各単体
発光サイリスタのアノード電極（Ｔｒ₁のエミッタ）
に、２本の転送クロックライン（φ₁，φ₂）がそれぞ
れ１素子おきに接続される。クロックラインには、クロ
ックラインの電流制限用抵抗Ｒ_eが設けられる。

【００６５】動作を説明する。まず、転送クロックφ₂
がハイレベルとなり、発光サイリスタＴ（０）がオンし
ているとする。このとき、３端子サイリスタの特性から
ゲート電極Ｇ₀は零ボルト近くまで引き下げられる。電
源電圧Ｖ_GKを５ボルトとすると、ゲート電極Ｇ₀に負荷
抵抗Ｒ_Lで制限された電流が流れ込む。またエミッタ
（アノード）には、抵抗Ｒ_eで制限された電流が流れ込
む。

【００６６】さて、トランジス夕Ｔｒ₂とＴｒ₃は、カ
レントミラー回路になっているため、トランジスタＴｒ
₃にはＴｒ₂に比例した電流駆動能力が備わっている。
この電流駆動能力からトランジスタＴｒ₃のコレクタに
接続される負荷抵抗Ｒ_Lを介して電流を引き込み、隣の
発光サイリスタＴ（１）のゲート電極Ｇ₁の電位を引き
下げる。トランジスタＴｒ₃の駆動能力を適当に調整す
ることにより、ゲート電極Ｇ₁の電位をほぼ零まで下げ
ることができる。

【００６７】発光サイリスタＴ（１）のオン電圧は、ゲ
ート電極Ｇ₁の電位よりＰＮ接合の拡散電位Ｖ_difだけ
高い電圧となるため、転送クロックパルスφ₁の電圧
が、拡散電位Ｖ_dif以上であればオン状態を発光サイリ
スタＴ（１）に伝達することができる。

【００６８】さて、このように発光サイリスタＴ（１）
のターンオン電圧は下がることになるが、反対側に位置
する発光サイリスタＴ（−１）のターンオン電圧は変化
しない。これはゲートＧ₀がほぼ零まで下がったとして
も、発光サイリスタＴ（−１）のオン電圧を決めるゲー
ト電極Ｇ_-1の電圧に影響を与えないからである。したが
って、転送クロックφ₁，φ₂のハイレベル電圧を交互
に互いに少しずつ重なるように設定すれば、発光サイリ
スタのオン状態は順次転送されていく。すなわち、発光
点が順次転送され、光結合による集積化された自己走査
型発光装置を実現することができる。

【００６９】以上のことから、このカレントミラー回路
を用いた発光装置、Ｖ_difからＶ_GK＋Ｖ_difまでの転送
クロックパルス電圧によって動作し、動作電圧幅として
Ｖ_GKという広い幅で動作させることができる。

【００７０】次に、本実施例の自己走査型発光装置を集
積化して作製する場合の構成について説明する。

【００７１】本実施例の発光装置の構造概念図を図１８
に示す。接地されたＮ形ＧａＡｓ基板１上に、Ｎ形半導
体層２４，Ｐ形半導体層２３，Ｎ形半導体層２２，Ｐ形
半導体層２１の各層が形成される。そして、ホトリソグ
ラフィおよびエッチング等により、各単体発光サイリス
タＴ（−１）〜Ｔ（＋１）に分離される。分離溝を５０
で示す。アノード電極４０はＰ形半導体層２１とオーミ
ック接触しており、ゲート電極４１はＮ形半導体層２２
とオーミック接触している。アノード電極４０は配線１
４０に接続され、ゲート電極４１は、配線１４１に接続
される。絶縁層３０は素子と配線との短絡を防ぎ、同時
に特性劣化を防ぐための保護膜として作用する。

【００７２】図中、破線で囲った部分がトランジスタＴ
ｒ₃であり、配線１４１に接続される。トランジスタＴ
ｒ₃は、コレクタ２２，ベース２３，エミッタ２４を有
する。トランジスタＴｒ₁は、コレクタ２３，ベース２
２，エミッタ２１を有する。トランジスタＴｒ₂は、コ
レクタ２２，ベース２３，エミッタ２４を有する。

【００７３】トランジスタＴｒ₂のベースは、トランジ
スタＴｒ₃のベースと電気的に接続されている。またこ
れらのトランジスタのコレクタは分離されている。配線
１４１は負荷抵抗Ｒ_Lを介して電源Ｖ_GKに接続され、基
板１は接地されている。また基板１は、トランジスタＴ
ｒ₂，Ｔｒ₃のエミッタとなっている。

【００７４】本実施例では、負荷抵抗Ｒ_Lに本発明に係
わるピンチ抵抗を用いることができる。

【００７５】

【実施例８】本実施例は、本発明者らが特開平２−２６
３６６８号公報にて開示した自己走査型発光装置であっ
て、本発明を適用できる例の１つである。

【００７６】本実施例の発光装置の原理を説明するため
の等価回路図を図１９に示す。

【００７７】この自己走査型発光装置は、スイッチ素子
Ｔ（−１）〜Ｔ（２）、書き込み用発光素子Ｌ（−１）
〜Ｌ（２）からなる。スイッチ素子部分の構成は、ダイ
オード接続を用いた例を示している。スイッチ素子のゲ
ート電極Ｇ_-1〜Ｇ₁は、書き込み用発光素子のゲートに
も接続される。書き込み用発光素子のアノードには、書
き込み信号Ｓ_inが加えられている。

【００７８】以下に、この発光装置の動作を説明する。
スイッチ素子回路の簡略化した構成断面図を図２０に示
す。いま、スイッチ素子Ｔ（０）がオン状態にあるとす
ると、ゲート電極Ｇ₀の電圧は、Ｖ_GK（ここでは５ボル
トと想定する）より低下し、ほぼ零ボルトとなる。した
がって、書き込み信号Ｓ_inの電圧が、ＰＮ接合の拡散電
位（約１ボルト）以上であれば、発光素子Ｌ（０）を発
光状態とすることができる。

【００７９】これに対し、ゲート電極Ｇ_-1は約５ボルト
であり、ゲート電極Ｇ₁は約１ボルトとなる。したがっ
て、発光素子Ｌ（−１）の書き込み電圧は約６ボルト、
発光素子Ｌ（１）の書き込み電圧は約２ボルトとなる。
これから、発光素子Ｌ（０）のみに書き込める書き込み
信号Ｓ_inの電圧は、約１〜２ボルトの範囲となる。発光
素子Ｌ（０）がオン、すなわち発光状態に入ると、書き
込み信号Ｓ_inラインの電圧は約１ボルトに固定されてし
まうので、他の発光素子が選択されてしまう、というエ
ラーは防ぐことができる。

【００８０】発光強度は書き込み信号Ｓ_inに流す電流量
で決められ、任意の強度にて画像書き込みが可能とな
る。また、発光状態を次の素子に転送するためには、書
き込み信号Ｓ_inラインの電圧を一度零ボルトまでおと
し、発光している素子をいったんオフにしておく必要が
ある。

【００８１】本実施例では、負荷抵抗Ｒ_Lに本発明に係
わるピンチ抵抗を用いることができる。

【００８２】

【実施例９】本実施例は、複数の発光素子を同時に発光
できるようにした自己走査型発光装置である。この発光
装置の等価回路図を、図２１に示す。

【００８３】図１９の回路と異なるのは、発光素子を３
つずつのブロックとし、１ブロック内の発光素子は１つ
のスイッチ素子によって制御し、かつ１ブロック内の発
光素子にそれぞれ別々の書き込み信号ラインＳ_in１，Ｓ
_in２，Ｓ_in３を接続して、発光素子の発光を制御した点
である。図中、発光素子Ｌ₁（−１），Ｌ₂（−１），
Ｌ₃（−１）、発光素子Ｌ₁（０），Ｌ₂（０），Ｌ₃
（０）、発光素子Ｌ₁（−１），Ｌ₂（−１），Ｌ
₃（−１）等が、ブロック化された発光素子を示してい
る。

【００８４】動作は図１９の回路と同じで、１素子ずつ
Ｓ_inによって発光が書き込まれていたものが、同時に複
数書き込まれ発光し、それがブロックごとに転送するよ
うになったものである。

【００８５】本実施例では、負荷抵抗Ｒ_Lに本発明に係
わるピンチ抵抗を用いることができる。

【００８６】いま、ＬＥＤプリンタ等の一般的に知られ
る光プリンタ用の光源として、この発光装置を用いるこ
とを考えると、Ａ４の短辺（約２１ｃｍ）相当のプリン
トを１６ドット／ｍｍの解像度で印字するためには約３
４００ビットの発光素子が必要になる。

【００８７】実施例８にて説明してきた発光装置では、
発光しているポイントは常に一つで、上記の場合ではこ
の発光の強度を変化させて画像を書き込むことになる。
これを用いて光プリンタを形成すると、通常使用されて
いる光プリンタ用ＬＥＤアレイ（これは画像を書き込む
ポイントに位置するＬＥＤが、同時に発光するよう駆動
ＩＣによって制御されている）に比べ、画像書き込み時
に３４００倍の輝度が必要となり、発光効率が同じなら
ば３４００倍の電流を流す必要がある。ただし発光時間
は、逆に通常のＬＥＤアレイに比べ１／３４００とな
る。

【００８８】しかし発光素子は、一般的に電流が増える
と加速度的に寿命が短くなる傾向があり、いくらデュー
ティが１／３４００とはいえ従来のＬＥＤプリンタに比
べ、寿命が短くなってしまうという問題点を持ってい
た。

【００８９】しかしながら本実施例によると、ビット総
数が同じ条件で比較すると、この例では１ブロックに３
素子が入っているため、実施例８の発光装置に比べて１
素子の発光時間は３倍となる。したがって、オン状態の
発光素子に流す電流は１／３でよく、実施例８に比べ長
寿命化することが可能である。

【００９０】本実施例では、１ブロックに３素子が含ま
れる場合を例示したが、この素子数が大きいほうが書き
込み電流が小さくて済み、さらに長寿命化をはかること
ができる。

【００９１】

【実施例１０】以下に、デューティをさらに向上するこ
とができる自己走査型発光装置の例を、図２２，図２３
を用いて説明する。図２２は本実施例の発光装置のブロ
ック構成図である。

【００９２】本実施例の発光装置は、シフトレジスタ２
００，書き込みスイッチアレイ２０１，リセットスイッ
チアレイ２０２，発光素子アレイ２０３から構成され
る。各々のアレイはＮ個の素子からなっており、その番
号を（１）〜（Ｎ）とする。

【００９３】シフトレジスタ２００は、電源Ｖ₁、複数
の転送パルスφ、およびスタートパルスφ_Sにより駆動
され、オン状態が転送（自己走査）される。転送方向
は、ここでは左から右、すなわち（１）から（Ｎ）とし
てある。

【００９４】書き込みスイッチアレイ２０１は、画像信
号Ｖ_INを発光素子アレイ２０３に書き込むスイッチであ
り、シフトレジスタ２００に同期する。つまり、時刻ｔ
にオン状態であるシフトレジスタ２００に対応する発光
素子アレイ２０３のビットに、画像信号Ｖ_IN（ｔ）を書
き込む働きを有する。

【００９５】この画像信号Ｖ_INの書き込みは、本実施例
では各ビットとも同じ番号内で行われるようにされてい
る。一度書き込まれた発光情報は、発光素子アレイ２０
３に保持される。

【００９６】一方、シフトレジスタ２００は、同時にリ
セットスイッチアレイ２０２もアドレスするよう構成さ
れている。ただし、番号（１）のシフトレジスタ出力は
番号（２）のリセットスイッチに、番号（２）のシフト
レジスタ出力は番号（３）のリセットスイッチになど、
１ビット転送方向へ進んだ素子に接続されている。

【００９７】このリセットスイッチがアドレスされる
と、発光素子はリセットされる。すなわち、シフトレジ
スタがオンすると、このシフトレジスタより１ビット転
送方向へ進んだ発光素子は、発光状態，非発光状態に関
わらず、一旦非発光状態（オフ状態）に戻される。

【００９８】このような構成になっていれば、画像信号
の時間変化が発光素子の位置変化として書き込まれ、発
光素子に画像情報が書き込まれて発光による画像パター
ンが構成される。そして次の画像信号を書き込む際、リ
セットスイッチにより書き込まれた画像情報は消去さ
れ、そのすぐ後に新たな画像情報が書き込まれる。この
ため、発光素子はほぼ常時点灯に近い状態となり、デュ
ーティはほぼ１となる。

【００９９】ここではシフトレジスタ２００を１つのみ
設け、この出力を画像信号書き込み、およびリセットの
両方に用いるよう構成したが、シフトレジスタを２つ設
け、それぞれ画像信号書き込み用およびリセット用とし
て用いてもよい。

【０１００】図２３に、図２２で説明した機能を発光サ
イリスタおよびトランジスタで構成した回路を示す。シ
フトレジスタ２００は、サイリスタＴ_S（１）〜Ｔ
_S（４）により構成される。各サイリスタはトランジス
タＴｒ₁，Ｔｒ₂で構成され、そのゲートが負荷抵抗Ｒ
_L，結合用抵抗Ｒ_Iを介して隣接するサイリスタおよび
電源Ｖ₁に接続される。このシフトレジスタの出力はゲ
ートから取り出され、出力電圧Ｖ_O（１）〜Ｖ_O（３）
と表示されている。（１）〜（３）は各ビットの番号で
ある。図中、転送クロックラインの電流を制限する抵抗
は、抵抗Ｒ_eで表している。

【０１０１】書き込みスイッチとして、ＰＮＰトランジ
スタＴｒ₃（１）〜Ｔｒ₃（３）を用い、リセットスイ
ッチとして、ＮＰＮトランジスタＴｒ₄（１）〜Ｔｒ₄
（３）を用いている。抵抗Ｒ_eは、発光素子に流れる電
流を制限する抵抗である。また発光素子として、トラン
ジスタＴｒ₅，Ｔｒ₆の組合せで表示される発光サイリ
スタを用いている。この発光サイリスタの特性として、
一度オンしてしまうと電源を落とすまでオンし続けると
いう特徴を持ち、これを発光のメモリ機能として利用す
る。

【０１０２】この回路の動作を、図２４に示すパルスタ
イミング図を用いて説明する。図２４においてＴ₁〜Ｔ
₅は時刻を表す。転送クロックはφ₁〜φ₃であり、φ
₁はＴ₁〜Ｔ₂およびＴ₄〜Ｔ₅の間、φ₂はＴ₂〜Ｔ
₃の間、φ₃はＴ₃〜Ｔ₄の間がハイレベルとなってい
る。シフトレジスタ出力Ｖ_O（１）〜Ｖ_O（３）はそれ
ぞれφ₁〜φ₃に同期して取り出され、出力はローレベ
ルとして与えられる。画像信号Ｖ_INは時刻Ｔ₂〜Ｔ₃に
ハイレベルとなり、ビット番号（２）の発光素子に書き
込む。

【０１０３】今、時刻Ｔ₁〜Ｔ₂の間を考える。このと
きシフトレジスタの出力として、出力Ｖ_O（１）がロー
レベルとして取り出される。この出力Ｖ_O（１）は、書
き込みスイッチであるトランジスタＴｒ₃（１）のベー
スに接続され、トランジスタＴｒ₃（１）を書き込み可
能状態にする。しかしここで、画像信号Ｖ_INはローレベ
ルであるから、発光素子への書き込みは行われない。

【０１０４】一方、出力Ｖ_O（１）は同時にリセットス
イッチであるトランジスタＴｒ₄（２）のベースにも印
加される。この出力Ｖ_O（１）は零ボルト程度まで下が
るため、トランジスタＴｒ₄（２）のエミッタ電圧もほ
ぼ零ボルトとなり、発光素子をオフ状態にしてしまう。
したがって、ビット番号（２）の発光素子は、リセット
されたことになる。

【０１０５】次に時刻Ｔ₂〜Ｔ₃の間を考える。シフト
レジスタ出力はＶ_O（２）であり、これがＴｒ₃（２）
のベースに印加される。ここで、画像信号Ｖ_INはハイレ
ベルであるからトランジスタＴｒ₃（２）に電流が流
れ、発光メモリに流れ込む。この電流はトランジスタＴ
ｒ₆（２）のベース電流となり、これがビット番号
（２）の発光素子をオンさせる。この発光は次のリセッ
ト信号まで維持される。この時、ビット番号（３）の発
光素子は、Ｖ_O（２）によりリセットされる。

【０１０６】発光素子に流れる電流は抵抗Ｒ_eによって
制限され、デューティが大きくなったため少ない電流で
よく、高信頼度の発光装置を得ることができる。

【０１０７】この自己走査型発光装置は、光プリンタの
書き込みヘッド，ディスプレイ等への応用が考えられ、
これらの機器の低価格化，高性能化に大きな寄与をする
ことができる。

【０１０８】

【実施例１１】本実施例は、特開平４−２３３６７号公
報に示された自己走査型発光装置であって、本発明を適
用できる１つの例である。

【０１０９】本実施例の発光装置を図２５に示す。図２
５においては、スイッチ素子アレイと発光素子アレイと
が、上下に分けて記載されている。

【０１１０】まず、シフトレジスタ機能を有するスイッ
チ素子アレイについて説明する。Ｓ（−２）〜Ｓ（２）
は、スイッチ素子（ＰＮＰＮ構造を有するサイリスタ）
である。φ₁，φ₂は、スイッチ素子アレイを駆動する
転送クロックである。そして、ＣＬ₁は転送クロックφ
₁を供給されるクロックラインであり、ＣＬ₂は転送ク
ロックφ₂を供給されるクロックラインである。

【０１１１】各スイッチ素子Ｓ（−２）〜Ｓ（２）のゲ
ート電極Ｇ_-1〜Ｇ₂の間は、それぞれ結合用ダイオード
Ｄ_-2〜Ｄ₁によって、接続されている。このようなダイ
オード結合方式を採用しているために、スイッチ素子ア
レイは２相の転送クロックφ₁，φ₂にて情報の転送動
作を行うことができる。

【０１１２】また、Ｒ_A1，Ｒ_A2 は、それぞれ各スイッ
チ素子Ｓ（−２）〜Ｓ（２）のアノードとクロックライ
ンＣＬ₁，ＣＬ₂のいずれか一方とを接続するアノード
負荷抵抗である。このアノード負荷抵抗Ｒ_A1，Ｒ_A2
は、各スイッチ素子Ｓ（−２）〜Ｓ（２）のオン状態で
の電流量を制限するものである。各スイッチ素子Ｓ（−
２）〜Ｓ（２）のカソードはそれぞれ接地されている。

【０１１３】さらに、Ｒ_L1，Ｒ_L2は、それぞれ各スイッ
チ素子Ｓ（−２）〜Ｓ（２）のゲートＧ_-2〜Ｇ₂と電源
電圧Ｖ_GKの直流電源とを接続するゲートの負荷抵抗であ
る。このゲート負荷抵抗Ｒ_L1，Ｒ_L2は、電源電圧Ｖ_GKの
直流電源から各ゲートＧ_-2〜Ｇ₂に流れる電流量を制限
するものである。そして、各ゲートＧ_-2，Ｇ₀，Ｇ
₂は、それぞれダイオードＤ_-2′，Ｄ₀′，Ｄ₂′のカ
ソードに接続されている。

【０１１４】次に、発光素子アレイについて説明する。
φ_Rは発光素子（発光サイリスタ）Ｌ（−２），Ｌ
（０），Ｌ（２）への情報の書き込み許可／禁止を制御
し、かつ書き込まれた状態をリセットするクロックであ
る。そして、ＣＬ_Rはクロックφ_Rを供給する電流供給
ラインである。

【０１１５】またＲ_A3は、各発光素子Ｌ（−２），Ｌ
（０），Ｌ（２）のアノードと電流供給ラインＣＬ_Rと
を接続するアノード負荷抵抗である。このアノード負荷
抵抗Ｒ_A3は、各発光素子Ｌ（−２），Ｌ（０），Ｌ
（２）のオン状態での電流量を制限するものである。そ
して、各発光素子Ｌ（−２），Ｌ（０），Ｌ（２）のカ
ソードは、それぞれ接地されている。

【０１１６】さらにＲ_L3は、各発光素子Ｌ（−２），Ｌ
（０），Ｌ（２）のゲートＧ_-2′，Ｇ₀′，Ｇ₂′と電
源電圧Ｖ_GKとを接続するゲート負荷抵抗である。このゲ
ート負荷抵抗Ｒ_L3は、電源電圧Ｖ_GKの直流電源から、各
ゲートＧ_-2′，Ｇ₀′，Ｇ₂′に流れる電流量を制限す
るものである。そして、各ゲートＧ_-2′，Ｇ₀′，
Ｇ₂′は、それぞれダイオードＤ_-2′，Ｄ₀′，Ｄ₂′
のアノードに接続されている。

【０１１７】すなわち、図２５においては、スイッチ素
子Ｓ（−２），Ｓ（０），Ｓ（２）のゲートが、それぞ
れダイオードＤ_-2′，Ｄ₀′，Ｄ₂′を介して、発光素
子Ｌ（−２），Ｌ（０），Ｌ（２）のゲートＧ_-2′，Ｇ
₀′，Ｇ₂′に個々に接続されている。

【０１１８】次に、スイッチ素子アレイの部分の動作を
説明する。今、スタートパルスφ_Sとして、ハイレベル
またはローレベルの電圧がスイッチ素子Ｓ（−３）のア
ノード（図示せず）に供給されたとする。この場合に、
ハイレベルの電圧が、電源電圧Ｖ_GKに拡散電位Ｖ_difを
加えた電圧以上に高ければ、スイッチ素子Ｓ（−３）は
オン状態になる。そして、次に供給されるスタートパル
スφ_Sのローレベルの電圧が、スイッチ素子Ｓ（−３）
のオン状態維持電圧より低ければ、Ｓ（−３）はオフ状
態となる。

【０１１９】オン状態では、スイッチ素子Ｓ（−３）の
ゲート電位はほぼ零ボルトとなり、オフ状態ではゲート
電圧は電源電圧Ｖ_GKと同じ電圧になる。スイッチ素子Ｓ
（−３）のゲート電位が零ボルトになれば、結合用ダイ
オードＤ_-3（図示せず）によって、スイッチ素子Ｓ（−
２）のゲート電位が低下する。そして、スイッチ素子Ｓ
（−２）のターンオン電圧も低下する。したがって、転
送クロックφ₂によって、スイッチ素子Ｓ（−２）をオ
ン状態に設定することができる。

【０１２０】このオン状態はφ₁，φ₂によって順次、
図２５の右方向へ転送されていく。つまり、スタートパ
ルスφ_Sのハイレベルの電圧によって、スイッチ素子ア
レイにオン状態が書き込まれ、それが順次右方向へ転送
されていくことになる。

【０１２１】ただし、全てのビットがオン状態にある場
合に、このオン状態を転送することは、このスイッチ素
子アレイの動作原理上から不可能であって、１ビットお
きにオンとオフを繰り返して転送することになる。すな
わち、スタートパルスφ_Sの波形も、転送パルスφ₁，
φ₂に同期して、ハイレベルとローレベルとを交互に送
る必要がある。

【０１２２】今、偶数ビットのみのオン状態とオフ状態
に有効な情報があるものとして、オン状態を１、オフ状
態を０とすると、スタートパルスφ_Sによって１または
０が書き込まれ、転送クロックφ₁，φ₂によって、そ
の１，０が転送されて行くことになる。このようにし
て、１または０という信号（情報）がスイッチ素子アレ
イに書き込まれる。

【０１２３】次に、発光素子Ｌ（−２）（Ｌ（０），Ｌ
（２））の動作について説明する。仮に、Ｌ（−２）が
０であるとすると、クロックφ_Rの電圧が零ボルトであ
れば、発光素子Ｌ（−２）はオン状態とはならない。す
なわち、発光素子Ｌ（−２）は書き込み禁止の状態に設
定される。クロックφ_Rの電圧が、発光素子Ｌ（−２）
のオン状態維持電圧からＶ_GK＋Ｖ_difの間の電圧に設定
されたとすると、発光素子Ｌ（−２）は書き込み許可の
状態に設定される。そして、ゲートＧ_-2′の電位が変化
させられることによって、発光素子Ｌ（−２）はオン状
態に設定可能となる。

【０１２４】さて、スイッチ素子アレイから発光素子ア
レイへの情報の書き込みについて説明する。スイッチ素
子アレイは、前述したように１または０信号が書き込ま
れる。最後のビットまで書き込まれた段階で、転送クロ
ックφ₁，φ₂をそれぞれローレベル，ハイレベルの状
態に維持される。これによって、情報の転送動作が終了
し、スイッチ素子アレイに書き込まれた情報は保持され
る（特に、偶数ビットにおいて保持されている）。

【０１２５】スイッチ素子アレイの偶数ビットにおい
て、オン状態のスイッチ素子Ｓのゲート電位はほぼ零ボ
ルトであり、オフ状態のスイッチ素子Ｓのゲート電位
は、Ｖ_difの約２倍以上である。なお、オフ状態のスイ
ッチ素子Ｓのゲート電位については、転送方向に対して
逆方向に位置する最も隣接する偶数ビットがオン状態の
場合にＶ_difの約２倍であり、それ以外はＶ_difの約２
倍の電圧よりも大きくなる。なお、ここでＶ_difはＰＮ
接合の拡散電位である。

【０１２６】スイッチ素子Ｓ（−２），Ｓ（０），Ｓ
（２）のそれぞれのゲート電圧は、ダイオードＤ_-2′，
Ｄ₀′，Ｄ₂′によって対応する発光素子Ｌ（−２），
Ｌ（０），Ｌ（２）のゲートＧ_-2′，Ｇ₀′，Ｇ₂′に
伝達される。したがって、発光素子Ｌ（−２），Ｌ
（０），Ｌ（２）のゲート電圧は、オン状態の場合でＶ
_difとなり、オフ状態の場合でＶ_difの３倍以上とな
る。そしてオン状態の場合で、発光素子のターンオン電
圧はＶ_difの２倍となり、オフ状態でＶ_difの４倍とな
る。

【０１２７】一方、クロックφ_Rについては、いったん
零ボルトに設定して全体の発光をなくし（すなわち、リ
セット）、その後にハイレベル電位Ｖ_HRまで上昇させ
る。この電圧φ_HRとして２Ｖ_dif＜Ｖ_HR＜４Ｖ_dif の範囲に設定されていると、オン状態のスイッチ素子Ｓ
に対応する発光素子Ｌがオン状態となり、オフ状態のス
イッチ素子Ｓの対応する発光素子Ｌはオフ状態のままに
なる。

【０１２８】したがって、スイッチ素子アレイに書き込
まれた１，０の情報が、そのまま発光素子アレイに書き
込まれることになる。

【０１２９】この後、電圧Ｖ_HRは発光素子のオン状態維
持電圧以上であってＶ_difの２倍の電圧未満の値に再設
定される。このことにより、発光素子Ｌは、スイッチ素
子Ｓのゲート電位に影響されなくなり、書き込まれた情
報を保持し続ける。そして、発光素子アレイが情報の保
持状態にある間に、前述と同様にして、スイッチ素子ア
レイには次の情報が書き込まれる。

【０１３０】やがて、クロックφ_Rがローレベル電圧に
設定されて、各発光素子Ｌがリセットされる。リセット
後、再び情報が発光素子アレイに書き込まれる。以上の
ようにして、一連の動作が繰り返し行われる。

【０１３１】次に図２５に示す自己走査型発光装置を、
光プリンタ用の書き込み光源に適用した場合について述
べる。

【０１３２】例えば、発光装置が２０４８ビットの発光
素子Ｌを有するものとすると、スイッチ素子Ｓはその倍
の４０９６ビットを必要とする。光プリンタにおける書
き込み光源の電流量は約５ｍＡであるから、全てのビッ
トの発光素子Ｌが発光状態であるとすると、約１０Ａと
いう電流が流れる。

【０１３３】一方、スイッチ素子Ｓからの情報転送のた
めの電流は、ゲート負荷抵抗Ｒ_L3＝３０ｋΩの場合に
０．５ｍＡであることが実験的にわかっているので、全
てのビットの発光素子が発光状態であれば、１Ａ程度で
ある。なお、この情報転送のための電流量は、光プリン
ティングに必要な１０Ａに比べ１割程度であり、実用上
問題のない値である。

【０１３４】また、スイッチ素子Ｓからの情報が、発光
素子Ｌに移動させられた段階でクロックφ₁，φ₂の電
圧を一旦零ボルトに低下させることにより、スイッチ素
子アレイ全体がオフ状態となりリセットが行われる。こ
の方法を用いた場合には、スイッチ素子Ｓがオン状態に
なる時間が考慮されると、等価的に電流値が下がること
となる。つまり、前述の１Ａに比べて等価的に０．５Ａ
程度まで下がったことになる。

【０１３５】発光素子Ｌの２０４８ビットに対して、ス
タートパルスφ_Sが供給されるデータ入力端（図示せ
ず）が１つだけでは、情報の転送速度はかなり高速であ
ることが必要である。この点については、データ入力端
を複数設けることによって、情報の転送速度を低下させ
ることができる。例えば、通常６４ビットまたは１２８
ビットを一単位として発光素子Ｌのチップが形成され、
このチップごとに情報が入力されてもよい。

【０１３６】１２８ビットごとにデータ入力を並列に行
った場合、２０４８ビットに対して２０個のデータ入力
端を有することになる。このため、情報の転送速度は１
／２０でよいことになる。したがって、発光装置は余裕
のある動作を行うことができる。

【０１３７】なお、発光素子Ｌの出力光の光量のばらつ
きを防ぐために、アノード負荷抵抗Ｒ_A3をレーザ等によ
り微調整することが可能である。このことによって、出
力光のばらつきのない発光装置を得ることができる。

【０１３８】また、図２５では、スイッチ素子アレイに
おける偶数ビットの右側に接続される結合用ダイオード
Ｄ_-2，Ｄ₀の特性と、奇数ビットの右側に接続される結
合用ダイオードＤ_-1，Ｄ₁の特性とが異なっている。し
たがって、偶数ビットと奇数ビットとで動作電流等を分
けて最適化することが重要である。このために、Ｒ_L2＜
Ｒ_L1，Ｒ_A1＜Ｒ_A2に設定するほうが望ましく、この場合
には発光装置はより安定で高速な動作を行い得る。

【０１３９】さらに、図２５では、ダイオード結合方式
と呼ばれる構成を採用しているが、結合方式はこれに限
られず、スイッチ素子の発光機能および受光機能を利用
する光結合方式や、抵抗結合方式であってもよい。

【０１４０】図２６は、図２５に示した等価回路を同一
半導体基板上に作製した場合の一例を示す断面図であ
る。図２６において、７１はＮ形半導体基板であり、８
１はＰ形半導体層、８２はＮ形半導体層、８３はＰ形半
導体層である。なお、図２０と同一の要素には同一の符
号が付されている。

【０１４１】この図２６に示す実施例で重要な点は、図
２５に示したスイッチ素子Ｓ、結合用ダイオードＤ_-2〜
Ｄ₁，Ｄ_-2′〜Ｄ₂′、発光素子Ｌ等が半導体層８１，
８２，８３、半導体基板７１の組合せで形成でき、した
がって、製造工程を複雑化することなく、図２０の回路
構成が集積化されて形成されることである。

【０１４２】例えばスイッチ素子Ｓ（−２）において、
最上層のＰ形半導体層８１がアノードになり、Ｎ形半導
体層８２がゲートＧ_-2になり、Ｎ形半導体基板７１がカ
ソードとなっている。そして、Ｎ形半導体層８２の上に
形成されたＰ形半導体層８１の２つの島が、結合用ダイ
オードＤ_-2，Ｄ_-2′になっている。これらのダイオード
Ｄ_-2，Ｄ_-2′は、スイッチ素子Ｓ（−２）と同様の構造
を有しており、Ｓ（−２）と全く同じ製造工程で形成さ
れる。

【０１４３】また、発光素子Ｌ（−２）についても、ス
イッチ素子Ｓ（−２）と全く同じ構造を有し、やはり同
じ工程で形成される。なお、抵抗部分Ｒ_L1〜Ｒ_L3は、半
導体層８１，８２，８３を利用してピンチ抵抗で形成す
る。また、Ｒ_A1〜Ｒ_A3についてもピンチ抵抗で形成する
ことができる。しかし、Ｒ_A1〜Ｒ_A3の値は、実際には数
百から１ｋΩといったように小さいので、半導体層をそ
のまま用いる場合が多い。

【０１４４】上述した発光装置では、自己走査型の発光
素子アレイを転送用アレイとして使用し、ほぼ同一構造
の別の発光素子アレイに発光機能を分離したので、バイ
アス光の原因となるオン状態の転送を行うスイッチ素子
の上部に光遮蔽層を設けることができ、画像情報の書き
込みに対するバイアス光の影響を除去することができ
る。このため、光プリンタ等への発光装置の応用を行う
際には、光プリンタ等の品位を向上させることができ
る。

【０１４５】また、画像情報を書き込むための信号は、
スタートパルスの一部としてスイッチ素子に直接入力で
きる。このため、駆動回路が簡略化できる。さらに、発
光素子に書き込まれた情報は、走査信号によってリセッ
トされるまで維持されるので、発光のデューティサイク
ルがほぼ１に設定される。したがって、発光素子に流れ
る電流（ピーク値）を少なくすることができるので、発
光装置の長寿命化を実現できる。

【０１４６】

【発明の効果】本発明の自己走査型発光装置によれば、
発光サイリスタを作製するときの構造を流用することに
よって、ピンチ抵抗を形成し、このピンチ抵抗を負荷抵
抗として用いることにより、高抵抗の負荷抵抗を実現す
ることが可能となる。

【図面の簡単な説明】

【図１】従来の発光装置の等価回路図である。

【図２】図１の発光装置の概略平面図である。

【図３】図２のＹ−Ｙ′ライン断面図である。

【図４】本発明の実施例１のピンチ抵抗を示す構造概略
図である。

【図５】配線構造をも含む抵抗部分の断面図である。

【図６】本発明の実施例２のピンチ抵抗を示す概略平面
図である。

【図７】本発明の実施例３のピンチ抵抗を示す概略平面
図である。

【図８】本発明の実施例４のピンチ抵抗を示す概略平面
図である。

【図９】本発明の実施例５の発光装置を示す等価回路図
である。

【図１０】図９の発光装置の概略を示す断面図である。

【図１１】抵抗ネットワークの一部の等価回路図および
抵抗部分の平面図である。

【図１２】抵抗ネットワークの具体的な構造を示す図で
ある。

【図１３】本発明の実施例６の発光装置を示す等価回路
図である。

【図１４】図１３の発光装置の概略を示す断面図であ
る。

【図１５】負荷抵抗Ｒ_Lにピンチ抵抗を用いた場合の発
光装置の平面図である。

【図１６】図１５のＹ−Ｙ線断面図である。

【図１７】本発明の実施例７の発光装置の等価回路図で
ある。

【図１８】図１７の発光装置の概略を示す断面図であ
る。

【図１９】本発明の実施例８の発光装置の等価回路図で
ある。

【図２０】図１９のスイッチ素子回路の概略を示す断面
図である。

【図２１】本発明の実施例９の発光装置の等価回路図で
ある。

【図２２】本発明の実施例１０の発光装置のブロック構
成図である。

【図２３】図２２の発光装置の等価回路のＰＮイメージ
図である。

【図２４】図２２の発光装置の駆動方法を示すパルスタ
イミング図である。

【図２５】本発明の実施例１１の発光装置の等価回路図
である。

【図２６】図２５の発光装置の等価回路を同一半導体基
板に製作したときの断面図である。

【符号の説明】

１Ｎ形基板２２，２４Ｎ形半導体層２１，２３Ｐ形半導体層４１ａ，４２電極４１ｂゲート電極５１，５２空乏層５３電流パス５５，５６配線Ｃ₁，Ｃ₂，Ｃ₃ コンタクトホール

Claims

【特許請求の範囲】

【請求項１】発光動作のためのしきい電圧またはしきい
電流の制御電極を有する発光素子を複数個配列し、各発
光素子の前記制御電極をその近傍に位置する少なくとも
１つの発光素子の制御電極に、直接に、あるいは接続用
抵抗または電気的に一方向性を有する電気素子を介して
接続するとともに、各発光素子に電源ラインを負荷抵抗
を介して前記制御電極に接続し、かつ各発光素子にクロ
ックラインを接続して形成した自己走査型発光装置にお
いて、前記接続用抵抗および／または前記負荷抵抗がピンチ抵
抗で構成されていることを特徴とする自己走査型発光装
置。
【請求項２】スイッチング動作のためのしきい電圧また
はしきい電流の制御電極を有するスイッチ素子を複数個
配列し、各スイッチ素子の前記制御電極をその近傍に位
置する少なくとも１つのスイッチ素子の制御電極に、直
接に、あるいは接続用抵抗または電気的に一方向性を有
する電気素子を介して接続するとともに、各スイッチ素
子に電源ラインを負荷抵抗を介して前記制御電極に接続
し、かつ各スイッチ素子にクロックラインを接続して形
成した自己走査スイッチ素子アレイと、発光動作のためのしきい電圧またはしきい電流の制御電
極を有する発光素子を複数個配列した発光素子アレイと
からなり、前記発光素子アレイの各制御電極を前記スイッチ素子の
制御電極と電気的手段にて接続し、各発光素子に発光の
ための電流を印加するラインを設けた自己走査型発光装
置において、前記接続用抵抗および／または前記負荷抵抗がピンチ抵
抗で構成されていることを特徴とする自己走査型発光装
置。
【請求項３】発光動作のためのしきい電圧またはしきい
電流の制御電極を有する発光素子を複数個配列し、各発
光素子の前記制御電極をその近傍に位置する少なくとも
１つの発光素子の制御電極に、直接に、あるいは接続用
抵抗または電気的に一方向性を有する電気素子を介して
接続するとともに、各発光素子に電源ラインを負荷抵抗
を介して前記制御接続し、かつ各発光素子にクロックラ
インを接続して形成した自己走査型発光装置において、前記発光素子は、第１導電形半導体基板上に、第１導電
形半導体層を介して／介さずに、第２導電形半導体層，
第１導電形半導体層，第２導電形半導体層がこの順に積
層され、かつ前記積層された半導体層内部で生ずる光が
外部に取り出されるように構成されている発光素子であ
り、前記接続用抵抗および／または前記負荷抵抗は、第１導
電形半導体基板上に、第１導電形半導体層を介して／介
さずに、第２導電形半導体層，第１導電形半導体層，第
２導電形半導体層がこの順に積層された構造において、
最上層の前記第２導電形半導体層上に第１の電極を設
け、前記第１の電極に印加される電圧により、前記最上
層の第２導電形半導体層の下側の第１導電形半導体層に
形成されたピンチ抵抗よりなる、ことを特徴とする自己
走査型発光装置。
【請求項４】スイッチング動作のためのしきい電圧また
はしきい電流の制御電極を有するスイッチ素子を複数個
配列し、各スイッチ素子の前記制御電極をその近傍に位
置する少なくとも１つのスイッチ素子の制御電極に、直
接に、あるいは接続用抵抗または電気的に一方向性を有
する電気素子を介して接続するとともに、各スイッチ素
子に電源ラインを負荷抵抗を介して接続し、かつ各スイ
ッチ素子にクロックラインを接続して形成した自己走査
スイッチ素子アレイと、発光動作のためのしきい電圧またはしきい電流の制御電
極を有する発光素子を複数個配列した発光素子アレイと
からなり、前記発光素子アレイの各制御電極を前記スイッチ素子の
制御電極と電気的手段にて接続し、各発光素子に発光の
ための電流を印加するラインを設けた自己走査型発光装
置において、前記スイッチ素子は、第１導電形半導体基板上に、第１
導電形半導体層を介して／介さずに、第２導電形半導体
層，第１導電形半導体層，第２導電形半導体層がこの順
に積層されたスイッチ素子であり、前記発光素子は、第１導電形半導体基板上に、第１導電
形半導体層を介して／介さずに、第２導電形半導体層，
第１導電形半導体層，第２導電形半導体層がこの順に積
層され、かつ前記積層された半導体層内部で生ずる光が
外部に取り出されるように構成されている発光素子であ
り、前記接続用抵抗および／または前記負荷抵抗は、第１導
電形半導体基板上に、第１導電形半導体層を介して／介
さずに、第２導電形半導体層，第１導電形半導体層，第
２導電形半導体層がこの順に積層された構造において、
最上層の前記第２導電形半導体層上に第１の電極を設
け、前記第１の電極に印加される電圧により、前記最上
層の第２導電形半導体層の下側の第１導電形半導体層に
形成されたピンチ抵抗よりなる、ことを特徴とする自己
走査型発光装置。
【請求項５】請求項３または４に記載の自己走査型発光
装置において、前記ピンチ抵抗が形成される、前記最上層の第２導電形
半導体層のパターンを、中央に溝を有するパターンと
し、前記溝の下側の第１導電形半導体層内に電流パスが
形成されるようにした自己走査型発光装置。
【請求項６】請求項３または４に記載の自己走査型発光
装置において、前記ピンチ抵抗が形成される、前記最上層の第２導電形
半導体層のパターンを、両側に溝を有するパターンと
し、前記両側の溝の下側の第１導電形半導体層内に２つ
の電流パスが形成されるようにした自己走査型発光装
置。
【請求項７】請求項５に記載の自己走査型発光装置にお
いて、前記電流パスの一端側には、前記第１導電形半導体層上
に前記電源ラインを電極を介して接続し、前記電流パスの他端側には、前記第１導電形半導体層上
に第２の電極を設け、前記第２の電極を前記第１の電極に接続すると共に、前
記発光素子の制御電極に接続した自己走査型発光装置。
【請求項８】請求項６に記載の自己走査型発光装置にお
いて、前記電流パスの一端側には、前記第１導電形半導体層上
に前記電源ラインを電極を介して接続し、前記電流パスの他端側には、前記第１導電形半導体層上
に第２の電極を設け、前記第２の電極を前記第１の電極に接続すると共に、前
記発光素子の制御電極に接続した自己走査型発光装置。