JPS6012753A - 半導体抵抗装置 - Google Patents
半導体抵抗装置Info
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- JPS6012753A JPS6012753A JP11831083A JP11831083A JPS6012753A JP S6012753 A JPS6012753 A JP S6012753A JP 11831083 A JP11831083 A JP 11831083A JP 11831083 A JP11831083 A JP 11831083A JP S6012753 A JPS6012753 A JP S6012753A
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- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 3
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- 239000010410 layer Substances 0.000 abstract 4
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- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
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- 229910052710 silicon Inorganic materials 0.000 description 1
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- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体ピンチ抵抗を利用した高抵抗半導体装置
に関する。
に関する。
第1図に示すような増幅回路等における帰還抵抗Rには
これまでエピタキシャル半導体抵抗が用いられているが
高抵抗を必要とする場合、エピタキシャル層の比抵抗は
規定されており抵抗の占める面積が大きくなって回路の
形成されている基体全体からみると面精動部がわるい。
これまでエピタキシャル半導体抵抗が用いられているが
高抵抗を必要とする場合、エピタキシャル層の比抵抗は
規定されており抵抗の占める面積が大きくなって回路の
形成されている基体全体からみると面精動部がわるい。
そこで比較的小面積で高抵抗の得られるピンチ抵抗を利
用することが考えられる。
用することが考えられる。
このピンチ抵抗は例えば第2図に示すようにn型のエピ
タキシャルSi層1の表面の一部にベース拡散によるp
型領域2を形成し、このp型領域2の表面を横切るよう
にエミッタ拡散によるn”型領域3を形成し、p型領域
の両端Km@L4,5を設けるとともに、n”島領域3
と一方の電極4とを接続したもので、n+型領領域3バ
イアス電圧を印加してn+型領領域3n型層1とにはさ
まれたp属領域2内に空乏層を形成し、きわめて高い値
いの抵抗を得るようにしたものである。
タキシャルSi層1の表面の一部にベース拡散によるp
型領域2を形成し、このp型領域2の表面を横切るよう
にエミッタ拡散によるn”型領域3を形成し、p型領域
の両端Km@L4,5を設けるとともに、n”島領域3
と一方の電極4とを接続したもので、n+型領領域3バ
イアス電圧を印加してn+型領領域3n型層1とにはさ
まれたp属領域2内に空乏層を形成し、きわめて高い値
いの抵抗を得るようにしたものである。
しかし、前記帰還抵抗Rにピンチ抵抗を使う場合、抵抗
Kかかる電圧が(−1−1(−1に振れるため、電源側
が(4)のときは第3図(a)に示すように問題ないが
(−)のときはp型領域2とn型層1との間のpn接合
において第3図(b)に示すように順方向ダイオードと
して動作し、抵抗として動作しない。本発明はこの問題
を解決するためになされた。
Kかかる電圧が(−1−1(−1に振れるため、電源側
が(4)のときは第3図(a)に示すように問題ないが
(−)のときはp型領域2とn型層1との間のpn接合
において第3図(b)に示すように順方向ダイオードと
して動作し、抵抗として動作しない。本発明はこの問題
を解決するためになされた。
本発明の目的は電圧が(−1−)(−)に振れる場合に
使用できる高抵抗であってチップ面積効率にすぐれた半
導体抵抗装置を提供することにある。
使用できる高抵抗であってチップ面積効率にすぐれた半
導体抵抗装置を提供することにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、同じ半導体基体の表面にピンチ抵
抗を2つ形成してそれらを直列に接続し、その接続点(
中点)でバイアスを取ったものであり、このようにすれ
ば抵抗を電流が(ト)(−)に振れても2つのうち少な
くとも一方のピンチ抵抗が抵抗とし【動作し、発明の目
的が達成できる。
を簡単に説明すれば、同じ半導体基体の表面にピンチ抵
抗を2つ形成してそれらを直列に接続し、その接続点(
中点)でバイアスを取ったものであり、このようにすれ
ば抵抗を電流が(ト)(−)に振れても2つのうち少な
くとも一方のピンチ抵抗が抵抗とし【動作し、発明の目
的が達成できる。
第4図は半導体基体表面の他領域から電気的に離隔され
た一つのアイソレーション領域内に本発明による抵抗装
置を形成した場合の一実施例を平面図なもって示し、第
5図はその縦断面図である、1はn型Si(シリコン)
層でp−型8i基板(サブストレート)6上にn++埋
込層7を介してエピタキシャル成長により形成され、p
型アイソレージ目ン層8によって他領域から電気的に離
隔された半導体の「島領域」をつくっている。2は抵抗
領域となるp型拡散層で通常npn)ランジスタのベー
ス拡散の際に同時に形成されその両端2a。
た一つのアイソレーション領域内に本発明による抵抗装
置を形成した場合の一実施例を平面図なもって示し、第
5図はその縦断面図である、1はn型Si(シリコン)
層でp−型8i基板(サブストレート)6上にn++埋
込層7を介してエピタキシャル成長により形成され、p
型アイソレージ目ン層8によって他領域から電気的に離
隔された半導体の「島領域」をつくっている。2は抵抗
領域となるp型拡散層で通常npn)ランジスタのベー
ス拡散の際に同時に形成されその両端2a。
2b及び中央部2cはコンタクトをとるためにやや広く
形成される。3a、3bはn+型型数散層通常エミッタ
拡散の際にベース領域表面に互いに離隔されその一部が
p型領域をはみでてn型層1に重なるように形成される
。9はベース拡散等の際に使用された酸化膜(SiOy
)をふくむ表面絶縁膜、4,5は抵抗の両端子となるA
ぶ電極、10は抵抗領域中央部(2C)とn型拡散層(
3a、3b)とを接続するA4電極である。
形成される。3a、3bはn+型型数散層通常エミッタ
拡散の際にベース領域表面に互いに離隔されその一部が
p型領域をはみでてn型層1に重なるように形成される
。9はベース拡散等の際に使用された酸化膜(SiOy
)をふくむ表面絶縁膜、4,5は抵抗の両端子となるA
ぶ電極、10は抵抗領域中央部(2C)とn型拡散層(
3a、3b)とを接続するA4電極である。
このような抵抗装置において、電極4側がFl−)に電
極5側が(−)になるような電流を流す場合、第6図(
a)に示すように(ト)側に近いp型層2aとn+型型
数散層3aの間はpn接合を通して順方向電流が流れ(
−)側に近いp型領域でピンチ抵抗R2として動作する
。
極5側が(−)になるような電流を流す場合、第6図(
a)に示すように(ト)側に近いp型層2aとn+型型
数散層3aの間はpn接合を通して順方向電流が流れ(
−)側に近いp型領域でピンチ抵抗R2として動作する
。
又、電極4側が(−)に電極5側が(ト)の場合、同図
(b)に示すようK (−1側に近いp型領域でピンチ
抵抗R,として動作し、(−1−)側ではnp接合を通
して逆方向電流が流れることになる。
(b)に示すようK (−1側に近いp型領域でピンチ
抵抗R,として動作し、(−1−)側ではnp接合を通
して逆方向電流が流れることになる。
上記の実施例で述べた本発明によればピンチ抵抗を直列
に2つ接続し中点でバイアスを取ることによりH(−)
のいずれに電流が振れた場合にも高いピンチ抵抗として
動作することが可能でエピタキシャル層のみを利用した
抵抗に比して、チップ面積効率を大幅に改善することが
できる。この発明による抵抗装置は在来のnpn)ラン
ジスタの拡散プロセスをそのまま利用し拡散パターンを
変えるだけで特に工程を変更ないし追加することなく実
現できる。
に2つ接続し中点でバイアスを取ることによりH(−)
のいずれに電流が振れた場合にも高いピンチ抵抗として
動作することが可能でエピタキシャル層のみを利用した
抵抗に比して、チップ面積効率を大幅に改善することが
できる。この発明による抵抗装置は在来のnpn)ラン
ジスタの拡散プロセスをそのまま利用し拡散パターンを
変えるだけで特に工程を変更ないし追加することなく実
現できる。
以上本発明によってなされた発明を実施例にもとすき具
体的に説明したが1本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々に変更可
能である。
体的に説明したが1本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々に変更可
能である。
本発明は前掲した帰還抵抗を有するIC(半導体集積回
路装N)に応用した場合きわめて有効である。
路装N)に応用した場合きわめて有効である。
本発明は上記例以外にバイポーラIC全製品であって、
高抵抗を必要としく−)−1(−1に振れる場合の回路
に適用することができる。
高抵抗を必要としく−)−1(−1に振れる場合の回路
に適用することができる。
第1図は帰還回路の一例を示す回路図である。
第2図はピンチ抵抗の一例を示す正面断面斜面図であ□
る。 第3図(a)(b)は第2図で示したピンチ抵抗の動作
時の形態を示す等価回路図である。 第4図は本発明による半導体抵抗装置の一実施例を示す
平面図。 第5図は第4図におけるA−A切断断面図である。 第6図(a)(b)は第4図、第5図で示した半導体抵
坑装置の動作時の形態を示す等価回路図である。 1・・・エピタキシャルn型S i H,2山ベースp
型領域、3・・・エミッタn+型領域、4,5・・・電
極、6・・・p型Si基板、7・・・!1+型埋込層、
8・・・アインレーションp型層、9・・・酸化膜、1
o・・・電極。 第 1 図 第 2 図 第 3 図 (、ダーツ (+) 第 4 図 ( 第 6 図 ”+ (−) z ご4) (−ン (−ナージ P〕
る。 第3図(a)(b)は第2図で示したピンチ抵抗の動作
時の形態を示す等価回路図である。 第4図は本発明による半導体抵抗装置の一実施例を示す
平面図。 第5図は第4図におけるA−A切断断面図である。 第6図(a)(b)は第4図、第5図で示した半導体抵
坑装置の動作時の形態を示す等価回路図である。 1・・・エピタキシャルn型S i H,2山ベースp
型領域、3・・・エミッタn+型領域、4,5・・・電
極、6・・・p型Si基板、7・・・!1+型埋込層、
8・・・アインレーションp型層、9・・・酸化膜、1
o・・・電極。 第 1 図 第 2 図 第 3 図 (、ダーツ (+) 第 4 図 ( 第 6 図 ”+ (−) z ご4) (−ン (−ナージ P〕
Claims (1)
- 【特許請求の範囲】 1、第1導電型半導体基体表面に第2導電臘領域が形成
され第2導電型領域の表面の一部に2つの$1導電屋領
域が形成され、基体と2つの#11導電型領域とにはさ
まれた第2導電型領域を抵抗領域とする2つの抵抗領域
が直列に接続され、その共通端子が各抵抗領域の第2導
電型領域にバイアスとして接続されていることを特徴と
する半導体抵抗装置。 2.2つの抵抗領域は外部領域から電気的に隔離された
共通の島領域内に形成されている特許請求の範囲第1項
に記載の半導体抵抗装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11831083A JPS6012753A (ja) | 1983-07-01 | 1983-07-01 | 半導体抵抗装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11831083A JPS6012753A (ja) | 1983-07-01 | 1983-07-01 | 半導体抵抗装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6012753A true JPS6012753A (ja) | 1985-01-23 |
Family
ID=14733508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11831083A Pending JPS6012753A (ja) | 1983-07-01 | 1983-07-01 | 半導体抵抗装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6012753A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0985987A (ja) * | 1995-09-27 | 1997-03-31 | Nippon Sheet Glass Co Ltd | 自己走査型発光装置 |
-
1983
- 1983-07-01 JP JP11831083A patent/JPS6012753A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0985987A (ja) * | 1995-09-27 | 1997-03-31 | Nippon Sheet Glass Co Ltd | 自己走査型発光装置 |
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