JPS6113657A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6113657A JPS6113657A JP13356884A JP13356884A JPS6113657A JP S6113657 A JPS6113657 A JP S6113657A JP 13356884 A JP13356884 A JP 13356884A JP 13356884 A JP13356884 A JP 13356884A JP S6113657 A JPS6113657 A JP S6113657A
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- electrode
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Links
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- 108091006146 Channels Proteins 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
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- 238000005468 ion implantation Methods 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＰチャンネルＦ ｌ”： ｉ’ ｌ・ランジ
スタの改良を図った半導体装置に関する。
スタの改良を図った半導体装置に関する。
（従来技術）
従来のＰチャンネルＦＥＴトランジスタは、通常はその
バイアスを負として使用しているが、大振幅入力時等に
はそのバイアスが浅くなり、このように浅い、つまり正
のバイアスとなると、ソース・ゲート間が順方向ｐｎダ
イオードとして働き、このためソースからゲートに流れ
る電流が発生する現象が起る。
バイアスを負として使用しているが、大振幅入力時等に
はそのバイアスが浅くなり、このように浅い、つまり正
のバイアスとなると、ソース・ゲート間が順方向ｐｎダ
イオードとして働き、このためソースからゲートに流れ
る電流が発生する現象が起る。
このため、このようなＰチャンネルＦＥＴトランジスタ
を演算増幅器等の入力トランジスタとして使用し、ソー
スに定電流源を接続した場合には、バイアスが浅い場合
にソースからゲートに流れる電流が増加して、相対的に
ドレインに流れる電流が減少乃至零となり、そのドレイ
ンに接続された次の段の素子が完全にオフしてしまうと
いう問題がある。
を演算増幅器等の入力トランジスタとして使用し、ソー
スに定電流源を接続した場合には、バイアスが浅い場合
にソースからゲートに流れる電流が増加して、相対的に
ドレインに流れる電流が減少乃至零となり、そのドレイ
ンに接続された次の段の素子が完全にオフしてしまうと
いう問題がある。
（発明の目的）
本発明は斯かる点に鑑みて成されたもので、その目的は
、バイアスを浅くしてもＰチャンネルＦＥＴトランジス
タの次段への出力供給が正常に行われるようにした半導
体装置を提供することである。
、バイアスを浅くしてもＰチャンネルＦＥＴトランジス
タの次段への出力供給が正常に行われるようにした半導
体装置を提供することである。
（発明の構成）
このために本発明では、ＰチャンネルＦＥＴトランジス
タのソース、ドレインを各々ｐｎｐ トランジスタのエ
ミッタ、コレクタに接続して各々ソース電極、ドレイン
電極とし、かつ上記ＦＥＴトランジスタのゲートを抵抗
を介して上記ｐｎｐトランジスタのベースに接続してそ
の接続点をゲート電極として構成している。
タのソース、ドレインを各々ｐｎｐ トランジスタのエ
ミッタ、コレクタに接続して各々ソース電極、ドレイン
電極とし、かつ上記ＦＥＴトランジスタのゲートを抵抗
を介して上記ｐｎｐトランジスタのベースに接続してそ
の接続点をゲート電極として構成している。
（実施例）
以下、本発明の実施例について説明する。第１図はその
半導体装置の等価回路を示すものである。
半導体装置の等価回路を示すものである。
本実施例では、ＰチャンネルＦＥＴトランジスタＱ１の
ゲートｇを抵抗Ｒを介してｐｎｐトランジスタＱ２のベ
ースｂに接続し、そのベースｂにゲート電極Ｇを設けて
いる。また、ＦＥＴトランジスタＱ１のソースＳはトラ
ンジスタＱ２のエミッタｅと共通にしてソース電極Ｓを
設け、更にＦＥＴトランジスタＱ１のドレインｄはトラ
ンジスタＱ２のコレクタＣと共通にしてドレイン電極り
を設けている。
ゲートｇを抵抗Ｒを介してｐｎｐトランジスタＱ２のベ
ースｂに接続し、そのベースｂにゲート電極Ｇを設けて
いる。また、ＦＥＴトランジスタＱ１のソースＳはトラ
ンジスタＱ２のエミッタｅと共通にしてソース電極Ｓを
設け、更にＦＥＴトランジスタＱ１のドレインｄはトラ
ンジスタＱ２のコレクタＣと共通にしてドレイン電極り
を設けている。
この半導体装置は、集積回路の一部として一体的に形成
する場合には、第２図及び第３図に示すように同一アイ
ランド内に構成する。
する場合には、第２図及び第３図に示すように同一アイ
ランド内に構成する。
まず、ＦＥＴトランジスタＱ１は、ｐ型半導体基Ｉｆの
上面に形成したｎ型エピタキシャル成長層２におけるア
イソレーション３に囲まれた部分に、ｐ型ドレイン領域
４及びｐ型ソース領域５を拡散等により形成し、その両
領域４と５の間の一部にイオン打込等によりｐ型チャン
ネル領域６を形成し、そのチャンネル領域６の上部分に
高濃度のｎ型（ｎ＋）のゲート領域７を形成する。
上面に形成したｎ型エピタキシャル成長層２におけるア
イソレーション３に囲まれた部分に、ｐ型ドレイン領域
４及びｐ型ソース領域５を拡散等により形成し、その両
領域４と５の間の一部にイオン打込等によりｐ型チャン
ネル領域６を形成し、そのチャンネル領域６の上部分に
高濃度のｎ型（ｎ＋）のゲート領域７を形成する。
一方、ｐｎｐ トランジスタＱ２の部分は、上記ドレイ
ン領域４とソース領域５の各々の一部を相互に近接させ
てその部分を各々ｐ型コレクタ領域８、ｐ型エミッタ領
域９とし、その近傍に高濃度のｎ型（ｎ＋）のベース領
域１０を形成して、ラテラル構造とする。
ン領域４とソース領域５の各々の一部を相互に近接させ
てその部分を各々ｐ型コレクタ領域８、ｐ型エミッタ領
域９とし、その近傍に高濃度のｎ型（ｎ＋）のベース領
域１０を形成して、ラテラル構造とする。
なお、ＦＥＴトランジスタＱ１のゲート領域７とｐｎｐ
トランジスタＱ２のベース領域１０との間の抵抗Ｒは
、エピタキシャル成長１響２内部の寄生抵抗を利用する
。
トランジスタＱ２のベース領域１０との間の抵抗Ｒは
、エピタキシャル成長１響２内部の寄生抵抗を利用する
。
そして、第２図及び第３図に図示はしないが、ドレイン
領域４或いはコレタフ領域８にドレイン電極りを、ソー
ス領域５或いはエミッタ領域９にソース電極Ｓを、ベー
ス領域１０にゲート電極Ｇを、各々形成する。
領域４或いはコレタフ領域８にドレイン電極りを、ソー
ス領域５或いはエミッタ領域９にソース電極Ｓを、ベー
ス領域１０にゲート電極Ｇを、各々形成する。
以上のように形成される半導体装置は、ゲート電極Ｇと
ソース電＠８Ｓの間にバイアスを印加してソース電極Ｓ
とドレイン電極りとの間の電流を制御するが、上記バイ
アスはソース電極Ｓ側が負、ゲート電極Ｇ側が正となる
ように所謂逆バイアス状態で使用される。このように通
常の逆バイアスの場合は、ｐｎｐ トランジスタＱ２は
動作せず、ＦＥＴトランジスタＱ１のみが動作する。
ソース電＠８Ｓの間にバイアスを印加してソース電極Ｓ
とドレイン電極りとの間の電流を制御するが、上記バイ
アスはソース電極Ｓ側が負、ゲート電極Ｇ側が正となる
ように所謂逆バイアス状態で使用される。このように通
常の逆バイアスの場合は、ｐｎｐ トランジスタＱ２は
動作せず、ＦＥＴトランジスタＱ１のみが動作する。
ところが、上記バイアスが浅くなり、正方向に変化して
正バイアスとなった場合、ＦＥＴトランジスタＱ１のゲ
ート領域７とソース領域５との間のｐｎ接合部分が順方
向バイアスされ、上記正バイアスの程度に応じてそのｐ
ｎ接合部分に電流が流れる。よって、ソース電極Ｓが定
電流源に接続されている場合には、ドレイン領域４に至
る電流は少なく、乃至は零となる。
正バイアスとなった場合、ＦＥＴトランジスタＱ１のゲ
ート領域７とソース領域５との間のｐｎ接合部分が順方
向バイアスされ、上記正バイアスの程度に応じてそのｐ
ｎ接合部分に電流が流れる。よって、ソース電極Ｓが定
電流源に接続されている場合には、ドレイン領域４に至
る電流は少なく、乃至は零となる。
しかし、この正バイアス時には、Ｉ）ｎｐトランジスタ
Ｑ２が導通し、この導通度は正バイアスの程度に対応す
る。よって、ソース電極Ｓに定電流源を接続している場
合には、そのトランジスタＱ２の導通に応じてＦＥＴト
ランジスタＱ１のソース領域５からゲート領域７に流入
する電流を減少させることができる。つまり、トランジ
スタＱ２の導通によってドレイン電極りに所定の電流を
供給することができる。
Ｑ２が導通し、この導通度は正バイアスの程度に対応す
る。よって、ソース電極Ｓに定電流源を接続している場
合には、そのトランジスタＱ２の導通に応じてＦＥＴト
ランジスタＱ１のソース領域５からゲート領域７に流入
する電流を減少させることができる。つまり、トランジ
スタＱ２の導通によってドレイン電極りに所定の電流を
供給することができる。
以上より、この半導体装置をＰチャンネルＦＥＴトラン
ジスタとして演算増幅器等の入力段に使用して大振幅動
作させても、次段のトランジスタを完全にオフさせるよ
うなことば起らない。
ジスタとして演算増幅器等の入力段に使用して大振幅動
作させても、次段のトランジスタを完全にオフさせるよ
うなことば起らない。
（発明の効果）
以上から本発明によれば、バイアスを浅くしてもＰチャ
ンネルＦＥＴトランジスタの次段への出力供給が正常に
行われるようになるという特徴がある。
ンネルＦＥＴトランジスタの次段への出力供給が正常に
行われるようになるという特徴がある。
第１図は本発明の半導体装置の等価回路図、第２図は平
面図、第３図は第２図の■−■線に沿った断面図である
。 Ｑｌ・・・ＰチャンネルＦＥＴトランジスタ、Ｑ２・・
・ラテラルｐｎｐ トランジスタ、１・・・ｐ型半導体
基板、２・・・ｎ型エピタキシャル成長層、３・・・Ｐ
型アイソレーション、４・・・ｐ型ドレイン領域、５・
・・ｐ型ソース領域、６・・・ｐ型チャンネル領域、７
・・・ｎ＋型ゲート領域、８・・・ｐ型コレクタ領域、
９・・・ｐ型エミッタ領域、１０・・・ｎ＋型ベース領
域。 特許出願人 新日本無線株式会社 代 理 人 弁理士 長尾常明 り 第２図
面図、第３図は第２図の■−■線に沿った断面図である
。 Ｑｌ・・・ＰチャンネルＦＥＴトランジスタ、Ｑ２・・
・ラテラルｐｎｐ トランジスタ、１・・・ｐ型半導体
基板、２・・・ｎ型エピタキシャル成長層、３・・・Ｐ
型アイソレーション、４・・・ｐ型ドレイン領域、５・
・・ｐ型ソース領域、６・・・ｐ型チャンネル領域、７
・・・ｎ＋型ゲート領域、８・・・ｐ型コレクタ領域、
９・・・ｐ型エミッタ領域、１０・・・ｎ＋型ベース領
域。 特許出願人 新日本無線株式会社 代 理 人 弁理士 長尾常明 り 第２図
Claims (2)
- （１）．ＰチャンネルＦＥＴトランジスタのソース、ド
レインを各々ｐｎｐトランジスタのエミッタ、コレクタ
に接続して各々ソース電極、ドレイン電極とし、かつ上
記ＦＥＴトランジスタのゲートを抵抗を介して上記ｐｎ
ｐトランジスタのベースに接続してその接続点をゲート
電極としたことを特徴とする半導体装置。 - （２）．上記ソースと上記エミッタを一体としてｐ型領
域で形成してその領域にソース電極を設け、上記ドレイ
ンと上記コレクタを一体としてｐ型領域で形成してその
領域にドレイン電極を設け、上記ゲートと上記ベースを
共通のｎ型エピタキシャル成長層内に高濃度のｎ型領域
で分離して形成して上記ベースとなる高濃度のｎ型領域
にゲート電極を設けて構成したことを特徴とする特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13356884A JPS6113657A (ja) | 1984-06-28 | 1984-06-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13356884A JPS6113657A (ja) | 1984-06-28 | 1984-06-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6113657A true JPS6113657A (ja) | 1986-01-21 |
Family
ID=15107847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13356884A Pending JPS6113657A (ja) | 1984-06-28 | 1984-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0251682A2 (en) * | 1986-06-25 | 1988-01-07 | Hewlett-Packard Company | Integrated bipolar-MOS device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635465A (en) * | 1979-08-31 | 1981-04-08 | Toshiba Corp | Semiconductor device |
-
1984
- 1984-06-28 JP JP13356884A patent/JPS6113657A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635465A (en) * | 1979-08-31 | 1981-04-08 | Toshiba Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0251682A2 (en) * | 1986-06-25 | 1988-01-07 | Hewlett-Packard Company | Integrated bipolar-MOS device |
| EP0251682A3 (en) * | 1986-06-25 | 1989-12-06 | Hewlett-Packard Company | Integrated bipolar-mos device |
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