JPS62250718A - ラツチング機能を有する無接点リレ− - Google Patents
ラツチング機能を有する無接点リレ−Info
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- JPS62250718A JPS62250718A JP61094216A JP9421686A JPS62250718A JP S62250718 A JPS62250718 A JP S62250718A JP 61094216 A JP61094216 A JP 61094216A JP 9421686 A JP9421686 A JP 9421686A JP S62250718 A JPS62250718 A JP S62250718A
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- 230000003071 parasitic effect Effects 0.000 claims description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、光結合によるアイソレーションを用いたラッ
チング機能を有する無接点リレーに関するものである。
チング機能を有する無接点リレーに関するものである。
（背景技術〉
従来、この種の無接点リレーとしては、Ｓ ＣＲやｌ・
ライアックのようなラッチング機能を有するスイッチン
グ素子のＰＮ接合部分に直接的に光信号を照射して、こ
の光信号をトリガ信号としてスイン千ング素子な導通状
態とし、そのまま導通状態に保持するようにした素子が
提案されているが、この従来例にあっては、スイッチン
グ素子がオフ状態であるときの漏れ電流が大きく、具体
的には、数ｎ＋Ａ〜数μＡのオーダーの漏れ電流が生じ
ていた。
ライアックのようなラッチング機能を有するスイッチン
グ素子のＰＮ接合部分に直接的に光信号を照射して、こ
の光信号をトリガ信号としてスイン千ング素子な導通状
態とし、そのまま導通状態に保持するようにした素子が
提案されているが、この従来例にあっては、スイッチン
グ素子がオフ状態であるときの漏れ電流が大きく、具体
的には、数ｎ＋Ａ〜数μＡのオーダーの漏れ電流が生じ
ていた。
（発明の目的）
本発明は上述のような点に鑑みてなされたものであり、
その目的とするところは、オフ状態における漏れ電流の
少なさと、ターンオン後の正帰還作用による保持機能と
の両方を有する絶縁ゲート形の自己保持形スイッチング
素子を用いて、漏れ電流の少ないラッチング＠能を有す
る無接点リレーを提供するにある。
その目的とするところは、オフ状態における漏れ電流の
少なさと、ターンオン後の正帰還作用による保持機能と
の両方を有する絶縁ゲート形の自己保持形スイッチング
素子を用いて、漏れ電流の少ないラッチング＠能を有す
る無接点リレーを提供するにある。
（発明の開示）
本発明に係るラッチング機能を有する無接点リレーを図
示実施例について説明すると、第１図（、）に示される
ように、入力信号に応答して光信号を発生する発光素子
（発光ダイオードＬ）と、発光素子からの光信号を受光
して起電圧を生じる光起電力素子（フォトダイオードア
レイＤ、）と、光起電力素子の起電圧を絶縁ゲート端子
（ゲートＧ）と一方の通電端子（ソースＳ）との間に印
加され、該電圧の印加により一対の通電端子（ドレイン
Ｄ−ソースＳ）間が導通し、該導通状態が保持されるラ
ンチング機能を有する絶縁ゲート形のスイッチング素子
Ｑとを備えるものである。
示実施例について説明すると、第１図（、）に示される
ように、入力信号に応答して光信号を発生する発光素子
（発光ダイオードＬ）と、発光素子からの光信号を受光
して起電圧を生じる光起電力素子（フォトダイオードア
レイＤ、）と、光起電力素子の起電圧を絶縁ゲート端子
（ゲートＧ）と一方の通電端子（ソースＳ）との間に印
加され、該電圧の印加により一対の通電端子（ドレイン
Ｄ−ソースＳ）間が導通し、該導通状態が保持されるラ
ンチング機能を有する絶縁ゲート形のスイッチング素子
Ｑとを備えるものである。
本発明にあっては、このように、絶縁ゲート端子と一方
の通電端子との間の電圧印加により一対の通電端子間が
導通し、該導通状態が保持されるラッチング機能を有す
る絶縁ゲート形のスイッチング素子を出力素子として用
いたので、スイッチング素子のオフ時における漏れ電流
が少なくなり、具体的には、この漏れ電流を数ｎＡ〜数
９Ａのオーダーにすることが可能である。また、ゲート
端子への電圧印加によりスイッチング素子がターンオン
されると、該導通状態が保持されるようになっているの
で、ラッチング機能を有するリレーを提供することがで
きるものである。
の通電端子との間の電圧印加により一対の通電端子間が
導通し、該導通状態が保持されるラッチング機能を有す
る絶縁ゲート形のスイッチング素子を出力素子として用
いたので、スイッチング素子のオフ時における漏れ電流
が少なくなり、具体的には、この漏れ電流を数ｎＡ〜数
９Ａのオーダーにすることが可能である。また、ゲート
端子への電圧印加によりスイッチング素子がターンオン
されると、該導通状態が保持されるようになっているの
で、ラッチング機能を有するリレーを提供することがで
きるものである。
以下、本発明の好ましい実施例を添付図面と共に説明す
る。第１図（１）は本発明の一実施例の回路図である。
る。第１図（１）は本発明の一実施例の回路図である。
入力端子ＩＩ、Ｉ２には、発光ダイオードＬが接続され
ている０発光ダイオードＬからの光信号はフォトダイオ
ードアレイＤ１に照射される。フォトダイオードアレイ
Ｄ１は、発光タイオードＬからの光信号を受けて、起電
力を発生する。フォトダイオードアレイＤ、の両端には
電荷放電用の抵抗Ｒが接続されている。このフォトダイ
オードアレイＤ、は、スイッチング素子Ｑのゲートを駆
動するのに十分な電圧を得るために、複数個のフォトダ
イオードを直列接続して構成されており、具体的には誘
電体分離基板等を用いて構成されるものである。
ている０発光ダイオードＬからの光信号はフォトダイオ
ードアレイＤ１に照射される。フォトダイオードアレイ
Ｄ１は、発光タイオードＬからの光信号を受けて、起電
力を発生する。フォトダイオードアレイＤ、の両端には
電荷放電用の抵抗Ｒが接続されている。このフォトダイ
オードアレイＤ、は、スイッチング素子Ｑのゲートを駆
動するのに十分な電圧を得るために、複数個のフォトダ
イオードを直列接続して構成されており、具体的には誘
電体分離基板等を用いて構成されるものである。
フォトダイオードアレイＤ、に発生した起電力は、ラッ
チング機能を有する絶縁ゲート形のスイッチング素子Ｑ
のゲート・ソース間に印加されている。第４図は、ラッ
チング機能を有する絶縁ゲート形のスイッチング素子Ｑ
の具体的な横遣例を示すものであり、同図（ａ）はチッ
プ表面に横方向にチャネルが形成されるタイプを示し、
同図（ｂ）は縦方向にチャネルが形成されるタイプを示
す、上記各図において、１はソース電極、３はゲート電
極、４はドレイン電極であり、スイッチング素子のソー
スＳ、ゲートＧ及びドレインＤに夫々対応している。各
型［ｉｌ、３．４はアルミ被膜を蒸着して形成されてい
る。２はゲート絶縁用の酸化膜であり、酸化シリコン（
ＳｉＯ２）にて形成されている。
チング機能を有する絶縁ゲート形のスイッチング素子Ｑ
のゲート・ソース間に印加されている。第４図は、ラッ
チング機能を有する絶縁ゲート形のスイッチング素子Ｑ
の具体的な横遣例を示すものであり、同図（ａ）はチッ
プ表面に横方向にチャネルが形成されるタイプを示し、
同図（ｂ）は縦方向にチャネルが形成されるタイプを示
す、上記各図において、１はソース電極、３はゲート電
極、４はドレイン電極であり、スイッチング素子のソー
スＳ、ゲートＧ及びドレインＤに夫々対応している。各
型［ｉｌ、３．４はアルミ被膜を蒸着して形成されてい
る。２はゲート絶縁用の酸化膜であり、酸化シリコン（
ＳｉＯ２）にて形成されている。
このスイッチング素子Ｑは、等価的には第２図（ａ）に
図示されたように、寄生のＰＮＰトランジスタ及びＮＰ
Ｎ）ランジスタを正帰還が行なわれるように接続し、こ
れに絶縁ゲートを付加した構造となっている。
図示されたように、寄生のＰＮＰトランジスタ及びＮＰ
Ｎ）ランジスタを正帰還が行なわれるように接続し、こ
れに絶縁ゲートを付加した構造となっている。
入力端子１．、Ｉ、間への入力信号により、発光ダイオ
ード１５が発光し、フォトダイオードアレイＤ１に起電
力が発生すると、第２１１１ （ｂ）に示すように、絶
縁ゲートを有する部分で反転層が出来て、ＮＰＮトラン
ジスタのコレクタ・ベース間及びベース・エミッタ間の
接合がなくなり、Ｐ Ｎ Ｐ トランジスタのエミッタ
・ベース間電流が流れ、コレクタ・エミッタ間電流も流
れて、スイッチング素子Ｑがオン状態となる。これによ
って、出力端子０、．０゜間が導通する。
ード１５が発光し、フォトダイオードアレイＤ１に起電
力が発生すると、第２１１１ （ｂ）に示すように、絶
縁ゲートを有する部分で反転層が出来て、ＮＰＮトラン
ジスタのコレクタ・ベース間及びベース・エミッタ間の
接合がなくなり、Ｐ Ｎ Ｐ トランジスタのエミッタ
・ベース間電流が流れ、コレクタ・エミッタ間電流も流
れて、スイッチング素子Ｑがオン状態となる。これによ
って、出力端子０、．０゜間が導通する。
この後、入力信号がなくなり、ゲートに蓄積された電荷
が抵抗Ｒにより放電されて、ゲート電圧が印加されなく
なっても、第２図（ｃ）の保持状態の図に示されるよう
に、リレー接点出力端子間に電流を流していれば、ＰＮ
ＰトランジスタとＮＰＮトランジスタのコレクタとベー
スとが互いに接続された構造となっているので、ＰＮＰ
）ランジスタのコレクタ電流がＮＰＮトランジスタのベ
ース電流として作用し、また、ＮＰＮ トランジスタの
コレクタ電流がＰＮＰトランジスタのベース電流として
作用する正のフィードバック回路となるために、スイッ
チング素子Ｑはその通電端子間に電流を流し続ける。
が抵抗Ｒにより放電されて、ゲート電圧が印加されなく
なっても、第２図（ｃ）の保持状態の図に示されるよう
に、リレー接点出力端子間に電流を流していれば、ＰＮ
ＰトランジスタとＮＰＮトランジスタのコレクタとベー
スとが互いに接続された構造となっているので、ＰＮＰ
）ランジスタのコレクタ電流がＮＰＮトランジスタのベ
ース電流として作用し、また、ＮＰＮ トランジスタの
コレクタ電流がＰＮＰトランジスタのベース電流として
作用する正のフィードバック回路となるために、スイッ
チング素子Ｑはその通電端子間に電流を流し続ける。
ところで、ＮＰＮ）ランジスタとＰＮＰトランジスタの
それぞれのトランジスタの電流増幅率をｈＦε１．ｈｐ
ε２とすると、第３図に示されるフィードバック回路の
電流利得Ｇは、Ｇ＝ ＩＩＦＥＩ・ｂｐε２となる。ま
た、第３図のように、Ｉ Ｃｏｔ ＋ Ｉ ｅｏ２をそ
れぞれＮＰＮトランジスタとＰＮＰトランジスタのコレ
クタ・ベース間の漏れ電流とすると、ＮＰＮトランジス
タのコレクタ電流Ｉｅ、は、 Ｉ ｃ＋＝ｈｐｌ！＋（Ｉ ｃ２＋ Ｉ ｃｏ＋）＋
Ｉ Ｃｏｔとなる。同様にＰ Ｎ Ｐ トランジスタの
コレクタ電流Ｉｃ２は、 Ｉ Ｃ２＝ｌｌＦＥ２（Ｉ ｃ＋＋Ｉ ｃ０２）＋ Ｉ
ｅｏ２となる。したがって、全電流は、 ＩＯ＝ Ｉｃ、＋ Ｉｃ。
それぞれのトランジスタの電流増幅率をｈＦε１．ｈｐ
ε２とすると、第３図に示されるフィードバック回路の
電流利得Ｇは、Ｇ＝ ＩＩＦＥＩ・ｂｐε２となる。ま
た、第３図のように、Ｉ Ｃｏｔ ＋ Ｉ ｅｏ２をそ
れぞれＮＰＮトランジスタとＰＮＰトランジスタのコレ
クタ・ベース間の漏れ電流とすると、ＮＰＮトランジス
タのコレクタ電流Ｉｅ、は、 Ｉ ｃ＋＝ｈｐｌ！＋（Ｉ ｃ２＋ Ｉ ｃｏ＋）＋
Ｉ Ｃｏｔとなる。同様にＰ Ｎ Ｐ トランジスタの
コレクタ電流Ｉｃ２は、 Ｉ Ｃ２＝ｌｌＦＥ２（Ｉ ｃ＋＋Ｉ ｃ０２）＋ Ｉ
ｅｏ２となる。したがって、全電流は、 ＩＯ＝ Ｉｃ、＋ Ｉｃ。
となる０以上の動作をできるだけ低いリレー出力電流で
起きるようにするためには、第４図の構造例に示される
ように、Ａ点における不純物濃度を下げて、第２図に示
されるような抵抗成分「をできるだけ大きくしなければ
ならない、これは、一般的にパワーＭＯ３ＦＥＴの製造
プロセスにおいて行なわれている２重拡散法を応用する
ことにより、希望する抵抗値に制御することが可能であ
る。
起きるようにするためには、第４図の構造例に示される
ように、Ａ点における不純物濃度を下げて、第２図に示
されるような抵抗成分「をできるだけ大きくしなければ
ならない、これは、一般的にパワーＭＯ３ＦＥＴの製造
プロセスにおいて行なわれている２重拡散法を応用する
ことにより、希望する抵抗値に制御することが可能であ
る。
なお、第１図（ｂ）の回路例に示されるように、２個の
スイッチング素子Ｑ、、Ｑ２を逆直列接続して双方向性
の通電を可能としても良く、また、第１図（ｅ）の回路
例に示されるように、スイッチング素子Ｑのゲート・ソ
ース間に急速放電回路を付加してスイッチング速度を高
めるようにしても椹わない、この急速放電回路は、フォ
トダイオードアレイＤ＋の両端にトレイン・ソース間を
接続された接合形のデプリーション形の電界効果トラン
ジスタＪと、この電界効果トランジスタＪのゲート・ソ
ース間に接続された第２のフォトダイオードアレイＤ２
と、フォトダイオードアレイＤ２と並列的に接続された
抵抗器Ｒとを含み、第２のフォトダイオードアレイＤ２
は、発光ダイオードＬからの光を受光し、光信号の有・
無に応じて、電界効果トランジスタＪのドレイン・ソー
ス間インピーダンスを高・低に切り替えるようになって
いる。
スイッチング素子Ｑ、、Ｑ２を逆直列接続して双方向性
の通電を可能としても良く、また、第１図（ｅ）の回路
例に示されるように、スイッチング素子Ｑのゲート・ソ
ース間に急速放電回路を付加してスイッチング速度を高
めるようにしても椹わない、この急速放電回路は、フォ
トダイオードアレイＤ＋の両端にトレイン・ソース間を
接続された接合形のデプリーション形の電界効果トラン
ジスタＪと、この電界効果トランジスタＪのゲート・ソ
ース間に接続された第２のフォトダイオードアレイＤ２
と、フォトダイオードアレイＤ２と並列的に接続された
抵抗器Ｒとを含み、第２のフォトダイオードアレイＤ２
は、発光ダイオードＬからの光を受光し、光信号の有・
無に応じて、電界効果トランジスタＪのドレイン・ソー
ス間インピーダンスを高・低に切り替えるようになって
いる。
（発明の効果）
本発明にあっては、上述のように、絶縁ゲート端子と一
方の通電端子との間の電圧印加により一対の通電端子間
が導通し、該導通状態が保持されるラッチング機能を有
する絶縁ゲート形のスイッチング素子を出力素子として
用いたので、スイッチング素子のオフ時における漏れ電
流が少なくなり、また、ゲート端子への電圧印加により
スイッチング素子がターンオンされると、該導通状態が
保持されるようになっているので、ラッチング機能を有
するリレーとすることができ、したがって、開路時の漏
れ電流の少ないラッチング機能を有する小形の無接点リ
レーを提供することができるという効果がある。
方の通電端子との間の電圧印加により一対の通電端子間
が導通し、該導通状態が保持されるラッチング機能を有
する絶縁ゲート形のスイッチング素子を出力素子として
用いたので、スイッチング素子のオフ時における漏れ電
流が少なくなり、また、ゲート端子への電圧印加により
スイッチング素子がターンオンされると、該導通状態が
保持されるようになっているので、ラッチング機能を有
するリレーとすることができ、したがって、開路時の漏
れ電流の少ないラッチング機能を有する小形の無接点リ
レーを提供することができるという効果がある。
第１図（ａ）は本発明の一実施例の回路図、同図（ｂ）
は本発明の他の実施例の回路図、同図（ｃ）は本発明の
さらに池の実施例の回路図、第２図（ａ）乃至（ｃ）は
第１図（ａ）の実施例に用いるスイッチング素子の動作
説明図、第３図は同上のスイッチング素子の導通時にお
ける等価回路図、第４１３（ａ）は同上のスイッチング
素子の構造の一例を示す概略断面図、同図（ｂ）は同上
のスイッチング素子の構造の池の例を示す概略断面図で
ある。 しは発光ダイオード、Ｄ、はフォトダイオードアレイ、
Ｇはゲート、Ｓはソース、Ｄはドレイン、Ｑはスイッチ
ング素子である。
は本発明の他の実施例の回路図、同図（ｃ）は本発明の
さらに池の実施例の回路図、第２図（ａ）乃至（ｃ）は
第１図（ａ）の実施例に用いるスイッチング素子の動作
説明図、第３図は同上のスイッチング素子の導通時にお
ける等価回路図、第４１３（ａ）は同上のスイッチング
素子の構造の一例を示す概略断面図、同図（ｂ）は同上
のスイッチング素子の構造の池の例を示す概略断面図で
ある。 しは発光ダイオード、Ｄ、はフォトダイオードアレイ、
Ｇはゲート、Ｓはソース、Ｄはドレイン、Ｑはスイッチ
ング素子である。
Claims (2)
- （１）入力信号に応答して光信号を発生する発光素子と
、発光素子からの光信号を受光して起電圧を生じる光起
電力素子と、光起電力素子の起電圧を絶縁ゲート端子と
一方の通電端子との間に印加され、該電圧の印加により
一対の通電端子間が導通し、該導通状態が保持されるラ
ッチング機能を有する絶縁ゲート形のスイッチング素子
とを備えて成ることを特徴とするラッチング機能を有す
る無接点リレー。 - （２）ラッチング機能を有する絶縁ゲート形のスイッチ
ング素子は、素子に寄生するＰＮＰトランジスタとＮＰ
Ｎトランジスタとを含み、絶縁ゲート端子への電圧印加
による素子のターンオン後は、ＰＮＰトランジスタのコ
レクタ電流がＮＰＮトランジスタのベース電流を供給し
、ＮＰＮトランジスタのコレクタ電流がＰＮＰトランジ
スタのベース電流を供給する正帰還回路が通電端子間に
て構成されるように、前記ＰＮＰトランジスタのコレク
タ・ベースが、前記ＮＰＮトランジスタのベース・コレ
クタとそれぞれ共用されていることを特徴とする特許請
求の範囲第１項記載のラッチング機能を有する無接点リ
レー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094216A JPH0793560B2 (ja) | 1986-04-23 | 1986-04-23 | ラツチング機能を有する無接点リレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094216A JPH0793560B2 (ja) | 1986-04-23 | 1986-04-23 | ラツチング機能を有する無接点リレ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62250718A true JPS62250718A (ja) | 1987-10-31 |
| JPH0793560B2 JPH0793560B2 (ja) | 1995-10-09 |
Family
ID=14104119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61094216A Expired - Lifetime JPH0793560B2 (ja) | 1986-04-23 | 1986-04-23 | ラツチング機能を有する無接点リレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793560B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012169401A1 (ja) * | 2011-06-06 | 2012-12-13 | オプテックス株式会社 | 直流絶縁型の半導体リレー装置 |
| US8947155B2 (en) | 2012-04-06 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Solid-state relay |
| CN109581912A (zh) * | 2018-11-20 | 2019-04-05 | 南京华士电子科技有限公司 | 冗余无触点控制开关、控制开关的应用及其控制方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725164A (en) * | 1980-07-22 | 1982-02-09 | Nec Corp | Firing circuit device |
| JPS5961962A (ja) * | 1982-09-30 | 1984-04-09 | Matsushita Electric Works Ltd | 絶縁ゲ−ト型サイリスタ |
-
1986
- 1986-04-23 JP JP61094216A patent/JPH0793560B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725164A (en) * | 1980-07-22 | 1982-02-09 | Nec Corp | Firing circuit device |
| JPS5961962A (ja) * | 1982-09-30 | 1984-04-09 | Matsushita Electric Works Ltd | 絶縁ゲ−ト型サイリスタ |
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| US9537481B2 (en) | 2011-06-06 | 2017-01-03 | Optex Co., Ltd. | DC insulation semiconductor relay device |
| US8947155B2 (en) | 2012-04-06 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Solid-state relay |
| CN109581912A (zh) * | 2018-11-20 | 2019-04-05 | 南京华士电子科技有限公司 | 冗余无触点控制开关、控制开关的应用及其控制方法 |
| CN109581912B (zh) * | 2018-11-20 | 2024-02-27 | 南京华士电子科技有限公司 | 冗余无触点逻辑控制单元的控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793560B2 (ja) | 1995-10-09 |
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