JPS5961962A - 絶縁ゲ−ト型サイリスタ - Google Patents
絶縁ゲ−ト型サイリスタInfo
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- JPS5961962A JPS5961962A JP17268482A JP17268482A JPS5961962A JP S5961962 A JPS5961962 A JP S5961962A JP 17268482 A JP17268482 A JP 17268482A JP 17268482 A JP17268482 A JP 17268482A JP S5961962 A JPS5961962 A JP S5961962A
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- Japan
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- 239000000758 substrate Substances 0.000 claims abstract description 18
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- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
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- 239000010410 layer Substances 0.000 abstract 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は絶縁ゲート型すイ゛リスクに関するものであ
る。
る。
従来の紐１縁ゲート４（νサイリスクは、六方信号でオ
ンさせることができるカベオフさぜるためにはオフ専用
のゲートが必要とされていた。そのため、オン・オフの
信号は２系統で送るか、もしくは１系統で送っても分離
するための別回路が必要となっていた。しかしながら、
オン・オフの信号を、分離するための別回路を設けるこ
となく１系統で送ることができれば極めて便利である。
ンさせることができるカベオフさぜるためにはオフ専用
のゲートが必要とされていた。そのため、オン・オフの
信号は２系統で送るか、もしくは１系統で送っても分離
するための別回路が必要となっていた。しかしながら、
オン・オフの信号を、分離するための別回路を設けるこ
となく１系統で送ることができれば極めて便利である。
この発明は、このような事情に鑑みなされたもので、Ｐ
形不純物裏面層を有するＮ形シリコン基板の表面側に、
第１のＰ形不純物領域が形成され、この第１のＰ形不純
物領域内にＮ形不純物領域が形成され、さらにこのＮ形
不純物領域に第２のＰ形不純物領域が形成され、シリコ
ン基板の表面側に、少なくとも第１のＰ形不純物領域お
よびＮ形不純物領域にまたがるようにゲート電極がゲー
ト酸化膜を介して形成され、Ｎ形不純物領域および第２
のＰ形不純物領域にまたがりかつこれらの領域に接触す
るようにしてカソードが形成され、Ｐ形不純物裏面層に
アノードが形成されている絶縁ゲート型サイリスクをそ
の要旨とするもの（ある。
形不純物裏面層を有するＮ形シリコン基板の表面側に、
第１のＰ形不純物領域が形成され、この第１のＰ形不純
物領域内にＮ形不純物領域が形成され、さらにこのＮ形
不純物領域に第２のＰ形不純物領域が形成され、シリコ
ン基板の表面側に、少なくとも第１のＰ形不純物領域お
よびＮ形不純物領域にまたがるようにゲート電極がゲー
ト酸化膜を介して形成され、Ｎ形不純物領域および第２
のＰ形不純物領域にまたがりかつこれらの領域に接触す
るようにしてカソードが形成され、Ｐ形不純物裏面層に
アノードが形成されている絶縁ゲート型サイリスクをそ
の要旨とするもの（ある。
すなわち、この絶縁ゲート型サイリスタは、単一の入力
ゲートに、正または負の重圧を印加することにより、オ
ンまたはオフ状態になるため、オン・オフの信号を１系
統で送りつるのである。
ゲートに、正または負の重圧を印加することにより、オ
ンまたはオフ状態になるため、オン・オフの信号を１系
統で送りつるのである。
つぎに、この発明を実施例にもとづいて説明する。
第１図はこの発明の一実施例の構成を示す断面図である
。図において、Ｎ１はＮ形シリコン基板で、裏面側にＰ
形不純物層Ｐ１が形成されている。このＮ形シリコン基
板Ｎ１の表面側には、第１のＰ形不純物領域Ｐ２が形成
され、この第１のＰ形不純物領Ｊｆ＆ｐ２内にＮ形不純
物領域Ｎ２が形成され、さらにこの領域Ｎ２内に第２の
Ｐ形不純物領域Ｐ８が形成されている。■はゲート酸化
膜で、このゲート酸化膜１の上に、ゲート電極２が、シ
リコン基板Ｎｌ、第１のＰ形不純物領域Ｐ２．Ｎ形不純
物領域Ｎ２および第２のＰ形不純物領域Ｐ８にまたがる
ように形成されている。そして、３は、カソードで、Ｎ
形不純物領域Ｎ２および第２のＰ形不純物領域Ｐ３に接
続する。４はアノードである。
。図において、Ｎ１はＮ形シリコン基板で、裏面側にＰ
形不純物層Ｐ１が形成されている。このＮ形シリコン基
板Ｎ１の表面側には、第１のＰ形不純物領域Ｐ２が形成
され、この第１のＰ形不純物領Ｊｆ＆ｐ２内にＮ形不純
物領域Ｎ２が形成され、さらにこの領域Ｎ２内に第２の
Ｐ形不純物領域Ｐ８が形成されている。■はゲート酸化
膜で、このゲート酸化膜１の上に、ゲート電極２が、シ
リコン基板Ｎｌ、第１のＰ形不純物領域Ｐ２．Ｎ形不純
物領域Ｎ２および第２のＰ形不純物領域Ｐ８にまたがる
ように形成されている。そして、３は、カソードで、Ｎ
形不純物領域Ｎ２および第２のＰ形不純物領域Ｐ３に接
続する。４はアノードである。
第２図は、このようにしてこの絶縁ゲート型サイリスタ
の内部に構成されたトランジストをあられす断面図であ
って、Ｐ形不純物層ｐｔ 、シリコン基板Ｎｔ、（Ｊ
ＮＩのＰ形不純物領域Ｐ２ζこよって第１の寄生トラン
ジスタＴｌが、また、シリコン基板Ｎｌ 、第１のＰ
形不純物領域Ｐ２．Ｎ形不皐屯物領域ＮＺによって第２
の寄生トランジスタ゛ｒ２力≦それぞれ構成され、さら
に、シリコン基板Ｎｌ 。
の内部に構成されたトランジストをあられす断面図であ
って、Ｐ形不純物層ｐｔ 、シリコン基板Ｎｔ、（Ｊ
ＮＩのＰ形不純物領域Ｐ２ζこよって第１の寄生トラン
ジスタＴｌが、また、シリコン基板Ｎｌ 、第１のＰ
形不純物領域Ｐ２．Ｎ形不皐屯物領域ＮＺによって第２
の寄生トランジスタ゛ｒ２力≦それぞれ構成され、さら
に、シリコン基板Ｎｌ 。
ＹＪｌのＰ形不純物領域Ｐ９．Ｎ形不純物領域Ｎ２によ
ってＮチャネルのエンノ１ンスメントｆｉ！ｊ、ＭＯＳ
トランジスタＴ３が、また第１のＰ形不純へ勿領域Ｐ２
．Ｎ形不純物領ｆｊ’ｌｉ Ｎ２ 、第２のＰ形不純
物領域Ｐ３によってＰチャ ネルのディプ・レション石
見ＭＯ８）ランジスタＴ４がそれぞれ構成されてｔｌ）
る。
ってＮチャネルのエンノ１ンスメントｆｉ！ｊ、ＭＯＳ
トランジスタＴ３が、また第１のＰ形不純へ勿領域Ｐ２
．Ｎ形不純物領ｆｊ’ｌｉ Ｎ２ 、第２のＰ形不純
物領域Ｐ３によってＰチャ ネルのディプ・レション石
見ＭＯ８）ランジスタＴ４がそれぞれ構成されてｔｌ）
る。
第３図は、このようなトランジスタ番こよって４Ｎ￥成
される等価回路図である。
される等価回路図である。
つぎに、第２図の断面図および第３図の等価回路図を参
照して動作説明を行う。まずオン動作番こついて説明す
る。すなわち、アノード４番こ正電圧が印加された状態
でゲート２に正の電圧を加えると、トランジスタ゛■”
３がオン状態、トランジスタ゛ｒ４．がオフ状態となり
、電流が、Ｐ１→Ｎ１→（Ｐ２）→Ｎ２ と流れる（
（Ｐ２）はチャネル部分を表わす〕。
照して動作説明を行う。まずオン動作番こついて説明す
る。すなわち、アノード４番こ正電圧が印加された状態
でゲート２に正の電圧を加えると、トランジスタ゛■”
３がオン状態、トランジスタ゛ｒ４．がオフ状態となり
、電流が、Ｐ１→Ｎ１→（Ｐ２）→Ｎ２ と流れる（
（Ｐ２）はチャネル部分を表わす〕。
この場合、Ｐｌ 、 Ｎｌ 、 Ｐ２ からなる叫うン
ジスタＴ１ とＮｔ 、 Ｐ２ 、 Ｎ２ かラナル
トランジスタＴ２とは、互にコレクタが相手のベースに
接続された正帰還ループを形成しており、この正帰還ル
ープをつくっているトランジスタＴＩ、Ｔ２に飽和電流
が流れるため、正帰還ループが自己保持（ラッチング）
される。したがって、ゲート電圧をゼロにし、トランジ
スタ１゛８ をオフ状態にしても、電流はトランジス
タＴｌ、１’２を通じて流れ続ける。
ジスタＴ１ とＮｔ 、 Ｐ２ 、 Ｎ２ かラナル
トランジスタＴ２とは、互にコレクタが相手のベースに
接続された正帰還ループを形成しており、この正帰還ル
ープをつくっているトランジスタＴＩ、Ｔ２に飽和電流
が流れるため、正帰還ループが自己保持（ラッチング）
される。したがって、ゲート電圧をゼロにし、トランジ
スタ１゛８ をオフ状態にしても、電流はトランジス
タＴｌ、１’２を通じて流れ続ける。
つぎに、オフ動作について説明する。アノード４、カソ
ード３間がオン状態のとき、ゲート２に負の電荷を加え
ると、Ｐ２ 、Ｎ２ 、 Ｐ３ からなるトランジス
タＴ４ がオン状態となり、電流は一部がＰ２→（Ｎ
２）→Ｐ８ という経路で流れるＣ （Ｎ２） は
ヂャネル部〕。すなわち、トランジスタＴ１のエミッタ
からトランジスタエイ・を通してカソード３へ流れる電
流が増大するのである。このようになったとき、このサ
イリスタにおいては、トランジスタＴ２を流れる電流が
正帰還ル−プの保持？８．流、より小さく ｆ、ｒろよ
うに抵抗成１分Ｒ等力＜ ｉｌ’、１１１Ｗさね、て０
るので、トランジスタＴ１１Ｔ２とも飽和状態力く維十
２１できなくなり、前記正帰還ループのう゛ンチングカ
≦ｈ〒消されて、アノード４．カソード３間力くオフ１
°はとなる。ｔｆお、上記の実施例では、トランジスタ
Ｔ３がエンハンスメント型、Ｔ４ がディブレジョン型
となっているが、この逆になるよう番こしてもよい。ま
た、ゲート電極は少なくとも第１のＰｉ杉不純物領域Ｐ
２およびＮ形不純物佃域Ｎ２ にまた力≦っておれば
よい。
ード３間がオン状態のとき、ゲート２に負の電荷を加え
ると、Ｐ２ 、Ｎ２ 、 Ｐ３ からなるトランジス
タＴ４ がオン状態となり、電流は一部がＰ２→（Ｎ
２）→Ｐ８ という経路で流れるＣ （Ｎ２） は
ヂャネル部〕。すなわち、トランジスタＴ１のエミッタ
からトランジスタエイ・を通してカソード３へ流れる電
流が増大するのである。このようになったとき、このサ
イリスタにおいては、トランジスタＴ２を流れる電流が
正帰還ル−プの保持？８．流、より小さく ｆ、ｒろよ
うに抵抗成１分Ｒ等力＜ ｉｌ’、１１１Ｗさね、て０
るので、トランジスタＴ１１Ｔ２とも飽和状態力く維十
２１できなくなり、前記正帰還ループのう゛ンチングカ
≦ｈ〒消されて、アノード４．カソード３間力くオフ１
°はとなる。ｔｆお、上記の実施例では、トランジスタ
Ｔ３がエンハンスメント型、Ｔ４ がディブレジョン型
となっているが、この逆になるよう番こしてもよい。ま
た、ゲート電極は少なくとも第１のＰｉ杉不純物領域Ｐ
２およびＮ形不純物佃域Ｎ２ にまた力≦っておれば
よい。
このように、この絶縁ゲート型サイリスタは、１個の入
力ゲート２に正もしくは負の電圧を印加することにより
オン・オフできるため、オン・オフの信号を１系統で送
りうるようになり、極と）で便利になる。また、オンゲ
ートとオフゲートが隣接した構造になっているため、単
位面債当りの電流値を大きくでき、オン抵抗を低くおさ
えることができる。
力ゲート２に正もしくは負の電圧を印加することにより
オン・オフできるため、オン・オフの信号を１系統で送
りうるようになり、極と）で便利になる。また、オンゲ
ートとオフゲートが隣接した構造になっているため、単
位面債当りの電流値を大きくでき、オン抵抗を低くおさ
えることができる。
第４図は参考例の構成を示す断面図である。すなわぢ、
この絶縁ゲート型サイリスタは、第１のＰ形不純物領域
Ｐ２ 中にＮ形不純物領域Ｎ２を設け、第２のＰ形不
純物領域Ｐ８は、シリコン基板Ｎ１の表面側部分に第３
のＰ形不純物領域Ｐ４と対峙させた状態で設けている。
この絶縁ゲート型サイリスタは、第１のＰ形不純物領域
Ｐ２ 中にＮ形不純物領域Ｎ２を設け、第２のＰ形不
純物領域Ｐ８は、シリコン基板Ｎ１の表面側部分に第３
のＰ形不純物領域Ｐ４と対峙させた状態で設けている。
そして、オンゲート５を、シリコン基板Ｎｌ 、第１
のＰ形不純物領域Ｐ２．Ｎ形不純物領域Ｎ２にまたがる
ようにゲート酸化膜１を介して設けてＰチャネルのエン
ハンス形ＭＯ３）ランジスタを構成するとともに、オフ
ゲート６を、第２のＰ形不純物領域Ｐ３ 、シリコン
基板Ｎｌ 、第３のＰ形不純物領域Ｐ４ にまたがるよ
うにゲート酸化膜１を介して設けてＰチャネルのエンハ
ンスメント形ＭＯ８）ランジスタを描成し、かつカソー
ド３を基板Ｎ１の表面側に設けるとともに、裏面にアノ
ードを設け、オフ回路のための補助アノード電極７を基
板Ｎｌの表面側に設けて上記アノード４とともに２重ア
ノード方式としている。Ｐｌ はＰ形不純物層である。
のＰ形不純物領域Ｐ２．Ｎ形不純物領域Ｎ２にまたがる
ようにゲート酸化膜１を介して設けてＰチャネルのエン
ハンス形ＭＯ３）ランジスタを構成するとともに、オフ
ゲート６を、第２のＰ形不純物領域Ｐ３ 、シリコン
基板Ｎｌ 、第３のＰ形不純物領域Ｐ４ にまたがるよ
うにゲート酸化膜１を介して設けてＰチャネルのエンハ
ンスメント形ＭＯ８）ランジスタを描成し、かつカソー
ド３を基板Ｎ１の表面側に設けるとともに、裏面にアノ
ードを設け、オフ回路のための補助アノード電極７を基
板Ｎｌの表面側に設けて上記アノード４とともに２重ア
ノード方式としている。Ｐｌ はＰ形不純物層である。
この絶縁ゲートｇサイリスクの動作説明を第５図の断面
図および第６図の等価回路図を参照して行う。まずオン
動作について説明する。すなわち、アノード４に正電圧
を印加しＰ２Ｎ１接合を逆バイアスにした状態でオンゲ
ート５に正の電圧を加えるとトランジスタＴ８がオン状
態、Ｔ４がオフ状態となる。この時電流は、Ｐ１→Ｎ［
→（Ｐｇ）−Ｎｇと流れる。この場合、Ｐｉ、Ｎｌ、Ｐ
ｇ からなるトランジスタＴ１とＮｌ、Ｐｇ、Ｎ２と
からなるトランジスタＴ２ とは正帰還ループを形成
しており、これらのトランジスタ’ｒ１．Ｔ２に飽和電
流が流れ、正帰還ループが自己保持（ラッチング）され
る。したがって、ゲート電圧をゼロにしてトランジスタ
Ｔ８をオフにしても電流はトランジスタＴ１．Ｔ２を辿
して流れ続ける。
図および第６図の等価回路図を参照して行う。まずオン
動作について説明する。すなわち、アノード４に正電圧
を印加しＰ２Ｎ１接合を逆バイアスにした状態でオンゲ
ート５に正の電圧を加えるとトランジスタＴ８がオン状
態、Ｔ４がオフ状態となる。この時電流は、Ｐ１→Ｎ［
→（Ｐｇ）−Ｎｇと流れる。この場合、Ｐｉ、Ｎｌ、Ｐ
ｇ からなるトランジスタＴ１とＮｌ、Ｐｇ、Ｎ２と
からなるトランジスタＴ２ とは正帰還ループを形成
しており、これらのトランジスタ’ｒ１．Ｔ２に飽和電
流が流れ、正帰還ループが自己保持（ラッチング）され
る。したがって、ゲート電圧をゼロにしてトランジスタ
Ｔ８をオフにしても電流はトランジスタＴ１．Ｔ２を辿
して流れ続ける。
つぎに、オフ動作について説明する。ラッチングにより
、Ｐ１→Ｎ１→（Ｐｇ）−４Ｎ２のルートで電流が流れ
ている状態において、オフゲート６に負の電圧をかける
とトランジスタＴ４がオンとなり、電流がアノード４か
らトランジスタＴ４を通って直接カソード３に流れ始め
る。このとき、トランジスターＩ”ｌ 、Ｔ２を坤じて
流れる電流が著しく減じ、この電流がラッチングを保持
できる最小電流より小さくなると、トランジスタ１’ｍ
、Ｔ２ともオフ状態になり、アノード４カソード３間が
オフ状態となる。
、Ｐ１→Ｎ１→（Ｐｇ）−４Ｎ２のルートで電流が流れ
ている状態において、オフゲート６に負の電圧をかける
とトランジスタＴ４がオンとなり、電流がアノード４か
らトランジスタＴ４を通って直接カソード３に流れ始め
る。このとき、トランジスターＩ”ｌ 、Ｔ２を坤じて
流れる電流が著しく減じ、この電流がラッチングを保持
できる最小電流より小さくなると、トランジスタ１’ｍ
、Ｔ２ともオフ状態になり、アノード４カソード３間が
オフ状態となる。
このように、この絶縁ゲート型サイリスタは、オン動作
のための絶縁ゲート５とオフ動作のための絶縁ゲート６
を有しているため、オン・オフの動作が正確である。ま
た、２重アノード方式のため、オフ動作が容易である。
のための絶縁ゲート５とオフ動作のための絶縁ゲート６
を有しているため、オン・オフの動作が正確である。ま
た、２重アノード方式のため、オフ動作が容易である。
しかも、シリコン基板Ｎ１の両面にそれぞれアノードと
カソードを設けているため縦形の絶縁サイリスタとなり
、大電流に対応しうるようになる。
カソードを設けているため縦形の絶縁サイリスタとなり
、大電流に対応しうるようになる。
以上のように、この発明の絶縁ゲート型サイリスタは、
Ｐ形不純物裏■１層を有するＮ形シリコン基板の表面側
に、第１のＰ形不純物領域が形成され、この第１のＰ形
不純物領域内にＮ形不純物領域が形成され、さらにこの
Ｎ形不純物領域に第２のＰ形不純物領域が形成され、シ
リコン基板の表面側に、少なくとも第１の■゛形不純物
領域およびＮ形不純物領域にまたがるようにゲート電極
がゲート酸化膜を介して形成され、Ｎ形不純物領域およ
び第２のＰ形不純物領域にまたがりかつこれらの領域に
接触するようにしてカソードが形成され、Ｐ形不純物裏
’＋ｊｔｉ層にアノードが形成されているため、オン・
オフの信号を、分離するための別口路を設けることなく
１系統で送りうるのである。
Ｐ形不純物裏■１層を有するＮ形シリコン基板の表面側
に、第１のＰ形不純物領域が形成され、この第１のＰ形
不純物領域内にＮ形不純物領域が形成され、さらにこの
Ｎ形不純物領域に第２のＰ形不純物領域が形成され、シ
リコン基板の表面側に、少なくとも第１の■゛形不純物
領域およびＮ形不純物領域にまたがるようにゲート電極
がゲート酸化膜を介して形成され、Ｎ形不純物領域およ
び第２のＰ形不純物領域にまたがりかつこれらの領域に
接触するようにしてカソードが形成され、Ｐ形不純物裏
’＋ｊｔｉ層にアノードが形成されているため、オン・
オフの信号を、分離するための別口路を設けることなく
１系統で送りうるのである。
第１図はこの発明の一実施例のｊＲ成を示す断面図、第
２図はその動作説明のためのｗｒ′１ｒＴＩ図、第３図
は同じくその等価回路図、第４図は参考例の構成を示す
断面図、第５図はその動作説明のための断面図、第６図
は同じくその等価回路図である。 １・・・ゲート酸化膜 ２・・・ゲート電極 ３・・・
カソード ４・・・アノード Ｎ１・・・シリコン基板
Ｐｌ−・・Ｐ形不純物層 Ｐｇ、ＰＲ・・−Ｐ形不純
物領域 Ｎ２・・・Ｎ形不純物領域 Ｔｌ−１′４・・
・トランジスタ 代理人 弁理士 松 木 武 彦
２図はその動作説明のためのｗｒ′１ｒＴＩ図、第３図
は同じくその等価回路図、第４図は参考例の構成を示す
断面図、第５図はその動作説明のための断面図、第６図
は同じくその等価回路図である。 １・・・ゲート酸化膜 ２・・・ゲート電極 ３・・・
カソード ４・・・アノード Ｎ１・・・シリコン基板
Ｐｌ−・・Ｐ形不純物層 Ｐｇ、ＰＲ・・−Ｐ形不純
物領域 Ｎ２・・・Ｎ形不純物領域 Ｔｌ−１′４・・
・トランジスタ 代理人 弁理士 松 木 武 彦
Claims (1)
- （１）Ｐ形不純物裏ｉＴｉ’ｉ層を有するＮ形シリコン
基板の表面側に、第１のＰ形不純物領域が形成され、こ
の第１のＰ形不純物領域内にＮ形不純物領域が形成され
、さらにこのＮ形不純物領域に第２のＰ形不純物領域が
形成され、シリコン基板の表面側に、少なくとも第１の
Ｐ形不純物領域およびＮ形不純物領域にまたがるように
ゲート電極がゲート酸化１１々を介して形成され、Ｎ形
不純物領域および第２のＰ形不純物領域にまたがりかつ
これらの領域に接触するようにしてカソードが形成され
、Ｐ形不純物裏面層にアノードが形成されている絶縁ゲ
ート型ザイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17268482A JPS5961962A (ja) | 1982-09-30 | 1982-09-30 | 絶縁ゲ−ト型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17268482A JPS5961962A (ja) | 1982-09-30 | 1982-09-30 | 絶縁ゲ−ト型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961962A true JPS5961962A (ja) | 1984-04-09 |
| JPH041508B2 JPH041508B2 (ja) | 1992-01-13 |
Family
ID=15946439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17268482A Granted JPS5961962A (ja) | 1982-09-30 | 1982-09-30 | 絶縁ゲ−ト型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961962A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222280A2 (de) * | 1985-11-04 | 1987-05-20 | Siemens Aktiengesellschaft | Thyristor mit steuerbaren Emitter-Basis-Kurzschlüssen |
| JPS62250718A (ja) * | 1986-04-23 | 1987-10-31 | Matsushita Electric Works Ltd | ラツチング機能を有する無接点リレ− |
| JPH04312977A (ja) * | 1990-04-09 | 1992-11-04 | Philips Gloeilampenfab:Nv | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947715A (ja) * | 1972-09-13 | 1974-05-09 | ||
| JPS509156A (ja) * | 1973-05-29 | 1975-01-30 | ||
| JPS5681971A (en) * | 1979-11-05 | 1981-07-04 | Gen Electric | Longitudinal channel mos gate thyristor |
| JPS5683067A (en) * | 1979-11-09 | 1981-07-07 | Siemens Ag | Thyristor |
-
1982
- 1982-09-30 JP JP17268482A patent/JPS5961962A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947715A (ja) * | 1972-09-13 | 1974-05-09 | ||
| JPS509156A (ja) * | 1973-05-29 | 1975-01-30 | ||
| JPS5681971A (en) * | 1979-11-05 | 1981-07-04 | Gen Electric | Longitudinal channel mos gate thyristor |
| JPS5683067A (en) * | 1979-11-09 | 1981-07-07 | Siemens Ag | Thyristor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222280A2 (de) * | 1985-11-04 | 1987-05-20 | Siemens Aktiengesellschaft | Thyristor mit steuerbaren Emitter-Basis-Kurzschlüssen |
| EP0222280A3 (de) * | 1985-11-04 | 1989-11-15 | Siemens Aktiengesellschaft | Thyristor mit steuerbaren Emitter-Basis-Kurzschlüssen |
| JPS62250718A (ja) * | 1986-04-23 | 1987-10-31 | Matsushita Electric Works Ltd | ラツチング機能を有する無接点リレ− |
| JPH04312977A (ja) * | 1990-04-09 | 1992-11-04 | Philips Gloeilampenfab:Nv | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH041508B2 (ja) | 1992-01-13 |
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