JPH041508B2 - - Google Patents
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- JPH041508B2 JPH041508B2 JP57172684A JP17268482A JPH041508B2 JP H041508 B2 JPH041508 B2 JP H041508B2 JP 57172684 A JP57172684 A JP 57172684A JP 17268482 A JP17268482 A JP 17268482A JP H041508 B2 JPH041508 B2 JP H041508B2
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- 239000012535 impurity Substances 0.000 claims description 87
- 239000000758 substrate Substances 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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Description
【発明の詳細な説明】
この発明は絶縁ゲート型サイリスタに関するも
のである。
のである。
従来、絶縁ゲート型サイリスタは、通常、絶縁
ゲートに入力信号を送りオンさせることができる
が、オフさせるためには、オフ専用のゲートを必
要としていた。そのため、オン・オフの信号は２
系統で送るか、もしくは、１系統で送つても、オ
ン信号とオフ信号を分離するための別回路をサイ
リスタ前段に設けることが必要となつていた。し
かしながら、オン・オフの信号分離用の別回路を
設けることなく、１系統で送ることができれば極
めて便利である。もちろん、単に１系統で信号が
送れればよいというものではない。最適なオン・
オフ制御（確実なオン・オフ動作）が容易に行え
なければならないし、また、１系統の信号で駆動
できるようにするための構成が電流容量を制限す
るようなものであつては、やはり意味がない。
ゲートに入力信号を送りオンさせることができる
が、オフさせるためには、オフ専用のゲートを必
要としていた。そのため、オン・オフの信号は２
系統で送るか、もしくは、１系統で送つても、オ
ン信号とオフ信号を分離するための別回路をサイ
リスタ前段に設けることが必要となつていた。し
かしながら、オン・オフの信号分離用の別回路を
設けることなく、１系統で送ることができれば極
めて便利である。もちろん、単に１系統で信号が
送れればよいというものではない。最適なオン・
オフ制御（確実なオン・オフ動作）が容易に行え
なければならないし、また、１系統の信号で駆動
できるようにするための構成が電流容量を制限す
るようなものであつては、やはり意味がない。
この発明は、このような事情に鑑み、Ｐ形不純
物裏面層を有するＮ形シリコン基板の表面側の一
部分に、第１のＰ形不純物領域が形成され、この
第１のＰ形不純物領域内にＮ形不純物領域が形成
され、さらにこのＮ形不純物領域に第２のＰ形不
純物領域が形成され、シリコン基板の表面側に、
少なくとも第１のＰ形不純物領域およびＮ形不純
物領域にまたがるようにゲート電極がゲート酸化
膜を介して形成され、Ｎ形不純物領域および第２
のＰ形不純物領域にまたがりかつこれらの領域に
接触するようにしてカソードが形成され、Ｐ形不
純物裏面層にアノードが形成されて、前記Ｎ形シ
リコン基板、第１のＰ形不純物領域およびＮ形不
純物領域によつて同第１のＰ形不純物領域表面部
分がチヤンネルとなるトランジスタが構成されて
いるとともに、前記第１のＰ形不純物領域、Ｎ形
不純物領域および第２のＰ形不純物領域によつて
同Ｎ形不純物領域表面部分がチヤネルとなるトラ
ンジスタが構成されている絶縁ゲート型サイリス
タをその要旨とするものである。
物裏面層を有するＮ形シリコン基板の表面側の一
部分に、第１のＰ形不純物領域が形成され、この
第１のＰ形不純物領域内にＮ形不純物領域が形成
され、さらにこのＮ形不純物領域に第２のＰ形不
純物領域が形成され、シリコン基板の表面側に、
少なくとも第１のＰ形不純物領域およびＮ形不純
物領域にまたがるようにゲート電極がゲート酸化
膜を介して形成され、Ｎ形不純物領域および第２
のＰ形不純物領域にまたがりかつこれらの領域に
接触するようにしてカソードが形成され、Ｐ形不
純物裏面層にアノードが形成されて、前記Ｎ形シ
リコン基板、第１のＰ形不純物領域およびＮ形不
純物領域によつて同第１のＰ形不純物領域表面部
分がチヤンネルとなるトランジスタが構成されて
いるとともに、前記第１のＰ形不純物領域、Ｎ形
不純物領域および第２のＰ形不純物領域によつて
同Ｎ形不純物領域表面部分がチヤネルとなるトラ
ンジスタが構成されている絶縁ゲート型サイリス
タをその要旨とするものである。
すなわち、この絶縁ゲート型サイリスタは、単
一の入力ゲートに、正または負の電圧を印加する
ことにより、オンまたはオフ状態になるため、オ
ン・オフの信号を１系統で送りうるのである。
一の入力ゲートに、正または負の電圧を印加する
ことにより、オンまたはオフ状態になるため、オ
ン・オフの信号を１系統で送りうるのである。
つぎに、この発明を実施例にもとづいて説明す
る。
る。
第１図はこの発明の一実施例の構成を示す断面
図である。図において、N1はＮ形シリコン基板
で、裏面側にＰ形不純物層P1が形成されている。
このＮ形シリコン基板N1の表面側には、第１の
Ｐ形不純物領域P2が形成され、この第１のＰ形
不純物領域P2内にＮ形不純物領域N2が形成され、
さらにこの領域N2内に第２のＰ形不純物領域P3
が形成されている。１はゲート酸化膜で、このゲ
ート酸化膜１の上に、ゲート電極２が、シリコン
基板N1、第１のＰ形不純物領域P2、Ｎ形不純物
領域N2および第２のＰ形不純物領域P3にまたが
るように形成されている。そして、３は、カソー
ドで、Ｎ形不純物領域N2および第２のＰ形不純
物領域P3に接続する。４はアノードである。
図である。図において、N1はＮ形シリコン基板
で、裏面側にＰ形不純物層P1が形成されている。
このＮ形シリコン基板N1の表面側には、第１の
Ｐ形不純物領域P2が形成され、この第１のＰ形
不純物領域P2内にＮ形不純物領域N2が形成され、
さらにこの領域N2内に第２のＰ形不純物領域P3
が形成されている。１はゲート酸化膜で、このゲ
ート酸化膜１の上に、ゲート電極２が、シリコン
基板N1、第１のＰ形不純物領域P2、Ｎ形不純物
領域N2および第２のＰ形不純物領域P3にまたが
るように形成されている。そして、３は、カソー
ドで、Ｎ形不純物領域N2および第２のＰ形不純
物領域P3に接続する。４はアノードである。
第２図は、このようにしてこの絶縁ゲート型サ
イリスタの内部に構成されたトランジストをあら
わす断面図であつて、Ｐ形不純物層P1、シリコ
ン基板N1、第１のＰ形不純物領域P2によつて第
１の寄生トランジスタT1が、また、シリコン基
板N1、第１のＰ形不純物領域P2、Ｎ形不純物領
域N2によつて第２の寄生トランジスタT2がそれ
ぞれ構成され、さらに、シリコン基板N1、第１
のＰ形不純物領域P2、Ｎ形不純物領域N2によつ
て同第１のＰ形不純物領域P2表面部分がチヤネ
ルとなるＮチヤネルのエンハンスメント型MOS
トランジスタT3が、また第１のＰ形不純物領域
P2、Ｎ形不純物領域N2、第２のＰ形不純物領域
P3によつて同Ｎ形不純物領域N2表面部分がチヤ
ネルとなるＰチヤネルのデイプレシヨン型MOS
トランジスタT4がそれぞれ構成されている。第
３図は、このようなトランジスタによつて構成さ
れる等価回路図である。
イリスタの内部に構成されたトランジストをあら
わす断面図であつて、Ｐ形不純物層P1、シリコ
ン基板N1、第１のＰ形不純物領域P2によつて第
１の寄生トランジスタT1が、また、シリコン基
板N1、第１のＰ形不純物領域P2、Ｎ形不純物領
域N2によつて第２の寄生トランジスタT2がそれ
ぞれ構成され、さらに、シリコン基板N1、第１
のＰ形不純物領域P2、Ｎ形不純物領域N2によつ
て同第１のＰ形不純物領域P2表面部分がチヤネ
ルとなるＮチヤネルのエンハンスメント型MOS
トランジスタT3が、また第１のＰ形不純物領域
P2、Ｎ形不純物領域N2、第２のＰ形不純物領域
P3によつて同Ｎ形不純物領域N2表面部分がチヤ
ネルとなるＰチヤネルのデイプレシヨン型MOS
トランジスタT4がそれぞれ構成されている。第
３図は、このようなトランジスタによつて構成さ
れる等価回路図である。
つぎに、第２図の断面図および第３図の等価回
路図を参照して動作説明を行う。まずオン動作に
ついて説明する。すなわち、アノード４に正電圧
が印加された状態でゲート２に正の電圧を加える
と、トランジスタT3やオン状態、トランジスタ
T4がオフ状態となり、電流が、P1→N1→（P2）
→N2と流れる〔（P2）はチヤネル部分を表わす〕。
この場合、P1，N1，P2からなるトランジスタT1
とN1，P2，N2からなるトランジスタT2とは、互
にコレクタが相手のベースに接続された正帰還ル
ープを形成しており、この正帰還ループをつくつ
ているトランジスタT1，T2に飽和電流が流れる
ため、正帰還ループが自己保持（ラツチング）さ
れる。したがつて、ゲート電圧をゼロにし、トラ
ンジスタT3をオフ状態にしても、電流はトラン
ジスタT1，T2を通じて流れ続ける。
路図を参照して動作説明を行う。まずオン動作に
ついて説明する。すなわち、アノード４に正電圧
が印加された状態でゲート２に正の電圧を加える
と、トランジスタT3やオン状態、トランジスタ
T4がオフ状態となり、電流が、P1→N1→（P2）
→N2と流れる〔（P2）はチヤネル部分を表わす〕。
この場合、P1，N1，P2からなるトランジスタT1
とN1，P2，N2からなるトランジスタT2とは、互
にコレクタが相手のベースに接続された正帰還ル
ープを形成しており、この正帰還ループをつくつ
ているトランジスタT1，T2に飽和電流が流れる
ため、正帰還ループが自己保持（ラツチング）さ
れる。したがつて、ゲート電圧をゼロにし、トラ
ンジスタT3をオフ状態にしても、電流はトラン
ジスタT1，T2を通じて流れ続ける。
つぎに、オフ動作について説明する。アノード
４、カソード３間がオン状態のとき、ゲート２に
負の電荷を加えると、P2，N2，P3からなるトラ
ンジスタT4がオン状態となり、電流は一部がP2
→（N2）→P3という経路で流れる〔（N2）はチ
ヤネル部〕。すなわち、トランジスタT1のエミツ
タからトランジスタT4を通してカソード３へ流
れる電流が増大するのである。このようになつた
とき、このサイリスタにおいては、トランジスタ
T2を流れる電流が正帰還ループの保持電流より
小さくなるように抵抗成分Ｒ等が調整されている
ので、トランジスタT1，T2とも飽和状態が維持
できなくなり、前記正帰還ループのラツチングが
解消されて、アノード４、カソード３間がオフ状
態となる。なお、上記の実施例では、トランジス
タT3がエンハンスメント型、T4がデイプレシヨ
ン型となつているが、この逆になるようにしても
よい。また、ゲート電極は少なくとも第１のＰ形
不純物領域P2およびＮ形不純物領域N2にまたが
つておればよい。
４、カソード３間がオン状態のとき、ゲート２に
負の電荷を加えると、P2，N2，P3からなるトラ
ンジスタT4がオン状態となり、電流は一部がP2
→（N2）→P3という経路で流れる〔（N2）はチ
ヤネル部〕。すなわち、トランジスタT1のエミツ
タからトランジスタT4を通してカソード３へ流
れる電流が増大するのである。このようになつた
とき、このサイリスタにおいては、トランジスタ
T2を流れる電流が正帰還ループの保持電流より
小さくなるように抵抗成分Ｒ等が調整されている
ので、トランジスタT1，T2とも飽和状態が維持
できなくなり、前記正帰還ループのラツチングが
解消されて、アノード４、カソード３間がオフ状
態となる。なお、上記の実施例では、トランジス
タT3がエンハンスメント型、T4がデイプレシヨ
ン型となつているが、この逆になるようにしても
よい。また、ゲート電極は少なくとも第１のＰ形
不純物領域P2およびＮ形不純物領域N2にまたが
つておればよい。
このように、この絶縁ゲート型サイリスタは、
１個の共通入力ゲート２に正もしくは負の電圧を
印加することによりオン・オフできるため、オ
ン・オフの信号を１系統で送りうるようになり、
極めて便利である。
１個の共通入力ゲート２に正もしくは負の電圧を
印加することによりオン・オフできるため、オ
ン・オフの信号を１系統で送りうるようになり、
極めて便利である。
そして、この発明のサイリスタは、十分な電流
容量を確保することができる。オン用トランジス
タT3とオフ用トランジスタT4が隣接構造をとる
ことによりコンパクトに構成されていて、これら
トランジスタが半導体基板において専有する面積
が小さくてすみ、十分な主電流通路面積を半導体
基板に確保して単位面積当たりの電流値（電流容
量）を大きくすることができるからである。一定
の電流容量を考えた場合、オン抵抗を低く抑える
ことができることになる。下記に参考例として挙
げた第４図のサイリスタでは、オン用トランジス
タとオフ用トランジスタが隣接構造でないため、
トランジスタの専有面積が大きくなる。これらの
トランジスタが専有する面積が増えた分、主電流
通路面積の専有面積が減少するので、十分な電流
容量が確保されない。サイリスタが十分なスイツ
チ電流容量を有するものであるかどうかは、実用
上極めて重要なことである。
容量を確保することができる。オン用トランジス
タT3とオフ用トランジスタT4が隣接構造をとる
ことによりコンパクトに構成されていて、これら
トランジスタが半導体基板において専有する面積
が小さくてすみ、十分な主電流通路面積を半導体
基板に確保して単位面積当たりの電流値（電流容
量）を大きくすることができるからである。一定
の電流容量を考えた場合、オン抵抗を低く抑える
ことができることになる。下記に参考例として挙
げた第４図のサイリスタでは、オン用トランジス
タとオフ用トランジスタが隣接構造でないため、
トランジスタの専有面積が大きくなる。これらの
トランジスタが専有する面積が増えた分、主電流
通路面積の専有面積が減少するので、十分な電流
容量が確保されない。サイリスタが十分なスイツ
チ電流容量を有するものであるかどうかは、実用
上極めて重要なことである。
さらに、この発明のサイリスタでは、前述した
ように、オン用のトランジスタT3とオフ用のト
ランジスタT4が、それぞれ異なる不純物領域に
チヤネルをもつていて、いわば独立したかたちに
なつている。そのため、互いに相手のトランジス
タに拘束を受けることなく、それぞれのトランジ
スタを所定のオン・オフ信号に合せて最適のオ
ン・オフ制御を行わせるようにする（例えば、不
純物濃度等）ことができる。そのため、所定の入
力信号に対しオンオフ動作が確実な実用的なサイ
リスタとなるのである。
ように、オン用のトランジスタT3とオフ用のト
ランジスタT4が、それぞれ異なる不純物領域に
チヤネルをもつていて、いわば独立したかたちに
なつている。そのため、互いに相手のトランジス
タに拘束を受けることなく、それぞれのトランジ
スタを所定のオン・オフ信号に合せて最適のオ
ン・オフ制御を行わせるようにする（例えば、不
純物濃度等）ことができる。そのため、所定の入
力信号に対しオンオフ動作が確実な実用的なサイ
リスタとなるのである。
なお、以下に第４図に示す参考例のサイリスタ
についても簡単に説明しておく。
についても簡単に説明しておく。
第４図は参考例の構成を示す断面図である。す
なわち、この絶縁ゲート型サイリスタは、第１の
Ｐ形不純物領域P2中にＮ形不純物領域N2を設け、
第２のＰ形不純物領域P3は、シリコン基板N1の
表面側部分に第３のＰ形不純物領域P4と対峙さ
せた状態で設けている。そして、オンゲート５
を、シリコン基板N1、第１のＰ形不純物領域P2、
Ｎ形不純物領域N2にまたがるようにゲート酸化
膜１を介して設けてＰチヤネルのエンハンス型
MOSトランジスタを構成するとともに、オフゲ
ート６を、第２のＰ形不純物領域P3、シリコン
基板N1、第３のＰ形不純物領域P4にまたがるよ
うにゲート酸化膜１を介して設けてＰチヤネルの
エンハンスメント型MOSトランジスタを構成し、
かつカソード３を基板N1の表面側に設けるとと
もに、裏面にアノードを設け、オフ回路のための
補助アノード電極７を基板N1の表面側に設けて
上記アノード４とともに２重アノード方式として
いる。P1はＰ形不純物層である。
なわち、この絶縁ゲート型サイリスタは、第１の
Ｐ形不純物領域P2中にＮ形不純物領域N2を設け、
第２のＰ形不純物領域P3は、シリコン基板N1の
表面側部分に第３のＰ形不純物領域P4と対峙さ
せた状態で設けている。そして、オンゲート５
を、シリコン基板N1、第１のＰ形不純物領域P2、
Ｎ形不純物領域N2にまたがるようにゲート酸化
膜１を介して設けてＰチヤネルのエンハンス型
MOSトランジスタを構成するとともに、オフゲ
ート６を、第２のＰ形不純物領域P3、シリコン
基板N1、第３のＰ形不純物領域P4にまたがるよ
うにゲート酸化膜１を介して設けてＰチヤネルの
エンハンスメント型MOSトランジスタを構成し、
かつカソード３を基板N1の表面側に設けるとと
もに、裏面にアノードを設け、オフ回路のための
補助アノード電極７を基板N1の表面側に設けて
上記アノード４とともに２重アノード方式として
いる。P1はＰ形不純物層である。
この絶縁ゲート型サイリスタの動作説明を第５
図の断面図および第６図の等価回路図を参照して
行う。まずオン動作について説明する。すなわ
ち、アノード４に正電圧を印加しP2N1接合を逆
バイアスにした状態でオンゲート５に正の電圧を
加えるとトランジスタT3がオン状態、T4がオフ
状態となる。この時電流は、P1→N1（P2）→N2
と流れる。この場合、P1，N1，P2からなるトラ
ンジスタT1とN1，P2，N2とからなるトランジス
タT2とは正帰還ループを形成しており、これら
のトランジスタT1，T2に飽和電流が流れ、正帰
還ループが自己保持（ラツチング）される。した
がつて、ゲート電圧をゼロにしてトランジスタ
T3をオフにしても電流はトランジスタT1，T2を
通して流れ続ける。
図の断面図および第６図の等価回路図を参照して
行う。まずオン動作について説明する。すなわ
ち、アノード４に正電圧を印加しP2N1接合を逆
バイアスにした状態でオンゲート５に正の電圧を
加えるとトランジスタT3がオン状態、T4がオフ
状態となる。この時電流は、P1→N1（P2）→N2
と流れる。この場合、P1，N1，P2からなるトラ
ンジスタT1とN1，P2，N2とからなるトランジス
タT2とは正帰還ループを形成しており、これら
のトランジスタT1，T2に飽和電流が流れ、正帰
還ループが自己保持（ラツチング）される。した
がつて、ゲート電圧をゼロにしてトランジスタ
T3をオフにしても電流はトランジスタT1，T2を
通して流れ続ける。
つぎに、オフ動作について説明する。ラツチン
グにより、P1→N1→（P2）→N2のルートで電流
が流れている状態において、オフゲート６に負の
電圧をかけるとトランジスタT4がオンとなり、
電流がアノード４からトランジスタT4を通つて
直接カソード３に流れ始める。このとき、トラン
ジスタT1，T2を通じて流れる電流が著しく減じ、
この電流がラツチングを保持できる最小電流より
小さくなると、トランジスタT1，T2ともオフ状
態になり、アノード４カソード３間がオフ状態と
なる。
グにより、P1→N1→（P2）→N2のルートで電流
が流れている状態において、オフゲート６に負の
電圧をかけるとトランジスタT4がオンとなり、
電流がアノード４からトランジスタT4を通つて
直接カソード３に流れ始める。このとき、トラン
ジスタT1，T2を通じて流れる電流が著しく減じ、
この電流がラツチングを保持できる最小電流より
小さくなると、トランジスタT1，T2ともオフ状
態になり、アノード４カソード３間がオフ状態と
なる。
このように、この絶縁ゲート型サイリスタは、
オン動作のための絶縁ゲート５とオフ動作のため
の絶縁ゲート６を有しているため、オン・オフの
動作が正確である。また、２重アノード方式のた
め、オフ動作が容易である。しかも、シリコン基
板N1の両面にそれぞれアノードとカソードを設
けているため縦形の絶縁サイリスタとなり、大電
流に対応しうるようになる。
オン動作のための絶縁ゲート５とオフ動作のため
の絶縁ゲート６を有しているため、オン・オフの
動作が正確である。また、２重アノード方式のた
め、オフ動作が容易である。しかも、シリコン基
板N1の両面にそれぞれアノードとカソードを設
けているため縦形の絶縁サイリスタとなり、大電
流に対応しうるようになる。
以上のように、この発明の絶縁ゲート型サイリ
スタは、Ｐ形不純物裏面層を有するＮ形シリコン
基板の表面側に、第１のＰ形不純物領域が形成さ
れ、この第１のＰ形不純物領域内にＮ形不純物領
域が形成され、さらにこのＮ形不純物領域に第２
のＰ形不純物領域が形成され、シリコン基板の表
面側に、少なくとも第１のＰ形不純物領域および
Ｎ形不純物領域にまたがるようにゲート電極がゲ
ート酸化膜を介して形成され、Ｎ形不純物領域お
よび第２のＰ形不純物領域にまたがりかつこれら
の領域に接触するようにしてカソードが形成さ
れ、Ｐ形不純物裏面層にアノードが形成されてい
るため、オン・オフの信号を、分離するための別
回路を設けることなく１系統で送りうるのであ
る。
スタは、Ｐ形不純物裏面層を有するＮ形シリコン
基板の表面側に、第１のＰ形不純物領域が形成さ
れ、この第１のＰ形不純物領域内にＮ形不純物領
域が形成され、さらにこのＮ形不純物領域に第２
のＰ形不純物領域が形成され、シリコン基板の表
面側に、少なくとも第１のＰ形不純物領域および
Ｎ形不純物領域にまたがるようにゲート電極がゲ
ート酸化膜を介して形成され、Ｎ形不純物領域お
よび第２のＰ形不純物領域にまたがりかつこれら
の領域に接触するようにしてカソードが形成さ
れ、Ｐ形不純物裏面層にアノードが形成されてい
るため、オン・オフの信号を、分離するための別
回路を設けることなく１系統で送りうるのであ
る。
第１図はこの発明の一実施例の構成を示す断面
図、第２図はその動作説明のための断面図、第３
図は同じくその等価回路図、第４図は参考例の構
成を示す断面図、第５図はその動作説明のための
断面図、第６図は同じくその等価回路図である。 １…ゲート酸化膜、２…ゲート電極、３…カソ
ード、４…アノード、N1…シリコン基板、P1…
Ｐ形不純物層、P2，P3…Ｐ形不純物領域、N2…
Ｎ形不純物領域、T1〜T4…トランジスタ。
図、第２図はその動作説明のための断面図、第３
図は同じくその等価回路図、第４図は参考例の構
成を示す断面図、第５図はその動作説明のための
断面図、第６図は同じくその等価回路図である。 １…ゲート酸化膜、２…ゲート電極、３…カソ
ード、４…アノード、N1…シリコン基板、P1…
Ｐ形不純物層、P2，P3…Ｐ形不純物領域、N2…
Ｎ形不純物領域、T1〜T4…トランジスタ。
Claims (1)
- １ Ｐ形不純物裏面層を有するＮ形シリコン基板
の表面側の一部分に、第１のＰ形不純物領域が形
成され、この第１のＰ形不純物領域内にＮ形不純
物領域が形成され、さらにこのＮ形不純物領域に
第２のＰ形不純物領域が形成され、シリコン基板
の表面側に、少なくとも第１のＰ形不純物領域お
よびＮ形不純物領域にまたがるようにゲート電極
がゲート酸化膜を介して形成され、Ｎ形不純物領
域および第２のＰ形不純物領域にまたがりかつこ
れらの領域に接触するようにしてカソードが形成
され、Ｐ形不純物裏面層にアノードが形成され
て、前記Ｎ形シリコン基板、第１のＰ形不純物領
域およびＮ形不純物領域によつて同第１のＰ形不
純物領域表面部分がチヤネルとなるトランジスタ
が構成されているとともに、前記第１のＰ形不純
物領域、Ｎ形不純物領域および第２のＰ形不純物
領域によつて同Ｎ形不純物領域表面部分がチヤネ
ルとなるトランジスタが構成されている絶縁ゲー
ト型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17268482A JPS5961962A (ja) | 1982-09-30 | 1982-09-30 | 絶縁ゲ−ト型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17268482A JPS5961962A (ja) | 1982-09-30 | 1982-09-30 | 絶縁ゲ−ト型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961962A JPS5961962A (ja) | 1984-04-09 |
| JPH041508B2 true JPH041508B2 (ja) | 1992-01-13 |
Family
ID=15946439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17268482A Granted JPS5961962A (ja) | 1982-09-30 | 1982-09-30 | 絶縁ゲ−ト型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961962A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760432A (en) * | 1985-11-04 | 1988-07-26 | Siemens Aktiengesellschaft | Thyristor having controllable emitter-base shorts |
| JPH0793560B2 (ja) * | 1986-04-23 | 1995-10-09 | 松下電工株式会社 | ラツチング機能を有する無接点リレ− |
| GB2243021A (en) * | 1990-04-09 | 1991-10-16 | Philips Electronic Associated | Mos- gated thyristor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947715A (ja) * | 1972-09-13 | 1974-05-09 | ||
| JPS509156A (ja) * | 1973-05-29 | 1975-01-30 | ||
| JPS5681971A (en) * | 1979-11-05 | 1981-07-04 | Gen Electric | Longitudinal channel mos gate thyristor |
| JPS5683067A (en) * | 1979-11-09 | 1981-07-07 | Siemens Ag | Thyristor |
-
1982
- 1982-09-30 JP JP17268482A patent/JPS5961962A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947715A (ja) * | 1972-09-13 | 1974-05-09 | ||
| JPS509156A (ja) * | 1973-05-29 | 1975-01-30 | ||
| JPS5681971A (en) * | 1979-11-05 | 1981-07-04 | Gen Electric | Longitudinal channel mos gate thyristor |
| JPS5683067A (en) * | 1979-11-09 | 1981-07-07 | Siemens Ag | Thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961962A (ja) | 1984-04-09 |
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