JP2001353902A - 自己走査型２次元発光素子アレイ - Google Patents
自己走査型２次元発光素子アレイInfo
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Abstract
(57)【要約】
【課題】 ボンディングパッドの数を減らすことで、高
度なワイヤボンディング技術を不要とし、および、ボン
ディングパッドの専有面積を減らすことで、チップ面積
の縮小すなわちコストダウンを図った自己走査型２次元
発光素子アレイを提供する。 【解決手段】 発光部の発光信号ラインφI ｊとφI
（ｊ＋１）との２本ずつを、発光開始点側で接続して、
１本のラインφI ｊ・（ｊ＋１）にする。そして、発光
素子は、ｎ行×ｌ列（ｌは１以上の整数）に２次元配列
される。発光素子Ｌ（ｊ，ｋ）のアノード電極は第ｎ行
の発光信号ラインφI ｊに接続され、奇数行の発光素子
（ｊ，２ｋ−１）のゲート電極は、第（２ｉ−１）列の
ゲート信号Ｇ 2i-1ラインに接続され、偶数行の発光素子
（ｊ，２ｋ）のゲート電極は、第２ｉ列のゲート信号Ｇ
2iラインに接続される。
度なワイヤボンディング技術を不要とし、および、ボン
ディングパッドの専有面積を減らすことで、チップ面積
の縮小すなわちコストダウンを図った自己走査型２次元
発光素子アレイを提供する。 【解決手段】 発光部の発光信号ラインφI ｊとφI
（ｊ＋１）との２本ずつを、発光開始点側で接続して、
１本のラインφI ｊ・（ｊ＋１）にする。そして、発光
素子は、ｎ行×ｌ列（ｌは１以上の整数）に２次元配列
される。発光素子Ｌ（ｊ，ｋ）のアノード電極は第ｎ行
の発光信号ラインφI ｊに接続され、奇数行の発光素子
（ｊ，２ｋ−１）のゲート電極は、第（２ｉ−１）列の
ゲート信号Ｇ 2i-1ラインに接続され、偶数行の発光素子
（ｊ，２ｋ）のゲート電極は、第２ｉ列のゲート信号Ｇ
2iラインに接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、自己走査型２次元
発光素子アレイ、特に、ボンディングパッドの数を減ら
し、かつ、発光点のピッチを小さくした自己走査型２次
元発光素子アレイに関する。
発光素子アレイ、特に、ボンディングパッドの数を減ら
し、かつ、発光点のピッチを小さくした自己走査型２次
元発光素子アレイに関する。
【０００２】
【従来の技術】多数個の発光素子を同一基板上に集積し
た発光素子アレイは、光プリンタ等の書き込み光源，マ
イクロディスプレイ，フィルム印字用光源，光コンピュ
ータ用マトリックス光源として有望である。最も実用化
が進んでいる分野として、その駆動用ＩＣと組み合わせ
て光プリンタ等の書き込み光源が挙げられる。発光素子
の一例として、発光ダイオード（ＬＥＤ）が挙げられ
る。この場合、１次元に配列したＬＥＤアレイが使用さ
れるが、外部駆動用ＩＣから画像信号に対応した信号を
アレイ内の各々のＬＥＤへ供給するため、ＬＥＤアレイ
チップ内にＬＥＤと同一数のボンディングパッドを形成
する必要がある。解像度６００ｄｐｉの場合、ＬＥＤの
配列ピッチは４２．３μｍであり、ボンディングパッド
（ＢＰ）のア配列方向の一辺の長さを８０μｍとすると
ＢＰの配列ピッチは８０μｍ以上となり、ＬＥＤ配列方
向と平行方向に最低２列のＢＰ配列が必要になる。この
ため、ＬＥＤアレイチップの面積が必然的に大きくな
り、コスト低減化に限界が見えていた。また、Ａ３対応
の６００ｄｐｉプリントヘッドを作製する場合、１次元
配列した発光点の数は７０００個以上になるが、これと
同一数のワイヤボンディング（ＷＢ）が外部駆動ＩＣと
接続するために必要となり、ＷＢ工程への負荷がきわめ
て高くなる。また、印刷画像の品質を高めるためには、
より解像度の高い発光素子アレイが必要となるが、ＢＰ
数の増加すなわちチップ面積の増大によるＬＥＤアレイ
のコストアップや、ＷＢ数の増大による更なるＷＢ工程
への負荷増など、コスト面あるいは技術面から見て商品
化可能なプリントヘッドの作製は容易ではない。
た発光素子アレイは、光プリンタ等の書き込み光源，マ
イクロディスプレイ，フィルム印字用光源，光コンピュ
ータ用マトリックス光源として有望である。最も実用化
が進んでいる分野として、その駆動用ＩＣと組み合わせ
て光プリンタ等の書き込み光源が挙げられる。発光素子
の一例として、発光ダイオード（ＬＥＤ）が挙げられ
る。この場合、１次元に配列したＬＥＤアレイが使用さ
れるが、外部駆動用ＩＣから画像信号に対応した信号を
アレイ内の各々のＬＥＤへ供給するため、ＬＥＤアレイ
チップ内にＬＥＤと同一数のボンディングパッドを形成
する必要がある。解像度６００ｄｐｉの場合、ＬＥＤの
配列ピッチは４２．３μｍであり、ボンディングパッド
（ＢＰ）のア配列方向の一辺の長さを８０μｍとすると
ＢＰの配列ピッチは８０μｍ以上となり、ＬＥＤ配列方
向と平行方向に最低２列のＢＰ配列が必要になる。この
ため、ＬＥＤアレイチップの面積が必然的に大きくな
り、コスト低減化に限界が見えていた。また、Ａ３対応
の６００ｄｐｉプリントヘッドを作製する場合、１次元
配列した発光点の数は７０００個以上になるが、これと
同一数のワイヤボンディング（ＷＢ）が外部駆動ＩＣと
接続するために必要となり、ＷＢ工程への負荷がきわめ
て高くなる。また、印刷画像の品質を高めるためには、
より解像度の高い発光素子アレイが必要となるが、ＢＰ
数の増加すなわちチップ面積の増大によるＬＥＤアレイ
のコストアップや、ＷＢ数の増大による更なるＷＢ工程
への負荷増など、コスト面あるいは技術面から見て商品
化可能なプリントヘッドの作製は容易ではない。
【０００３】以上のようなＬＥＤアレイに関する問題を
解決するため、本発明の出願人は発光素子アレイの構成
要素としてｐｎｐｎ構造を持つ３端子発光サイリスタを
採用することにより発光点の自己走査ができるという発
明を開示し（特開平１−２３８９６２号公報、特開平２
−１４５８４号公報、特開平２−９２６５０号公報、特
開平２−９２６５１号公報）、光プリンタ用光源として
実装上簡便となること、発光素子チップ面積を小さくで
きること、発光素子ピッチを細かくできること、コンパ
クトな発光装置を作製できること等を示した。
解決するため、本発明の出願人は発光素子アレイの構成
要素としてｐｎｐｎ構造を持つ３端子発光サイリスタを
採用することにより発光点の自己走査ができるという発
明を開示し（特開平１−２３８９６２号公報、特開平２
−１４５８４号公報、特開平２−９２６５０号公報、特
開平２−９２６５１号公報）、光プリンタ用光源として
実装上簡便となること、発光素子チップ面積を小さくで
きること、発光素子ピッチを細かくできること、コンパ
クトな発光装置を作製できること等を示した。
【０００４】さらに、転送素子（発光サイリスタ）アレ
イを転送部として、発光素子（発光サイリスタ）アレイ
と分離した構造の自己走査型発光装置を提案している
（特開平２−２６３６６８号公報）。
イを転送部として、発光素子（発光サイリスタ）アレイ
と分離した構造の自己走査型発光装置を提案している
（特開平２−２６３６６８号公報）。
【０００５】図１に、この転送素子アレイと発光素子ア
レイとを分離した構造の１次元自己走査型発光素子アレ
イの等価回路図を示す。この発光装置は、転送素子Ｔ
（１），Ｔ（２），Ｔ（３）…、書き込み用発光素子Ｌ
（１），Ｌ（２），Ｌ（３）…からなる。転送素子部分
の構成は、ダイオード接続を用いている。ＶGKは電源
（通常５Ｖ）であり、負荷抵抗ＲL を経て各転送素子の
ゲート電極Ｇ1 ，Ｇ2 ，Ｇ 3 …に接続されている。ま
た、転送素子のゲート電極Ｇ1 ，Ｇ2 ，Ｇ3 …は、書き
込み用発光素子のゲート電極にも接続される。転送素子
Ｔ（１）のゲート電極にはスタートパルスφs が加えら
れ、転送素子のアノード電極には、交互に転送用クロッ
クパルスφ１，φ２が加えられ、書き込み用発光素子の
アノード電極には書き込み信号φI が加えられている。
レイとを分離した構造の１次元自己走査型発光素子アレ
イの等価回路図を示す。この発光装置は、転送素子Ｔ
（１），Ｔ（２），Ｔ（３）…、書き込み用発光素子Ｌ
（１），Ｌ（２），Ｌ（３）…からなる。転送素子部分
の構成は、ダイオード接続を用いている。ＶGKは電源
（通常５Ｖ）であり、負荷抵抗ＲL を経て各転送素子の
ゲート電極Ｇ1 ，Ｇ2 ，Ｇ 3 …に接続されている。ま
た、転送素子のゲート電極Ｇ1 ，Ｇ2 ，Ｇ3 …は、書き
込み用発光素子のゲート電極にも接続される。転送素子
Ｔ（１）のゲート電極にはスタートパルスφs が加えら
れ、転送素子のアノード電極には、交互に転送用クロッ
クパルスφ１，φ２が加えられ、書き込み用発光素子の
アノード電極には書き込み信号φI が加えられている。
【０００６】動作を簡単に説明する。まず転送用クロッ
クパルスφ１の電圧がハイ（Ｈ）レベルで、転送素子Ｔ
（２）がオン状態であるとする。このとき、ゲート電極
Ｇ2の電位はＶGKの５Ｖからほぼ零Ｖにまで低下する。
この電位降下の影響はダイオードＤ2 によってゲート電
極Ｇ3 に伝えられ、その電位を約１Ｖに（ダイオードＤ
2 の順方向立ち上がり電圧（拡散電位に等しい））に設
定する。しかし、ダイオードＤ1 は逆バイアス状態であ
るため、ゲート電極Ｇ1 への電位の接続は行われず、ゲ
ート電極Ｇ1 の電位は５Ｖのままとなる。発光サイリス
タのオン電位は、ゲート電極電位＋ｐｎ接合の拡散電位
（約１Ｖ）で近似されるから、次の転送用クロックパル
スφ２のＨレベル電圧を、約２Ｖ（転送素子Ｔ（３）を
オンさせるために必要な電圧）以上であり、かつ約４Ｖ
（転送素子Ｔ（５）をオンさせるために必要な電圧）以
下に設定しておけば、転送素子Ｔ（３）のみがオンし、
これ以外の転送素子はオフのままにすることができる。
したがって、２本の転送用クロックパルスでオン状態が
転送されることになる。
クパルスφ１の電圧がハイ（Ｈ）レベルで、転送素子Ｔ
（２）がオン状態であるとする。このとき、ゲート電極
Ｇ2の電位はＶGKの５Ｖからほぼ零Ｖにまで低下する。
この電位降下の影響はダイオードＤ2 によってゲート電
極Ｇ3 に伝えられ、その電位を約１Ｖに（ダイオードＤ
2 の順方向立ち上がり電圧（拡散電位に等しい））に設
定する。しかし、ダイオードＤ1 は逆バイアス状態であ
るため、ゲート電極Ｇ1 への電位の接続は行われず、ゲ
ート電極Ｇ1 の電位は５Ｖのままとなる。発光サイリス
タのオン電位は、ゲート電極電位＋ｐｎ接合の拡散電位
（約１Ｖ）で近似されるから、次の転送用クロックパル
スφ２のＨレベル電圧を、約２Ｖ（転送素子Ｔ（３）を
オンさせるために必要な電圧）以上であり、かつ約４Ｖ
（転送素子Ｔ（５）をオンさせるために必要な電圧）以
下に設定しておけば、転送素子Ｔ（３）のみがオンし、
これ以外の転送素子はオフのままにすることができる。
したがって、２本の転送用クロックパルスでオン状態が
転送されることになる。
【０００７】スタートパルスφs は、このような転送動
作を開始させるためのパルスであり、スタートパルスφ
s をＬレベル（約０Ｖ）にすると同時に転送用クロック
パルスφ２をＨレベル（約２〜４Ｖ）とし、転送素子Ｔ
（１）をオンさせる。その後すぐ、スタートパルスφs
はＨレベルに戻される。
作を開始させるためのパルスであり、スタートパルスφ
s をＬレベル（約０Ｖ）にすると同時に転送用クロック
パルスφ２をＨレベル（約２〜４Ｖ）とし、転送素子Ｔ
（１）をオンさせる。その後すぐ、スタートパルスφs
はＨレベルに戻される。
【０００８】いま、転送素子Ｔ（２）がオン状態にある
とすると、ゲート電極Ｇ2 の電位は、ＶGKより低下し、
ほぼ０Ｖとなる。したがって、書き込み信号φI の電圧
が、ｐｎ接合の拡散電位（約１Ｖ）以上であれば、発光
素子Ｌ（２）を発光状態とすることができる。
とすると、ゲート電極Ｇ2 の電位は、ＶGKより低下し、
ほぼ０Ｖとなる。したがって、書き込み信号φI の電圧
が、ｐｎ接合の拡散電位（約１Ｖ）以上であれば、発光
素子Ｌ（２）を発光状態とすることができる。
【０００９】これに対し、ゲート電極Ｇ1 は約５Ｖであ
り、ゲート電極Ｇ3 は約１Ｖとなる。したがって、発光
素子Ｌ（１）の書き込み電圧は６Ｖ、発光素子Ｌ（３）
の書き込み電圧は２Ｖとなる。これから、発光素子Ｌ
（２）のみに書き込める書き込み信号φI の電圧は、１
〜２Ｖの範囲となる。発光素子Ｌ（２）がオン、すなわ
ち発光状態に入ると、発光強度は書き込み信号φI に流
す電流量で決められ、任意の強度にて画像書き込みが可
能となる。また、発光状態を次の発光素子に転送するた
めには、書き込み信号φI ラインの電圧を一度０Ｖまで
落とし、発光している発光素子を一旦オフにしておく必
要がある。
り、ゲート電極Ｇ3 は約１Ｖとなる。したがって、発光
素子Ｌ（１）の書き込み電圧は６Ｖ、発光素子Ｌ（３）
の書き込み電圧は２Ｖとなる。これから、発光素子Ｌ
（２）のみに書き込める書き込み信号φI の電圧は、１
〜２Ｖの範囲となる。発光素子Ｌ（２）がオン、すなわ
ち発光状態に入ると、発光強度は書き込み信号φI に流
す電流量で決められ、任意の強度にて画像書き込みが可
能となる。また、発光状態を次の発光素子に転送するた
めには、書き込み信号φI ラインの電圧を一度０Ｖまで
落とし、発光している発光素子を一旦オフにしておく必
要がある。
【００１０】以上の等価回路では、発光サイリスタは、
カソードを接地しているが、極性を変えることによっ
て、アノードを接地するような構成にできることは、当
業者には明らかであろう。
カソードを接地しているが、極性を変えることによっ
て、アノードを接地するような構成にできることは、当
業者には明らかであろう。
【００１１】このような１次元の自己走査型発光素子ア
レイを、２次元に展開して、２次元発光素子アレイを作
製することができる。例えば、図２に示したように、発
光素子をｎ行×ｍ列（ｎ，ｍは１以上の整数）に２次元
配列し、各ｊ行の発光素子のアノード電極に書き込み信
号（発光信号）φI ｊ（ｊ＝１，２，…，ｎ）を加える
ことによって、発光点の２次元展開が可能となる。図２
には、発光点の転送方向を点線矢印で示してある。すな
わち、各行ごとに、図２上、左から右へ直線状に転送さ
れる。
レイを、２次元に展開して、２次元発光素子アレイを作
製することができる。例えば、図２に示したように、発
光素子をｎ行×ｍ列（ｎ，ｍは１以上の整数）に２次元
配列し、各ｊ行の発光素子のアノード電極に書き込み信
号（発光信号）φI ｊ（ｊ＝１，２，…，ｎ）を加える
ことによって、発光点の２次元展開が可能となる。図２
には、発光点の転送方向を点線矢印で示してある。すな
わち、各行ごとに、図２上、左から右へ直線状に転送さ
れる。
【００１２】このように発光素子を２次元配列すること
で、光プリンタ等の書き込み光源のみならず、マイクロ
ディスプレイ，フィルム印字用光源，光コンピュータ用
マトリックス光源として用途が格段に広がる。
で、光プリンタ等の書き込み光源のみならず、マイクロ
ディスプレイ，フィルム印字用光源，光コンピュータ用
マトリックス光源として用途が格段に広がる。
【００１３】
【発明が解決しようとする課題】発光点を２次元展開す
る際に、行ごとに発光信号φI ｊラインを加えると、追
加したライン分のボンディングパッドが必要となる。例
えば、１６行×１２８列の発光点を作製する場合、発光
信号ラインはφI １〜φI １６の１６本必要であり、信
号用のボンディングパッド数は１６個となる。発光点を
５０μｍピッチで形成するとし、図３に示すように奇数
番の発光信号用ボンディングパッド１，３，５を…発光
開始点側、偶数番の発光信号用ボンディングパッド２，
４…を発光終点側のように両側配置した場合、φI ｊラ
インとφI （ｊ＋２）ラインとの間隔は１００μｍとな
り、ボンディングパッドを１００μｍピッチで配列する
必要がある。すなわち、一辺が１００μｍ以下の正方形
状のボンディングパッドに、１００μｍ間隔でワイヤボ
ンディングする高度な技術が必要であった。また、発光
点の配列ピッチを更に小さくしようとすると、ワイヤボ
ンディング技術の限界から、片側に配列のボンディング
パッドを千鳥配列の２列にする必要がある。この場合、
チップ面積が大きくなるため、直接的にチップコストの
上昇につながる。
る際に、行ごとに発光信号φI ｊラインを加えると、追
加したライン分のボンディングパッドが必要となる。例
えば、１６行×１２８列の発光点を作製する場合、発光
信号ラインはφI １〜φI １６の１６本必要であり、信
号用のボンディングパッド数は１６個となる。発光点を
５０μｍピッチで形成するとし、図３に示すように奇数
番の発光信号用ボンディングパッド１，３，５を…発光
開始点側、偶数番の発光信号用ボンディングパッド２，
４…を発光終点側のように両側配置した場合、φI ｊラ
インとφI （ｊ＋２）ラインとの間隔は１００μｍとな
り、ボンディングパッドを１００μｍピッチで配列する
必要がある。すなわち、一辺が１００μｍ以下の正方形
状のボンディングパッドに、１００μｍ間隔でワイヤボ
ンディングする高度な技術が必要であった。また、発光
点の配列ピッチを更に小さくしようとすると、ワイヤボ
ンディング技術の限界から、片側に配列のボンディング
パッドを千鳥配列の２列にする必要がある。この場合、
チップ面積が大きくなるため、直接的にチップコストの
上昇につながる。
【００１４】本発明の目的は、ボンディングパッドの数
を減らすことで、高度なワイヤボンディング技術を不要
とすること、および、ボンディングパッドの専有面積を
減らすことで、チップ面積の縮小すなわちコストダウン
を図ることにある。
を減らすことで、高度なワイヤボンディング技術を不要
とすること、および、ボンディングパッドの専有面積を
減らすことで、チップ面積の縮小すなわちコストダウン
を図ることにある。
【００１５】本発明の他の目的は、発光点の面積を極力
大きくしつつ（光出力を大きくするため）、発光点のピ
ッチを小さくすることが可能な、最適なパターニングレ
イアウトを提供することにある。
大きくしつつ（光出力を大きくするため）、発光点のピ
ッチを小さくすることが可能な、最適なパターニングレ
イアウトを提供することにある。
【００１６】
【課題を解決するための手段】本発明の自己走査型２次
元発光素子アレイは、しきい電圧もしくはしきい電流が
外部から電気的に制御可能な３端子転送素子ｍ個（ｍ
は、１以上の整数）が、１次元的に配列され、これら転
送素子のオン状態を自己走査で転送する転送部と、発光
のためのしきい電圧もしくはしきい電流が外部から電気
的に制御可能な３端子発光素子が、ｎ行×ｌ列（ｎ，ｌ
は、それぞれ１以上の整数）に２次元的に配列された発
光部と、前記各転送素子の制御電極に接続され、列方向
のｍ本の制御信号ラインと、前記各行の発光素子の制御
電極を除いた残りの２端子の一方が接続される、行方向
のｎ本の発光信号ラインとを備えている。
元発光素子アレイは、しきい電圧もしくはしきい電流が
外部から電気的に制御可能な３端子転送素子ｍ個（ｍ
は、１以上の整数）が、１次元的に配列され、これら転
送素子のオン状態を自己走査で転送する転送部と、発光
のためのしきい電圧もしくはしきい電流が外部から電気
的に制御可能な３端子発光素子が、ｎ行×ｌ列（ｎ，ｌ
は、それぞれ１以上の整数）に２次元的に配列された発
光部と、前記各転送素子の制御電極に接続され、列方向
のｍ本の制御信号ラインと、前記各行の発光素子の制御
電極を除いた残りの２端子の一方が接続される、行方向
のｎ本の発光信号ラインとを備えている。
【００１７】第１の態様では、各列の発光素子におい
て、奇数行の発光素子の制御電極は、第（２ｉ−１）列
の制御信号ラインに接続され、偶数行の発光素子の制御
電極は、第２ｉ列の制御信号ラインに接続され、第ｊ行
の発光信号ラインと第（ｊ＋１）行の発光信号ラインと
の２本の発光信号ラインは、発光開始点側および／また
は発光終了点側で接続されている。
て、奇数行の発光素子の制御電極は、第（２ｉ−１）列
の制御信号ラインに接続され、偶数行の発光素子の制御
電極は、第２ｉ列の制御信号ラインに接続され、第ｊ行
の発光信号ラインと第（ｊ＋１）行の発光信号ラインと
の２本の発光信号ラインは、発光開始点側および／また
は発光終了点側で接続されている。
【００１８】第２の態様では、奇数列の発光素子におい
て、奇数行の発光素子の制御電極は、第（２ｉ−１）列
の制御信号ラインに接続され、偶数行の発光素子の制御
電極は、第２ｉ列の制御信号ラインに接続され、偶数列
の発光素子において、奇数行の発光素子の制御電極は、
第２ｉ列の制御信号ラインに接続され、偶数行の発光素
子の制御電極は、第（２ｉ−１）列の制御信号ラインに
接続され、第ｊ行の発光信号ラインと第（ｊ＋１）行の
発光信号ラインとの２本の発光信号ラインは、発光開始
点側および／または発光終了点側で接続されている。
て、奇数行の発光素子の制御電極は、第（２ｉ−１）列
の制御信号ラインに接続され、偶数行の発光素子の制御
電極は、第２ｉ列の制御信号ラインに接続され、偶数列
の発光素子において、奇数行の発光素子の制御電極は、
第２ｉ列の制御信号ラインに接続され、偶数行の発光素
子の制御電極は、第（２ｉ−１）列の制御信号ラインに
接続され、第ｊ行の発光信号ラインと第（ｊ＋１）行の
発光信号ラインとの２本の発光信号ラインは、発光開始
点側および／または発光終了点側で接続されている。
【００１９】接続された２本の発光信号ラインは、ボン
ディングパッドに接続される。ボンディングパッドは、
発光部の発光点開始側または発光点終了側に設けること
ができる。あるいは、ボンディングパッドを、発光点開
始側および発光点終了側に分けて設けてもよい。
ディングパッドに接続される。ボンディングパッドは、
発光部の発光点開始側または発光点終了側に設けること
ができる。あるいは、ボンディングパッドを、発光点開
始側および発光点終了側に分けて設けてもよい。
【００２０】
【発明の実施の形態】図４は、本発明の自己走査型２次
元発光素子アレイの第１の実施例の等価回路を示す。こ
の２次元発光素子アレイの転送部の構成は、図３の転送
部と同じである。２次元配列の発光部の構成において、
ゲート信号Ｇ1 ，Ｇ2 ，Ｇ3 ，…，Ｇ m ラインおよび発
光信号φI １，φI ２，φI ３，…，φI ｎラインの構
成は、図３に同じである。
元発光素子アレイの第１の実施例の等価回路を示す。こ
の２次元発光素子アレイの転送部の構成は、図３の転送
部と同じである。２次元配列の発光部の構成において、
ゲート信号Ｇ1 ，Ｇ2 ，Ｇ3 ，…，Ｇ m ラインおよび発
光信号φI １，φI ２，φI ３，…，φI ｎラインの構
成は、図３に同じである。
【００２１】本実施例では、発光部の発光信号ラインφ
I ｊとφI （ｊ＋１）（ただし、ｊ＝１，２，…，ｎ）
との２本ずつを、発光開始点側で接続して、１本のライ
ンφ I ｊ・（ｊ＋１）にする。すなわち、図４の例で
は、φI １ラインとφI ２ラインとを接続してφI １２
ラインとし、φI ３ラインとφI ４ラインとを接続して
φI ３４ラインとしている。そして、発光素子は、図示
のように、ｎ行×ｌ列（ｌは１以上の整数）に２次元配
列される。すなわち、図３の従来の発光部での発光素子
の２次元配列に比べて、列の数は１／２になっている。
I ｊとφI （ｊ＋１）（ただし、ｊ＝１，２，…，ｎ）
との２本ずつを、発光開始点側で接続して、１本のライ
ンφ I ｊ・（ｊ＋１）にする。すなわち、図４の例で
は、φI １ラインとφI ２ラインとを接続してφI １２
ラインとし、φI ３ラインとφI ４ラインとを接続して
φI ３４ラインとしている。そして、発光素子は、図示
のように、ｎ行×ｌ列（ｌは１以上の整数）に２次元配
列される。すなわち、図３の従来の発光部での発光素子
の２次元配列に比べて、列の数は１／２になっている。
【００２２】今、図４の発光部の発光素子の２次元配列
において、第ｊ行，第ｋ列の発素子をＬ（ｊ，ｋ）で表
した場合、発光素子Ｌ（ｊ，ｋ）のアノード電極は第ｎ
行の発光信号ラインφI ｊに接続され、奇数行の発光素
子（ｊ，２ｋ−１）のゲート電極は、第（２ｉ−１）列
のゲート信号Ｇ2i-1ラインに接続され、偶数行の発光素
子（ｊ，２ｋ）のゲート電極は、第２ｉ列のゲート信号
Ｇ2iラインに接続される。
において、第ｊ行，第ｋ列の発素子をＬ（ｊ，ｋ）で表
した場合、発光素子Ｌ（ｊ，ｋ）のアノード電極は第ｎ
行の発光信号ラインφI ｊに接続され、奇数行の発光素
子（ｊ，２ｋ−１）のゲート電極は、第（２ｉ−１）列
のゲート信号Ｇ2i-1ラインに接続され、偶数行の発光素
子（ｊ，２ｋ）のゲート電極は、第２ｉ列のゲート信号
Ｇ2iラインに接続される。
【００２３】図５に、図４の回路に相当する発光素子ア
レイの実際の回路のパターニングレイアウトを示す。発
光素子アレイは、次のようにして作製される。ｎ型基板
上に第１のｎ型半導体層を、第１のｐ型半導体層を、第
２のｎ型半導体層を、第２のｐ型半導体層を積層し、第
２のｐ型半導体層上にアノード電極を、第２のｎ型半導
体層上にゲート電極を形成する。全体に絶縁膜が被覆さ
れ、各ゲート電極は、絶縁膜に開けられたコンタクトホ
ールを介して、絶縁膜上の発光信号ラインに接続され
る。図５において、発光信号φI １，φI ２，φI ３…
ラインは行方向に配列され、ゲート電極Ｇ1 ，Ｇ2 ，Ｇ
3 …は列方向に配列されている。これらゲート電極は、
図４で示したゲート信号Ｇ1 ，Ｇ2 ，Ｇ3 …ラインを構
成している。
レイの実際の回路のパターニングレイアウトを示す。発
光素子アレイは、次のようにして作製される。ｎ型基板
上に第１のｎ型半導体層を、第１のｐ型半導体層を、第
２のｎ型半導体層を、第２のｐ型半導体層を積層し、第
２のｐ型半導体層上にアノード電極を、第２のｎ型半導
体層上にゲート電極を形成する。全体に絶縁膜が被覆さ
れ、各ゲート電極は、絶縁膜に開けられたコンタクトホ
ールを介して、絶縁膜上の発光信号ラインに接続され
る。図５において、発光信号φI １，φI ２，φI ３…
ラインは行方向に配列され、ゲート電極Ｇ1 ，Ｇ2 ，Ｇ
3 …は列方向に配列されている。これらゲート電極は、
図４で示したゲート信号Ｇ1 ，Ｇ2 ，Ｇ3 …ラインを構
成している。
【００２４】前述したように発光素子アレイは、ｎ型基
板上にｎｐｎｐ構造を積層することにより形成される
が、発光素子間は溝により分離される。図５において、
１列の発光素子列を見た場合、発光素子は両側のゲート
電極に交互に接続する必要があるので、分離溝１２は図
示のようにレイアウトされる。
板上にｎｐｎｐ構造を積層することにより形成される
が、発光素子間は溝により分離される。図５において、
１列の発光素子列を見た場合、発光素子は両側のゲート
電極に交互に接続する必要があるので、分離溝１２は図
示のようにレイアウトされる。
【００２５】以上のような構成とすることで、図４の等
価回路図に点線矢印で示すように、２行の発光素子の発
光点はジグザグに転送されることになるが、ボンディン
グパッドの数を従来の１／２に減らすことが可能とな
る。
価回路図に点線矢印で示すように、２行の発光素子の発
光点はジグザグに転送されることになるが、ボンディン
グパッドの数を従来の１／２に減らすことが可能とな
る。
【００２６】図６は、他の実施例を示す等価回路図であ
る。ゲート信号ラインおよび発光信号ラインの配列は、
図４の等価回路と同じである。発光素子Ｌ（ｊ，ｋ）の
ゲート電極のゲート信号線への接続が異なる。すなわ
ち、奇数列の発光素子列において、奇数行の発光素子
（２ｊ−１，２ｋ−１）のゲート電極は、第（２ｉ−
１）列のゲート信号線Ｇ2i-1ラインに接続され、偶数行
の発光素子（２ｊ，２ｋ−１）のゲート電極は、第２ｉ
列のゲート信号Ｇ2iラインに接続される。また、偶数列
の発光素子列において、奇数行の発光素子（２ｊ−１，
２ｋ）のゲート電極は、第２ｉ列のゲート信号線Ｇ2iラ
インに接続され、偶数行の発光素子（２ｊ，２ｋ）のゲ
ート電極は、第（２ｉ−１）列のゲート信号Ｇ2i-1ライ
ンに接続される。
る。ゲート信号ラインおよび発光信号ラインの配列は、
図４の等価回路と同じである。発光素子Ｌ（ｊ，ｋ）の
ゲート電極のゲート信号線への接続が異なる。すなわ
ち、奇数列の発光素子列において、奇数行の発光素子
（２ｊ−１，２ｋ−１）のゲート電極は、第（２ｉ−
１）列のゲート信号線Ｇ2i-1ラインに接続され、偶数行
の発光素子（２ｊ，２ｋ−１）のゲート電極は、第２ｉ
列のゲート信号Ｇ2iラインに接続される。また、偶数列
の発光素子列において、奇数行の発光素子（２ｊ−１，
２ｋ）のゲート電極は、第２ｉ列のゲート信号線Ｇ2iラ
インに接続され、偶数行の発光素子（２ｊ，２ｋ）のゲ
ート電極は、第（２ｉ−１）列のゲート信号Ｇ2i-1ライ
ンに接続される。
【００２７】図７に図４の回路に相当する発光素子アレ
イの実際の回路のパターニングレイアウトを示す。図５
と異なる点は、分離溝１２のパターンのみである。この
ようなレイアウトによれば、１列の発光素子列を見た場
合、発光素子は両側のゲート電極に交互に接続できる。
イの実際の回路のパターニングレイアウトを示す。図５
と異なる点は、分離溝１２のパターンのみである。この
ようなレイアウトによれば、１列の発光素子列を見た場
合、発光素子は両側のゲート電極に交互に接続できる。
【００２８】以上のような構成とすることで、図６の等
価回路図に点線矢印で示すように、２行の発光素子の発
光点はジグザグに転送され、この場合も、ボンディング
パッドの数を従来の１／２に減らすことが可能となる。
価回路図に点線矢印で示すように、２行の発光素子の発
光点はジグザグに転送され、この場合も、ボンディング
パッドの数を従来の１／２に減らすことが可能となる。
【００２９】以上の２つの例から明らかなように、本発
明によれば、ボンディングパッドの数を減らすことで、
高度やワイヤボンディング技術を不要とすることができ
た。また、ボンディングパッドの専有面積を減らすこと
で、チップ面積の縮小すなわちコストダウンをはかれ
た。
明によれば、ボンディングパッドの数を減らすことで、
高度やワイヤボンディング技術を不要とすることができ
た。また、ボンディングパッドの専有面積を減らすこと
で、チップ面積の縮小すなわちコストダウンをはかれ
た。
【００３０】以上のような分離溝のレイアウトを採用す
ることで、発光点の面積を極力大きくしつつ（光出力を
大きくするため）、発光点のピッチを小さくすることが
可能な、最適なパターニングレイアウトを提供すること
ができた。
ることで、発光点の面積を極力大きくしつつ（光出力を
大きくするため）、発光点のピッチを小さくすることが
可能な、最適なパターニングレイアウトを提供すること
ができた。
【００３１】図８は、１６行×１２８（ｎ＝１６，ｌ＝
１２８）列の発光素子アレイ部全体のパターニングレイ
アウトを示す図である。発光素子アレイ部のレイアウト
は、図５に示したレイアウトと同じである。このパター
ンでは、２本の発光信号ラインは、発光開始点側および
発光終了点側の両方で接続されている。また、発光部領
域は２０μｍ角で、発光部が両側に隣接するゲート電極
に１つおきに交互に接続されるように分割するレイアウ
トを採用することで、繰り返しピッチを行および列方向
ともに５０μｍまで縮小することができた。
１２８）列の発光素子アレイ部全体のパターニングレイ
アウトを示す図である。発光素子アレイ部のレイアウト
は、図５に示したレイアウトと同じである。このパター
ンでは、２本の発光信号ラインは、発光開始点側および
発光終了点側の両方で接続されている。また、発光部領
域は２０μｍ角で、発光部が両側に隣接するゲート電極
に１つおきに交互に接続されるように分割するレイアウ
トを採用することで、繰り返しピッチを行および列方向
ともに５０μｍまで縮小することができた。
【００３２】図８のレイアウトでは、発光信号用のボン
ディングパッド２１，２２，２３…は、１２０μｍ角サ
イズで１５０μｍピッチで形成することができたため、
ごく一般的なワイヤボンダーで配線接続ができた。ま
た、ボンディングパッド数は、転送部のφ１，φ２，Ｖ
GA用を含めて１１個である。図２に示した従来方式では
１９個となるので、ボンディングパッドの専有面積を減
らすことができた。
ディングパッド２１，２２，２３…は、１２０μｍ角サ
イズで１５０μｍピッチで形成することができたため、
ごく一般的なワイヤボンダーで配線接続ができた。ま
た、ボンディングパッド数は、転送部のφ１，φ２，Ｖ
GA用を含めて１１個である。図２に示した従来方式では
１９個となるので、ボンディングパッドの専有面積を減
らすことができた。
【００３３】以上の例では、発光部をアノードとして説
明してきたが、ｐｎｐｎを反転させてカソードを発光部
として利用することも可能である。
明してきたが、ｐｎｐｎを反転させてカソードを発光部
として利用することも可能である。
【００３４】
【発明の効果】本発明によれば、ボンディングパッドの
数を減らすことで，高度なワイヤーボンディング技術を
不要とすることができた。また、ボンディングパッドの
専有面積を減らすことで、チップ面積の縮小すなわちコ
ストダウンをはかれた。
数を減らすことで，高度なワイヤーボンディング技術を
不要とすることができた。また、ボンディングパッドの
専有面積を減らすことで、チップ面積の縮小すなわちコ
ストダウンをはかれた。
【００３５】さらに本発明によれば、発光点の面積を極
力大きくしつつ（光出力を大きくするため）、発光点の
ピッチを小さくすることが可能な、最適なパターニング
レイアウトを提供することができた。
力大きくしつつ（光出力を大きくするため）、発光点の
ピッチを小さくすることが可能な、最適なパターニング
レイアウトを提供することができた。
【図１】転送素子アレイと発光素子アレイとを分離した
構造の１次元自己走査型発光素子アレイの等価回路図で
ある。
構造の１次元自己走査型発光素子アレイの等価回路図で
ある。
【図２】従来の自己走査型２次元発光素子アレイの等価
回路図である。
回路図である。
【図３】図２の自己走査型２次元発光素子アレイにおけ
るボンディングパッドの配置を示す図である。
るボンディングパッドの配置を示す図である。
【図４】本発明の２次元発光素子アレイの第１の実施例
の等価回路図である。
の等価回路図である。
【図５】図４の回路に相当する発光素子アレイの実際の
回路のパターニングレイアウトを示す図である。
回路のパターニングレイアウトを示す図である。
【図６】本発明の２次元発光素子アレイの第２の実施例
の等価回路図である。
の等価回路図である。
【図７】図６の回路に相当する発光素子アレイの実際の
回路のパターニングレイアウトを示す図である。
回路のパターニングレイアウトを示す図である。
【図８】１６行×１２８列の発光素子アレイ部全体のパ
ターニングレイアウトを示す図である。
ターニングレイアウトを示す図である。
１，２，３，４，５，２１，２２，２３ ボンディング
パッド
パッド
Claims (6)
- 【請求項１】しきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子転送素子ｍ個（ｍは、１以上
の整数）が、１次元的に配列され、これら転送素子のオ
ン状態を自己走査で転送する転送部と、 発光のためのしきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子発光素子が、ｎ行×ｌ列
（ｎ，ｌは、それぞれ１以上の整数）に２次元的に配列
された発光部と、 前記各転送素子の制御電極に接続され、列方向のｍ本の
制御信号ラインと、 前記各行の発光素子の制御電極を除いた残りの２端子の
一方が接続される、行方向のｎ本の発光信号ラインとを
備え、 各列の発光素子において、奇数行の発光素子の制御電極
は、第（２ｉ−１）（ｉ＝１，２，…，ｍ）列の制御信
号ラインに接続され、偶数行の発光素子の制御電極は、
第２ｉ列の制御信号ラインに接続され、 第ｊ行（ｊ＝１，２，…，ｎ）の発光信号ラインと第
（ｊ＋１）行の発光信号ラインとの２本の発光信号ライ
ンは、発光開始点側および／または発光終了点側で接続
される、ことを特徴とする自己走査型２次元発光素子ア
レイ。 - 【請求項２】しきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子転送素子ｍ個（ｍは、１以上
の整数）が、１次元的に配列され、これら転送素子のオ
ン状態を自己走査で転送する転送部と、 発光のためのしきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子発光素子が、ｎ行×ｌ列
（ｎ，ｌは、それぞれ１以上の整数）に２次元的に配列
された発光部と、 前記各転送素子の制御電極に接続され、列方向のｍ本の
制御信号ラインと、 前記各行の発光素子の制御電極を除いた残りの２端子の
一方が接続される、行方向のｎ本の発光信号ラインとを
備え、 奇数列の発光素子において、奇数行の発光素子の制御電
極は、第（２ｉ−１）（ｉ＝１，２，…，ｍ）列の制御
信号ラインに接続され、偶数行の発光素子の制御電極
は、第２ｉ列の制御信号ラインに接続され、 偶数列の発光素子において、奇数行の発光素子の制御電
極は、第２ｉ列の制御信号ラインに接続され、偶数行の
発光素子の制御電極は、第（２ｉ−１）列の制御信号ラ
インに接続され、 第ｊ行（ｊ＝１，２，…，ｎ）の発光信号ラインと第
（ｊ＋１）行の発光信号ラインとの２本の発光信号ライ
ンは、発光開始点側および／または発光終了点側で接続
される、ことを特徴とする自己走査型２次元発光素子ア
レイ。 - 【請求項３】前記接続された２本の発光信号ラインに接
続されるボンディングパッドは、前記発光部の行方向の
片側または両方に設けられることを特徴とする請求項１
または２記載の自己走査型２次元発光素子アレイ。 - 【請求項４】前記転送部において、 隣接する転送素子のしきい電圧もしくはしきい電流を制
御する制御電極を、電圧もしくは電流の一方向性をもつ
電気的手段にて互いに接続し、 電源電圧ラインを、前記転送素子の各制御電極に、各負
荷抵抗器を介して接続し、 前記各転送素子の残りの２端子のうちの一方に、外部か
らｄ相（ｄは２以上の整数）のクロックパルスライン
を、それぞれｄ素子毎に順繰りに接続し、 ある相のクロックパルスにより、ある転送素子がオンし
ているとき、その転送素子近傍の転送素子のしきい電圧
もしくはしきい電流を、前記電気的手段を介して変化さ
せ、 他の相のクロックパルスにより、前記ある転送素子に隣
接する転送素子をオンさせる、ことを特徴とする請求項
３記載の自己走査型２次元発光素子アレイ。 - 【請求項５】前記３端子転送素子および３端子発光素子
は、３端子発光サイリスタであることを特徴とする請求
項４記載の自己走査型２次元発光素子アレイ。 - 【請求項６】前記一方向をもつ電気的手段は、ダイオー
ドであることを特徴とする請求項５記載の自己走査型２
次元発光素子アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000180953A JP2001353902A (ja) | 2000-06-16 | 2000-06-16 | 自己走査型２次元発光素子アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000180953A JP2001353902A (ja) | 2000-06-16 | 2000-06-16 | 自己走査型２次元発光素子アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001353902A true JP2001353902A (ja) | 2001-12-25 |
Family
ID=18681950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000180953A Pending JP2001353902A (ja) | 2000-06-16 | 2000-06-16 | 自己走査型２次元発光素子アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001353902A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8780148B2 (en) | 2012-03-26 | 2014-07-15 | Fuji Xerox Co., Ltd. | Light emitting element array chip, light emitting element head, and image forming apparatus |
| KR20180078693A (ko) * | 2016-12-30 | 2018-07-10 | 엘지디스플레이 주식회사 | 발광 소자 및 그를 포함하는 발광 장치 |
| US10477635B1 (en) | 2018-06-04 | 2019-11-12 | Fuji Xerox Co., Ltd. | Light emitting device, optical measurement apparatus, and image forming apparatus |
-
2000
- 2000-06-16 JP JP2000180953A patent/JP2001353902A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8780148B2 (en) | 2012-03-26 | 2014-07-15 | Fuji Xerox Co., Ltd. | Light emitting element array chip, light emitting element head, and image forming apparatus |
| KR20180078693A (ko) * | 2016-12-30 | 2018-07-10 | 엘지디스플레이 주식회사 | 발광 소자 및 그를 포함하는 발광 장치 |
| KR102642019B1 (ko) | 2016-12-30 | 2024-02-28 | 엘지디스플레이 주식회사 | 발광 소자 및 그를 포함하는 발광 장치 |
| US10477635B1 (en) | 2018-06-04 | 2019-11-12 | Fuji Xerox Co., Ltd. | Light emitting device, optical measurement apparatus, and image forming apparatus |
| CN110556707A (zh) * | 2018-06-04 | 2019-12-10 | 富士施乐株式会社 | 发光装置、光测量装置及图像形成装置 |
| JP2019212742A (ja) * | 2018-06-04 | 2019-12-12 | 富士ゼロックス株式会社 | 発光装置、光計測装置及び画像形成装置 |
| JP7087690B2 (ja) | 2018-06-04 | 2022-06-21 | 富士フイルムビジネスイノベーション株式会社 | 発光装置、光計測装置及び画像形成装置 |
| USRE49953E1 (en) | 2018-06-04 | 2024-04-30 | Fujifilm Business Innovation Corp. | Light emitting device, optical measurement apparatus, and image forming apparatus |
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|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070409 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070409 |
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