JP2001284653A - 発光素子アレイ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 電極間ピッチの狭さによって発光素子アレイ
を光プリントヘッド基板に実装する際の製造歩留りが低
下する問題や、共通電極３を四つ以上に分割すると発光
素子アレイ１に多層配線が必要になり、外部ドライバの
数が増える問題や、発光素子アレイ内に駆動回路をモノ
リシックに形成すると素子寸法が大きくなり、この発光
素子内の駆動回路に発光強度バラツキの補正と階調制御
の機能をもたせると素子寸法が大型化し、高解像度化に
限界が生じる。 【解決手段】 複数の発光素子と、これらを駆動する複
数のスイッチング素子を有するトランジスタ回路と、シ
フトレジスタ回路とが一つの基板内に形成された発光素
子アレイにおいて、シフトレジスタ回路の一つのパラレ
ル出力が前記２個以上のスイッチング素子を制御し、こ
のスイッチング素子が前記２個以上の発光素子に接続さ
れていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は発光素子アレイに関
し、特に光プリントヘッド等に用いられる発光素子アレ
イに関する。

【０００２】

【従来の技術および発明が解決しようとする課題】従来
から、発光素子アレイと発光素子アレイを用いた光プリ
ントヘッドとしては様々なものが実施化若しくは考案さ
れている。

【０００３】図５は特開昭６１−２０５１５３号公報に
開示された発光素子アレイを示す図である（第１の従来
例）。同図において、１は発光素子アレイ、２はＧａＡ
ｓ若しくはＩｎＰからなる化合物半導体基板、１１〜１
ｎは発光素子、２１〜２ｎは電極であり、この発光素子
アレイ１は発光素子１１〜１ｎをアレイ状に配列してな
り、１ｍｍ当り１０〜２４個の発光素子１１〜１ｎが形
成されている。この発光素子１１〜１ｎに対して電極２
１〜２ｎが１対１で接続され、外部回路とボンディング
ワイヤで接続されることによって発光素子１１〜１ｎへ
の通電が可能にされている。ここで発光素子１１〜１ｎ
は、発光素子アレイ１が形成される基板が共通電極とな
っており、個別電極として電極２１〜２ｎが基板１の表
面側に形成されている。電極２１〜２ｎはワイヤボンデ
ィング接続が可能なスペースを確保するために、そのパ
ッドが交互に反対側に位置するように千鳥状に配列され
ている。この発光素子１１〜１ｎは１チップに６４〜１
２８個形成される。

【０００４】図６は、特開平８−２７４３７４号公報に
開示された発光素子アレイを示す図である（第２の従来
例）。図５における第１の従来例での電極２１〜２ｎは
発光素子１１〜１ｎの正負いずれか一方の電極である
が、図６では発光素子１１〜１ｎの正負電極（若しくは
アノードとカソード）の双方を基板１の表面側に形成し
ている。このように発光素子１１〜１ｎの正負電極を２
個一組に接続すると、分割された共通電極３のいずれか
を選択して電流を流すことが可能になり、電極２１〜２
ｎの数を発光素子１１〜１ｎの約半分にできる。

【０００５】図７は第１と第２の従来例の発光素子アレ
イを用いた光プリントヘッドを示す斜視図である。同図
において、４は光プリントヘッド基板、５はボンディン
グワイヤ、６は外部ドライバ７への電源や入力信号を供
給する配線、７は発光素子を駆動するための外部ドライ
バである。この光プリントヘッドでは、まず基板４に発
光素子アレイ１とドライバ７をダイボンディング等によ
り接着する。次に、発光素子アレイ１の電極２１〜２ｎ
とドライバ７の出力部電極（不図示）とをボンディング
ワイヤ５によって１対１に接続する。一方、ドライバ７
の入力電極（不図示）は配線６にボンディングワイヤを
介して接続される。

【０００６】ところが、この第１と第２の従来例の発光
素子アレイでは、発光素子アレイと光プリントヘッド基
板との接続点数が多く、工程歩留りが低下し、工程後の
信頼性が低下するという問題があった。加えて、ドライ
バの個数を減らすことができず、コスト低減ができない
という問題もあった。

【０００７】さらに、図７に示した方式では、発光素子
アレイ１の両側にドライバ７を並べることは、プリンタ
ーの小型化、特に複数のヘッドと感光ドラムを用いるカ
ラー印刷用の光プリントヘッドの小型化は大きな制約に
なるという問題があった。

【０００８】また、最大の問題は、ワイヤボンディング
工程の精度と信頼性のために、一定以上の電極間の狭ピ
ッチ化ができないことである。現状では、第２の従来例
のように、電極数を約半分とし、解像度６００ドット／
インチ（以下、ｄｐｉ）の４２μｍピッチを８０μｍ程
度のピッチにする程度である。例えば図５に示す第１の
従来例の発光素子アレイにおいて、１２００ｄｐｉを実
現するには、それぞれ片側の電極２１〜２ｎは４２μｍ
ピッチで配置しなければならない。また、発光素子１１
〜１ｎ列の片側のみに電極２１〜２ｎのパッドを三段状
に配置しても６３μｍピッチで配置しなけれならない。

【０００９】電極数が増えて電極間ピッチが狭くなれ
ば、発光素子アレイを光プリントヘッド基板に実装する
際の製造歩留りが低下し、コストの上昇を招く。

【００１０】さらに、第１の従来例の発光素子は化合物
系半導体で形成されるため、Ｓｉ基板に比べて高価で大
口径化が難しいＧａＡｓ基板やＩｎＰ基板が用いられて
おり、基板一枚当りの発光素子アレイの取り数が製造コ
ストにそのまま反映し、電極の占める面積が大きくなる
千鳥状の電極配置は量産には適さないという問題があっ
た。

【００１１】第２の従来例においては、発光素子１１〜
１ｎの共通電極３を四つ以上に分割することにより、解
像度１２００ｄｐｉで電極ピッチ８０μｍを実現するこ
とも原理的には可能であるが、発光素子アレイ１に多層
配線が必要になること、共通電極３を分割して駆動する
ために外部ドライバ（不図示）の数が増えること、およ
び解像度の向上に伴って光プリントヘッド基板との接続
点数が増えることから、共通電極３を分割して駆動する
ことによる接続点数の低減が相殺され、製造工程上の問
題が依然として解決されないという問題があった。

【００１２】図８は、米国特許第4,587,717号に開示さ
れた発光素子アレイを示す図である（第３の従来例）。
この発光素子アレイでは、同一チップ内にＧａＰ系材料
からなる発光素子９と、出力回路１０および信号処理回
路２０から成る駆動回路（シリコンＩＣ）とがシリコン
基板８上に形成されて発光素子アレイ３０を構成してい
る。信号処理回路２０で処理された印画データがパラレ
ル、シリアル、若しくはシリアル／パラレル混在で出力
回路１０に供給され、この出力回路１０の出力信号で発
光素子９を駆動する。

【００１３】図９は、この発光素子アレイを用いた光プ
リントヘッドを示す図である。発光素子アレイ３０に
は、図８に示す出力回路１０と信号処理回路２０に電源
と信号を供給するための電極端子（不図示）が基板４上
に形成された配線６にボンディングワイヤ５によって接
続されている。配線６は基板４上に実装されているコネ
クタ３１に接続されており、コネクタ３１を介して印画
データ、その他信号、グランド取出し、あるいは電源が
供給される。

【００１４】この第３の従来例では、発光素子アレイ３
０に形成される電極の数は、図８に示す出力回路１０お
よび信号処理回路２０に供給される電源と信号の種類で
決定されるが、６４個から１２８個の発光素子９が形成
された発光素子アレイ３０の１個当りで４個から８個程
度でよい。

【００１５】ところが、第３の従来例では、第１と第２
の従来例に比べて高解像度化と接続点数の大幅な低減が
可能であるが、発光素子アレイ３０内に出力回路１０と
信号処理回路２０とからなる駆動回路をモノリシックに
形成するため、発光素子アレイ３０の寸法が極めて大き
くなるという問題があった。

【００１６】また、第１と第２の従来例の発光素子アレ
イを用いた光プリントヘッドでは、発光素子アレイの製
造工程に起因する発光強度バラツキの補正と、より高品
質な印画を行うための発光強度の階調制御が外部ドライ
バの機能で比較的容易に実現できるが、モノリシック素
子３０内の駆動回路２０にこれらの機能をもたせると、
発光素子アレイ３０の寸法の大型化による製造コストの
増大に加えて、印画品質としての高解像度化に限界が生
じるという問題を誘発する。

【００１７】発光素子アレイを構成する発光素子間のピ
ッチは、６００ｄｐｉで４２μｍ、１２００ｄｐｉで２
１μｍ、２４００ｄｐｉで１０μｍ程度となり、１個の
発光素子を駆動する出力回路と、出力回路の制御を行う
信号処理回路も、１ｂｉｔ出力当りの寸法ピッチがこの
数値未満のものが要求されることになる。

【００１８】最も単純な信号処理回路として一般的なシ
リコンＩＣにおけるシフトレジスタ回路を考えた場合、
１ｂｉｔ出力当りの寸法ピッチは、最小線幅（デザイン
ルール）をＬ［μｍ］として、約２２〜３０×Ｌとな
る。このことから、１２００ｄｐｉ以上の高解像度にお
いても、１μｍ未満のデザインルールが要求されること
になり、サブミクロンのデザインルールのＩＣ製造設備
が必要になるという問題がある。

【００１９】本発明はこのような従来装置の問題点に鑑
みてなされたものであり、発光素子アレイと光プリント
ヘッド基板との接続点数の多さによって製造歩留りが低
下すると共に、電極間ピッチの狭さによって発光素子ア
レイを光プリントヘッド基板に実装する際の製造歩留り
が低下するという第１の従来例の問題点を解消した発光
素子アレイを提供することを目的とする。

【００２０】また、共通電極３を四つ以上に分割すると
発光素子アレイ１に多層配線が必要になると共に、外部
ドライバの数が増えるという第２の従来例の問題点を解
消した発光素子アレイを提供することを目的とする。

【００２１】さらに、発光素子アレイ内に駆動回路をモ
ノリシックに形成すると素子寸法が大きくなり、この発
光素子内の駆動回路に発光強度バラツキの補正と階調制
御の機能をもたせると素子寸法が大型化するとともに、
印画品質としての高解像度化に限界が生じるという第３
の従来例の問題点を解消した発光素子アレイを提供する
ことを目的とする。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発光素子アレイでは、複数の発光素
子と、この複数の発光素子を駆動するための複数のスイ
ッチング素子を有するトランジスタ回路と、このスイッ
チング素子を制御するシフトレジスタ回路とが一つの基
板内に形成された発光素子アレイにおいて、前記シフト
レジスタ回路の一つのパラレル出力が前記スイッチング
素子を制御するとともに、このスイッチング素子が前記
２個以上の発光素子に接続されていることを特徴とす
る。

【００２３】また、請求項２に係る発光素子アレイで
は、前記同じスイッチング素子に接続された２個以上の
発光素子がそれぞれ異なる共通電極に接続されているこ
とを特徴とする。

【００２４】さらに、請求項３に係る発光素子アレイで
は、前記複数の共通電極を外部電源配線に選択的に接続
するための切替回路を前記発光素子とモノリシックに形
成したことを特徴とする。

【００２５】

【作用】このような構成を有する発光素子アレイは、ド
ライバ回路をモノリシックに形成しない従来の発光素子
アレイに比べ、光プリントヘッド基板へ実装する際に必
要とされるワイヤボンディングの接続点数を大幅に低減
することが可能になると共に、従来のドライバをモノリ
シックに形成した発光素子アレイに比べて、発光素子間
ピッチの２倍以上のピッチでトランジスタ回路とシフト
レジスタ回路が形成できる。このため、発光素子アレイ
にモノリシックに形成するトランジスタ回路とシフトレ
ジスタ回路が配線幅１μｍ以上のデザインルールで形成
でき、１２００ｄｐｉ以上の高解像度化が可能な発光素
子アレイを用いた光プリントヘッドの製造が低コストで
実現できる。

【００２６】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて詳細に説明する。

【００２７】図１は、第１の実施形態を示すモノリシッ
ク素子の回路構成図である。

【００２８】同図において、シリコン基板８上にアレイ
状に配置されている発光素子４１〜４ｎと、発光素子４
１〜４ｎをスイッチングするためのトランジスタ回路３
２、トランジスタ回路３２の「ＯＮ」「ＯＦＦ」を制御
するためのシフトレジスタ回路３３、トランジスタ回路
３２と発光素子４１〜４ｎのアノード若しくはカソード
とを個別に接続するための個別電極配線３４、光プリン
トヘッド上の配線とワイヤボンディング接続するための
電極５１〜５ｍがモノリシックに形成されており、モノ
リシック素子５０が構成されている。

【００２９】発光素子４１〜４ｎは、化合物半導体系発
光素子、ＬＤ素子、あるいは有機材料系ＥＬ素子などか
ら成る。

【００３０】シフトレジスタ回路３３とトランジスタ回
路３２は、発光素子４１〜４ｎの製造工程との整合性を
考慮する必要があり、ＧａＰ系やＡｌＧａＡｓ系発光素
子を用いる場合、シリコンＣＭＯＳ回路で構成するのが
適当である。また、バイポーラトランジスタによる回路
や、その他材料によるＴＦＴ回路で構成することも可能
である。

【００３１】ここで電極５１〜５ｍは、Ｖｄｄ電源端
子、クロック信号入力端子、リセット信号入力端子、グ
ランド若しくはＶｓｓ電源入力端子、その他必要に応じ
て、タイミング信号入力端子、ストローブ信号入力端子
等として形成される。

【００３２】この電極５１〜５ｍは、１個のモノリシッ
ク素子５０に６個から１８個程度形成される。

【００３３】以上の構成によるモノリシック素子５０の
サイズは、発光素子４１〜４ｎをアレイ状に配置した長
尺方向をチップ長さ、それと直行する方向をチップ幅と
すると、チップ長さは印画解像度に対応した発光素子４
１〜４ｎの配列ピッチで決定され、発光素子４１〜４ｎ
が１２８個アレイ状に配置されたモノリシック素子５０
の場合、６００ｄｐｉで５．４ｍｍ、１２００ｄｐｉで
２．７ｍｍとなる。

【００３４】ここで、発光素子４１〜４ｎの配列ピッチ
に対して、シフトレジタ回路３３のパラレル出力一つ当
たりのピッチと、トラジスタ回路３２のスイッチング素
子のピッチをそれぞれ２倍以上にすることが可能になる
ことから、設計ルールが大きくなり、製造工程が容易に
なると共に、トランジスタ回路３２の発光素子４１〜４
ｎの消費電流に応じたスイッチング素子の大きさを確保
した上で、トランジスタ回路の幅を小さくすることがで
きる。

【００３５】モノリシック素子５０のチップ幅に関して
は、一つの発光素子４１〜４ｎの形成に５０〜１００μ
ｍ程度が必要であり、トランジスタ回路３２とシフトレ
ジスタ回路３３の形成に１μｍの配線幅で２層配線構造
とした場合で夫々５０〜１００μｍ程度が必要である。
ワイヤボンディングを行う電極５１〜５ｍは６０〜１０
０μｍ四方で形成できることから、本発明におけるモノ
リシック素子５０は０．４ｍｍ〜０．８ｍｍの幅で作製
可能である。なお、上記寸法でモノリシック素子５０を
光プリントヘッド基板にフリップチップ実装することも
可能である。

【００３６】図２は、図１で示したモノリシック素子の
等価回路図である。発光素子４１〜４ｎ、発光素子４１
〜４ｎの一方の電極に接続されている共通配線３５、発
光素子４１〜４ｎに給電するための電源端子３６（Ｖｄ
ｄ１、Ｖｄｄ２）、発光素子４１〜４ｎを駆動するため
のトランジスタ回路３２のスイッチング素子に接続され
ている接地端子３７、トランジスタ回路３２のスイッチ
ング素子の「ＯＮ」「ＯＦＦ」を制御するシフトレジスタ回
路３３が設けられている。ここで、トランジスタ回路３
２とシフトレジスタ回路３３に供給される電源並びに駆
動信号等の入力信号線は省略されている。また、発光素
子４１〜４ｎに接続されているトランジスタ回路３２の
スイッチング素子は、機能説明のために、一つのトラン
ジスタ素子で表記されている。

【００３７】トランジスタ回路３２のスイッチング素子
は発光素子４１〜４ｎに接続されたトランジスタ素子で
表記されているが、用いるシリコン基板のドーピングタ
イプ、化合物半導体層の積層で形成された発光素子のド
ーピングタイプの層構造、または用いる駆動電源の正負
によって、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳなどからなる
ＭＯＳＦＥＴ、バイポーラトランジスタ、ＭＯＳＦＥＴ
とバイポーラトランジスタの混載のいずれかで形成され
る。同様に、同図においてダイオード記号で記載されて
いる発光素子４１〜４ｎのアノード側、カソード側のど
ちらの電極にトランジスタ回路を接続するかは、配線レ
イアウトやコンタクト部分のドーピングタイプ等から最
適な方を選べばよい。すなわち、ダイオード記号で記載
されている発光素子４１〜４ｎのアノード、カソードの
向きにより、電源端子３６、接地端子３７は、接地若し
くは正負何れの電源に接続するかは任意に設定すればよ
い。

【００３８】光プリントヘッドの印画データは、外部ド
ライバ（不図示）からモノリシック素子に供給され、モ
ノリシック素子内のシフトレジスタ回路３３にシリアル
転送される。転送された印画データは、シフトレジスタ
回路３３によりシリアル／パラレル変換されることでア
レイ状に形成された発光素子４１〜４ｎに分配される。
ここで、シフトレジスタ回路３３内部の転送速度は、外
部ドライバ内部の回路により生成されるクロック信号で
任意に制御することができる。シフトレジスタ回路３３
のパラレル出力に接続されたトランジスタ回路３２のス
イッチング素子が分配された印画データにより「ＯＮ」
「ＯＦＦ」制御され、発光素子４１〜４ｎが駆動されるこ
とになる。

【００３９】但し、トランジスタ回路３２の一つのスイ
ッチング素子に接続された発光素子は、２個若しくは３
個以上あるため、シフトレジスタ回路３３の一つのパラ
レル出力に「ＯＮ」信号が出力された場合、このパラレ
ル出力で制御されるスイッチング素子に接続された全て
の発光素子が駆動されてしまう。そこで、請求項２に記
載された構成では、異なる共通配線３５にそれぞれ接続
された電源端子３６（Ｖｄｄ１、Ｖｄｄ２）に印加され
る電圧（電流）をシフトレイスタ回路の転送時間に同期
させた制御をすることで、任意の位置、且つ任意の電圧
（電流）で発光素子を駆動させることができる。

【００４０】さらに、シフトレジスタ回路３３の転送時
間に同期させたタイミングで電源端子３６（Ｖｄｄ１、
Ｖｄｄ２）の通電状態を切り替えることにより、任意の
位置で発光素子４１〜４ｎの駆動を制御することが可能
となる。

【００４１】電源端子３６（Ｖｄｄ１、Ｖｄｄ２）の制
御は、クロック信号に同期させた外部ドライバのタイミ
ング回路により容易に実現できる。

【００４２】また、トランジスタ回路３２の一つのスイ
チング素子に接続されている発光素子４１〜４ｎが３つ
以上であっても、接続されている発光素子数と同数の共
通配線３５と電源端子３６があればよい。

【００４３】但し、電源端子３６を正負何れかの定電圧
源若しくは定電流源として発光素子４１〜４ｎを駆動さ
せる場合、発光素子４１〜４ｎの製造工程に起因する発
光強度バラツキの補正データや、印画の高品質化に必要
な階調制御データをシリアルデータとしてシフトレジス
タ回路に供給する必要が生じるため、外部ドライバから
モノリシック素子に転送されるシリアルデータが大きく
なり、データ転送速度の低下をまねく。

【００４４】そこで、電源端子３６を定電圧源若しくは
定電流源端子ではなく、発光素子４１〜４ｎの駆動信号
の共通入力端子とし、発光素子４１〜４ｎの駆動信号を
シフトレジスタ回路３３の転送タイミングに同期させた
シリアルデータとして電源端子３６に供給することで、
印画データを発光素子４１〜４ｎに配分することも可能
である。

【００４５】この場合、発光強度バラツキの補正データ
や階調制御データは、外部ドライバの機能で変調された
電流値として駆動信号に重畳することができるため、モ
ノリシック素子に転送されるシリアルデータを小さくす
ることができる。

【００４６】図３は、第２の実施形態におけるモノリシ
ック素子の等価回路図である。ここで、第１の実施形態
で述べた電源端子３６の切替は、発光素子４１〜４ｎや
トランジスタ回路３２、シフトレジスタ回路３３と同様
にモノリシックに形成された切替回路３８で行われる。
このため、電源端子３６は共通配線３５の本数によらず
一つでよい。切替回路３８は、シフトレジスタ回路３３
に供給されるクロック信号に同期して動作すればよいた
め、最低、チャネルタイプの異なるコンプリメンタリな
２個のトランジスタで実現できる。切替速度の向上やリ
ーク電流の低減を目的として、フリップフロップやＡＮ
Ｄゲート等で構成したタイミング回路を構成してもよ
い。

【００４７】第２の実施例における請求項３に記載され
る発明の構成では、電源端子３６に印加される電圧（電
流）の制御とは別に、電源端子３６と接続される共通配
線３５の選択が発光素子４１〜４ｎやトランジスタ回路
３２、シフトレジスタ回路３３と同様にモノリシックに
形成された切替回路３８で行なわれる。このため、電源
端子３６は共通電極３５の本数に拘わらず、一つでよ
い。切替回路３８は、シフトレジスタ回路３３に供給さ
れるクロック信号に同期して動作すればよいため、最
低、チャネルタイプの異なるコンプリメンタリな２個の
トランジスタで実現できる。切替速度の向上やリーク電
流の低減を目的として、フリップフロップやＡＮＤゲー
ト等で構成したタイミング回路を構成してもよい。

【００４８】第２の実施形態では、第１の実施形態に比
べてモノリシックに形成する回路が大きくなるという欠
点がある。ただし、１２８個の発光素子に６４個のパラ
レル出力をもつトランジスタ回路３２とシフトレジスタ
回路３３が形成されている場合でも、２ｂｉｔ出力の切
替回路３８を加えるだけであるので、大幅なチップ面積
の増大にはつながらない。

【００４９】図４は、第１の実施形態における光プリン
トヘッドを構成するブロック図の一例である。モノリシ
ック素子５０、発光強度のバラツキを補正する機能と階
調制御機能をもつ外部ドライバ７、モノリシック素子に
駆動信号を供給する駆動信号配線４０、モノリシック素
子５０と外部ドライバ７に電源電圧や論理回路動作のた
めのクロック信号等を供給するための配線６、モノリシ
ック素子５０内部の共通配線３５（図２）と電源との接
続を選択するための切替配線６０で構成されている。３
９は外部ドライバ７からモノリシック素子５０に駆動信
号を供給するパラレル出力端子である。

【００５０】切替配線６０は、外部ドライバ７内部の切
替回路若しくは別途外付けされる切替回路により、モノ
リシック素子５０内部のシフトレジスタ回路３３に同期
して通電状態か非通電状態かを選択される。

【００５１】第２の実施形態では、モノリシック素子５
０内部で共通配線３５（図２）の切替を行なうため、切
替配線６０と外部ドライバ７内部の切替回路若しくは別
途外付けされる切替回路は不要になる。

【００５２】第１と第２の実施形態においても、外部ド
ライバ７は１個〜２個で済むため、光プリントヘッドの
両サイドに配置することができる。

【００５３】

【発明の効果】以上のように、本発明に係る発光素子ア
レイでは、シフトレジスタ回路の一つのパラレル出力が
トランジスタ回路内のスイッチング素子を制御するとと
もに、このスイッチング素子が２個以上の発光素子に接
続されていることから、トランジスタ回路の寸法を小さ
くせずに、発光素子の微細化と狭ピッチ化が実現でき
る。また、共通電極の切替回路を発光素子アレイと同一
基板上に形成することで、共通電極を多数分割して設け
ても外部ドライバの数が銅アしない。且つ、発光素子と
シフトレジスタ回路、トランジスタ回路がモノリシック
に形成していることから、発光素子アレイと光プリンタ
ヘッド基板との接続点数が減少し、発光素子アレイの電
極間ピッチを広くすることができるため、発光素子アレ
イを光プリンタヘッド基板に実装する際の製造歩留りが
向上する。

【図面の簡単な説明】

【図１】本発明に係る発光素子アレイの回路構成を示す
図である。

【図２】本発明に係る発光素子アレイの等価回路図であ
る。

【図３】本発明に係る発光素子アレイの他の等価回路図
である。

【図４】本発明に係る発光素子アレイの回路構成を示す
ブロック図である。

【図５】第１の従来の発光素子アレイを示す図である。

【図６】第２の従来の発光素子アレイを示す図である。

【図７】第１と第２の従来の発光素子アレイを光プリン
トヘッドに用いた例を示す図である。

【図８】第３の従来の発光素子アレイを示す図である。

【図９】第３の従来の発光素子アレイを光プリントヘッ
ドに用いた例を示す図である。

【符号の説明】

１：発光素子アレイ、２：化合物半導体基板、１１、１
２、１３、〜１ｎ：発光素子（第１、第２の従来例）、
２１、２２、２３、２４〜２ｎ：電極、３：共通電極、
４：光プリントヘッド基板、５：ボンディングワイヤ、
６：配線、７：外部ドライバ、８：シリコン（Ｓｉ）基
板、９：ＧａＰ発光素子、１０：出力回路、２０：信号
処理回路、３０：モノリシック素子（第３の従来例）、
３１：コネクタ、３２：トランジスタ回路、３３：シフ
トレジスタ回路、３４：個別電極配線、３５：共通配
線、３６：電源端子、３７：接地端子、３８：切替回
路、３９：パラレル出力端子、４０：駆動信号配線、４
１、４２〜４ｎ：発光素子（実施例）、５０：モノリシ
ック素子（実施例）、５１、５２、５３、５４〜５ｍ：
電極（実施例）、６０：切替配線、

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の発光素子と、この発光素子を駆動
   するための複数のスイッチング素子を有するトランジス
   タ回路と、このトランジスタ回路を制御するシフトレジ
   スタ回路とが一つの基板内に形成された発光素子アレイ
   において、前記シフトレジスタ回路の一つのパラレル出
   力が前記トランジスタ回路内のスイッチング素子を制御
   するとともに、このスイッチング素子が２個以上の前記
   発光素子に接続されていることを特徴とする発光素子ア
   レイ。
2. 【請求項２】 前記同じスイッチング素子に接続された
   ２個以上の発光素子がそれぞれ異なる共通電極に接続さ
   れていることを特徴とする請求項１に記載の発光素子ア
   レイ。
3. 【請求項３】 前記複数の共通電極を外部電源配線に選
   択的に接続するための切替回路を前記発光素子とモノリ
   シックに形成したことを特徴とする請求項１に記載の発
   光素子アレイ。