JPH0999583A - 自己走査型発光装置およびこれを用いた光プリンタ装置 - Google Patents
自己走査型発光装置およびこれを用いた光プリンタ装置Info
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- JPH0999583A JPH0999583A JP25833995A JP25833995A JPH0999583A JP H0999583 A JPH0999583 A JP H0999583A JP 25833995 A JP25833995 A JP 25833995A JP 25833995 A JP25833995 A JP 25833995A JP H0999583 A JPH0999583 A JP H0999583A
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Abstract
離した構造の発光素子チップの幅を小さくする。 【解決手段】 スイッチ素子アレイを2つのブロックに
分けて隙間を作り、左側の隙間にスタートパルスφS 用
のボンディングパッドが、中央の隙間にクロックパルス
φ1 ,φ2 用の2個のボンディングパッドと、右端の隙
間に電源電圧VGK用のボンディングパッドと書き込み信
号Sin用のボンディングパッドを設ける。
Description
して作製でき、自己走査機能を発揮できる発光装置の改
良に関し、特にバイアス光を減少させたり、長寿命化を
実現して光プリンタ等への応用を可能にした自己走査型
発光装置に関する。
(Light Emitting Diode)および
LD(Laser Diode)が知られている。そし
て、多数個の発光素子を同一基板上に集積した発光素子
アレイはその駆動用ICと組み合わせて光プリンタ等の
書き込み用光源として利用されている。本発明者らは発
光素子アレイの構成要素としてPNPN構造を持つ発光
サイリスタに注目し、発光点の自己走査が実現できるこ
とを既に特許出願(特開平1−238962号、特開平
2−14584号、特開平2−92650号、特開平2
−92651号)し、光プリンタ用光源として実装上簡
便となること、発光素子ピッチを細かくできること、コ
ンパクトな自己走査型発光装置を作製できること等を示
した。
をシフトレジスタとして、発光素子アレイと分離した構
造の自己走査型発光装置を提案している(特開平2−2
63668号)。
路図を示す。この自己走査型発光装置は、シフトレジス
タを構成するスイッチ素子アレイT(−1)〜T
(2)、書き込み用発光素子アレイL(−1)〜L
(2)からなる。隣接するスイッチ素子のゲート電極間
は、ダイオードを用いて接続している。スイッチ素子の
各アノード電極は交互に転送クロックラインφ1 ,φ2
に接続されている。スイッチ素子のゲート電極G-1〜G
1 は、書き込み用発光素子のゲートにも接続される。書
き込み用発光素子のアノード電極には、書き込み信号S
inが加えられている。初段のスイッチ素子のゲート電極
には、スタートパルスφS が印加され、スイッチ素子が
オン状態にされる。
あるとすると、ゲート電極G0 の電圧は、電源電圧VGK
(ここでは5ボルトとする)より低下し、ほぼ零ボルト
となる。したがって、書き込み信号Sinの電圧が、PN
接合の拡散電位(約1ボルト)以上であれば、発光素子
L(0)の発光状態とすることができる。
であり、ゲート電極G1 は約1ボルト(ダイオードD0
の順方向立上り電圧)となる。したがって、発光素子L
(−1)の書き込み電圧は約6ボルト、発光素子L
(1)の書き込み電圧は約2ボルトとなる。これから、
発光素子L(0)のみに書き込める書き込み信号Sinの
電圧は、1〜2ボルトの範囲となる。発光素子L(0)
がオン、すなわち発光状態に入ると、書き込み信号Sin
ラインの電圧は約1ボルトに固定されてしまうので、他
の発光素子が選択されてしまう、というエラーは防ぐこ
とができる。
で決められ、任意の強度にて画像書き込みが可能とな
る。また、発光状態を次の発光素子に転送するために
は、書き込み信号Sinラインの電圧を一度零ボルトまで
おとし、発光している発光素子をいったんオフにしてお
く必要がある。
を示す平面図、図3は図2のX−X′ラインの断面図で
ある。以下に製造工程および構造について説明する。
体層24,p形半導体層23,n形半導体層22,p形
半導体層21を順次積層する。
各素子領域に分離される。また、各素子領域のp形半導
体層21は、3つの島状にn形半導体層22上に残留す
るよう、ゲート電極および結合用ダイオード作製のため
に一部削除される。これら3つの島は、1つの大きな島
と連続する2つの小さな島とされ、2つの小さな島は、
スイッチ素子アレイの配列方向に、島,島,谷、島,
島,谷、島,島,谷と繰り返すように配置される。ここ
で、島,島,谷は結合用ダイオードおよびスイッチ素子
に対応し、谷とは露出したn形半導体層22部分を示
す。また、大きな島は、発光素子に対応している。
る。そして、絶縁被膜30の、前記削除処理されたn形
半導体層22上および3つの島のp形半導体層21上の
位置に接続用コンタクトホールC1 を開ける。
形半導体層22と隣接する素子領域のp形半導体層21
とをコンタクトホールC1 を用いて接続するT字型の金
属薄膜配線45、素子領域の大きな島状p形半導体層2
1へコンタクトホールC1 を介して書き込み信号を伝え
る金属薄膜配線44、素子領域の残りの島状p形半導体
層21へコンタクトホールC1 を介して駆動電圧を伝え
る金属薄膜配線42をそれぞれ設ける。
ト電極−電源電極間の抵抗RL として使用する燐をドー
プした非晶質シリコン163を約1μmの厚さで被覆す
る。非晶質シリコン163は、各スイッチ素子に対して
1つずつになるよう分離される。次に、基板上全体に絶
縁被膜31を被覆する。そして、絶縁被膜31の、非晶
質シリコン163,金属薄膜配線42、および金属薄膜
配線44上の位置に接続用コンタクトホールC2 を開け
る。
ルC2 を介して金属薄膜配線44(発光素子のアノード
電極)へ書き込み信号を伝える書き込み信号ライン
Sin、コンタクトホールC2 を介して信号薄膜配線43
(非晶質シリコン163を介してゲート電極に接続され
る)へ電源電圧を伝える電源ライン41、コンタクトホ
ールC2 を介して金属薄膜配線40(スイッチ素子のア
ノード電極)へクロックパルスを伝えるクロックライン
φ1 ,φ2 を設けた。
線40上に設ける片側のコンタクト孔C2 の位置は、各
スイッチ素子のアノード電極が、クロックラインφ1 ,
φ2のいずれか1本に、配列方向に向かってφ1 ,φ2
の順番で繰り返すように調整される。
イオード,書き込み用発光素子の全てをp形半導体層2
1のパターンニングのみで形成でき、製造工程は従来の
発光素子製造工程とさほど変化ない。つまり構造が複雑
化しているわりには、製造工程は複雑化していない。
よび図3に示した従来例の構造では次のような問題が生
ずる。すなわち、光プリンタ等に発光装置を応用する場
合、ある一定数のスイッチ素子および発光素子を集積し
た1つの半導体チップの形として発光装置を構成し、こ
の発光チップを例えば一列に配列し、所定のサイズの線
状光源を形成する。しかし、この発光装置を駆動するた
めに必要な電極(例えば図1,図2におけるφS ,
φ1 ,φ2 ,Sin,VGK)を取り出すためのボンディン
グパッドを設けなければならない。
設けるためには、発光装置が形成されている領域以外に
特にスペースを確保しておかなければならない。一例と
して600DPI(1インチ当りに600素子の密度で
発光素子が配列されている)の発光素子アレイについて
は発光素子が約42.3μmピッチで配列される。いま
128個の発光素子が配列された1つの発光チップを考
えると、発光素子が配列された方向の長さ(長辺寸法)
は約5.4mmとなる。発光素子配列方向に対し垂直方
向の長さ(短辺寸法)には特に制限はないが、極力狭く
することで半導体ウェハの中からのチップ取得数を増加
でき、コストを低減することができる。
ングパッドに対し、略100μm角のスペースが必要で
あり、ワイヤボンディングに伴う半導体部分へのダメー
ジを避けるために、発光素子とスイッチ素子との間に5
0μm程度のスペースが必要となる。このため、計15
0μmもの短辺寸法が、スイッチ素子,発光素子部分以
外に必要となる。このスペースには、わずか数個のボン
ディングパッドが存在するのみであり、それ以外は全く
活用されていないスペースとなる。これにより発光チッ
プの取得数が減少するという問題が存在していた。
φ2 ,VGK等のボンディングパッドは発光素子の上側に
配され、発光素子に発光のための電流を与えるSinのボ
ンディングパッドは発光素子の下側に配されている。通
常、光プリンタに使用する発光素子アレイは、各発光素
子1ビットを正確に所定のピッチに納める必要があるた
め、上側の配線を下側に持ち回る、もしくは下側の配線
を上側に持ち回ることは困難である。従って、図1に示
された発光装置では発光素子の上部にφ1 ,φ2 ,VGK
等のボンディングパッド、下部にSinのボンディングパ
ッドが設けられることになる。この場合、これらボンデ
ィングパッドを配置するために必要な短辺寸法が上下合
わせておよそ300μm程度も必要になり、発光チップ
の取得数を相当減ずることになる。このため、チップ価
格の上昇という問題があった。
とのできる自己走査型発光装置を提供することにある。
型発光装置を複数個、実装基板上に配列して構成した発
光モジュールを提供することにある。
光モジュールを利用した光プリンタ装置を提供すること
にある。
動作のためのしきい電圧またはしきい電流の制御電極を
有するスイッチ素子を複数個配列し、各スイッチ素子の
前記制御電極をその近傍に位置する少なくとも1つのス
イッチ素子の制御電極に、接続用抵抗または電気的に一
方向性を有する電気素子を介して接続するとともに、各
スイッチ素子の制御電極に電源ラインを負荷抵抗を介し
て接続し、かつ各スイッチ素子にクロックパルスライン
を接続して形成したスイッチ素子アレイと、発光動作の
ためのしきい電圧またはしきい電流の制御電極を有する
発光素子を複数個配列した発光素子アレイとからなり、
前記発光素子アレイの各制御電極を前記スイッチ素子の
制御電極と電気的手段にて接続し、各発光素子に発光の
ための電流を供給するラインを設けた自己走査型発光装
置において、前記スイッチ素子アレイと前記発光素子ア
レイとを、略平行に、かつ略直線状に配列し、前記スイ
ッチ素子アレイの配列ピッチを前記発光素子アレイの配
列ピッチより小さくすることで前記スイッチ素子アレイ
に隙間を生じせしめ、前記隙間に前記発光装置の駆動に
必要な端子を取り出すためのボンディングパッドを配置
することで、前記発光装置の短辺寸法を小さくしたこと
を特徴とする。
しきい電圧またはしきい電流の制御電極を有するスイッ
チ素子を複数個配列し、各スイッチ素子の前記制御電極
をその近傍に位置する少なくとも1つのスイッチ素子の
制御電極に、接続用抵抗または電気的に一方向性を有す
る電気素子を介して接続するとともに、各スイッチ素子
の制御電極に電源ラインを負荷抵抗を介して接続し、か
つ各スイッチ素子にクロックパルスラインを接続して形
成したスイッチ素子アレイと、発光動作のためのしきい
電圧またはしきい電流の制御電極を有する発光素子を複
数個配列した発光素子アレイとからなり、前記発光素子
アレイの各制御電極を前記スイッチ素子の制御電極と電
気的手段にて接続し、各発光素子に発光のための電流を
供給するラインを設けた自己走査型発光装置において、
前記スイッチ素子アレイは、2個以上のスイッチ素子ア
レイ・ブロックで構成され、各ブロックのスイッチ素子
の配列ピッチは前記発光素子アレイの配列ピッチより小
さくなるように設定されており、前記スイッチ素子アレ
イの両端の隙間と、前記ブロックの間の隙間とに、前記
発光装置の駆動に必要な端子を取り出すためのボンディ
ングパッドを配置した、ことを特徴とする。
アレイとを分離し、スイッチ素子アレイのピッチを発光
素子アレイより小さくすることで、スイッチ素子アレイ
部に隙間を作り、この部分にボンディングパッドを配す
ることで、従来例にて示したチップのワイヤボンディン
グに必要な約150μmの幅を削除することができ、従
って、ウェハからの取得数を多くすることができる。そ
してコスト低減に大きく貢献できる。
ンディングを片側に集めることが可能となり、ワイヤボ
ンディングを設けるのに必要な短辺幅をほとんど無くす
ることが可能となる。
基板上に集積して構成した発光装置を複数個、略一列,
直線上に配列して構成される。
モジュールを略一列,直線状に配列し、レンズアレイと
組み合わせて、感光ドラム表面に前記発光装置からの出
力光が集光するように配され、前記発光装置上に表示さ
れた画像情報が感光ドラム上に転写されるように構成さ
れる。
に示した実施例の中の、スイッチ素子と対応する発光素
子の1ビットの断面概略図を図5に示す。図6に、図4
に示した実施例の最初の部分の等価回路を示す。図6か
ら明らかなように、本実施例の等価回路は、図1と同じ
であるので、動作原理の説明は省略する。なお本実施例
においても、従来例と同様に、スイッチ素子および発光
素子は、発光サイリスタで構成される。
21に相当し、22はn形半導体層22に相当する。従
って21は発光サイリスタ素子のアノードに対応し、2
2はゲートに相当する。図4には示されていないが、基
板1に相当するカソードは基板裏面から接地されてい
る。
および結合用ダイオードDi は1つの島の中に形成され
ており、これが一列に並べられ、シフトレジスタ機能を
持つスイッチ素子アレイが構成されている。発光素子L
(i)も一列に並べられ、発光素子アレイが構成されて
いる。
イ、発光素子アレイが1つの半導体基板1上にそれぞれ
128素子配列された発光チップを例示している。この
場合、600DPIの場合ではチップの長辺寸法は約
5.4mmになる。128個の発光素子(L(1)〜L
(128))は、約42.3μmの等しいピッチで配列
されている。
られる場合、完全に同じピッチで隙間なく、直線状に配
列されなければならない。しかし、スイッチ素子につい
ては、このような条件はなく、対応するスイッチ素子と
発光素子のゲートが電気的に接続されていれば良い。こ
のことから、本実施例ではシフトレジスタを構成するス
イッチ素子アレイを2つのブロックに分け、各ブロック
内のスイッチ素子を35μmピッチで並べた。このた
め、発光素子のピッチ42.3μmに対し、128ビッ
ト全体で (42.3μm−35μm)×128素子=934.4
μm もの隙間がスイッチ素子アレイの両端と中央に発生す
る。これらの隙間の中に、100μmのサイズのワイヤ
ボンディングパッドを5個、パッド間距離約70μmで
配列することができた。具体的には、図4において、左
端の隙間にスタートパルスφS 用のボンディングパッド
を、中央の隙間にクロックパルスφ1 ,φ2用の2個の
ボンディングパッドを、右端の隙間に電源電圧VGK用の
ボンディングパッドと書き込み信号Sin用のボンディン
グパッドを設ける。ここでシフトレジスタの隙間に設け
たボンディングパッドはφ1 ,φ2 ,φS ,VGK,Sin
の5個のみであり、スイッチ素子アレイの最終出力に相
当するダイオードD128 のアノードに相当する端子D
out は、本実施例ではボンディングパッドを設けていな
い。しかし、この端子を外部に取り出す必要がある場合
は、ボンディングパッドを1つ増やして6個としても良
い。
(128)の下側に位置する発光用の書き込み信号ライ
ンSinを、発光素子アレイの下側から、上側のスイッチ
素子アレイ側に引き回している。これを実行するために
は、図4の発光素子L(128)に示したようにゲート
部分22を他の発光素子のゲート部分は異なるように変
形させて、このSinの配線を通すスペースを作る必要が
ある。これは、発光素子1素子に割り当てられたピッチ
が42.3μmであり、この値の中に、ゲート電極G
128 の配線とSinの配線とを通すことが必要であるこ
と、また両端の発光素子の外側には配線を出すことがで
きないからである。発光のための電流は比較的大電流で
あることから、十分な幅を確保する必要がある。本実施
例では30μmの幅でSin配線を形成した。
す。図中、SDAはスイッチ素子アレイを、LMAは発
光素子アレイを示す。この構成より、従来、発光素子ア
レイの下側に設けるべきSinのボンディングパッドをス
イッチ素子アレイ側に設けることができた。これによ
り、すべてのボンディングパッドの配置を発光素子アレ
イの上側にまとめることができ、かつスイッチ素子アレ
イの隙間に埋め込むことで、ボンディングパッド専用の
スペースを必要としないようにすることができた。
素子アレイの短辺寸法の和が約250μmであり、発光
素子アレイの両側のワイヤボンディングスペースが15
0μm×2=300μmであり、切断代のマージンとし
て上下に25μmずつとっているので、発光チップの短
辺寸法は600μmであった。これに対し、本実施例で
は、スイッチ素子アレイと発光素子アレイとの間のゲー
ト配線の引き回しのために約50μmのスペースが余分
に必要となったが、ワイヤボンディングスペースが不要
となったため、本実施例の発光チップの短辺寸法は約3
50μmで形成できた。これから、チップ取得数が従来
の約1.7倍となり、40%以上のコストダウンを行う
ことが可能となった。
実施例1の変形例である。実施例1では、発光用の書き
込み信号ラインSinを発光素子アレイの下側から、スイ
ッチ素子アレイ側に引き回す際に、発光素子L(12
8)のゲート部分を変形させてSinの配線を通すスペー
スを作っている。
いものであり、具体的には図9に示すように、シフトレ
ジスタを構成するスイッチ素子アレイを4つのブロック
SDA(1)〜SDA(4)に分け、各ブロック内では
発光素子の配列ピッチより小さい配列ピッチでスイッチ
素子を並べ、スイッチ素子アレイの左右端とブロック間
に隙間を生じさせる。そして、左右端の隙間およびブロ
ック間の隙間にボンディングパッドを配置する。すなわ
ち、左端の隙間にスタートパルスφS 用のボンディング
パッドを、次の隙間にクロックパルスφ1 用のボンディ
ングパッドを、中央の隙間に書き込み信号Sin用のボン
ディングパッドを、次の隙間にクロックパルスφ2 用の
ボンディングパッドを、右端の隙間に電源電圧VGK用の
ボンディングパッドおよび最終出力Dout 用のボンディ
ングパッドとを設ける。
下側に位置する発光用の書き込み信号ラインSinを、発
光素子アレイの下側からスイッチ素子アレイ側に引き回
すが、図8に示すように発光素子L64と発光素子65
との間にSinの配線を通すことにより行う。
寸法を約350μmで形成できた。
他の例を示す。本実施例は、複数の発光素子を同時に発
光できるようにした発光装置である。この自己走査型発
光装置の等価回路図を、図10に示す。
ずつのブロックとし、1ブロック内の発光素子は1つの
スイッチ素子によって制御し、かつ1ブロック内の発光
素子にそれぞれ別々の書き込み信号ラインSin1,Sin
2,Sin3を接続して、発光素子の発光を制御した点で
ある。図中、発光素子L1 (−1),L2 (−1),L
3 (−1)、発光素子L1 (0),L2 (0),L
3 (0)、発光素子L1 (−1),L2 (−1),L3
(−1)等が、ブロック化された発光素子を示してい
る。
inによって発光が書き込まれていたものが、同時に複数
書き込まれ発光し、それがブロックごとに転送するよう
になったものである。
る光プリンタ用の光源として、この発光装置を用いるこ
とを考えると、A4の短辺(約21cm)相当のプリン
トを16ドット/mmの解像度で印字するためには約3
400ビットの発光素子が必要になる。
発光しているポイントは常に一つで、上記の場合ではこ
の発光の強度を変化させて画像を書き込むことになる。
これを用いて光プリンタを形成すると、通常使用されて
いる光プリンタ用LEDアレイ(これは画像を書き込む
ポイントに位置するLEDが、同時に発光するよう駆動
ICによって制御されている)に比べ、画像書き込み時
に3400倍の輝度が必要となり、発光効率が同じなら
ば3400倍の電流を流す必要がある。ただし発光時間
は、逆に通常のLEDアレイに比べ1/3400とな
る。
と加速度的に寿命が短くなる傾向があり、いくらデュー
ティが1/3400とはいえ従来のLEDプリンタに比
べ、寿命が短くなってしまうという問題点を持ってい
た。
数が同じ条件で比較すると、この例では1ブロックに3
素子が入っているため、実施例1の発光装置に比べて1
素子の発光時間は3倍となる。したがって、オン状態の
発光素子に流す電流は1/3でよく、実施例1に比べ長
寿命化することが可能である。
れる場合を例示したが、この素子数が大きいほうが書き
込み電流が小さくて済み、さらに長寿命化をはかること
ができる。
に示された自己走査型発光装置であって、本発明を適用
できる1つの例である。
においては、スイッチ素子アレイと発光素子アレイと
が、上下に分けて記載されている。
チ素子アレイについて説明する。S(−2)〜S(2)
は、スイッチ素子(PNPN構造を有するサイリスタ)
である。φ1 ,φ2 は、スイッチ素子アレイを駆動する
転送クロックである。そして、CL1 は転送クロックφ
1 を供給されるクロックラインであり、CL2 は転送ク
ロックφ2 を供給されるクロックラインである。
ート電極G-1〜G2 の間は、それぞれ結合用ダイオード
D-2〜D1 によって、接続されている。このようなダイ
オード結合方式を採用しているために、スイッチ素子ア
レイは2相の転送クロックφ1 ,φ2 にて情報の転送動
作を行うことができる。
チ素子S(−2)〜S(2)のアノードとクロックライ
ンCL1 ,CL2 のいずれか一方とを接続するアノード
負荷抵抗である。このアノード負荷抵抗RA1,RA2
は、各スイッチ素子S(−2)〜S(2)のオン状態で
の電流量を制限するものである。各スイッチ素子S(−
2)〜S(2)のカソードはそれぞれ接地されている。
チ素子S(−2)〜S(2)のゲートG-2〜G2 と電源
電圧VGKの直流電源とを接続するゲートの負荷抵抗であ
る。このゲート負荷抵抗RL1,RL2は、電源電圧VGKの
直流電源から各ゲートG-2〜G2 に流れる電流量を制限
するものである。そして、各ゲートG-2,G0 ,G
2は、それぞれダイオードD-2′,D0 ′,D2 ′のカ
ソードに接続されている。
φR は発光素子(発光サイリスタ)L(−2),L
(0),L(2)への情報の書き込み許可/禁止を制御
し、かつ書き込まれた状態をリセットするクロックであ
る。そして、CLR はクロックφR を供給する電流供給
ラインである。
(0),L(2)のアノードと電流供給ラインCLR と
を接続するアノード負荷抵抗である。このアノード負荷
抵抗RA3は、各発光素子L(−2),L(0),L
(2)のオン状態での電流量を制限するものである。そ
して、各発光素子L(−2),L(0),L(2)のカ
ソードは、それぞれ接地されている。
(0),L(2)のゲートG-2′,G0 ′,G2 ′と電
源電圧VGKとを接続するゲート負荷抵抗である。このゲ
ート負荷抵抗RL3は、電源電圧VGKの直流電源から、各
ゲートG-2′,G0 ′,G2′に流れる電流量を制限す
るものである。そして、各ゲートG-2′,G0 ′,
G2 ′は、それぞれダイオードD-2′,D0 ′,D2 ′
のアノードに接続されている。
子S(−2),S(0),S(2)のゲートが、それぞ
れダイオードD-2′,D0 ′,D2 ′を介して、発光素
子L(−2),L(0),L(2)のゲートG-2′,G
0 ′,G2 ′に個々に接続されている。
説明する。今、スタートパルスφSとして、ハイレベル
またはローレベルの電圧がスイッチ素子S(−3)のア
ノード(図示せず)に供給されたとする。この場合に、
ハイレベルの電圧が、電源電圧VGKに拡散電位Vdif を
加えた電圧以上に高ければ、スイッチ素子S(−3)は
オン状態になる。そして、次に供給されるスタートパル
スφS のローレベルの電圧が、スイッチ素子S(−3)
のオン状態維持電圧より低ければ、S(−3)はオフ状
態となる。
ゲート電位はほぼ零ボルトとなり、オフ状態ではゲート
電圧は電源電圧VGKと同じ電圧になる。スイッチ素子S
(−3)のゲート電位が零ボルトになれば、結合用ダイ
オードD-3(図示せず)によって、スイッチ素子S(−
2)のゲート電位が低下する。そして、スイッチ素子S
(−2)のターンオン電圧も低下する。したがって、転
送クロックφ2 によって、スイッチ素子S(−2)をオ
ン状態に設定することができる。
図14の右方向へ転送されていく。つまり、スタートパ
ルスφS のハイレベルの電圧によって、スイッチ素子ア
レイにオン状態が書き込まれ、それが順次右方向へ転送
されていくことになる。
合に、このオン状態を転送することは、このスイッチ素
子アレイの動作原理上から不可能であって、1ビットお
きにオンとオフを繰り返して転送することになる。すな
わち、スタートパルスφS の波形も、転送パルスφ1 ,
φ2 に同期して、ハイレベルとローレベルとを交互に送
る必要がある。
に有効な情報があるものとして、オン状態を1、オフ状
態を0とすると、スタートパルスφS によって1または
0が書き込まれ、転送クロックφ1 ,φ2 によって、そ
の1,0が転送されて行くことになる。このようにし
て、1または0という信号(情報)がスイッチ素子アレ
イに書き込まれる。
(2))の動作について説明する。仮に、L(−2)が
0であるとすると、クロックφR の電圧が零ボルトであ
れば、発光素子L(−2)はオン状態とはならない。す
なわち、発光素子L(−2)は書き込み禁止の状態に設
定される。クロックφR の電圧が、発光素子L(−2)
のオン状態維持電圧からVGK+Vdif の間の電圧に設定
されたとすると、発光素子L(−2)は書き込み許可の
状態に設定される。そして、ゲートG-2′の電位が変化
させられることによって、発光素子L(−2)はオン状
態に設定可能となる。
レイへの情報の書き込みについて説明する。スイッチ素
子アレイは、前述したように1または0信号が書き込ま
れる。最後のビットまで書き込まれた段階で、転送クロ
ックφ1 ,φ2 をそれぞれローレベル,ハイレベルの状
態に維持される。これによって、情報の転送動作が終了
し、スイッチ素子アレイに書き込まれた情報は保持され
る(特に、偶数ビットにおいて保持されている)。
て、オン状態のスイッチ素子Sのゲート電位はほぼ零ボ
ルトであり、オフ状態のスイッチ素子Sのゲート電位
は、Vdif の約2倍以上である。なお、オフ状態のスイ
ッチ素子Sのゲート電位については、転送方向に対して
逆方向に位置する最も隣接する偶数ビットがオン状態の
場合にVdif の約2倍であり、それ以外はVdif の約2
倍の電圧よりも大きくなる。なお、ここでVdif はPN
接合の拡散電位である。
(2)のそれぞれのゲート電圧は、ダイオードD-2′,
D0 ′,D2 ′によって対応する発光素子L(−2),
L(0),L(2)のゲートG-2′,G0 ′,G2 ′に
伝達される。したがって、発光素子L(−2),L
(0),L(2)のゲート電圧は、オン状態の場合でV
difとなり、オフ状態の場合でVdif の3倍以上とな
る。そしてオン状態の場合で、発光素子のターンオン電
圧はVdif の2倍となり、オフ状態でVdif の4倍とな
る。
零ボルトに設定して全体の発光をなくし(すなわち、リ
セット)、その後にハイレベル電位VHRまで上昇させ
る。この電圧φHRとして 2Vdif <VHR<4Vdif の範囲に設定されていると、オン状態のスイッチ素子S
に対応する発光素子Lがオン状態となり、オフ状態のス
イッチ素子Sの対応する発光素子Lはオフ状態のままに
なる。
まれた1,0の情報が、そのまま発光素子アレイに書き
込まれることになる。
持電圧以上であってVdif の2倍の電圧未満の値に再設
定される。このことにより、発光素子Lは、スイッチ素
子Sのゲート電位に影響されなくなり、書き込まれた情
報を保持し続ける。そして、発光素子アレイが情報の保
持状態にある間に、前述と同様にして、スイッチ素子ア
レイには次の情報が書き込まれる。
設定されて、各発光素子Lがリセットされる。リセット
後、再び情報が発光素子アレイに書き込まれる。以上の
ようにして、一連の動作が繰り返し行われる。
用の書き込み光源に適用した場合について述べる。
素子Lを有するものとすると、スイッチ素子Sはその倍
の4096ビットを必要とする。光プリンタにおける書
き込み光源の電流量は約5mAであるから、全てのビッ
トの発光素子Lが発光状態であるとすると、約10Aと
いう電流が流れる。
めの電流は、ゲート負荷抵抗RL3=30kΩの場合に
0.5mAであることが実験的にわかっているので、全
てのビットの発光素子が発光状態であれば、1A程度で
ある。なお、この情報転送のための電流量は、光プリン
ティングに必要な10Aに比べ1割程度であり、実用上
問題のない値である。
素子Lに移動させられた段階でクロックφ1 ,φ2 の電
圧を一旦零ボルトに低下させることにより、スイッチ素
子アレイ全体がオフ状態となりリセットが行われる。こ
の方法を用いた場合には、スイッチ素子Sがオン状態に
なる時間が考慮されると、等価的に電流値が下がること
となる。つまり、前述の1Aに比べて等価的に0.5A
程度まで下がったことになる。
タートパルスφS が供給されるデータ入力端(図示せ
ず)が1つだけでは、情報の転送速度はかなり高速であ
ることが必要である。この点については、データ入力端
を複数設けることによって、情報の転送速度を低下させ
ることができる。例えば、通常64ビットまたは128
ビットを一単位として発光素子Lのチップが形成され、
このチップごとに情報が入力されてもよい。
った場合、2048ビットに対して20個のデータ入力
端を有することになる。このため、情報の転送速度は1
/20でよいことになる。したがって、発光装置は余裕
のある動作を行うことができる。
きを防ぐために、アノード負荷抵抗RA3をレーザ等によ
り微調整することが可能である。このことによって、出
力光のばらつきのない発光装置を得ることができる。
おける偶数ビットの右側に接続される結合用ダイオード
D-2,D0 の特性と、奇数ビットの右側に接続される結
合用ダイオードD-1,D1 の特性とが異なっている。し
たがって、偶数ビットと奇数ビットとで動作電流等を分
けて最適化することが重要である。このために、RL2<
RL1,RA1<RA2に設定するほうが望ましく、この場合
には発光装置はより安定で高速な動作を行い得る。
と呼ばれる構成を採用しているが、結合方式はこれに限
られず、抵抗結合方式であってもよい。
て光プリンタへの応用について述べる。従来、LEDア
レイの各画素に駆動用ICを接続したモジュールを使っ
て光プリンタへ応用した例が知られている。光プリンタ
の原理図を図12に示す。まず円筒形の感光ドラム61
の表面にアモルファスSi等の光導伝性を持つ材料(感
光体)が作られている。このドラムはプリントの速度で
回転している。まず帯電器67で感光体表面を一様に帯
電させる。そして発光素子アレイ光プリントヘッド68
で印字するドットイメージの光を感光体上に照射し、光
の当たったところの帯電を中和する。次に現像器で感光
体上の帯電状態に従って、トナーを感光体上に付ける。
そして転写器62でカセット611中から送られてきた
用紙69上にトナーを転写する。そしてその用紙は定着
器63にて熱等を加えられ定着される。一方転写の終了
したドラムは消去ランプ65で帯電が全面に渡って中和
され、清掃器66で残ったトナーが除去される。
基板上に直線状に一列に配列した発光素子アレイモジュ
ールを光プリントヘッドに応用する。光プリントヘッド
の構造を図13に示す。この光プリントヘッドは、発光
素子アレイ612とロッドレンズアレイ613とで構成
され、レンズの焦点が感光ドラム61上に結ぶようにな
っている。本発明の発光素子アレイモジュールからの光
で感光ドラムに画像情報を書き込むことができる。
ュールのコストを従来よりはるかに低減できるため、低
価格のプリントヘッド、低価格の光プリンタを提供する
ことができる。
スイッチ素子アレイとを分離し、スイッチ素子アレイの
ピッチを発光素子アレイより小さくすることで、スイッ
チ素子アレイ部に隙間を作り、この部分にボンディング
パッドを配することで、従来例にて示したチップのワイ
ヤボンディングに必要な約150μmの幅を削減するこ
とができ、従って、ウェハからの取得数を多くすること
ができる。そしてコスト低減に大きく貢献できる。
ワイヤボンディングを片側に集めることが可能となり、
ワイヤボンディングを設けるのに必要な短辺幅をほとん
ど無くすることが可能となる。
へ応用でき、これらの機器の性能向上、低価格化に大き
く寄与することができる。
した発光装置の等価回路図である。
る。
ある。
る。
の組合せを示す図である。
Claims (11)
- 【請求項1】スイッチング動作のためのしきい電圧また
はしきい電流の制御電極を有するスイッチ素子を複数個
配列し、各スイッチ素子の前記制御電極をその近傍に位
置する少なくとも1つのスイッチ素子の制御電極に、接
続用抵抗または電気的に一方向性を有する電気素子を介
して接続するとともに、各スイッチ素子の制御電極に電
源ラインを負荷抵抗を介して接続し、かつ各スイッチ素
子にクロックパルスラインを接続して形成したスイッチ
素子アレイと、 発光動作のためのしきい電圧またはしきい電流の制御電
極を有する発光素子を複数個配列した発光素子アレイと
からなり、 前記発光素子アレイの各制御電極を前記スイッチ素子の
制御電極と電気的手段にて接続し、各発光素子に発光の
ための電流を供給するラインを設けた自己走査型発光装
置において、 前記スイッチ素子アレイと前記発光素子アレイとを、略
平行に、かつ略直線状に配列し、 前記スイッチ素子アレイの配列ピッチを前記発光素子ア
レイの配列ピッチより小さくすることで前記スイッチ素
子アレイに隙間を生じせしめ、前記隙間に前記発光装置
の駆動に必要な端子を取り出すためのボンディングパッ
ドを配置することで、前記発光装置の短辺寸法を小さく
したことを特徴とする自己走査型発光装置。 - 【請求項2】請求項1記載の自己走査型発光装置におい
て、 前記電流供給ラインを、前記スイッチ素子アレイの側の
ボンディングパッドに引き出すため、一つの発光素子の
ゲートの形状を変更し、変更されたゲートの上を前記電
流供給ラインを引き回した自己走査型発光装置。 - 【請求項3】請求項2記載の自己走査型発光装置におい
て、 前記電流供給ラインの端子を取り出すためのボンディン
グパッドが、発光素子アレイの端の隙間に配置される場
合に、前記ゲート形状を変更する発光素子は、前記発光
素子アレイの端に位置する発光素子である自己走査型発
光装置。 - 【請求項4】請求項1記載の自己走査型発光装置におい
て、 前記電流供給ラインの端子を取り出すためのボンディン
グパッドが、発光素子アレイの略中央に配置される場合
に、前記電流供給ラインを、前記スイッチ素子アレイの
側の前記ボンディングパッドに引き出すため、前記発光
素子アレイの略中央に位置する隣接する2個の発光素子
間に前記電流供給ラインを引き回した自己走査型発光装
置。 - 【請求項5】スイッチング動作のためのしきい電圧また
はしきい電流の制御電極を有するスイッチ素子を複数個
配列し、各スイッチ素子の前記制御電極をその近傍に位
置する少なくとも1つのスイッチ素子の制御電極に、接
続用抵抗または電気的に一方向性を有する電気素子を介
して接続するとともに、各スイッチ素子の制御電極に電
源ラインを負荷抵抗を介して接続し、かつ各スイッチ素
子にクロックパルスラインを接続して形成したスイッチ
素子アレイと、 発光動作のためのしきい電圧またはしきい電流の制御電
極を有する発光素子を複数個配列した発光素子アレイと
からなり、 前記発光素子アレイの各制御電極を前記スイッチ素子の
制御電極と電気的手段にて接続し、各発光素子に発光の
ための電流を供給するラインを設けた自己走査型発光装
置において、 前記スイッチ素子アレイは、2個以上のスイッチ素子ア
レイ・ブロックで構成され、各ブロックのスイッチ素子
の配列ピッチは前記発光素子アレイの配列ピッチより小
さくなるように設定されており、 前記スイッチ素子アレイの両端の隙間と、前記ブロック
の間の隙間とに、前記発光装置の駆動に必要な端子を取
り出すためのボンディングパッドを配置した、ことを特
徴とする自己走査型発光装置。 - 【請求項6】請求項5記載の自己走査型発光装置におい
て、 前記両端の隙間の一方には、前記スイッチ素子アレイの
スイッチング動作を開始させるスタートパルスのための
端子を取り出すボンディングパッドが配置され、 前記両端の隙間の他方には、前記電源ラインの端子を取
り出すためのボンディングパッドと、前記電流供給ライ
ンの端子を取り出すためのボンディングパッドとが配置
され、 前記スイッチ素子アレイ・ブロックの数は2つであり、
前記ブロック間の隙間には、前記クロックパルスライン
の端子を取り出すための少なくとも2個以上のボンディ
ングパッドが配置されている自己走査型発光装置。 - 【請求項7】請求項6記載の自己走査型発光装置におい
て、 前記電流供給ラインを、前記スイッチ素子アレイの側の
前記ボンディングパッドに引き出すため、前記発光素子
アレイの端に位置する発光素子のゲートの形状を変更
し、変更されたゲートの上を前記電流供給ラインを引き
回した自己走査型発光装置。 - 【請求項8】請求項5記載の自己走査型発光装置におい
て、 前記両端の隙間の一方には、前記スイッチ素子アレイの
スイッチング動作を開始させるスタートパルスのための
端子を取り出すボンディングパッドが配置され、 前記両端の隙間の他方には、前記電源ラインの端子を取
り出すためのボンディングパッドが配置され、 前記スイッチ素子アレイ・ブロックの数は4つであり、
前記ブロック間の中央の隙間には、前記電源ラインの端
子を取り出すためのボンディングパッドが配置され、 前記ブロック間の残りの隙間には、前記クロックパルス
ラインの端子を取り出すためのボンディングパッドが配
置されている自己走査型発光装置。 - 【請求項9】請求項8記載の自己走査型発光装置におい
て、 前記電流供給ラインを、前記スイッチ素子アレイの側の
前記ボンディングパッドに引き出すため、前記発光素子
アレイの略中央に位置する隣接する2個の発光素子間に
前記電流供給ラインを引き回した自己走査型発光装置。 - 【請求項10】半導体基板上に集積して構成した請求項
1〜9のいずれかに記載の自己走査型発光装置を、複数
個、略一列,直線上に配列した発光モジュール。 - 【請求項11】請求項10記載の発光モジュールとレン
ズアレイとを組み合わせて、感光ドラム表面に前記発光
モジュールからの出力光が集光するように配置され、前
記発光モジュール上に表示された画像情報が感光ドラム
上に転写されるように構成された光プリンタ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25833995A JP3595044B2 (ja) | 1995-10-05 | 1995-10-05 | 自己走査型発光装置およびこれを用いた光プリンタ装置 |
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
---|---|
JPH0999583A true JPH0999583A (ja) | 1997-04-15 |
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Country Status (1)
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1995
- 1995-10-05 JP JP25833995A patent/JP3595044B2/ja not_active Expired - Fee Related
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A131 | Notification of reasons for refusal |
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R150 | Certificate of patent or registration of utility model |
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