JP4479286B2 - 自己走査型発光素子アレイチップ - Google Patents

自己走査型発光素子アレイチップ Download PDF

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Description

本発明は、自己走査型発光素子アレイチップ、特に、多層配線を用いた自己走査型発光素子アレイチップに関する。
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ICと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてPNPN構造を持つ3端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願(特許文献1,2,3,4参照)し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ(SLED)を作製できること等を示した。
さらに本発明者らは、スイッチ素子(発光サイリスタ)アレイを転送部として、発光部である発光素子(発光サイリスタ)アレイと分離した構造の自己走査型発光素子アレイを提案している(特許文献5参照)。
図1に、転送部と発光部を分離したタイプの自己走査型発光素子アレイチップの等価回路図を示す。この自己走査型発光素子アレイは、サイリスタT1 ,T2 ,T3 ,…を含む転送部1と、サイリスタL1 ,L2 ,L3 ,…を含む発光部2とを備えている。転送部の構成は、ダイオード接続を用いている。すなわち、サイリスタのゲート間は、ダイオードD1 ,D2 ,…で結合されている。VGAは電源であり、VGAライン3から負荷抵抗RL を経て各転送部サイリスタのゲートに接続されている。また、転送部サイリスタのゲートは、対応する発光部サイリスタのゲートにも接続される。サイリスタT1 のゲートは、スタートパルスφS 端子に接続されている。転送部サイリスタのカソードは、交互に転送用クロックパルスφ1,φ2ライン4,5を経て、クロックパルスφ1,φ2端子に接続されている。発光部サイリスタのカソードは、発光信号ライン(φI ライン)6を経て、発光信号φI 端子に接続されている。
このような構造の自己走査型発光素子アレイチップは、転送部サイリスタのオン状態が転送され、これに対応して発光部サイリスタを順次オンしていく。すなわち、φI 配線1本あたり1個の発光部サイリスタ(発光点)のみ点灯できる自己走査型発光素子アレイチップである。
このような自己走査型発光素子アレイチップが複数個配列され、正立等倍光学系と組合わされて、光書込みヘッドを構成する。このような光書込みヘッドは、例えば光プリンタの感光ドラムの近くに配置される。
自己走査型発光素子アレイチップの価格は、通常の集積回路同様、1ウエファから取れる個数によって決まる。このため、チップの幅を細くした方が安価になる。本出願人は、自己走査型発光素子アレイを使って、できる限り細幅のチップを実現する構成として、ボンディングパッドを両端(もしくは片端)に寄せたチップを千鳥状に配置することを提案している。この方式の模式図を図2に示す。図2は、千鳥状に配列された2個のチップと、拡大したチップ間の重なり部分とを示している。
千鳥状配列では、図2に示されるように、自己走査型発光素子アレイチップ7を、発光点8がx方向に間隔pとなるように並べ、発光点間のy方向距離dを、y方向解像度rの整数倍にとる。なお、図中、9はボンディングパッドを示す。
この発光点列の点/滅を正立等倍光学系(例えば、ロッドレンズアレイ)を介して、感光ドラム上に投影して潜像を得る。ただし、このままでは、チップ間の発光点列は距離dだけ離れているので、d/r本分だけ時間的にずれた画像のラインデータを使わなければならない。
距離dはある程度大きい方が組立が容易であるが、dが大きくなるにつれて、チップ間の、光学系伝達効率や焦点位置のズレが大きくなるので、dをむやみと大きくすることはできない。また、dを大きくすることは、遅延させるデータ量が増加することとなり、必要メモリを増加させる。
上述の構成の発光点列および正立等倍光学系よりなる書込みヘッドで、より高光出力のものを得たい場合、各発光点に流れる電流を増やすか、発光デューティを増加させるために、同時に点灯できる発光点数を増やす必要がある。電流値は寿命に大きく影響するため、むやみに大きくできない場合が多い。そこで、1チップあたり同時に点灯できる発光点の数を2個にするために、φI ラインを2本にすると、多層配線を使わない限り、発光点列の両側をφI ラインが通ることになる。このため、発光点とチップ長辺までの距離が長くなって、距離dが大きくなってしまう。
従来技術の範囲では、同時に発光できる発光点の数を3個以上にすることはできない。3個以上を実現するためには、多層配線を使わなければならない。
高光出力を得る他の方法の一つは、絶縁性基板を用いることである(特許文献6参照)。図3に、絶縁性基板を用いた自己走査型発光素子アレイチップの部分断面を示す。
絶縁性基板10上に、P型半導体層14,N型半導体層16,P型半導体層18,N型半導体層20を積層し、N型半導体層20上にカソード電極22を、P型半導体層18上にゲート電極24を、P型半導体層14上にアノード電極26を形成する。絶縁膜28が全面に設けられ、カソード電極22は、絶縁膜に設けられたスルーホールを介して、発光信号ライン(φI ライン)6に接続されている。
この構造では、図に矢印で示すように、カソード電極22からの電流は、カソード電極直下に向かって流れず、アノード電極26に向かって横方向に流れる。したがって、カソード電極22とアノード電極26との間に発光効率の高い領域が位置し、カソード電極自体によって発光が遮蔽され外部に取り出される光量が減少することがないので、高光出力を得ることができる。
また、絶縁性基板を用い、かつ、発光デューティを増加させるために、同時に点灯できる発光点の数を2個とする場合、図4に示すように、一直線上に並んだ発光領域30へ接続される発光信号ラインは、発光点列の両側に設けられ、各発光信号ライン6−1,6−2は奇数番目の発光点および偶数番目の発光点に、それぞれ接続される。
特開平1−238962号公報 特開平2−14584号公報 特開平2−92650号公報 特開平2−92651号公報 特開平2−263668号公報 特開平9−283794号公報
自己走査型発光素子アレイチップにおいて、多層配線を用いる場合および絶縁性基板を用いる場合には、次のような問題がある。
問題点(1)
多層配線において、異なる配線層を接続するためには、配線層間の絶縁膜にスルーホールを形成しなければならない。多層配線の場合は、スルーホールを確保するための面積と、スルーホール内の接続配線と周辺の配線とを電気的に絶縁するための絶縁膜を確保するための面積との分だけ、単層の配線の場合よりもチップ面積が大きくなってしまう。チップ面積が大きくなると、発光素子アレイの価格が上昇する。
問題点(2)
多層配線がn層配線の場合(n=2,3,…)、基板と第1配線層の間の絶縁膜が1層、第n配線層と第(n+1)配線層の間の絶縁膜が(n−1)層、および最上層である保護膜が1層で、合計(n+1)層の絶縁膜,保護膜が必要である。これらの膜の材料に関わらず、nが大きくなるにつれて、発光点から出た光の光路長が長くなるから、最終的に外部へ取り出される光量が低下する。すなわち、外部発光効率が低下する。
問題点(3)
絶縁性基板を用いたとき、できる限り発光領域の近くにアノード電極を置くのが良く、また高出力の発光領域を隠さない配線構造が求められる。最も外部発光効率が高くなる構造は、図3に示したように、カソード電極とアノード電極との間に発光効率の高い領域が位置する場合である。しかし、この構造では、発光信号ライン6が発光点列とチップ長辺との間に設けられているので、チップを千鳥配列した場合に、発光信号ライン幅の約2倍だけ、チップ間の発光点間隔dが増えてしまう。
問題点(4)
絶縁性基板を用い、2点同時発光の図4に示した構造では、サイリスタの発光領域30のうち、発光信号ライン6−1,6−2とカソード電極が、発光領域の一部を隠すため、発光領域の形状は、奇数番目発光点と偶数番目発光点とでは、図において上下反対の形状を持つ。しかしながら、アノード電極は、奇数番目,偶数番目の発光点に関わらず、発光点列の片側に位置するから、カソード電極−アノード電極間の電位分布の偏りから、隣接する2個の発光点の光量差が大きくなる。
本発明の目的は、チップ面積の小さい、多層配線を用いた自己走査型発光素子アレイチップを提供することにある。
本発明の他の目的は、外部発光効率の低下の小さい、多層配線を用いた自己走査型発光素子アレイチップを提供することにある。
本発明のさらに他の目的は、チップを千鳥状に配列した場合に、チップ間の発光点間距離dを短くすることのできる、絶縁性基板を用いた自己走査型発光素子アレイチップを提供することにある。
本発明のさらに他の目的は、偶数番目と奇数番目の発光点で光量差を生じさせずに高精細化を実現できる、絶縁性基板を用いた自己走査型発光素子アレイチップを提供することにある。
本発明によれば、多層配線において異なる配線間の接続を行わず、各配線層は電気的に完全に独立させる。このように配線の層間接続を行わないことで、接続のためのスルーホールを作製する必要がなくなり、その分チップ面積は小さくなる。
また、最上部絶縁膜上の配線を1本のみにすると、導電性付着物による配線間の短絡や、リーク電流による電解腐食の発生頻度は、従来のように配線が密集していたときより格段に下がる。したがって保護膜は不要となり、発光点上の総膜厚を小さくでき、光量を低下させずに済む。
また、VGAラインをチップ上部に配列された負荷抵抗(図1のRL )の真上に通し、負荷抵抗の両端の電極へそれぞれ2層配線の上下の配線と接続すると、さらにチップ面積は小さくなる。
GAラインのボンディングパッドは、最上部配線層の発光信号ラインのボンディングパッドとはチップの反対側の端に置くことで、リーク電流による影響を低減することが可能である。
また本発明によれば、2個の発光点を同時に発光させる場合、2本の発光信号ラインを2層配線で構成し、これらを、発光点列がチップ長辺に沿って並ぶように、上下に重ね合わせる。このようにして、発光点への信号ラインを、同じ方向に伸ばすことができるため、絶縁性基板の場合に、全発光点におけるカソード電極−アノード電極間の電位分布の形状が等しくなり、奇数番目および偶数番目の発光点の光量差を低減でき、光量の高精細化が実現される。また、発光点列とチップ長辺との間には、発光信号ラインが存在しないので、チップ幅が細くなり、かつ、チップ間の発光点間隔dを小さくできる。
また本発明によれば、絶縁性基板を用い、かつ1本のみの発光信号ラインを設ける場合は、その発光信号ラインを発光素子のアノード電極とスイッチ素子のゲート電極との間の接続配線の直上に通す。最上部絶縁膜上は1本の発光信号ラインとし、保護膜は設けない。
この構造では、高効率発光領域を遮蔽しないように発光信号ラインを設けることができ、チップ間の発光点間隔dを大きくせずに済み、また、従来よりチップ幅が小さくなる。
また本発明によれば、第1配線層で形成される発光信号ラインを2本とし、第2配線層で形成される発光信号ラインを1本あるいは2本とし、発光信号ラインを合計3本かあるいは4本とする。この構造によれば、同時発光点数と等しい本数の発光信号ラインが必要になるが、同時3点発光あるいは同時4点発光が実現される。
本発明は、基板上にP型半導体層,N型半導体層,P型半導体層,N型半導体層をこの順序で積層して形成したPNPN構造のものに限定されるものではなく、基板上にN型半導体層,P型半導体層,N型半導体層,P型半導体層をこの順序で積層して形成したPNPN構造であってもよい。この場合には、上記の説明において、カソード電極はアノード電極と、アノード電極はカソード電極に置き換えることになる。
本発明によれば、以下の効果が得られる。
(1)チップの面積の小さい、多層配線を用いた自己走査型発光素子アレイチップを実現できる。
(2)外部発光効率の低下の小さい、多層配線を用いた自己走査型発光素子アレイチップを実現できる。
(3)チップを千鳥状に配列した場合に、チップ間の発光点間距離dを短くすることのできる、絶縁性基板を用いた自己走査型発光素子アレイチップを実現できる。
(4)偶数番目と奇数番目の発光点で光量差を生じさせずに高精細化を図ることのできる、絶縁性基板を用いた自己走査型発光素子アレイチップを実現できる。
以下、本発明の実施例を説明する。
第1実施例
以下、本発明の第1実施例を図5を参照して説明する。本実施例は、1本の発光信号ラインを有し、2層配線を用いた細幅の自己走査型発光素子アレイチップに関する。
図5(A)は本実施例の自己走査型発光素子アレイチップの一部平面図、図5(B)はそのA−A′線断面図、図5(C)はそのB−B′線断面図である。
P型半導体基板12上にP型半導体層14,N型半導体層16,P型半導体層18,N型半導体層20を積層して形成したPNPN構造上に、カソード電極22などの電極を成膜し、第1絶縁膜28を成膜する。電極上にコンタクトホールをドライエッチングにより形成し、その上に、第1配線材料を成膜する。一方、半導体基板12の底面には、アノード電極32を成膜する。
図中、結合ダイオードをDで、負荷抵抗をRL で示している。なお、結合ダイオードおよび負荷抵抗はPNPN構造の一部を利用して形成される。
第1配線材料に適当なエッチング処理をして第1配線層を形成する。その上に第2絶縁膜34を成膜し、発光領域のコンタクトホールをエッチングにより形成した後、第2配線材料を成膜する。これにエッチング処理を施して第2配線層とする。その後、第2絶縁膜34のエッチングを再び行って、ボンディングパッド36を露出させる。
第1配線層は、転送部クロックパルスライン4,5、VGAライン3、接続ライン38よりなり、第2配線層は、発光信号ライン6であり、転送部クロックパルスライン4の上に第2絶縁膜34を介して重なっている。最上層の配線は、発光信号ライン6のみである。
また、発光点間の発光信号ライン6の延長部分40は、発光点の半導体側面からの反射光を外に出さないためのものであり、これは設けても、設けなくても良い。
本実施例によれば、1本の発光信号ライン6を1本の転送部クロックパルスライン4の上部に重ねて通し、配線を2層化することで、チップ面積が低減し、極細チップを実現できる。また、最上層の配線は、発光信号ライン1本のみであるから、保護膜が不要である。
第2実施例
以下、本発明の第2実施例を図6を参照して説明する。本実施例は、2本の発光信号ラインを有し、2層配線を用いた2点同時発光の細幅の自己走査型発光素子アレイチップに関する。
図6(A)は本実施例の自己走査型発光素子アレイチップの一部平面図、図6(B)はそのC−C′線断面図である。図6において、図5と同一の構成要素には、同一の参照番号を付して示す。なお、図6(A)においては、図面を簡単にするためクロックパルスラインは省略している。
図6に示すように、PNPN構造上に、カソード電極22などの電極を成膜し、第1絶縁膜28を成膜する。奇数番目発光点のカソード電極上にコンタクトホールをドライエッチングにより形成し、その上に、第1配線材料を成膜する。第1配線材料に適当なエッチング処理をして第1配線層を形成する。その上に第2絶縁膜34を成膜し、偶数番目発光点のカソード電極上に、コンタクトホールをエッチングにより形成した後、第2配線材料を成膜する。これにエッチング処理を施して第2配線とする。その後、第2絶縁膜34のエッチングを再び行って、ボンディングパッド36を露出させる。
第1配線は、偶数番目発光点への発光信号ライン6−1、VGAライン3、接続ライン38であり、第2配線は、奇数番目発光点への発光信号ライン6−2である。図中、42は発光信号ライン6−2のボンディングパッドを示す。
これら2本の発光信号ライン6−1,6−2が第2絶縁膜を介して重なるように配置され、各発光信号ラインは、それぞれ奇数番目発光点、偶数番目発光点のカソード電極上のコンタクトホールまで伸びている。
本実施例によれば、2本の発光信号ラインを2層に重ねることで、チップ面積が低減し、かつ2点同時発光の極細チップを実現できる。
以下、第2実施例の第1の変形例を図7を参照して説明する。図7(A)は本実施例の自己走査型発光素子アレイチップの一部平面図、図7(B)はそのD−D′線断面図である。
上記第2実施例では、図6(B)からわかるように、第2配線層と電極22を結ぶコンタクトホールが第1配線層と電極22との間のものよりも深い。特にドライエッチングで形成されたコンタクトホールは、ホールの内壁がほぼ垂直であり、このような垂直で深いホールへの配線材料の成膜は、配線のカバレッジを悪くする。
そこで、第2絶縁膜34を成膜した後、ボンディングパッド部36のエッチングと同時に、第2配線層と接続される電極22上をエッチングし、絶縁膜の総膜厚を小さくする。
この変形例では、コンタクトホールの深さが小さくなり、配線材料の膜付けが良好となる。また、コンタクトホール内部の配線の細りによる寄生抵抗を無くすことができる。
第2実施例の第2の変形例を図8,図9を参照して説明する。図8は本実施例の自己走査型発光素子アレイチップの一部平面図、図9(A)はそのE−E′線断面図であり、図9(B)はそのF−F′線断面図である。
第2の変形例では、第1の変形例において、負荷抵抗RL をチップ長辺と平行になるように置き、VGAラインを第2層配線として負荷抵抗の真上をVGAライン3が通るようにする。VGAラインは、第2配線層の発光信号ライン6−2の形成と同時に成膜し、形成される。VGAライン3は、図8に示すように、結合ダイオードDとの接続のための配線38とは、第2絶縁膜34により絶縁されている。負荷抵抗RL 両端の電極44は、一方は配線38と接続され、他方はVGAライン3とコンタクトホール48を通して接続される。
第2配線層の配線ラインの2つのボンディングパッド42,52は、図8に示すようにチップの左右の端に分けるか、図10に示すようにボンディングパッド42と52との間に、第1配線層のボンディングパッド54,56を設けて、第2配線層の配線間の短絡を抑えるようにする。
この第2の変形例では、負荷抵抗RL の直上にVGAラインを通すことで、チップ幅が小さくなり、チップ面積が小さくなる。
第3実施例
以下、本発明の第3実施例を図11を参照して説明する。本実施例は、絶縁性基板を用い、2本の発光信号ラインを有し、偶数番目と奇数番目の発光点で光量差を生じさせずに高精細化を実現できる2点同時発光の自己走査型発光素子アレイチップに関する。
図11(A)は本実施例の自己走査型発光素子アレイチップの一部平面図、図11(B)はそのG−G′線断面図である。なお、図11(A)は、発光部と、転送部のスイッチ素子の一部とのみ示している。
図11(B)に示すように、絶縁性基板10上に、P型半導体層14,N型半導体層16,P型半導体層18,N型半導体層20を積層してPNPN構造を形成する。発光部では、N型半導体層20上にカソード電極22を、P型半導体層18上にゲート電極24を成膜する。転送部では、スイッチ素子のゲート電極46を成膜する。
発光部と転送部との間のP型半導体層14上に、アノード電極26を形成する。第1絶縁膜28を、全面に成膜する。
奇数番目の発光点のカソード電極22とゲート電極24直上にコンタクトホールを形成し、第1配線層を成膜する。その上に第2絶縁膜28を成膜し、偶数番目の発光点のカソード電極22上にコンタクトホールを形成して、その上に第2配線層を成膜する。図中、58はアノード電極26のためのボンディングパッドを示す。
第1配線層は、第1発光信号ライン6−1および接続ライン60であり、第2配線層は、第2発光信号ライン6−2である。
第1発光信号ライン6−1および第2発光信号ライン6−2は、発光点列とチップ長辺との間にあり、両者は第2絶縁膜34を介して上下で重なっている。
本実施例によれば、第1発光信号ライン6−1および第2発光信号ライン6−2は、発光点列に対して同じ側にあるので、奇数番目,偶数番目の両発光点におけるカソード−アノード電極間の電位分布が一様になり、奇数番目,偶数番目の両発光点で光量に差の無い高精細な発光が実現される。
第4実施例
以下、本発明の第4実施例を図12を参照して説明する。本実施例は、絶縁性基板を用い、1本の発光信号ラインを有し、発光点間隔dを小さくすることができる自己走査型発光素子アレイチップに関する。
図12(A)は本実施例の自己走査型発光素子アレイチップの一部平面図、図12(B)はそのH−H′線断面図である。図11と同一の構成要素には、同一の参照番号を付して示す。
図12(B)に示すように、発光部では、N型半導体層20上にカソード電極22を、P型半導体層18上にゲート電極24を成膜する。転送部では、スイッチ素子のゲート電極46を成膜する。発光部と転送部との間のP型半導体層14上にアノード電極26を形成する。第1絶縁膜28が全面に成膜される。ゲート電極24,46の直上にコンタクトホールを形成し、第1配線層を成膜する。その上に第2絶縁膜34を成膜し、カソード電極22上にコンタクトホールを形成して、その上に第2配線層を成膜する。
第1配線層は接続ライン60であり、第2配線層は、発光信号ライン6である。
発光信号ライン6は、アノード電極26と接続ライン60の上に位置し、発光領域への給電は、発光信号ラインから発光点と発光点の間を通り、横へ伸びる給電線62によって行われる。
以上の例では、接続ライン60を下層配線、配線発光信号ライン6を上層配線としたが、逆に、発光信号ライン6を下層配線、接続信号ライン60を上層配線にしてもよい。
図13には、このような構造の自己走査型発光素子アレイチップを示す。
図13(A)はその一部平面図、図13(B)はそのI−I′線断面図である。
本実施例では、発光信号ラインをアノード電極上に重ねて形成できるので、図3に示した従来構造のように、発光信号ラインを発光点列とチップ長辺との間に設けなくてよい。したがって、チップを千鳥配列したときに、発光点間隔dを小することができる。
第5実施例
以下、本発明の第5実施例を図14を参照して説明する。本実施例は、3本の発光信号ラインを有し、3点同時発光を可能とする自己走査型発光素子アレイチップに関する。本実施例は、図6に示した第2実施例の自己走査型発光素子アレイチップにおいて、発光点とチップ長辺との間に、第1配線層としてさらに1本の発光信号ラインを形成した構造である。
図14(A)は本実施例の自己走査型発光素子アレイチップの一部平面図、図14(B)はそのJ−J′線断面図である。なお、図6と同一の構成要素には同一の参照番号を付して示す。
本実施例では、発光点列の両側に、第1配線層として、2本の発光信号ライン6−1,6−3を形成する。図中64は、発光信号ライン6−3のためのボンディングパッドを示す。発光信号ライン6−2は、第2絶縁膜を介して、発光信号ライン6−1に重なっている。
第1番目の発光点のカソード電極は、発光信号ライン6−3に接続され、第2番目の発光点のカソード電極は、発光信号ライン6−1に接続され、第3番目の発光点のカソード電極は、発光信号ライン6−2に接続される。以下、同様に、各発光点のカソード電極が3本の発光信号ラインに順番に接続される。
隣接する3個の発光点の点灯は、ボンディングパッド36,42,64からの入力信号パルスによって駆動される。発光信号ラインをΦI1,ΦI2,ΦI3とすると、
ΦI1は、第a発光点の発光信号ライン(a≡0(mod3))
ΦI2は、第b発光点の発光信号ライン(b≡1(mod3))
ΦI3は、第c発光点の発光信号ライン(c≡2(mod3))
である。ただし、ΦI1,ΦI2,ΦI3発光信号ライン6−1,6−2,6−3のどれであってもよい。
本実施例の自己走査型発光素子アレイチップによれば、同時発光点数を3個にすることができ、より高い光出力が得られる。また、最上層の配線は、発光信号ライン1本のみであるから、保護膜が不要である。
第6実施例
以下、本発明の第6実施例を図15を参照して説明する。本実施例は、4本の発光信号ラインを有し、4点同時発光を可能とする自己走査型発光素子アレイチップに関する。本実施例は、図14に示した第5実施例の自己走査型発光素子アレイチップにおいて、発光信号ライン6−3上に、さらに、発光信号ライン6−4を第2配線層として形成した構造である。
図15は、本実施例の自己走査型発光素子アレイチップの一部平面図である。なお、図14と同一の構成要素には、同一の参照番号を付して示す。
第5実施例において、発光信号ライン6−1,6−2が2層で重なっているのと同様に、発光信号ライン6−3の上に、発光信号ライン6−4を重ねている。この場合、発光信号ライン6−4、および、そのボンディングパッド66は、発光信号ライン6−2、およびそのボンディングパッド42を成膜するときに同時に形成され、また同時にエッチングなどの処理を施されて形成される。
第1番目の発光点のカソード電極は、発光信号ライン6−3に接続され、第2番目の発光点のカソード電極は、発光信号ライン6−1に接続され、第3番目の発光点のカソード電極は、発光信号ライン6−2に接続され、第4番目の発光信号ラインのカソード電極は、発光信号ライン6−4に接続される。以下、同様に、各発光点のカソード電極が4本の発光信号ラインに順番に接続される。
第6実施例によれば、2本の発光信号ラインを2層に重ねることで、チップ面積が低減し、極細チップを実現できる。さらには、同時発光点数を4個にすることができ、より高い光出力が得られる。
第7実施例
以上のような自己走査型発光素子アレイチップは実装基板上に千鳥状に配列されて発光素子アレイを構成する。このような発光素子アレイは、ロッドレンズアレイや平板マイクロレンズアレイを用いた正立等倍光学系と組合わせて光書込みヘッドを構成できる。
光書込みヘッドを用いた光プリンタの例を、以下に説明する。図16は、光書込みヘッド70を備える光プリンタの構成を示す。円筒形の感光ドラム72の表面に、アモルファスSi等の光導電性を持つ材料(感光体)が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器74で一様に帯電させる。そして、光書込みヘッド70で、印字するドットイメージの光を感光板上に照射し、光の当たったところの帯電を中和する。続いて、現像器76で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器78でカセット80中から送られてきた用紙82上に、トナーを転写する。用紙は、定着器84にて熱等を加えられ定着され、スタッカ86に送られる。一方、転写の終了したドラムは、消去ランプ88で帯電が全面にわたって中和され、清掃器90で残ったトナーが除去される。
転送部と発光部を分離したタイプの自己走査型発光素子アレイチップの等価回路図である。 自己走査型発光素子アレイチップの千鳥状配列を示す図である。 絶縁性基板を用いた自己走査型発光素子アレイチップの部分断面図である。 絶縁性基板を用いた2点同時発光の自己走査型発光素子アレイチップの概略平面図である。 第1実施例の自己走査型発光素子アレイチップを示す図である。 第2実施例の自己走査型発光素子アレイチップを示す図である。 第2実施例の第1の変形例である自己走査型発光素子アレイチップを示す図である。 第2実施例の第2の変形例である自己走査型発光素子アレイチップを示す図である。 第2実施例の第2の変形例である自己走査型発光素子アレイチップを示す図である。 第2実施例の第2の変形例である自己走査型発光素子アレイチップを示す図である。 第3実施例の自己走査型発光素子アレイチップを示す図である。 第4実施例の自己走査型発光素子アレイチップを示す図である。 第4実施例の自己走査型発光素子アレイチップを示す図である。 第5実施例の自己走査型発光素子アレイチップを示す図である。 第6実施例の自己走査型発光素子アレイチップを示す図である。 光プリンタの構成を示す図である。
符号の説明
1 転送部
2 発光部
3 VGAライン
4 φ1ライン
5 φ2ライン
6 発光信号ライン
10 絶縁性基板
14,18 P型半導体層
16,20 N型半導体層
22 カソード電極
24 ゲート電極
26 アノード電極
28 第1絶縁膜
32 アノード電極
34 第2絶縁膜
36,42,52,54,56 ボンディングパッド
38 接続ライン
60 ゲート電極間接続ライン
62 給電線

Claims (6)

  1. 第1導電型の半導体基板上に、第1導電型の第1の半導体層、第1導電型とは逆導電型の第2導電型の第2の半導体層、第1導電型の第3の半導体層、第2導電型の第4の半導体層が積層されて形成されるスイッチ素子と発光素子とを含む長方形状の自己走査型発光素子アレイチップであって、
    前記スイッチ素子が複数個直線状に配列されたスイッチ素子列と、
    前記発光素子が複数個直線状に配列され、前記発光素子の発光点がチップ長辺に沿って配列された発光素子列と、
    前記スイッチ素子列に2相のクロックパルスを供給する2本のクロックパルスラインと、
    前記発光素子列の奇数番目または偶数番目のいずれか一方の発光素子に発光信号を供給する第1の発光信号ラインと、
    前記発光素子列の奇数番目または偶数番目のいずれか他方の発光素子に発光信号を供給する第2の発光信号ラインと、
    前記第1の発光信号ラインに成膜された第1の絶縁膜と、
    前記第2の発光信号ラインに成膜された第2の絶縁膜とを備え、
    前記第1の発光信号ラインと前記第2の発光信号ラインとを、前記半導体基板側から前記第1の発光信号ライン上に前記第2の絶縁膜を介して前記第2の発光信号ラインを積層した2層配線構造とし、
    前記第2の絶縁膜は、前記第2の発光信号ラインが接続される発光素子の当該第2の発光信号ラインを接続するために設けられた電極上では、除去されている自己走査型発光素子アレイチップ。
  2. 1本の電源ラインと、
    前記電源ラインと前記スイッチ素子の制御電極との間に設けられた負荷抵抗とをさらに備え、
    前記負荷抵抗は、チップ長辺に平行に設けられ、
    前記電源ラインは、前記負荷抵抗の真上を通り、
    前記負荷抵抗の一端の電極は、前記スイッチ素子の制御電極に接続される接続ラインに接続され、
    前記負荷抵抗の他端の電極は、前記電源ラインに接続される、請求項に記載の自己走査型発光素子アレイチップ。
  3. 前記負荷抵抗は、前記第1の半導体層、前記第2の半導体層、前記第3の半導体層、前記第4の半導体層のうちの1つの半導体層で構成されている、請求項に記載の自己走査型発光素子アレイチップ。
  4. 前記電源ラインと前記第2の発光信号ラインとは、同一の配線層にあり、
    前記電源ラインのボンディングパッドと、前記第2発光信号ラインのボンディングパッドとは、長方形状のチップの長手方向の両端に分かれて設けられている請求項またはに記載の自己走査型発光素子アレイチップ。
  5. 前記電源ラインと前記第2の発光信号ラインとは、同一の配線層にあり、
    前記電源ラインのボンディングパッドと、前記第2の発光信号ラインのボンディングパッドとは、共に長方形状のチップの長手方向の片端に設けられている請求項またはに記載の自己走査型発光素子アレイチップ。
  6. 絶縁性基板上に、第1導電型の第1の半導体層、第1導電型とは逆導電型の第2導電型の第2の半導体層、第1導電型の第3の半導体層、第2導電型の第4の半導体層が積層され形成されるスイッチ素子と発光素子とを含む長方形状の自己走査型発光素子アレイチップであって、
    記スイッチ素子が複数個直線状に配列されたスイッチ素子列と、
    記発光素子が複数個直線状に配列され、発光点列がチップ長辺に沿って配列された発光素子列と、
    前記スイッチ素子に2相のクロックパルスを供給する2本のクロックパルスラインと、
    前記発光素子列の奇数番目または偶数番目のいずれか一方の発光素子に発光信号を供給する第1の発光信号ラインと、
    前記発光素子列の奇数番目または偶数番目のいずれか他方の発光素子に発光信号を供給する第2の発光信号ラインと
    前記第1の発光信号ライン下に成膜された第1の絶縁膜と、
    前記第2の発光信号ライン下に成膜された第2の絶縁膜とを備え、
    前記第1の発光信号ラインと前記第2の発光信号ラインとを、前記絶縁性基板側から前記第1の発光信号ライン上に前記第2の絶縁膜を介して前記第2の発光信号ラインを積層した2層配線構造とし、前記発光点列とチップ長辺との間に形成するともに、
    前記第2の絶縁膜は、前記第2の発光信号ラインが接続される発光素子の当該第2の発光信号ラインを接続するために設けられた電極上では、除去されている自己走査型発光素子アレイチップ。
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* Cited by examiner, † Cited by third party
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JP5568931B2 (ja) * 2009-09-25 2014-08-13 富士ゼロックス株式会社 発光素子アレイ及びこれを用いた画像形成装置
JP5625778B2 (ja) * 2010-11-12 2014-11-19 富士ゼロックス株式会社 発光チップ、発光装置、プリントヘッドおよび画像形成装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2577089B2 (ja) * 1988-11-10 1997-01-29 日本板硝子株式会社 発光装置およびその駆動方法
JPH0999582A (ja) * 1995-10-05 1997-04-15 Nippon Sheet Glass Co Ltd 自己走査型発光装置の駆動方法
JPH09283794A (ja) * 1996-04-08 1997-10-31 Nippon Sheet Glass Co Ltd 面発光素子および自己走査型発光装置
JP3408165B2 (ja) * 1998-09-29 2003-05-19 三洋電機株式会社 半導体集積回路装置
JP4128015B2 (ja) * 2001-04-23 2008-07-30 三洋電機株式会社 発光ダイオードアレイ
JP3784702B2 (ja) * 2001-11-22 2006-06-14 日本板硝子株式会社 光書込みヘッド

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