JP5327376B2 - 発光素子、自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置 - Google Patents

Description

本発明は、発光素子、自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置に関する。

密着型イメージセンサやプリンタなどの書込みヘッドに、面発光素子アレイが利用されている。典型的な面発光素子アレイは、１つの基板上に線形に配列された複数の発光素子を集積して構成される。面発光素子の代表的なものとして、発光ダイオード（ＬＥＤ）、発光サイリスタ、レーザダイオードが知られている。その中で発光サイリスタは、ＧａＡｓやＡｌＧａＡｓなどの化合物半導体層をｐｎｐｎ構造に積層し、ゲートに駆動電流を印加することで、アノード・カソード間に電流を流し発光させるものである。こうした発光サイリスタを基板上に集積し、各発光サイリスタを順次点灯させる自己走査型の発光素子アレイが特許文献１に開示されている。

特開平１−２３８９６２号公報

本発明は、ゲート電極を有する発光素子の高出力化としきい値電圧の抑制の両立を図る発光素子、自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置を提供することを目的とする。

請求項１は、電流狭窄層を有するｐｎｐｎ積層構造と、前記積層構造に形成された発光サイリスタと、前記積層構造内のゲート層に設けられたゲート電極と、を備え、前記発光サイリスタと前記ゲート電極との間に形成され、前記ゲート層及び前記電流狭窄層に到達する深さの孔部と、前記積層構造の外周の側面と前記孔部の側面とから、前記電流狭窄層が酸化され形成された電流狭窄構造と、を備える発光素子。
請求項２は、 前記積層構造の外周の側面と前記孔部の側面との距離は、前記電流狭窄層が酸化される距離の２倍以下である、請求項１に記載の発光素子。
請求項３は、前記孔部は、前記発光サイリスタと前記ゲート電極との間に複数形成されている、請求項１ないし２いずれか1つに記載の発光素子。
請求項４は、前記複数の孔部において、一方の孔部の側面と、当該側面に対向する他方の孔部の側面との距離は、前記電流狭窄層が酸化される距離の２倍以下である、請求項３に記載の発光素子。
請求項５は、請求項１ないし４いずれか１つに記載の発光素子を複数含み、前記複数の発光素子を順次点灯対象として指定するシフト部サイリスタが、前記孔部が設けられている領域よりも前記ゲート電極が設けられている領域側の前記積層構造に設けられ、前記ゲート電極は、前記発光素子と前記シフト部サイリスタとで共通の電極である、自己走査型発光素子アレイ。
請求項６は、請求項５に記載の発光素子アレイを用いた光書込みヘッド。
請求項７は、請求項６に記載の光書込みヘッドを備えた画像形成装置。

請求項１によれば、ゲート電極を有する発光素子の高出力化としきい値電圧の抑制の両立を図ることができる。
請求項２、３、４によれば、本構成を有さない場合と比較し、高出力化としきい値電圧の抑制の両立をより図ることができる。
請求項５によれば、自己走査型発光素子アレイにおいて、発光部サイリスタの高出力化と、発光部サイリスタ及びシフト部サイリスタのしきい値電圧の抑制の両立を図ることができる。

本発明の実施例に自己走査型発光サイリスタアレイの平面図である。 図１のＡ１−Ａ１線断面図、Ａ２−Ａ２線断面図、Ａ３−Ａ３線断面図である。 図３（Ａ）は、本発明の第１の実施例に係る島Sn+1の酸化領域の形成を説明する概略平面図、図３（Ｂ）は、第１の実施例に係る島Sn+1の構成を示す概略平面図、図３（Ｃ）は、図３（Ｂ）のＢ−Ｂ線断面図である。 本発明の第１の実施例に係る自己走査型発光サイリスタアレイの等価回路である。 シフト部サイリスタTnが点弧しているときのゲートの電位分布を示す図である。 外部から印加される信号の電圧波形を示す図である。 図７（Ａ）は、比較例としての島の酸化領域の形成を説明する概略平面図、図７（Ｂ）は、比較例としての島の構成を示す概略平面図、図７（Ｃ）は、図１のＢ−Ｂ線断面図である。 図８（Ａ）は、本発明の第２の実施例に係る島Sn+1の酸化領域の形成を説明する概略平面図、図８（Ｂ）は、第２の実施例に係る島Sn+1の構成を示す概略平面図、図８（Ｃ）は、図８（Ｂ）のＢ−Ｂ線断面図である。である。 本発明の第２の実施例に係る島の他の構成例を示す概略平面図である。 本実施例の自己走査型発光素子アレイを適用した光書込みヘッドの構造を示す例である。 本実施例の自己走査型発光素子アレイを用いた光書込みヘッドを光プリンタに適用した例である。

多数の発光素子を同一基板上に集積した発光素子アレイは、その駆動用回路等と組み合わせてＬＥＤプリンタ用のプリントヘッドに用いられる光源に利用されている。発光素子としては、例えば発光ダイオード（ＬＥＤ）を１次元的に配列した発光素子アレイでは、外部駆動用回路から画像信号に対応した信号を、一つ一つのＬＥＤに供給しなければならないため、各ＬＥＤに給電するためのボンディングパッドがＬＥＤと同数だけ基板上に必要となる。ところが、ボンドパッドは、通常、面積が大きいため、発光素子アレイチップの面積が必然的に大きくなってしまう。チップ面積が大きくなると、１つのウェハから取得できるチップ数は減少するため、コスト低減化に限界が生じてしまう。

例えば、Ａ３対応のプリンタの1200dpiプリントヘッドでは、１次元配列されたＬＥＤの数は14,000個以上となり、これと同数のワイヤーをボンドパッドにボンディングする必要がある。ワイヤーボンディングの数が増える程、発光素子アレイの作製にかかるコストが大きくなる。さらに、印刷画像の品質を高めるために、高解像度の発光素子アレイを作成する場合には、ボンドパッド数が増えることによりワイヤボンド数が増加し、チップ面積がさらに大きくなることによりコストが増加し、これに加え、チップ上のボンドパッドのレイアウト自体に限界が見えてくる。

発光サイリスタを順次点弧させる自己走査型発光素子アレイでは、基板をアノード、最上層のｎ層をカソードとし、カソード層の直下のｐ層をゲートとするとき、しきい値以上の電流がゲートに流れないと、アノード・カソード間に電流が流れない。自己走査型発光素子アレイ（以下、ＳＬＥＤ（Self-scanning Light Emitting Device）と呼ぶ）は、このような性質をもつサイリスタを１次元的にアレイ化し、外部からのクロック（転送信号）により順次オン状態が転送されるように構成したものである。例えば、点灯信号に基づき発光点として機能するサイリスタ（発光部サイリスタ）と、この発光部サイリスタを外部からのクロックに基づき順次点灯対象として指定するサイリスタ（シフト部サイリスタ）を備えることで、画像形成装置におけるプリントヘッドとして利用できるものである。

本発明の実施の形態におけるＳＬＥＤでは、１つ１つの発光サイリスタに対応したボンドパッドを設ける必要はなく、チップの片側もしくは両側に配置されたボンドパッドに、矩形電圧を給電することにより、発光部サイリスタを端から順次点弧（自己走査）させることができる。従って、本発明の実施の形態におけるＳＬＥＤにおいては、解像度を上げても、ボンドパッドをチップの端に寄せることができ、ボンドパッド数の増加とそれによるチップ面積の拡大、ワイヤボンド数の増加によるコストアップを回避することができる。

以下、本発明の実施の形態について図面を参照して説明する。本実施の態様では、ｐｎｐｎ構造の発光サイリスタを有するＳＬＥＤを例示する。ｐｎｐｎを構成する半導体層は、ＩＩＩ−Ｖ族化合物半導体によって構成されるが、本実施の形態は、化合物半導体として、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓを例示する。なお、図面のスケールは、発明の特徴を分かり易くするために強調しており、必ずしも実際のデバイスのスケールと同一ではないことに留意すべきである。

図１は、本発明の実施例に係るＳＬＥＤの一部の平面図、図２は、図１に示すＳＬＥＤの１つの積層構造である島（メサ）のＡ１−Ａ１線、Ａ２−Ａ２線およびＡ３−Ａ３線断面図、図３（Ａ）は、島Sn+1の酸化領域の形成を説明する平面図、図３（Ｂ）は、島Sn+1の概略平面図、図３（Ｃ）は、図３（Ｂ）のＢ−Ｂ線断面図、図４は、図１に示すＳＬＥＤの等価回路である。

図４を参照すると、ここには、ＳＬＥＤ１０の一部として、４つの発光素子に関する等価回路が示されている。Ln-1、Ln、Ln+1、Ln+2は発光部サイリスタ、Tn-1、Tn、Tn+1、Tn+2はシフト部サイリスタ、Gn-1、Gn、Gn+1、Gn+2は発光部サイリスタおよびシフト部サイリスタの共通のゲート、RGはゲート負荷抵抗、Dn-2、Dn-1、Dn、Dn+1は結合ダイオード、PTn-1、PTn、PTn+1、PTn+2は結合ダイオードのカソード電極直下に形成される寄生サイリスタ、Φ１は奇数ビット転送ライン、Φ２は偶数ビット転送ライン、ΦＩは発光信号ライン、VGAはゲートラインである。ここで、nは、正の整数である。以下の説明において、発光部サイリスタ、シフト部サイリスタ、寄生サイリスタを総称するときは、発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiと称する。

ＳＬＥＤの転送機能について説明する。今、シフト部サイリスタTnがオン状態にあるとする。このときのシフト部サイリスタTnのゲートGnの電位は、-0.2Ｖ程度まで引き上げられ、結合ダイオードDnの両端には、拡散電位分の約1.5Ｖの電位差が発生する。このため、Gn+1＝Gn−1.5Ｖ＝−1.7Ｖ、Gn+2＝Gn+1−1.5Ｖ＝−3.2Ｖとなる。

シフト部サイリスタTnが点弧しているときのゲートの電位分布を図５に示す。また、図６に、ゲートに供給されるゲートラインVGAの電圧波形と、奇数ビット転送ラインΦ１、偶数ビット転送ラインΦ２、および発光信号ラインΦＩに供給される周期Ｔの矩形電圧を示す。奇数ビット転送ラインΦ１と偶数ビット転送ラインΦ２がともにローレベルになっている時間を重なり時間と呼び、これをtaで表わしている。

ゲートラインVGAの電圧と、転送ラインΦ１、Φ２、ΦＩに供給される電圧を−3.3Ｖとすると、シフト部サイリスタTn+2のゲート・カソード間には、0.1Ｖ程度しか印加されない。サイリスタをオンさせるためには、少なくともゲート・カソード間に拡散電位以上の電圧が印加され、かつカソード・アノード間に保持電流以上の電流が流される必要がある。このため、シフト部サイリスタTn+2は点弧できない。一方、ゲートGnよりも左側にあるダイオードDn-1には、逆バイアスがかかるので、ゲートGn-1の電位はゲートラインVGAの電圧程度（約−3.3Ｖ）となり、シフト部サイリスタTn-1はオンすることはできない。こうして、奇数ビット転送ラインΦ１が−3.3Ｖで、シフト部サイリスタTnがオンしている際に、偶数ビット転送ラインΦ２を0Ｖから−3.3Ｖに下げると、隣のシフト部サイリスタTn+1のみが点弧する。その後、奇数ビット転送ラインΦ１を0Ｖに上昇させると、シフト部サイリスタTnはオフされ、シフト部サイリスタTnからTn+1へのオン状態の転送が可能となる。

シフト部サイリスタTnがオンしているとき、ゲート電位Gnが最も高い電圧に引き上げられている。従って、奇数ビット転送ラインΦ１を0Ｖから−3.3Ｖに下げると、発光部サイリスタLnのみがオンして発光する。こうして、シフト部サイリスタの列が左から右側へ順次点弧状態が転送され、シフト部サイリスタがオン状態であるビットの発光部サイリスタのみ、外部からの発光信号ラインΦＩに入力された0、1データにしたがって、オンするか否かが決まる。これによって、0、1データが発光または非発光の情報に変換される。

図１には、図４に示す４ビットの素子に対応する素子アレイの平面図が示されている。ＳＬＥＤは、ｐ型のＧａＡｓ半導体基板上に、これと格子整合するようにエピタキシャル成長されたｐｎｐｎ構造の半導体層を含んで構成される。半導体基板上には、半導体層をエッチングすることで、各素子に対応する島すなわちメサが形成される。図１には、図４の回路に対応して、４つの島Sn-1、Sn、Sn+1、Sn+2が形成され、これらの島Sn-1、Sn、Sn+1、Sn+2が線形に配列されている。１つの島には、発光部サイリスタLi、シフト部サイリスタTi、および結合ダイオードDiが形成される。また、結合ダイオードDiの直下にはｐｎ層が存在するため、結合ダイオードDiを構成するｐｎ層とともにｐｎｐｎ構造が形成されることにより、ここに寄生サイリスタPTiが形成される。

奇数ビットの島Sn、Sn+2のシフト部サイリスタのカソード電極３２Ｔには、奇数ビット転送ラインΦ１が接続され、偶数ビットの島Sn-1、Sn+１のシフト部サイリスタのカソード電極３２Ｔには、偶数ビット転送ラインΦ２が接続される。発光部サイリスタのカソード電極３２Ｌには、発光信号ラインΦＩが接続される。また、基板上には、ゲートラインVGAに接続する島SRが形成される。ゲートラインVGAは、この島SRのｐ型のゲート層２６にコンタクト電極CTを介して電気的に接続され、ゲート負荷抵抗RGは、ｐ型のゲート層２６を利用して形成される。ゲート負荷抵抗RGの出力端は、コンタクトCT1を介して共通のゲート電極３４に接続されるとともに、隣接する結合ダイオードのカソード電極３２ＰＴに接続される。

図２および図３は、代表的な島Sn+1に形成された発光部サイリスタLn+1、シフト部サイリスタTn+1、結合ダイオードDn+1、寄生サイリスタPTn+2の断面をそれぞれ示している。ｐ型のＧａＡｓ基板２０上には、Ａｌ組成を異にするｐ型のＡｌＧａＡｓ層の対を複数積層した分布ブラッグ型反射鏡（Distributed Bragg Reflector：以下、ＤＢＲという）２１、所定の膜厚、所定のドーパント濃度を有するｐ型のＡｌＧａＡｓを含むアノード層２２、所定の膜厚、所定のドーパント濃度を有するｎ型のＡｌＧａＡｓからなるｎゲート層２４、所定の膜厚、所定のドーパント濃度を有するｐ型のＡｌＧａＡｓからなるｐゲート層２６、および所定の膜厚、所定のドーパント濃度を有するｎ型のＧａＡｓまたはＡｌＧａＡｓからなるカソード層２８Ｌ、２８Ｔ、カソード層２８ＰＴが形成される。各カソード層２８Ｌ、２８Ｔ、２８ＰＴ上には、これと電気的に接続されるカソード電極３２Ｌ、３２Ｔ、３２ＰＴが形成され、基板２０の裏面には、グランド電位を供給する共通のアノード電極４０が形成される。なお、それぞれの島は、基板上にエピタキシャル成長によって形成された半導体層にエッチング等の加工処理を施すことで形成される。

アノード層２２の一部には、ＡｌＡｓ（またはＡｌ組成比が例えば９８％以上のＡｌＧａＡｓ）から成る電流狭窄層３０が挿入される。電流狭窄層３０はｐ型が好ましいが、サイリスタの動作上障害がなく、また所望の発光光量が確保できるのであればノンドープまたはｎ型の層であってもよい。また、電流狭窄層３０は、アノード層２２内において、相対的にＡｌ組成が小さいＡｌＧａＡｓ層によって挟まれている。言い換えると、アノード層２２は第１のアノード層と第２のアノード層とに分かれており、電流狭窄層３０は第１のアノード層と第２のアノード層との間に挿入されている。さらに電流狭窄層３０を構成するＡｌＡｓ（またはＡｌＧａＡｓの）Ａｌ組成は、他の半導体層２４、２６、２８ＬのＡｌ組成よりも著しく大きい。

発光サイリスタにおいて電流狭窄層３０を挿入する位置について更に詳しく説明する。電流狭窄層３０を挿入する位置としては、カソード層２８Ｌ内、カソード層２８Ｌとｐゲート層２６の境界面、ｐゲート層２６内、ｐゲート層２６とｎゲート層２４の境界面、ｎゲート層２４内、ｎゲート層２４とアノード層２２の境界面、及びアノード層２２内というように様々な位置がある。ここで、電流狭窄層３０を、カソード層２８Ｌ内、またはカソード層２８Ｌとｐゲート層２６の境界面に挿入する場合、サイリスタがターンオンする前にカソード層２８Ｌとゲート電極を有するｐゲート層２６との間を流れるしきい電流が、電流狭窄による抵抗値の増加の影響を受け、ターンオン特性に悪影響を与えることが考えられる。また、電流狭窄層をｎゲート層２４内やｐゲート層２６内、またはｐゲート層２６とｎゲート層２４の境界面に挿入する場合、発光径を小さくする効果は期待できると考えられるが、一方で、酸化により形成された電流狭窄層３０の界面で非発光再結合を誘発し十分な光量が得られないことが考えられる。以上から本実施例においては、ターンオン特性に与える影響及び非発光再結合の影響が小さい、ｎゲート層２４とアノード層２２の境界面、またはアノード層２２内に電流狭窄層３０を挿入し、電流狭窄構造を形成している。なお、実験結果に基づくと、ｎゲート層２４とアノード層２２の境界面に電流狭窄層３０を設けるよりも、アノード層２２内に設けた方が約１．１５倍〜約１．２５倍程度の高い光量を得られる結果となっている。これは、アノード層２２内に電流狭窄層３０をもうけた方が、非発光再結合による発光量の影響が少ないためと考えられる。

以上のように、電流狭窄層３０は、アノード層２２とｎゲート層２４との境界面、またアノード層２２内に設ける構成がより好ましく、発光光量の観点からは、特に、アノード層２２内に設ける構成がより好ましい。なお、電流狭窄構造を設けない構成に比べ、発光光量が向上し、動作上の不具合がないのであれば、アノード層２２とｎゲート層２４との境界面やアノード層２２内以外に電流狭窄層３０を設けてもよい。

最上層であるｎ型のカソード層は、フォトリソ工程により矩形状等のパターンに加工され、発光部サイリスタLn+1、シフト部サイリスタTn+1、および結合ダイオードDn+1のカソード層２８Ｌ、２８Ｔ、２８ＰＴを形成する。好ましくは、カソード電極３２Ｌは、カソード層２８Ｌに対して相対的に小さな面積で形成され、発光部サイリスタLn+1から出射される光は、カソード電極３２Ｌによって大きく遮蔽されない。また、シフト部サイリスタTn+1のカソード層２８Ｔは、大部分がカソード電極３２Ｔによって覆われており、その表面から光は出射されない。カソード層２８Ｌ、２８Ｔ、２８ＰＴをパターンニングすることで露出されたｐゲート層２６には、図３に示すようにゲート電極３４が形成される。このゲート電極３４は、発光部サイリスタLn+1およびシフト部サイリスタTn+1に共通であり、結合ダイオードのアノード電極にも共通である。

基板上に積層された半導体層をエッチングすることで、ほぼ矩形状の島Sn+1が形成される。島Sn+1は、少なくとも電流狭窄層３０に到達する深さの側面を有する積層構造であるメサＭに加工されるが、図に示す例では、メサＭは、基板２０に到達する深さの側面を有している。なお、本実施の形態においては、エッチングによって電流狭窄層３０の側面が全て露出する深さを有しているが、電流狭窄層３０の側面の一部のみが露出する深さであってもよい。更には、電流狭窄層３０の上面に丁度到達する深さであってもよい。すなわち、電流狭窄層３０に到達する深さを有することにより、露出した電流狭窄層３０の一部から発光部サイリスタの中心部に向けて酸化が進行する構成であればよい。また、第１の実施例では、島Sn+1は、図３に示すように、発光部サイリスタが形成される領域と、ゲート電極３４やシフト部サイリスタが形成される領域との間に、対向する側面６０、６２から内部に向けて長さｅ／２だけ延在する矩形状の一対の溝部５０Ａ、５０Ｂまたは窪み部が形成されている。好ましくは溝部５０Ａ、５０Ｂは、島Sn+1を形成するときに同時にエッチングにより形成され、メサＭの側面と同一の深さを有する。この一対の溝５０Ａ、５０Ｂにより、発光部サイリスタが形成される領域とシフト部サイリスタが形成される領域との間に、幅Ｗが制限されたくびれ部５０が形成される。

図３に示すように、一対の溝部５０Ａ、５０Ｂの左側は、発光部サイリスタが形成される領域であり、その表面には矩形状のカソード層２８Ｌとカソード電極３２Ｌが形成されている。一対の溝部５０Ａ、５０Ｂの反対の右側は、シフト部サイリスタが形成される領域であり、矩形状のカソード層２８Ｔとその上にカソード電極３２Ｔが形成されている。さらにシフト部サイリスタが形成される領域に隣接して、結合ダイオードのためのカソード層２８ＰＴおよびカソード電極３２ＰＴと、共通のゲート電極３４が形成される。

島Sn+1の酸化処理が行われるとき、電流狭窄層３０は、島Sn+1の側面から酸化長ｄで酸化されるため、電流狭窄層３０には、図３（Ａ）に示すように、島Sn+1の外形を反映するような形状の酸化領域３０Ａが形成される。これにより、発光部サイリスタが形成される領域には、酸化領域３０Ａによって囲まれたほぼ矩形状の非酸化領域（導電領域）３０Ｌが形成され、また、シフト部サイリスタが形成される領域には、酸化領域３０Ａによって囲まれたほぼ矩形状の非酸化領域（導電領域）３０Ｔが形成される。

発光部サイリスタにおいて、キャリアを中央の導電領域３０Ｌ内に閉じ込めるためには、くびれ部５０の電流狭窄層３０を全面的に酸化し、導電領域３０Ｌが酸化領域３０Ａによって完全に囲まれていることが望ましい。従って、酸化長ｄは、溝部５０Ａ、５０Ｂにより残存されたくびれ部５０の幅Ｗの半分以上でなければならない。しかしながら、酸化長ｄを大きくすると、導電領域３０Ｌの幅ａが小さくなり、この幅ａが狭すぎると、発光部サイリスタの発光光量が低下することが分かっている。そこで、できるだけ導電領域３０Ｌの幅aを大きくするために、酸化長ｄを小さくし、なおかつ、くびれ部５０が全面酸化されるためには、幅Ｗをさらに小さく、溝部５０Ａ、５０Ｂのエッチング長ｅを大きくしなければならない。ところが、エッチング長ｅが大きく、幅Ｗが小さいとき、発光部サイリスタのカソード電極３２Ｌとゲート電極３４との間の抵抗が大きくなるため、発光部サイリスタのしきい電圧が高くなり、オンしにくくなる。

上記の関係を定式化すると、以下のようになる。
溝部５０Ａ、５０Ｂの間のくびれ部５０の幅をＷ、溝部５０Ａ、５０Ｂのエッチング長さをｅ／２（合計ｅ）とし、島Sn+1の対向する側面６０、６２のメサＭの幅をＬとすると、
Ｌ＝ｅ＋Ｗ・・・（１）
である。ここで、酸化長をｄ、導電領域５０Ｌの幅をａとすると、
Ｌ＝２ｄ＋ａ・・・（２）
（１）、（２）式より、
ｅ＋Ｗ＝２ｄ＋ａ・・・（３）
くびれ部５０は、酸化領域３０Ａによって閉じられなければ電流狭窄効果が低下するから、
２ｄ≧Ｗでなければならない。これと（３）式より、
ｅ＋Ｗ＝２ｄ＋ａ≧Ｗ＋ａ
∴ ｅ≧ａ
ある値以上の発光光量を得るための導電領域３０Ｌの幅ａの最小値が存在し、それを最小値幅aminとすると、
ｅ≧amin・・・（４）
従って、エッチング長ｅは、導電領域３０Ｌの幅aの最小値aminの半分以上なければならない。
しかしながら、カソードとゲート間の抵抗をある値以下に抑えるためには、くびれ部５０の幅Ｗの最小値が存在し、そのときのエッチング長の最大値をemaxとすると、
e≦emax・・・（５）
下記の数１に示すように、（４）式と（５）式を同時に満たすようなエッチング長ｅが存在すれば、島Sn+1の両側から溝部５０Ａ、５０Ｂを形成し、くびれ部５０を残すのが最善である。しかし、連立不等式（４）かつ（５）の解が存在しない場合には、島Sn+1の両側から溝部５０Ａ、５０Ｂを形成する方法以外の他の方法で本実施例の溝部に相当する構造を形成するようにしてもよい。

次に、溝部５０Ａ、５０Ｂが形成されていない島を有する発光素子（比較例）と本実施例の発光素子とを対比する。比較例としての発光素子は、ｐ型ＧａＡｓ基板２０上に、エピタキシャル成長されるＡｌＧａＡｓからなるｐｎｐｎ構造を形成し、ｐアノード層２２中に設けられたＡｌＡｓの電流狭窄層３０をメサ面で露出させる。比較例の島は、図７（Ｂ）に示すように、一定の幅Ｌを有する側面６０、６２を有し、本実施例のように、発光部サイリスタが形成される領域とシフト部サイリスタが形成される領域との間に溝部５０Ａ、５０Ｂは形成されていない。水蒸気酸化アニールによって電流狭窄層３０を島の側面から酸化すると、電流狭窄層３０には、図７（Ａ）に示すように、島の外形を反映した枠状の酸化領域３０Ａと、これに包囲された矩形状の導電領域３０Ｂとが形成される。酸化領域３０Ａは、Ａｌ２Ｏ３からなる高抵抗領である。電流経路を未酸化のＡｌＡｓの導電領域３０Ｂに絞ることで、島の側面でのキャリア非発光再結合を抑制し、活性層で再結合するキャリアを導電領域３０Ｂの中央部に閉じ込めることで発光光量を高めている。

発光部サイリスタでは、図７（Ｃ）の破線Ｑに示すように、カソード電極３２Ｌの下方のｐゲート層２６およびｎゲート層２４において、キャリアの再結合が起こり発光する。アノード電極４０からカソード電極３２Ｌに抜ける電流は、導電領域３０Ｂにおいて狭窄されるが、図に示す島の右方向、すなわちシフト部サイリスタへの方向には、電流狭窄の効果が働かない。すなわち、電流は、右方向に拡散し、ｐゲート層２６上の領域３６は、非発光再結合であり、発光に寄与しない。このため、電流狭窄層３０に酸化領域３０Ａを形成しても、発光の高出力化には限界がある。

これに対し、本実施例のＳＬＥＤでは、発光部サイリスタが形成される領域とゲート電極３４やシフト部サイリスタが形成される領域との間にくびれ部５０が形成され、発光部サイリスタの導電領域３０Ｌが酸化領域３０Ａによって包囲されている。このため、カソード電極３２Ｌより注入された電子が領域３６のほうに拡散していきにくい構造となり、電流の狭窄が効果的に行われ、発光効率が改善され、高出力化を図ることができる。なお、上記実施例では、対向する側面６０、６２から内側に延在する一対の溝部５０Ａ、５０Ｂを形成したが、いずれか一方の側面から内側に延在する１つ溝部を形成するようにしてもよい。

以上のように、本実施例においては、発光部サイリスタの酸化領域は、酸化狭窄構造を有さない発光部サイリスタと比較して発光光量が向上する酸化長ｄで酸化されており、かつ、カソード層とゲート電極との間の積層構造の幅は、好ましくは前記酸化長ｄの２倍以下である。酸化長ｄを２倍以下とすることで、酸化領域が分離せずに連続する構成となる。また、ゲート抵抗の増加を抑制するためには、カソード層とゲート電極との間の積層構造の幅は、好ましくは酸化長ｄの１倍以上、２倍以下とする。１倍未満の場合は島の両側から酸化が進行する利点が生かせないためである。

なお、第１の実施例では、発光部サイリスタが形成される領域とゲート電極３４やシフト部サイリスタが形成される領域との間の積層構造の幅が、発光部サイリスタが形成される領域の積層構造の幅、およびゲート電極３４やシフト部サイリスタが形成される領域の積層構造の幅よりも狭い形状となっており、これによりくびれ部５０を形成しているが、ゲート電極３４やシフト部サイリスタが形成される領域の積層構造の幅は、くびれ部５０の幅と同じ、又はくびれ部５０の幅よりも狭くても構わない。この場合、くびれ形状とはならないものの、発光部サイリスタの幅よりも狭い構造であれば、発光部サイリスタの幅と同じまたは広い構造よりも、酸化領域が途切れずに連続する電流狭窄構造を形成しやすいためである。なお、本実施例における積層構造の「幅」とは、キャリアやホールが流れる方向に対する幅を意味している。すなわち、幅が狭いことにより、ゲート電流が流れにくくなり、しきい値電圧の増加につながる。

また、第１の実施例では、発光部サイリスタとシフト部サイリスタの両方でゲート電極３４を共有しているが、シフト部サイリスタをくびれ部５０よりもゲート電極３４側の島に配置することにより、くびれ部によるゲート抵抗の増加が、シフト部サイリスタの動作になるべく影響を与えないようにしている。

また、第１の実施例では、本発明の発光素子を、発光部サイリスタとシフト部サイリスタとを有する自己走査型発光素子アレイに適用した例を示したが、自己走査型発光素子アレイ以外の発光素子アレイに適用してもよく、更には、アレイではなく単体の発光素子に適用してもよい。すなわち、電流狭窄層を有するｐｎｐｎ積層構造と、前記積層構造に形成された発光サイリスタ及びゲート電極と、を備え、前記発光サイリスタと前記ゲート電極との間の積層構造の幅である第１の幅は、前記発光サイリスタが形成されている領域の積層構造の幅である第２の幅よりも狭く、前記発光サイリスタは、前記第１及び第２の幅の位置を含む前記積層構造の側面から前記電流狭窄層が酸化され形成された電流狭窄構造を有する単体の発光素子として、画像形成装置以外の電子機器に適用してもよい。このような構成により、積層構造の側面から酸化して酸化狭窄構造を形成する場合において、ゲート電極を有する発光素子であっても、よりキャリアの閉じ込め効果の高い電流狭窄構造が形成しやすくなる。

次に、本発明の第２の実施例について説明する。図８は、第２の実施例のＳＬＥＤに用いられる島の構成を例示し、図８（Ａ）は、島の酸化領域の形成を示す平面図、図８（Ｂ）は、島の概略平面図、図８（Ｃ）は、図８（Ｂ）のＢ−Ｂ線断面図である。第２の実施例では、第１の実施例のように島の対向する側面からくびれ部を形成するのではなく、対向する側面の内側に１つもしくは複数の孔部を形成することで、発光部サイリスタが形成される領域とシフト部サイリスタが形成される領域との間に効果的に酸化領域を形成するものである。

図８（Ｂ）、（Ｃ）に示すように、島Sn+1の発光部サイリスタが形成される領域とシフト部サイリスタが形成される領域間に、少なくとも電流狭窄層３０に到達する深さを有するｎ個の孔部５２が形成される。図の例は、ｎ＝３の場合であり、１つの孔部５２は、矩形状を有している。孔部５２は、島n+1を形成するときに同時にエッチングにより形成されてもよいし、島n+1の側面の形成とは別にエッチングにより形成されてもよい。また、孔部５２と孔部５２の間の距離と、孔部５２と側面６０、６２までの距離は、すべて等しくするのが望ましい。この距離の合計をＷとすると、孔部間の距離あるいはメサ側面との距離は、Ｗ／（ｎ+１）である。

矩形状の孔部５２の幅をｅ／ｎとすると、第１の実施例のときと同様に、
Ｌ＝ｅ＋Ｗ・・・（１）
Ｌ＝２ｄ＋ａ・・・（２）
が成り立ち、（１）、（２）式より、
ｅ＋Ｗ＝２ｄ＋ａ・・・（３）
孔部５２により残された側面６０、６２間の領域は、酸化領域によって閉じられなければ電流狭窄効果が低下するから、
２ｄ≧Ｗ／（ｎ＋１）でなければならない。これと（３）式より、
ｅ＋Ｗ＝２ｄ＋ａ≧Ｗ／（ｎ＋１）＋ａ
∴ e≧a−ｎＷ／（ｎ＋１）
ある値以上の発光光量を得るための導電領域３０Ｌの幅aの最小値が存在し、それをaminとすると、
ｅ≧amin−ｎＷ／（ｎ＋１）・・・（６）
第１の実施例のときと同様に、カソードとゲート間の抵抗をある値以下に抑えるためには、Ｗの最小値が存在し、そのときのエッチング長の最大値をemaxとすると、
e≦emax・・・（５）
（４）式と比較して、（６）式は、eの最小値を小さくするので、数２に示すように、（５）式と（６）式とを満たすようなeをとることができやすい。

以上のように、カソード・ゲート間の抵抗値の増加によるしきい電圧の上昇に問題がない程度であれば、第１の実施例のようなくびれ部５０を設けるのがよい。くびれ部５０の形成では、しきい電圧の上昇に問題がでるようであれば、発光部サイリスタが形成される領域と、ゲート電極３４やシフト部サイリスタが形成される領域の間に、側面６０、６２の内側において孤立した陥没領域となる孔部５２を少なくとも１個以上形成することで、カソード-ゲート間抵抗を小さくしたまま、導電領域３０Ｌのアパーチャ径ａを大きくとることができ、なおかつ、導電領域３０Ｌの外周が酸化領域３０Ａによって完全に囲まれている構造を実現しやすくなる。より具体的には、孔部５２の側面と島の側面との距離は、酸化長ｄの２倍以下とすることで、そのような構造が実現される。

図９（Ａ）、（Ｂ）は、島Sn+1の対向する側面６０、６２の内側に形成される陥没領域としての孔部の他の例を示している。図９（Ａ）に示す島には、２つの矩形状の孔部５４が形成されている。好ましくは、２つの孔部５４は、側面６０、６２から等距離に形成され、さらに好ましくは、側面からの距離と孔部５４間の距離も等しくされる。図９（Ｂ）に示す島には、ほぼ中央に１つの矩形状の孔部５６が形成されている。好ましくは、孔部５６は、島Sn+1の長手方向の中心線に関して線対称となるように、言い換えれば、側面６０、６２から等間隔となるように形成される。なお、孔部の形状は、長方形などが良いが、他の形状として、多角形、円形、楕円形などであっても良い。さらに孔部（陥没領域）は、等間隔に置くのが良いが、隣り合う陥没領域の間隔が、酸化長ｄの２倍以下であれば、特に等間隔である必要はない。

なお、発光光量の向上に加え、ゲート抵抗の増加も効果的に抑制するためには、孔部の側面間の距離や、孔部と島の側面間の距離は、好ましくは酸化長ｄの１倍以上、かつ２倍以下とする。

また、第１の実施例と同様に、発光部サイリスタとシフト部サイリスタの両方でゲート電極３４を共有するとともに、シフト部サイリスタを孔部よりもゲート電極３４側の島に配置することにより、くびれ部によるゲート抵抗の増加が、シフト部サイリスタの動作になるべく影響を与えないようにしている。

また、第２の実施例においても第１の実施例と同様に、発光部サイリスタとシフト部サイリスタとを有する自己走査型発光素子アレイを例に説明したが、本実施例の発光素子の構造を、自己走査型発光素子アレイ以外の発光素子アレイに適用してもよく、更には、アレイではなく単体の発光素子に適用してもよい。すなわち、電流狭窄層を有するｐｎｐｎ積層構造と、前記積層構造に形成された発光サイリスタと、前記積層構造内のゲート層に設けられたゲート電極と、を備え、前記発光サイリスタと前記ゲート電極との間に形成され、前記ゲート層及び前記電流狭窄層に到達する深さの孔部と、前記積層構造の外周の側面と前記孔部の側面とから、前記電流狭窄層が酸化され形成された電流狭窄構造と、を備える単体の発光素子として、画像形成装置以外の電子機器に適用してもよい。このような構成により、積層構造の側面から酸化して酸化狭窄構造を形成する場合において、ゲート電極を有する発光素子であっても、酸化領域が途切れずに連続しやすくなり、かつ、発光サイリスタのゲート抵抗の増加が抑制される。

また、第１の実施例と同様に、電流狭窄層３０を挿入する位置は、電流狭窄構造を設けない構成に比べ発光光量が向上し、動作上の不具合がないのであれば、アノード層２２とｎゲート層２４との境界面やアノード層２２内以外であってもよい。

なお、第１の実施例及び第２に実施例では、特定の構成について説明したが、以下のように、各種の変形をしてもよい。
すなわち、第１及び第２の実施例では、島の平面形状を矩形状としたが、これは一例であって、他の形状、例えば、円形状、楕円状、台形状、他の多角形状であってもよい。また、第１の実施例において説明したとおり、カソード電極３４やシフト部サイリスタが形成される領域の積層構造の形状は特に限定されない。
また、電流狭窄構造は、導電領域３０Ｌの外周が酸化領域３０Ａによって完全に囲まれている構造が好ましいが、電流狭窄構造を設けない場合に比べ、発光光量が向上する構成であれば、完全に囲まれていなくてもよい。
また、第１及び第２の実施例では、基板として半導体基板を用いて基板の裏面にアノード電極を設ける例を示したが、絶縁基板を用いて、アノード電極とカソード電極の両方を基板に対して光の出射面側に設けてもよい。
また、アノードとカソードの位置を入れ替えてもよい。すなわち、基板側から、カソード層、ゲート電極を有するゲート層、及びアノード電極を有するアノード層の順で積層されたｐｎｐｎ積層構造に対して、電流狭窄層３０を設けてもよい。
また、ゲート電極は、アノード層とカソード層の間の層であれば、ｐ層、ｎ層のいずれに設けてもよい。
また、アノード層、ゲート層、カソード層が順に積層されたｐｎｐｎ積層構造であれば、各層の間や各層内に他の層が挿入されていてもよい。
また、第１及び第２の実施例では、島の周囲全てに半導体基板２０に達する深さの側面を形成したが、シフト部サイリスタが形成される領域に近接した側面は、電流狭窄層３０に達しない深さの側面としてもよい。すなわち、電流狭窄層に到達しない深さの第１の側面を有する第１の積層構造と、前記電流狭窄層に到達する深さの第２の側面を有する第２の積層構造と、前記第１の積層構造内に形成されたシフト部サイリスタと、前記第２の積層構造内に形成され、前記第２の側面から前記電流狭窄層が酸化され形成された電流狭窄構造を有する発光部サイリスタと、を有する構成とし、前記第１の積層構造と前記第２の積層構造との間の積層構造について、第１または第２の実施例の構成を適用してもよい。

このような構成により、酸化によるシフト部サイリスタのオン抵抗が酸化によって増加するのが抑制される。また、第１及び第２の実施例では、三端子のサイリスタを一例として示したが、しきい電流またはしきい電圧によって制御されるｐｎｐｎ構造のスイッチ素子（すなわち、サイリスタ）であれば、四端子など、三端子を超える数の端子を備えたものであってもよい。

以上のような自己走査型発光素子アレイは、例えば、光プリンタの光書込みヘッドに用いられる。図１０に、自己走査型発光素子アレイを用いた光書込みヘッドの一例を示す。チップ実装基板７０上に、発光サイリスタを列状に配置した複数個の発光素子アレイチップ７１が、主走査方向に実装され、発光素子アレイチップ７１の発光素子が発光する光の光路上には、主走査方向に長尺な正立等倍のロッドレンズアレイ７２が、樹脂ハウジング７３により固定されている。ロッドレンズアレイ７２の光軸上には、感光ドラム７４が設けられる。また、チップ実装基板７０の下地には発光素子アレイチップ７１の熱を放出するためのヒートシンク７５が設けられ、ハウジング７３とヒートシンク７５は、チップ実装基板７０を間に挟んで止め金具７６により固定されている。

図１０に示す光書込みヘッドを用いた光プリンタを図１１に示す。光プリンタには、光書込みヘッド１００が設置される。円筒形の感光ドラム１０２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１０４で一様に帯電させる。そして、光書込みヘッド１００で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現像器１０６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１０８でカセット１１０中から送られてきた用紙１１２上に、トナーを転写する。用紙は、定着器１１４にて熱等を加えられ定着され、スタッカ１１６に送られる。一方、転写の終了したドラムは、消去ランプ１１８で帯電が全面にわたって中和され、清掃器１２０で残ったトナーが除去される。このような光書込みヘッドは、プリンタのみならずファクシミリ，複写機などの画像形成装置にも利用することができる。

以上、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：ＳＬＥＤ
２０：半導体基板
２１：ＤＢＲ
２２：アノード層
２４：ｎゲート層
２６：ｐゲート層
２８Ｌ、２８Ｔ、２８ＰＴ：カソード層
３０：電流狭窄層
３０Ａ：酸化領域
３０Ｂ、３０Ｌ、３０Ｔ：非酸化領域（導電領域）
３２Ｌ、３２Ｔ、３２ＰＴ：カソード電極
３４：ゲート電極
４０：アノード電極
５０：くびれ部
５０Ａ、５０Ｂ：溝部
５２、５４、５６：孔部
６０、６２：側面
Li：発光部サイリスタ
Ti：シフト部サイリスタ
PTi：寄生サイリスタ
Di：結合ダイオード

Claims (7)

1. 電流狭窄層を有するｐｎｐｎのメサ構造と、
   前記メサ構造に形成された発光サイリスタと、
   前記メサ構造内のゲート層に設けられたゲート電極と、
   前記発光サイリスタと前記ゲート電極との間に形成され、前記ゲート層を貫通し、前記電流狭窄層に到達する深さの孔部と、
   前記メサ構造の外周のメサ面と前記孔部の側面とから、前記電流狭窄層が酸化され形成された電流狭窄構造と、
   を備える発光素子。
2. 前記メサ構造の外周のメサ面と前記孔部の側面との距離は、前記電流狭窄層が酸化される距離の２倍以下である、請求項１に記載の発光素子。
3. 前記孔部は、前記発光サイリスタと前記ゲート電極との間に複数形成されている、請求項１ないし２いずれか1つに記載の発光素子。
4. 前記複数の孔部において、一方の孔部の側面と、当該側面に対向する他方の孔部の側面との距離は、前記電流狭窄層が酸化される距離の２倍以下である、請求項３に記載の発光素子。
5. 請求項１ないし４いずれか１つに記載の発光素子を複数含み、
   前記複数の発光素子を順次点灯対象として指定するシフト部サイリスタが、前記孔部が設けられている領域よりも前記ゲート電極が設けられている領域側の前記メサ構造に設けられ、
   前記ゲート電極は、前記発光素子と前記シフト部サイリスタとで共通の電極である、自己走査型発光素子アレイ。
6. 請求項５に記載の発光素子アレイを用いた光書込みヘッド。
7. 請求項６に記載の光書込みヘッドを備えた画像形成装置。

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