JP7268972B2 - 発光サイリスタ、発光サイリスタアレイ、露光ヘッド、および画像形成装置 - Google Patents

Description

本発明は、発光サイリスタ、発光サイリスタアレイ、露光ヘッド、および画像形成装置に関する。

電子写真方式のプリンタの１つに、感光体ドラムを露光して潜像を形成する際に露光ヘッドを用いる方式のプリンタがある。露光ヘッドは、発光ダイオード（ＬＥＤ）などの半導体発光素子が感光体ドラムの長手方向に配列した発光素子アレイと、発光素子アレイから発せられる光を感光体ドラム上に結像するロッドレンズアレイと、で構成される。露光ヘッドを用いる方式のプリンタはレーザビームをポリゴンミラーで偏向走査するレーザ走査方式のプリンタと比較して小型化がしやすいなどのメリットがあり、注目されている。

発光素子アレイの１つに、自己走査型発光サイリスタアレイがある。自己走査型発光サイリスタアレイは、サイリスタをスイッチ素子として一次元的に配列したシフトサイリスタと、サイリスタを発光素子として一次元的に配列した発光サイリスタと、が同一基板上に集積された構造を有する。

特許文献１には、発光サイリスタにおいてサイリスタ構造中に量子井戸構造を導入することで発光効率を改善することが記載されている。

特開２０１３－６５５９１号公報

特許文献１に記載のように、発光サイリスタにおいてもＬＥＤなどの発光素子の場合と同様、量子井戸構造のような周囲の層よりもバンドギャップの小さい層（以下「小Ｅｇ層」と称する）を導入することで、発光効率を改善させることができる。

しかしながら、本発明者らが鋭意検討した結果、発光サイリスタに小Ｅｇ層を導入すると、サイリスタに特有の特性であるオン特性およびオフ特性にも影響を与えることを見いだした。これらの特性は、ＬＥＤなどの２端子の発光素子では考慮する必要がなかったものである。そして、小Ｅｇ層の構造やサイリスタ構造中における小Ｅｇ層の位置によっては、オン特性およびオフ特性（以下、総称して「サイリスタ特性」と称する）に悪影響を与えうることがわかった。

そこで本発明では、上述の課題に鑑み、サイリスタ特性を維持しつつ、発光効率を向上させた発光サイリスタを提供することを目的とする。

本発明の一側面としての発光サイリスタは、第１の導電型の半導体基板上に、前記第１の導電型の第１の半導体層と、前記第１の導電型と異なる第２の導電型の第２の半導体層と、少なくとも一部が前記第１の導電型の第３の半導体層と、前記第２の導電型の第４の半導体層と、をこの順に有する積層構造を有する発光サイリスタであって、前記第３の半導体層は複数の半導体層で構成されており、前記半導体基板側から、前記第２の半導体層と接する、前記第１の導電型の第５の半導体層と、前記第１の導電型またはｉ型を含む第６の半導体層と、をこの順に少なくとも有し、前記第１の半導体層及び前記第４の半導体層は、前記第２の半導体層及び前記第３の半導体層よりもバンドギャップが大きい層であり、前記第６の半導体層は、前記第２の半導体層及び前記第６の半導体層を除いた部分の前記第３の半導体層よりもバンドギャップが小さい層であり、前記第５の半導体層のバンドギャップと前記第６の半導体層のバンドギャップとの間の差ΔＥｇは、０．０５ｅＶ以上０．１５ｅＶ以下であり、前記第２の半導体層と、前記第２の半導体層に最も近接する前記第６の半導体層との間の距離ｄは、オフ状態の前記発光サイリスタの前記第１の半導体層と前記第４の半導体層との間に前記発光サイリスタの駆動電圧を印加した場合に、前記第２の半導体層と前記第３の半導体層との間の界面に生じる空乏層のうち、前記第３の半導体層の中にできる部分の厚さよりも大きくなるように設定されていることを特徴とする。

本発明の一側面としての発光サイリスタによれば、サイリスタ特性を維持しつつ、発光効率を向上させることができる。

実施形態に係る発光サイリスタの構造を模式的に示す図である。 小Ｅｇ層を有する発光サイリスタのシミュレーションモデルの構造を模式的に示す図である。 小Ｅｇ層を有さない、一般的な構造の発光サイリスタに関するシミュレーションの結果を示す図である。 距離ｄが５０ｎｍのときと２００ｎｍのときのバンド図である。 実施例１の発光サイリスタの構造を模式的に示す図である。 実施例２の発光サイリスタの構造を模式的に示す図である。 実施例３の発光サイリスタの構造を模式的に示す図である。 実施例４の発光サイリスタの構造を模式的に示す図である。 実施例８の発光素子アレイチップ群を配列したプリント基板の構造を模式的に示す図である。 実施例８の露光ヘッドの構成を説明するための図である。 実施例８の画像形成装置の構成を説明するための図である。 実施例５の発光サイリスタの構造を模式的に示す図である。 実施例７の発光サイリスタの構造を模式的に示す図である。 発光サイリスタ中の濃度分布のシミュレーションモデルの構造を模式的に示す図である。 キャリア濃度分布のシミュレーション結果を示すグラフである。 実施例６及び比較例３の発光サイリスタのＩ－Ｖカーブを示すグラフである。 ゲート層全体での発光量に対する小Ｅｇ層内での発光量の割合のシミュレーション結果を示すグラフである。 実施例６の発光サイリスタの構造を模式的に示す図である。 実施例３及び比較例１の発光サイリスタのＩ－Ｖカーブを示すグラフである。 比較例２の発光サイリスタのＩ－Ｖカーブを示すグラフである。

以下、本発明の実施の形態について詳細に説明する。なお、本発明は、以下の実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、当業者の通常の知識に基づいて、以下の実施の形態に対して適宜変更、改良等が加えられたものも本発明の範囲に含まれる。

［発光サイリスタの構成］
本実施形態に係る発光サイリスタＬは、図１に示すように、基板１００上（半導体基板上）に、複数の半導体層が積層された積層構造２００を有する。

基板１００は、第１の導電型の半導体基板である。基板１００としては、ＧａＡｓ、ＩｎＰ、ＧａＰ等を用いることができる。

積層構造２００は、異なる導電型の複数の半導体層が交互に配置されているサイリスタである。積層構造２００は、半導体基板側（基板１００側）から、第１の半導体層１１０と、第２の半導体層１２０と、第３の半導体層１３０と、第４の半導体層１４０と、がこの順に積層されている。第１の半導体層１１０は第１の導電型の半導体層であり、第２の半導体層１２０と第４の半導体層１４０は第１の導電型と異なる第２の導電型である。また、第３の半導体層１３０は第２の導電型と異なる導電型の半導体層である。すなわち、第３の半導体層１３０は、第１の導電型の半導体層を少なくとも有する。あるいは、第３の半導体層１３０は、第１の導電型の半導体層と、第１および第２の導電型と異なる第３の導電型の半導体層と、を少なくとも有する。

積層構造２００を構成する各半導体層は、ＩＩＩ－Ｖ族化合物半導体によって構成されることが好ましい。ＩＩＩ－Ｖ族化合物半導体としては、ＧａＡｓ系材料、ＡｌＧａＡｓ系材料、ＧａＰ系材料、ＧａＡｓＰ系材料、ＩｎＰ系材料、ＡｌＡｓ系材料、ＡｌＧａＩｎＰ系材料を用いることが好ましい。これらの中でも、積層構造２００を構成する各半導体層は、発光波長の観点から、ＧａＡｓ系材料、ＡｌＧａＡｓ系材料を含有していることが好ましい。

本実施形態に係る積層構造２００は上述のように、４つの半導体層が積層された構造（ｐｎｐｎ構造またはｎｐｎｐ構造）のサイリスタ構造を有する。第１の導電型がｎ型である場合は第２の導電型はｐ型となり、積層構造２００は、半導体基板側（基板１００側）からｎ型半導体層、ｐ型半導体層、ｎ型半導体層、ｐ型半導体層をこの順に有するサイリスタとなる。第１の導電型がｐ型である場合は第２の導電型はｎ型となり、積層構造２００は、半導体基板側（基板１００側）からｐ型半導体層、ｎ型半導体層、ｐ型半導体層、ｎ型半導体層をこの順に有するサイリスタとなる。第１の半導体層１１０は、サイリスタのアノード又はカソードであり、第２の半導体層１２０はサイリスタのゲート（又はベース）である。また、第３の半導体層１３０はサイリスタのゲート（又はベース）であり、第４の半導体層１４０はサイリスタのカソード又はアノードである。

また、発光サイリスタＬは、第４の半導体層１４０上に配置された駆動電極１０１と、第３の半導体層１３０上に配置されたゲート電極１０２と、駆動電極１０１およびゲート電極１０２と基板１００を介して対向配置された裏面電極１０３と、を有する。本実施形態では駆動電極１０１はリング状または枠状の電極である。駆動電極１０１と第４の半導体層１４０との間に電流拡散層などの別の層が介在していてもよい。

第３の半導体層１３０は、複数の半導体層で構成されており、半導体基板側（基板１００側）から、第２の半導体層１２０と接する第５の半導体層１３１と、第６の半導体層１３２と、をこの順に少なくとも有する。第５の半導体層１３１は第１の導電型の半導体層である。第６の半導体層１３２は第１の導電型の半導体層である。あるいは、第６の半導体層１３２は、第１の導電型および第２の導電型と異なる第３の導電型の半導体層である。ここで、第１の導電型および第２の導電型はｎ型またはｐ型のいずれかであり、第３の導電型はｉ型である。そして、アノード層１４０は、ｐ型のＡｌ_０．４ＧａＡｓで構成されている。

なお、本明細書においてｉ型の半導体層とは、ノンドープ（アンドープ）の半導体層を指す。ノンドープ（アンドープ）とは、半導体層の成長中に、導電型を制御するためのドーパントを意図的にドープしていないことを指す。ｉ型の半導体層におけるドーパント濃度は、１×１０^１６ｃｍ^－３以下であることが好ましい。また、各半導体層における具体的なドーパント元素としては、各半導体層がＩＩＩ－Ｖ族半導体であるＡｌＧａＡｓ系材料で構成されている場合には、ＩＩ族元素であるＺｎ、Ｍｇや、ＩＶ族元素であるＣ、Ｓｉ、ＶＩ族元素であるＳｅなどが用いられる。

第６の半導体層１３２は、積層構造２００を構成する各層の中で、バンドギャップが最も小さい層であり、周囲（上下）の層よりもバンドギャップが小さい層（小Ｅｇ層）である。第３の半導体層１３０中に小Ｅｇ層である第６の半導体層１３２を導入することで、第６の半導体層１３２にキャリアを集中させることができ、その結果、発光サイリスタＬの発光効率を向上させることができる。

第５の半導体層１３１は第２の半導体層１２０と隣接する層である。すなわち、第５の半導体層１３１は、第２の半導体層１２０との間に、発光サイリスタＬの有する３つのｐｎ接合のうちの中央のｐｎ接合を形成している。第３の半導体層１３０のバンドギャップと第６の半導体層１３２のバンドギャップとの間の差（バンドギャップ差ΔＥｇ）は、０．０５ｅＶ以上０．１５ｅＶ未満である。また、バンドギャップ差ΔＥｇは、０．０５ｅＶ以上０．１ｅＶ以下であることが好ましい。この理由については後述する。なお、本実施形態において、バンドギャップ差ΔＥｇは、第５の半導体層１３１のバンドギャップと第６の半導体層１３２のバンドギャップとの間の差となる。

オフ状態の発光サイリスタＬの第１の半導体層１１０と第４の半導体層１４０との間に発光サイリスタＬの駆動電圧が印加されると、第２の半導体層１２０と第３の半導体層１３０との間の界面に空乏層が生じる。この空乏層は、前記界面にまたがって生じる。本実施形態では、第６の半導体層１３２の導電型がｉ型の場合、第２の半導体層１２０と、第２の半導体層１２０に最も近接する第６の半導体層１３２との間の距離ｄは、前記空乏層のうち、第３の半導体層１３０内にできる部分の厚さよりも大きい。換言すれば、第６の半導体層１３２を有する第３の半導体層１３０と、第３の半導体層１３０と隣接する別の半導体層である第２の半導体層１２０との間の界面に生じる空乏層が、第６の半導体層１３２に接していないと言うこともできる。この理由については後述する。

発光サイリスタＬは、基板１００と積層構造２００との間に、バッファ層（不図示）をさらに有していてもよい。バッファ層を設けることで、基板１００上に形成される積層構造２００の結晶品質を向上させることができる。バッファ層は、基板１００の導電型と同じ第１の導電型の半導体層である。バッファ層としては、基板１００と同じ材料系の半導体を用いることが好ましく、例えば基板１００がＧａＡｓ基板であればＧａＡｓ又はＡｌＧａＡｓ等を用いることができる。

発光サイリスタＬは、駆動電極１０１または裏面電極１０３から注入された電流が発光サイリスタＬ中を流れる領域を狭窄する電流狭窄構造を有していてもよい。これにより、発光サイリスタＬ中を流れる電流を所望の領域に集中させることができ、発光効率を向上させることができる。電流狭窄構造の位置は特に限定はされず、駆動電極１０１と裏面電極１０３との間に配置されていればよい。例えば、積層構造２００を構成する各半導体層の中または間に配置されていてもよいし、積層構造２００と駆動電極１０１との間や、裏面電極１０３と積層構造２００との間に配置されていてもよい。電流狭窄構造としては、従来公知の構造を使用することができ、例えば、積層方向から見た平面視にて、低抵抗領域と、低抵抗領域の周囲に配置されている、低抵抗領域より抵抗が高い高抵抗領域と、を有する電流狭窄層を用いることができる。高抵抗領域は、例えばメサ側面からのイオン注入や酸化処理によって形成することができる。

発光サイリスタＬは、基板１００と積層構造２００との間に、分布ブラッグ反射層（不図示）をさらに有していてもよい。分布ブラッグ反射層は、ＤＢＲ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒ）層とも呼ばれる。ＤＢＲ層は、発光サイリスタＬから発光された光を基板１００の表面側（駆動電極１０１側）に反射する層である。ＤＢＲ層を設けることで、発光素子としての発光効率を向上させることができる。ＤＢＲ層は発光サイリスタＬから発光される光の波長に対して高い反射率を有することが好ましい。

ＤＢＲ層は、第１の導電型の、異なる二種類の半導体層を交互に積層して構成されていることが好ましい。ＤＢＲ層を構成する異なる二種類の半導体層としては、例えば、高濃度Ａｌ組成のＡｌＧａＡｓ（例えば、Ａｌ組成０．８）と低濃度Ａｌ組成のＡｌＧａＡｓ（例えば、Ａｌ組成０．１）等を用いることができる。

上述の実施形態においては、第３の半導体層１３０が小Ｅｇ層１３２を有する構成について説明したが、これに限定はされず、中央のｐｎ接合を形成している２つの層のうちのいずれかの層中に小Ｅｇ層を有していればよい。すなわち、第２の半導体層１２０が小Ｅｇ層を有していてもよい。第２の半導体層１２０中に小Ｅｇ層を有している場合には、第２の半導体層１２０が複数の半導体層で構成される。そして、第２の半導体層１２０は、基板１００の反対側から、第３の半導体層と接する第２の導電型の第５の半導体層と、第３の導電型の第６の半導体層と、をこの順に少なくとも有する。

上述のように、小Ｅｇ層は第２の半導体層１２０および第３の半導体層１３０のいずれかに導入すればよいが、ｎ型の半導体層中に小Ｅｇ層を導入することが好ましい。したがって、基板１００の導電型がｎ型のときは第３の半導体層１３０が小Ｅｇ層を有することが好ましく、基板１００の導電型がｐ型のときは第２の半導体層１２０が小Ｅｇ層を有することが好ましい。

［小Ｅｇ層の構造と位置］
本発明者らが鋭意検討した結果、小Ｅｇ層が第１の導電型である場合には、発光サイリスタへの小Ｅｇ層の導入が当該発光サイリスタのサイリスタ特性、すなわちオン特性およびオフ特性に影響を与える要素が１つあることを見いだした。また、本発明者らは、小Ｅｇ層が第３の導電型（ｉ型）である場合には、オン特性およびオフ特性に影響を与える要素は、更に１つの要素が追加されて、大きく２つあることを見いだした。

１つ目は、小Ｅｇ層を導入した半導体層を構成する各層のうち、中央のｐｎ接合を形成している半導体層（第５の半導体層１３１）のバンドギャップと、小Ｅｇ層のバンドギャップと、の間の差（以下、「バンドギャップ差ΔＥｇ」と表現する）の大きさである。以下に示すように、本発明者らの検討の結果、バンドギャップ差ΔＥｇが０．０５ｅＶ以上０．１５ｅＶ未満であれば、サイリスタ特性を維持しつつ、発光効率を向上させることができることがわかった。

２つめは、小Ｅｇ層の導電型がｉ型の場合において、発光サイリスタを構成する３つのｐｎ接合のうち、中央のｐｎ接合（基板側から数えて２番目のｐｎ接合）と小Ｅｇ層との間の距離（以下、「距離ｄ」と表現する）の大きさである。換言すれば、中央のｐｎ接合と小Ｅｇ層との間に位置する層の厚さである。以下に示すように、本発明者らの検討の結果、距離ｄが、駆動電圧印加時に中央のｐｎ接合と小Ｅｇ層との間に位置する層内に形成される空乏層の厚さよりも大きければ、サイリスタ特性を維持しつつ、発光効率を向上させることができることがわかった。なお、発光サイリスタは３つのｐｎ接合を有するが、ここでいうｐｎ接合は、ｐｉｎ接合も含むものとする。

［小Ｅｇ層の構造と位置に関するシミュレーション］
以下、上述の２つのパラメータ（バンドギャップ差ΔＥｇおよび距離ｄ）がサイリスタ特性に与える影響と、サイリスタ特性を維持しつつ発光効率を向上させるために好適な範囲を、シミュレーション結果を交えて説明する。

はじめに、本シミュレーションで使用した発光サイリスタのシミュレーションモデルの層構造と計算手法について説明する。

＜シミュレーションモデル＞
図２は、シミュレーションで使用した、小Ｅｇ層を有する発光サイリスタのシミュレーションモデルの層構成を模式的に示す図である。図２に示すように、シミュレーションで使用した発光サイリスタは、ＧａＡｓ基板１００上にカソード層１１０、ｐベース層１２０、ｎゲート層１３０、アノード層１４０、オーバーフロー抑制層１５０がこの順に積層された構造を有している。本シミュレーションでは、カソード層１１０、ｐベース層１２０、ｎゲート層１３０、アノード層１４０、オーバーフロー抑制層１５０の各層はＡｌＧａＡｓ系材料で構成されているものとした。

ｎゲート層１３０は３層構成とした。中央の層は上下の層（ｎゲート層を構成する他の２つの層）に比べてＡｌ組成が小さい層であり、バンドギャップの小さい層、小Ｅｇ層１３２である。ｎゲート層１３０は、小Ｅｇ層１３２を挟むように、スペーサ層１３１とスペーサ層１３３とを有する。スペーサ層１３１とスペーサ層１３３は同じ材質で構成されており、同じバンドギャップを持つ。

次に、シミュレーションで使用した発光サイリスタの各層の詳細について説明する。カソード層１１０は、ＡｌＧａＡｓで厚さ６００ｎｍとした。ｐベース層１２０は、Ａｌ_０．２２ＧａＡｓで厚さ７２０ｎｍ、ドーピング濃度は３×１０^１７ｃｍ^－３とした。スペーサ層１３１およびスペーサ層１３３はＡｌ_０．２２ＧａＡｓ、ドーピング濃度は２×１０^１７ｃｍ^－３とした。厚さは、ｎゲート層１３０を構成する３層（小Ｅｇ層１３２、スペーサ層１３１とスペーサ層１３３）の合計で３５０ｎｍとした。アノード層１４０は、ＡｌＧａＡｓとした。オーバーフロー抑制層１５０は、Ａｌ_０．８ＧａＡｓで厚さ１５０ｎｍとした。

＜計算方法＞
本シミュレーションでは、シミュレーションモデルを積層方向に微小メッシュに区切り、それぞれのメッシュでの数値解析を行った。発光サイリスタは、ＬＥＤやＬＤ（レーザーダイオード）、発光トランジスタとは異なり、アノード－カソード間に同じ電圧をかけた場合でも、ゲートに注入する電流の履歴により２つの異なる状態をとる。したがって、シミュレーションにおいてもこれら２つの状態を再現して計算を行った。

具体的には、下記２つの状態についてシミュレーションを行った。第１の状態では、まず、ゲートに１ｍＡのゲート電流Ｉｇを流しつつ発光サイリスタを発光させるための電圧である駆動電圧Ｖ_ＡＫをアノード－カソード間に印加する。そしてその後、アノード－カソード間に駆動電圧Ｖ_ＡＫを印加したままゲート電流Ｉｇを０ｍＡに変更して安定状態まで保持する。第１の状態は、一般的な発光サイリスタにおける「オン条件」を再現した状態である。第２の状態は、アノード－カソード間に駆動電圧Ｖ_ＡＫを印加しない状態で発光ゲートに注入するゲート電流Ｉｇを０ｍＡとし、ゲート電流Ｉｇを０ｍＡとしたまま、アノード－カソード間に駆動電圧Ｖ_ＡＫを印加した状態である。第２の状態は、一般的な発光サイリスタにおける「オフ条件」を再現した状態である。

＜シミュレーション結果＞
小Ｅｇ層を導入した発光サイリスタに関するシミュレーションの結果の前に、一般的な構造の発光サイリスタに関するシミュレーションの結果を示す。図３は、小Ｅｇ層を有さない、一般的な構造の発光サイリスタに関するシミュレーションの結果を示す図である。ここでは、一般的な構造の発光サイリスタとして、図２に示す発光サイリスタのｎゲート層１３０が小Ｅｇ層１３２を有さない１層構成である発光サイリスタについてシミュレーションを行った。図３は、この発光サイリスタ構成において、アノード－カソード間に印加する駆動電圧Ｖ_ＡＫを変えてそれぞれシミュレーションを行った際のカソード電流Ｉ_Ｋを示している。なお、本シミュレーションでは、カソード電流Ｉ_Ｋが流れる部分の断面積（積層方向に垂直な断面の面積）は１０μｍ×１０μｍとした。

図３に示すように、一般的な構造の発光サイリスタでは、第１の状態（「オン条件」を再現した状態）においては、アノード－カソード間に駆動電圧Ｖ_ＡＫを１．２５Ｖ以上とした場合に、ゲート電流Ｉｇを０ｍＡとした後もカソード電流Ｉ_Ｋが流れ続けた。すなわち、典型的なオン状態のＶ_ＡＫ－Ｉ_Ｋ特性が確認できた。一方、第２の状態（「オフ条件」を再現した状態）においては、第１の状態において見られたアノード－カソード間の駆動電圧Ｖ_ＡＫ１．２５Ｖ付近でのゲート電流Ｉｇの立ち上がりは見られず、典型的なオフ状態のＶ_ＡＫ－Ｉ_Ｋ特性が確認できた。このように、アノード－カソード間の駆動電圧Ｖ_ＡＫを同じにした場合でも、ゲートに一定電流を流した場合と、流さなかった場合（初めから０を保持した場合）と、で異なる結果に収束していることが確認できた。

ここで、サイリスタは、ゲートにゲート電流を注入するか否かによってオンとオフを切り替えることができる半導体素子である。さらに、サイリスタは上述のシミュレーションのように、一度オン状態にしてアノード－カソード間に電流を流すと、ゲート電流の注入を止めてもオン状態が維持されるという特性を有する。本明細書ではこの特性を「オン特性」と呼ぶ。また、一旦オン状態となったサイリスタは、アノード－カソード間に逆方向電圧を一定時間印加したり、アノード－カソード間に流れる電流を所定値（保持電流）以下にした状態で一定時間保持したりすることでオフ状態とすることができる。このようにしてオフ状態となったサイリスタは、ゲートにゲート電流を注入しない限り、アノード－カソード間に印加する電圧が所定値（ブレークオーバー電圧）以下であればオフ状態が維持されるという特性を有する。本明細書ではこの特性を「オフ特性」と呼ぶ。また、本明細書では「オン特性」と「オフ特性」を総称して「サイリスタ特性」と呼ぶ。

次に、図２に示すような、小Ｅｇ層１３２を導入した発光サイリスタに関するシミュレーション結果について説明する。

（バンドギャップ差ΔＥｇの影響）
まず、バンドギャップ差ΔＥｇがサイリスタ特性にどのような影響を及ぼすかについて、シミュレーション結果を用いて説明する。

表１に、バンドギャップ差ΔＥｇを変えてそれぞれシミュレーションを行った際のカソード電流Ｉ_Ｋを示す。表１においては、第１の状態（ゲート電流Ｉｇを１ｍＡから０ｍＡに変えて安定状態まで保持した状態）において、ゲート電流Ｉｇの変更の前後でカソード電流Ｉ_Ｋが減少しなかった場合を○、カソード電流Ｉ_Ｋが減少した場合を×としている。なお、本シミュレーションでは、図２のシミュレーションモデルにおいて、小Ｅｇ層１３２の厚さ方向の中心とｎゲート層１３０の厚さ方向の中心を合わせた構成をシミュレーションモデルとして用いた。換言すれば、小Ｅｇ層１３２の上下に配置されているスペーサ層１３１およびスペーサ層１３３の厚さを同じにした構成をシミュレーションモデルとして用いた。またここでは、アノード－カソード間の駆動電圧Ｖ_ＡＫを２．０Ｖとした場合と２．５Ｖとした場合のそれぞれについて、シミュレーションを行った。

表１より、Ｖ_ＡＫ＝２．０Ｖの場合はΔＥｇ＝０．１０５ｅＶまでオン状態を維持でき、バンドギャップ差ΔＥｇが０．１５ｅＶ以上ではオン状態を維持できなくなることがわかった。また、Ｖ_ＡＫ＝２．５Ｖの場合はΔＥｇ＝０．１５ｅＶまでオン状態を維持でき、バンドギャップ差ΔＥｇが０．２１ｅＶ以上ではオン状態を維持できなくなることがわかった。なお、表１に示したいずれの場合においても、上述の第２の状態（「オフ状態」を再現した状態）においてはオフ状態が維持された。

このことから、発光効率を上げるために小Ｅｇ層を導入する場合には、サイリスタ特性（特にオン特性）を考慮すると、バンドギャップ差ΔＥｇは０．１５ｅＶ未満が好ましく、０．１０５ｅＶ未満がより好ましいことがわかった。バンドギャップ差ΔＥｇを０．１５ｅＶ未満とすれば、駆動電圧Ｖ_ＡＫが２．０Ｖ以上のときに、オン状態を維持できることがわかった。なお、駆動電圧Ｖ_ＡＫが２．５Ｖ以上のときには、バンドギャップ差ΔＥｇは０．２１ｅＶ未満が好ましく、０．１５ｅＶ以下がより好ましいことがわかった。

なお、ＬＥＤやＬＤ等では発光効率向上のためにバンドギャップの小さな量子井戸構造（本明細書における小Ｅｇ層に相当）を導入することがあるが、その場合は発光効率の観点からバンドギャップ差ΔＥｇを０．２ｅＶ以上とすることが多い。したがって、ＬＥＤやＬＤ等でよく用いられる量子井戸構造をそのまま発光サイリスタに適用すると、駆動電圧Ｖ_ＡＫや材料物性（キャリアのバンド内遷移確率など）等によってはオン特性に悪影響を与える可能性があることがわかる。一方、本実施形態によれば、上述のようにバンドギャップ差ΔＥｇを０．１５ｅＶ未満とすれば、駆動電圧Ｖ_ＡＫを２．０Ｖまで低下させても、オン状態を維持できる。

以上、小Ｅｇ層の導電型がｉ型である場合におけるシミュレーション結果について説明した。小Ｅｇ層１３２の導電型が、周囲のスペーサ層１３１、１３３と同じ導電型である場合についても同様のシミュレーションを行ったところ、オン状態の維持の可否については上述と同じ結果となった。すなわち、Ｖ_ＡＫ＝２．０Ｖの場合はΔＥｇ＝０．１０５ｅＶまでオン状態を維持でき、バンドギャップ差ΔＥｇが０．１５ｅＶ以上ではオン状態を維持できなくなることがわかった。また、Ｖ_ＡＫ＝２．５Ｖの場合はΔＥｇ＝０．１５ｅＶまでオン状態を維持でき、バンドギャップ差ΔＥｇが０．２１ｅＶ以上ではオン状態を維持できなくなることがわかった。このように、小Ｅｇ層１３２の導電型は、ｉ型に限定されず、ｐ型またはｎ型であってもよい。

発光サイリスタに小Ｅｇ層を導入したときにバンドギャップ差ΔＥｇが大きい場合にオン状態を維持できなくなる現象が生じる理由については、定性的には以下のように考えられる。

発光サイリスタを含むサイリスタは、ゲート層またはベース層にキャリアが蓄積され、いわゆる伝導度変調が生じることによってオン状態となる。ゲート電流を流すことで、ゲート層またはベース層にキャリアが注入されてキャリアが蓄積されてオン状態となり、アノード－カソード間に電流が流れる。その後アノード－カソード間に電流が流れている間はゲート層またはベース層へのキャリアの蓄積が維持されるので、ゲート電流を止めてもオン状態が維持される。

つまり、サイリスタをオン状態にするためには、ゲート層またはベース層に、ある一定量のキャリアが蓄積される必要がある。一方、ゲート層またはベース層中に小Ｅｇ層を導入すると、小Ｅｇ層はバンドギャップが小さいため、小Ｅｇ層にキャリアが集中する。ＬＥＤやＬＤの場合には、バンドギャップの小さい量子井戸構造の井戸層（本明細書における小Ｅｇ層に相当）を導入することで、その部分にキャリアを集中させ、結果として発光効率を向上させることができることが知られている。発光サイリスタにおいても、ゲート層またはベース層に小Ｅｇ層を導入してそこにキャリアを集中させることで発光効率を向上させることができる。しかしながら、小Ｅｇ層にキャリアを集中させすぎると周囲のゲート層またはベース層のキャリアが少なくなり、十分な量のキャリアを蓄積することができず、伝導度変調を起こせなくなってしまう。その結果、発光サイリスタに小Ｅｇ層を導入したときにバンドギャップ差ΔＥｇが大きい場合には、オン状態を維持できなくなったり、ゲート電流を流してもオンしなくなったりする。

一方、発光サイリスタに小Ｅｇ層を導入しても、バンドギャップ差ΔＥｇがある程度小さければオン状態を維持できる。この理由は、キャリアはエネルギー方向にフェルミ・ディラック分布で表現される分布を持っているためであると考えられる。より具体的には、エネルギー方向のキャリア分布は、伝導帯および価電子帯の状態密度ｇｃ（Ｅ）およびｇｖ（Ｅ）とフェルミ・ディラック分布ｆ（Ｅ）の掛け算で表わされる。そのため、バンドギャップ差ΔＥｇがある程度小さい場合には、ゲート層およびベース層の伝導帯下端および価電子帯の上端のエネルギー位置にも、フェルミ・ディラック分布に応じてある程度の量のキャリアが存在することになる。ゲート層およびベース層の伝導帯下端より下側および価電子帯の上端より上側のエネルギー位置に存在するキャリアの量とバンドギャップ差ΔＥｇとの間には負の相関がある。そして、このように小Ｅｇ層の量子井戸構造から外側にはみ出しているキャリアの量が十分に大きければ、ベース層またはゲート層に必要量のキャリアを蓄積することができ、結果として伝導度変調を起こせるようになると考えられる。

バルクの半導体の場合、ｇｃ（Ｅ）およびｇｖ（Ｅ）は、電子および正孔の有効質量をそれぞれｍｅ，ｍｈとして、式（１）および式（２）で表現することができる。バルクの半導体と状態密度の形状が異なる量子井戸構造の場合には、矩形の状態密度に応じた表現で同様にキャリア分布を計算することができる。

また、フェルミ・ディラック分布ｆ（Ｅ）は、フェルミ準位をＥ_Ｆ，温度をＴとして、式（３）で表現することができる。熱平衡状態ではない場合、例えば、アノード－カソード間などにバイアスを掛けている状態では、式（３）のフェルミ準位Ｅ_Ｆを伝導帯と価電子帯それぞれの擬フェルミ準位とすることで、伝導帯、価電子帯のキャリア分布を表現することができる。

以上のように、発光サイリスタへの小Ｅｇ層の導入においては、発光効率とオン特性との間にある種のトレードオフの関係があることがわかる。そこで、発光サイリスタに小Ｅｇ層を導入する際には、バンドギャップ差ΔＥｇを適切に選ぶことが重要である。

バンドギャップ差ΔＥｇの上限値は、駆動電圧Ｖ_ＡＫを印加したときに伝導度変調を生じさせるだけのキャリアを蓄積できる最大値とすることが好ましい。より具体的には、上述のとおり、駆動電圧Ｖ_ＡＫが２．５Ｖ以上のときには、ΔＥｇは０．２１ｅＶ未満であることが好ましく、０．１５ｅＶ以下であることがより好ましい。また、駆動電圧Ｖ_ＡＫが２．０Ｖ以上のときには、ΔＥｇは０．１５ｅＶ未満であることが好ましく、０．１０５ｅＶ以下であることがより好ましい。

バンドギャップ差ΔＥｇの下限値は、オンを維持できるかどうかという観点のみであれば、０ｅＶよりも大きければよい。ただし、発光効率という観点からは、小Ｅｇ層にある程度の量のキャリアを閉じ込めることが好ましいため、０ｅＶよりもある程度大きな値が好ましい。

表２に、ｐベース層１２０およびｎゲート層１３０の全体に存在するキャリアの数のうち、小Ｅｇ層１３２内に存在するキャリアの数の割合と、バンドギャップ差ΔＥｇとの関係を示す。表２から、バンドギャップ差ΔＥｇが大きくなるにつれて、小Ｅｇ層１３２内にキャリアが集中しやすくなっていることがわかる。特に、バンドギャップ差ΔＥｇが０ｅＶのときと０．０５ｅＶのときとで比較すると、バンドギャップ差ΔＥｇを０．０５ｅＶにすることにより、２倍以上のキャリアを小Ｅｇ層１３２内に集中させることができる。したがって、キャリアを集中させて発光効率を高めるという観点からは、バンドギャップ差ΔＥｇは０．０５ｅＶ以上であることが好ましく、０．１ｅＶ以上であることがより好ましい。また、駆動電圧Ｖ_ＡＫの値によっては、０．１５ｅＶ以上であることが好ましい。

以上をまとめると、駆動電圧Ｖ_ＡＫが２．５Ｖ以上のときには、ΔＥｇは０．０５ｅＶ以上０．２１ｅＶ未満であることが好ましく、０．０５ｅＶ以上０．１５ｅＶ以下であることがより好ましく、０．１ｅＶ以上０．１５ｅＶ以下であることが特に好ましい。また、駆動電圧Ｖ_ＡＫが２．０Ｖ以上のときには、ΔＥｇは０．０５ｅＶ以上０．１５ｅＶ未満であることが好ましく、０．０５ｅＶ以上０．１ｅＶ以下であることがより好ましい。

（距離ｄの影響）
次に、小Ｅｇ層の導電型がｉ型である場合において、距離ｄがサイリスタ特性にどのような影響を及ぼすかについて、シミュレーション結果を用いて説明する。

表３に、距離ｄを変えてそれぞれシミュレーションを行った際のカソード電流Ｉ_Ｋを示す。表３では、第２の状態（上述の「オフ条件」を再現した状態）において、オフ状態を維持していた場合を○、オフ状態を維持できなかった場合を×としている。また表３に、第１の状態（ゲート電流Ｉｇを１ｍＡから０ｍＡに変えて安定状態まで保持した状態）における、カソード電流Ｉ_Ｋの値を示す。なお、本シミュレーションでは図１のシミュレーションモデルにおいて、ΔＥｇ＝０．１０５ｅＶとし、小Ｅｇ層１３２の厚さは１５０ｎｍで固定とした。そして、ｐベース層１２０とｎゲート層１３０との間に形成されているｐｎ界面と、小Ｅｇ層１３２と、の間の距離ｄを変化させつつシミュレーションを行った。なお本シミュレーションにおいては、距離ｄはスペーサ層１３１の厚さに相当する。

本シミュレーションの結果、表３に示すように距離ｄが小さすぎるとゲートに電流を流していない場合においてもターンオンしてしまう（オフ状態を維持できない）ことがわかった。つまり、本発明者らはこのシミュレーションによって、発光サイリスタに小Ｅｇ層を導入する場合には、小Ｅｇ層と中央のｐｎ接合との間の距離がサイリスタ特性に大きな影響を与えることを見いだした。そして、本シミュレーションで使用した図２の構成では、距離ｄが５０ｎｍ以下の場合に、オフ状態が維持できないことがわかった。

小Ｅｇ層の導電型がｉ型である場合において、距離ｄが小さすぎるとゲートに電流を流していない場合においてもターンオンしてしまう（オフ状態を維持できない）理由は、以下のように考えられる。

まず、発光サイリスタのアノード－カソード間に正電圧（アノード側の電位がカソード側よりも高くなるような電圧）を加えた場合、発光サイリスタを構成する３つのｐｎ接合のうち、中央のｐｎ接合が逆バイアス状態となる。つまり、中央のｐｎ接合に大部分の電圧がかかって中央のｐｎ接合付近に空乏層が生じ、それが障壁層としてはたらくことでオフ状態（電流を阻止する状態）を維持している。そして、中央のｐｎ接合において、何らかの理由により逆方向電流が流れ出すことは、発光サイリスタがオン状態へ移行するきっかけとなる。

中央のｐｎ接合付近に小Ｅｇ層が配置されると、小Ｅｇ層の端と、ｐｎ接合に逆バイアスがかかることによって形成されている空乏層と、が近づき、場合によっては小Ｅｇ層の端が空乏層の中に入ってくる。小Ｅｇ層の端が空乏層の中に入ってきた場合、小Ｅｇ層に接しているバンドギャップＥｇが大きい層のバンドが曲がり、空乏層が障壁層としての効果を果たさなくなる。これについて、図４を用いてより詳しく説明する。

図４に、上述の第２の状態（「オフ条件」を再現した状態）であって、駆動電圧Ｖ_ＡＫを２．０Ｖとしたときの、ｐベース層１２０とｎゲート層１３０付近のバンド図の計算結果を示す。図４には、価電子帯の上端、伝導帯の下端が示されている。図４（ａ）は距離ｄが５０ｎｍの場合のバンド図、図４（ｂ）は距離ｄが２００ｎｍの場合のバンド図である。表３で示したように、距離ｄが５０ｎｍの場合にはオフ状態を維持できず、距離ｄが２００ｎｍの場合にはオフ状態を維持できる。

まず、図４（ｂ）を見ると、ｐベース層１２０とｎゲート層１３０との間に逆方向に電圧がかかっていることがわかる。そして、ｐベース層１２０とｎゲート層１３０との間の界面から見て、厚さ２００ｎｍのスペーサ層１３１の先に、バンドギャップが小さい小Ｅｇ層１３２がある。なお、距離ｄは図４（ｂ）中に示されているスペーサ層１３１の厚みと同じである。そして価電子帯側を見ると、スペーサ層１３１と小Ｅｇ層１３２の境界面において段差ができており、また、この段差前後では価電子帯が平らである。このことから、上記段差は正孔に対して障壁として機能しており、また障壁の前後において電界による加速がないことが見てとれる。

一方、図４（ａ）を見ると、中央のｐｎ接合付近に形成されている空乏層に小Ｅｇ層１３２が接近しており、スペーサ層１３１の価電子帯にはフラットな部分はなく、空乏層の電界と小Ｅｇ層１３２からの両方の影響により下に凸の形状をしていることがわかる。そのため、小Ｅｇ層１３２内にいる正孔に対して障壁としての効果が小さくなることがわかる。図４（ａ）ではｐベース層１２０とｎゲート層１３０で構成するｐｎ接合と小Ｅｇ層１３２との間の距離ｄが５０ｎｍであるが、この距離がさらに小さくなれば、上記価電子帯にできている凸形状による障壁の高さがさらに小さくなる。すると、この中央のｐｎ接合に対して逆方向にバイアスをかけているにもかかわらず、電流がますます流れやすくなってしまう。

このように考えると、小Ｅｇ層１３２と、中央のｐｎ接合と小Ｅｇ層１３２との間の層（スペーサ層１３１）との間の形成される価電子帯の段差を障壁として機能させるためには、距離ｄはある程度大きい必要があることがわかる。より具体的には、オフ状態において駆動電圧Ｖ_ＡＫが印加されたときに中央のｐｎ接合に形成される空乏層のうち、スペーサ層１３１中に形成されている部分の厚さよりも距離ｄを大きくすることが必要であることがわかる。

図４（ｂ）を見ると、中央のｐｎ接合に形成される空乏層のうち、スペーサ層１３１中に形成されている部分の厚さは、価電子帯がスロープ状になっている部分の厚さに相当し、約６０ｎｍであることがわかる。したがって、図２の構成においては、距離ｄは６０ｎｍより大きいことが好ましく、表３に示されるように、７０ｎｍ以上であることがより好ましい。

また、表３に示されるように、距離ｄが大きくなるとオン電流（第１の状態におけるカソード電流Ｉ_Ｋ）が小さくなる。そのため、オン電流を大きくするという観点からすると距離ｄは小さいほうが好ましい。図２の構成においては、距離ｄは２００ｎｍ以下であることが好ましい。距離ｄを２００ｎｍ以下とすることで、図２の構成においてオフを維持できる距離ｄの最小値である７０ｎｍの場合のカソード電流Ｉ_Ｋからのカソード電流Ｉ_Ｋの減少割合を３０％程度以下に抑えることができる。なお、距離ｄが２００ｎｍである場合は、図２の構成ではｎゲート層１３０の厚さが３５０ｎｍであり、小Ｅｇ層１３２が厚さ１５０ｎｍであるため、図２（ｂ）にも示されているように、スペーサ層１３１および小Ｅｇ層１３２の２層構成となる。

なお、表３は、距離ｄが小さすぎるとオフ状態が維持できないということを示すものである。このため、距離ｄが０ｎｍ、すなわち、スペーサ層１３１を設けない場合に比べて、距離ｄが５０ｎｍ、すなわち、スペーサ層１３１を設ける場合の方が、オフ条件は良くなる方向に働くといえる。したがって、表３において、距離ｄが５０ｎｍの場合は、オフ状態維持が「×」になっているが、距離ｄが０ｎｍの場合よりも距離ｄが５０ｎｍの場合の方が、より効果があるといえる。

また、上述のシミュレーションでは、発光サイリスタを構成する各半導体層として、ＧａＡｓ基板上に結晶成長させたＡｌＧａＡｓ系材料を用いたが、これに限定はされない。発光サイリスタを構成する各半導体層は、上述の通り、所望の発光波長に合わせて適宜選択することができる。その際には、上述の設計思想に基づいてバンドギャップ差ΔＥｇや距離ｄを設計することにより、他の材料系であっても、サイリスタ特性を維持しつつ、発光効率を向上させることができる。

例えば、小Ｅｇ層１３２としてＩｎ_０．４７ＧａＡｓを用いた場合、電子の有効質量ｍｅおよびホールの有効質量ｍｈは、いずれもＡｌ_０．１４ＧａＡｓ（図１の構成でΔＥｇ＝０．１ｅＶ）と比較して２／３から半分程度となる。そのため、式（１）および式（２）より、ｎゲート層１３０の伝導帯の下端および価電子帯の上端のエネルギー位置でのキャリア密度が約半分となる。その場合、式（３）より、バンドギャップ差ΔＥｇを０．０８ｅＶ程度に変更することで、Ａｌ_０．１４ＧａＡｓでのΔＥｇ＝０．１ｅＶと同水準のキャリア密度を実現することができ、同水準のサイリスタ特性を実現することができる。また、発光サイリスタを構成する各半導体層の材料系を他の材料系に変えた場合や、発光サイリスタを動作させる環境温度が変わった場合にも、同様にしてバンドギャップ差ΔＥｇを適宜選択して設計することができる。また、上記では、小Ｅｇ層１３２として、単一の組成の材料を用いたが、異なる材料からなる複数の層から構成されるようにしてもよい。

以上述べたように、本実施形態の構成によれば、サイリスタ特性を維持しつつ、発光効率を向上させた発光サイリスタを提供することが可能となる。

[小Ｅｇ層の幅と位置]
上述の条件を満たした上で、小Ｅｇ層の位置をアノード側に近くすることにより、更なる光量の増大が実現される。その理由を以下に説明する。

図１７は、ゲート層全体での発光量に対する小Ｅｇ層内での発光量の割合のシミュレーション結果を示すグラフである。図１７には、小Ｅｇ層の厚さが厚くなるとともに、小Ｅｇ層内での発光量の割合が増加することがわかる。サイリスタ特性を維持しつつ発光量を向上させるため、小Ｅｇ層の幅を５０ｎｍ以上として、発光量の比を０．５以上とすることが好ましい。

図１４は、発光サイリスタ中のキャリア濃度分布のシミュレーションに用いた構造を示す図である。図１４に示すように、シミュレーションに用いた発光サイリスタは、カソード層１１０、ｐベース層１２０、ｎゲート層１３０、アノード層１４０及び酸化狭窄層１９０が積層された構造を有している。なお、本シミュレーションにおいて、基板は省略されている。

本シミュレーションに用いた発光サイリスタの各層の詳細について説明する。カソード層１１０は、Ａｌ_０．２５ＧａＡｓで厚さ５８０ｎｍとした。ｐベース層１２０は、Ａｌ_０．１４ＧａＡｓで厚さ７００ｎｍ、ドーピング濃度は２×１０^１７ｃｍ^－３とした。ｎゲート層１３０は、Ａｌ_０．１４ＧａＡｓで厚さ３４０ｎｍ、ドーピング濃度は３×１０^１７ｃｍ^－３とした。アノード層１４０は、Ａｌ_０．３ＧａＡｓで厚さ４２０ｎｍとした。酸化狭窄層１９０は、ＡｌＡｓで厚さ１３０ｎｍとした。

図１５は、キャリア濃度分布のシミュレーション結果を示すグラフである。図１５より、ｎゲート層１３０中では、アノード層１４０側に近いほどキャリア濃度が高くなることがわかる。したがって、小Ｅｇ層の中心位置をｎゲート層１３０の中心位置よりもアノード層１４０側とすることで小Ｅｇ層でのキャリア濃度が高くなるため、更なる光量の増大が実現される。

一例として、小Ｅｇ層の厚さが１２０ｎｍである場合において、小Ｅｇ層の中心位置をｎゲート層１３０の中心位置と同じとするときの、正孔のキャリア濃度を１に規格化する。この場合、小Ｅｇ層をアノード層１４０に接した位置とした場合（小Ｅｇ層の中心位置を１１０ｎｍ分アノード層１４０側にシフトした場合）の正孔のキャリア濃度は１．５６である。一方、小Ｅｇ層をｐベース層１２０に接した位置とした場合（小Ｅｇ層の中心位置を１１０ｎｍ分ｐベース層１２０側にシフトした場合）の正孔のキャリア濃度は０．６４である。

上述のように、ｎ型の半導体層中に設けられた小Ｅｇ層は、キャリア濃度分布の観点では、アノード層１４０に近づけて配置することが好ましい。また、小Ｅｇ層は、その端部がアノード層１４０に接する位置に配置することがより好ましい。

アノード層１４０と小Ｅｇ層は電導度の型が異なるため、ドーピング種類、濃度、プロセス中の温度履歴等によってはドーパントの拡散が問題となる場合がある。その場合には、小Ｅｇ層とアノード層１４０との間に、ドーパントの拡散の影響が起こらない程度の距離を設けることが好ましい。例えば、小Ｅｇ層とアノード層１４０との間を５ｎｍ以上とすることが好ましい。

以下、本発明の実施例について、発光素子の具体的な層構成等を示しながら、より詳細に説明する。

（実施例１）
図５は、実施例１の発光サイリスタの素子断面図である。本実施例の発光サイリスタは、ｎ型ＧａＡｓ基板５００上にＧａＡｓバッファ層５０４、カソード層５１０、ｐベース層５２０、ｎゲート層５３０、アノード層５４０の順で積層されている。そして、アノード層５４０の上には、アノード電極５０１が形成されている。アノード電極５０１はリング電極（枠状電極）であり、ｎゲート層５３０およびｐベース層５２０で発光した光を開口部から取り出す構造となっている。また、ｎゲート層５３０の上にはゲート電極５０２が配置されている。そして、ｎ型ＧａＡｓ基板５００の裏面にカソード電極５０３が配置されている。

カソード層５１０はｎ型のＡｌ_０．６ＧａＡｓで構成されている。ｐベース層５２０はｐ型のＡｌ_０．２３ＧａＡｓで構成されており、厚さ７００ｎｍ、キャリア濃度は２×１０^１７ｃｍ^－３である。ｎゲート層５３０は、スペーサ層５３１、小Ｅｇ層５３２、スペーサ層５３３の３層で構成されている。スペーサ層５３１は、ｎ型のＡｌ_０．２３ＧａＡｓで構成されており、厚さ１００ｎｍ、キャリア濃度は２×１０^１７ｃｍ^－３である。小Ｅｇ層５３２はＡｌ_０．１４ＧａＡｓで構成されており、厚さ１５０ｎｍ、ノンドープ（アンドープ）である。そして、スペーサ層５３３は、ｎ型のＡｌ_０．２３ＧａＡｓで構成されており、厚さ１００ｎｍ、キャリア濃度は２×１０^１７ｃｍ^－３である。そして、アノード層５４０は、ｐ型のＡｌ_０．４ＧａＡｓで構成されている。

本実施例では、上述のように、第３の半導体層中に小Ｅｇ層を導入しており、スペーサ層５３１が第５の半導体層、小Ｅｇ層５３２が第６の半導体層にそれぞれ相当する。そして、本実施例では、スペーサ層５３１のバンドギャップと、小Ｅｇ層５３２のバンドギャップとの間の差ΔＥｇは０．１ｅＶである。したがって、上述のシミュレーションのとおり、本実施例の発光サイリスタは駆動電圧Ｖ_ＡＫを２．０Ｖまで低下させても、良好なオン特性を示す。また、本実施例では小Ｅｇ層を導入しているため、小Ｅｇ層にキャリアを集中させることができ、発光効率を向上させることができる。すなわち、本実施例によれば、サイリスタ特性を維持しつつ、発光効率を向上させることができる。

また、本実施例では、アノード層５４０の内部には、アノード電極５０１から注入されたキャリア（電流）を狭窄する電流狭窄構造として機能する、酸化狭窄層５４１が配置されている。酸化狭窄層５４１は面発光レーザで広く使用されている酸化狭窄層と類似の構成・作成方法により形成している。具体的には、酸化狭窄層５４１はＡｌ_０．９８ＧａＡｓ層をメサ側面から水蒸気で酸化して形成する。酸化は側壁から所定の距離までとし、それよりも中心の部分は酸化させないことで、電流が通れる領域を残し、電流狭窄構造を実現している。なお、本実施例では電流狭窄構造としてＡｌ_０．９８ＧａＡｓ層を部分的に酸化した、酸化狭窄構造を用いているが、電流狭窄が実現できる構造であれば、酸化狭窄構造以外の構成を用いてもよい。このように電流狭窄構造を設けることで、光取出し効率を向上させることができる。

（実施例２）
図６は、実施例２の発光サイリスタの素子断面図である。本実施例の発光サイリスタは、実施例１の発光サイリスタの小Ｅｇ層５３２の代わりに、多重量子井戸構造（ＭＱＷ構造）５３４が設けられている。その他の部分の構造は実施例１と同じであるため、説明は省略する。

ＭＱＷ構造５３４はバリア層５３４１と量子井戸層５３４２が交互に積層された構造を有している。本実施例では、ＭＱＷ構造５３４は、量子井戸層５３４２が１５層、バリア層５３４１が１６層で構成されている。バリア層５３４１は、Ａｌ_０．２３ＧａＡｓで構成されており、厚さ６ｎｍ、アンドープである。一方、量子井戸層５３４２は、Ａｌ_０．０６ＧａＡｓで構成されており、厚さ８ｎｍ、アンドープである。

このように、小Ｅｇ層として、積層方向の厚さが電子の波長程度である量子井戸と呼ばれる構造や、積層方向の厚さおよび積層方向に垂直な方向の構造体の大きさが電子の波長程度である量子ドットと呼ばれる構造を用いることもできる。このような場合には、量子化により価電子帯および伝導体に１つまたは複数の量子準位が生じる。そして、価電子帯および伝導体に生じる量子準位のうち、最もエネルギー差が小さい基底準位間のエネルギー差は、同じ材料系のバルクでのバンドギャップとは異なる。本明細書では、小Ｅｇ層として量子井戸構造や量子ドット構造を用いる場合には、量子順位のうち最もエネルギー差が小さい基底準位間のエネルギー差を、「小Ｅｇ層のバンドギャップ」と読み替える。

本実施例で量子井戸構造を用いている理由は、発光スペクトルの幅を狭くするためである。ＬＥＤやＬＤの場合と同様に、発光層の構造をバルクから量子井戸構造にすることにより状態密度を矩形にすることができ、結果として発光スペクトルの幅を小さくすることができる。また、本実施例では、量子井戸の数をＬＤにおいて通常よく用いられる１～４個程度ではなく１５個としている。この理由は、各量子井戸のそれぞれに蓄積されるキャリア密度を下げ、駆動電流が変化する際にキャリアの擬フェルミ準位が変動する幅の絶対値を小さくすることができるからである。キャリアの擬フェルミ準位が変動する幅の絶対値を小さくするということは、サイリスタ特性を安定化することにつながる。

量子井戸層５３４２の基底準位の発光波長は７８０ｎｍである。基底準位の発光波長は７８０ｎｍであるため、伝導帯および価電子帯の基底準位間のエネルギー差（バンドギャップ）は１．６ｅＶとなる。そのため、量子井戸層５３４２とスペーサ層５３１，５３３とのバンドギャップの差ΔＥｇは０．１ｅＶとなる。したがって、上述のシミュレーションのとおり、本実施例の発光サイリスタは駆動電圧Ｖ_ＡＫを２．０Ｖまで低下させても、良好なオン特性を示す。また、本実施例では小Ｅｇ層を導入しているため、小Ｅｇ層にキャリアを集中させることができ、発光効率を向上させることができる。すなわち、本実施例によれば、サイリスタ特性を維持しつつ、発光効率を向上させることができる。

（実施例３）
図７（ａ）は、実施例３の発光サイリスタの素子断面図である。本実施例の発光サイリスタは、実施例２の発光サイリスタにおいて、カソード層５１０とＧａＡｓバッファ層５０４との間にＤＢＲ層５０５がさらに配置されている。その他の部分の構造は実施例２と同じであるため、説明は省略する。

ＤＢＲ層５０５は、Ａｌ_０．８ＧａＡｓで構成されている低屈折率層５０５１とＡｌ_０．３ＧａＡｓで構成されている高屈折率層５０５２が交互に積層された積層構造を有している。低屈折率層５０５１および高屈折率層５０５２の光学厚さは、いずれも発光サイリスタの発光波長７８０ｎｍの１／４倍となっている。ここで、膜の光学厚さとは、物理的な膜厚に該膜の屈折率を掛けた値である。光学膜厚はどちらも７８０ｎｍの１／４倍となっているが、低屈折率層と高屈折率層では屈折率が異なるため、実際の膜厚は両者間で異なる。積層数は、低屈折率層５０５１が２１層、高屈折率層５０５２が２０層である。ＤＢＲ層５０５のドーピング濃度は均一であり、２×１０^１８ｃｍ^－３である。

本実施例でＤＢＲ層５０５を導入した理由は、発光サイリスタで発光した光のうち、ＧａＡｓ基板５００側へ放射された光を表面側へ反射し、表面から出射される光量を増やすためである。図７（ｂ）に、本実施例で用いるＤＢＲ層５０５の反射率スペクトルを示す。本実施例のＤＢＲ層５０５では、反射率の最大値は、発光サイリスタの設計波長である波長７８０ｎｍ付近で約９１％となり、発光サイリスタ上部から出射される光量は、ＤＢＲ層５０５を設けない場合の１．５倍以上となる。また、反射率がピーク値の半分となる波長は、短波長側は７５４ｎｍ、長波長側は８０９ｎｍとなる。この反射率がピーク値の半分となる波長間をＤＢＲ層５０５の高反射帯域と定義すると、本実施例での高反射帯域の幅は５５ｎｍとなる。本実施例では、上述のように、発光サイリスタで発光した光を反射する目的でＤＢＲ層５０５を設けているため、発光サイリスタの発光波長のピーク値がＤＢＲ層５０５の高反射帯域内にあることが望ましい。

本実施例では量子井戸層５３４２にキャリアが集中し、発光再結合により発光する。そのため、発光サイリスタの発光波長のピークは、量子井戸層５３４２での発光再結合によって発光される光の波長のピークとなる。量子井戸層では、量子井戸内にできる量子準位のうち、基底準位間の遷移が上記発光波長となり、バルクの半導体においては、半導体のバンドギャップに対応する波長に近い波長は、発光ピークの波長となる。

本実施例によれば、実施例１および２と同様に、サイリスタ特性を維持しつつ、発光効率を向上させることができる。また、本実施例ではＤＢＲ層をさらに導入しているため、発光素子としての発光効率をさらに向上させることができる。なお、本実施例において、ＭＱＷ構造５３４を構成するバリア層１２０１と量子井戸層１２０２はドープされていてもよい。

実施例３に相当する発光サイリスタおよび比較例に係る発光サイリスタを作製し、電流－電圧特性（Ｉ－Ｖカーブ）の測定を行った。そのＩ－Ｖカーブについて説明する。図１９（ａ）は、実施例３に対応する発光サイリスタのＩ－Ｖカーブを示すグラフである。なお、図１９（ａ）の測定を行った発光サイリスタは実施例３とほぼ同様の構成であるが、以下の点が異なる。ｎゲート層５３０の厚さが３４０ｎｍであり、バリア層５３４１はＡｌ_０．２２ＧａＡｓで構成されている。また、量子井戸層５３４２はＡｌ_０．０６ＧａＡｓで構成されており、ΔＥｇは０．１０５ｅＶ、距離ｄは６５ｎｍである。

まず、Ｉ－Ｖカーブの測定条件を説明する。図１９（ａ）のグラフは、発光サイリスタのゲートを開放（Ｏｐｅｎ）とした状態で、アノード－カソード間に電圧を印加し、アノード－カソード間に流れる電流を測定して得られた電圧と電流の関係を示している。発光サイリスタのＩ－Ｖカーブはヒステリシスを有するため、電圧のスイープ方向によって異なる特性が得られる。そのため、まず、アノード－カソード間の印加電圧を０Ｖから徐々に大きくしながら往路の測定を行い（破線矢印）、次に、発光サイリスタが「オン状態」に移行した後、電圧を徐々に小さくしながら復路の測定を行った（一点鎖線矢印）。

図１９（ａ）に示されているように、往路の測定では０Ｖから３Ｖ程度まで「オフ状態」が維持されている。３Ｖ付近において、一旦発光サイリスタが「オン状態」に移行すると、少なくとも２．０Ｖ以上２．５Ｖ以下の範囲で「オン状態」が維持されている。また、室温において、５.０ｍＡの電流が流れている場合に発光サイリスタから出力される光量は、３００μＷであった。

（比較例１、ΔＥｇによるＩ－Ｖカーブの違い）
実施例３の比較例１として、図１９（ａ）でＩ－Ｖカーブを示した構造とはΔＥｇの値がなる発光サイリスタのＩ－Ｖカーブを図１９（ｂ）に示す。具体的には、図１９（ｂ）の発光サイリスタのバリア層５３４１はＡｌ_０．３０ＧａＡｓで構成されており、ΔＥｇが０．２１ｅＶである。

図１９（ｂ）に示されているように、往路の測定では０Ｖから２．５Ｖ程度まで「オフ状態」が維持されている。その後、電流が流れ出して発光サイリスタが「オン状態」に移行すると、徐々に電圧が減少し、その後再び電圧が増加に転ずる。電圧が増加に転じた後の電流に対する電圧の上昇率は図１９（ａ）のそれと比較すると大きい。また、比較例１のＩ－Ｖカーブでは往路と復路がほぼ重なっており、サイリスタに特有のヒステリシスが見られない。

（比較例２、距離ｄによるＩ－Ｖカーブの違い）
実施例３の比較例２として、図１９（ａ）でＩ－Ｖカーブを示した構造とはｄの値及びｎゲート層５３０の厚さが異なる発光サイリスタのＩ－Ｖカーブを図２０（ａ）及び図２０（ｂ）に示す。具体的には、本比較例においては、実施例３のｎゲート層５３０の厚さを０．８倍としたものに対応するＩ－Ｖカーブが図２０（ａ）である。このとき、距離ｄは、３１ｎｍである。また、実施例３のｎゲート層５３０の厚さを１．２倍としたものとしたものに対応するＩ－Ｖカーブが図２０（ｂ）である。このとき、距離ｄは、９９ｎｍである。

図２０（ａ）においては、往路と復路が重なっている。また、図２０（ａ）においては、「オフ状態」がなく、低電圧から徐々に電流が流れ始めており、サイリスタ特性を示していない。本構造では距離ｄが５０ｎｍよりも小さい３１ｎｍとなっている。これは、シミュレーションにおいても「オフ状態」を維持できない領域である。

一方、図２０（ｂ）においては、往路と復路が異なっており、０Ｖから１３Ｖ以上まで「オフ状態」が維持されている。また、一旦発光サイリスタが「オン状態」に移行した後は２.０Ｖ程度の低い電圧でも「オン状態」が維持されている。本構造では距離ｄが５０ｎｍよりも大きい９９ｎｍとなっている。これは、シミュレーションにおいても「オフ状態」を維持できる領域である。

（実施例４）（ｐ基板サイリスタ）
図８は、実施例４の発光サイリスタの素子断面図である。本実施例の発光サイリスタは、少なくとも半導体基板としてｐ型のＧａＡｓ基板を使用している点で異なり、実施例３とは各層の積層順や一部の層の伝導型の種類等が異なる。

本実施例の発光サイリスタは、ｐ型ＧａＡｓ基板８００の上に、ｐ型ＧａＡｓバッファ層８０４、ＤＢＲ層８０５、アノード層８１０、ｎベース層８２０、ｐゲート層８３０、カソード層８４０の順で積層されている。そして、カソード層８４０の上には、カソード電極８０１が形成されている。カソード電極８０１はリング電極（枠状電極）であり、ｐゲート層８３０およびｎベース層８２０で発光した光を開口部から取り出す構造となっている。また、ｐゲート層８３０の上には、ゲート電極８０２が配置されている。また、ｐ型ＧａＡｓ基板８００の裏面には、アノード電極８０３が配置されている。

ＤＢＲ層８０５は、ｐ型のＡｌ_０．８ＧａＡｓで構成されている低屈折率層８０５１と、ｐ型のＡｌ_０．３ＧａＡｓで構成されている高屈折率層８０５２が交互に積層された積層構造を有している。低屈折率層８０５１および高屈折率層８０５２の光学厚さは、いずれも発光サイリスタの発光波長７８０ｎｍの１／４倍となっている。なお、低屈折率層８０５１と高屈折率層８０５２では屈折率が異なるため、実際の膜厚は両者間で異なる。積層数は、低屈折率層８０５１が１６層、高屈折率層８０５２が１５層である。ＤＢＲ層８０５のドーピング濃度は均一であり、１×１０^１８ｃｍ^－３である。

本実施例でＤＢＲ層８０５を導入した理由は、実施例３でＤＢＲ層５０５を導入した理由と同様に、発光サイリスタで発光した光のうち、ｐ型ＧａＡｓ基板８００側へ放射された光を表面側へ反射し、表面から出射される光量を増やすためである。

アノード層８１０はｐ型のＡｌ_０．６ＧａＡｓで構成されている。ｎベース層８２０は実施例２のｎゲート層５３０と同様の構成であり、スペーサ層８２１、多重量子井戸（ＭＱＷ）構造８２４、スペーサ層８２３で構成されている。スペーサ層８２１およびスペーサ層８２３は、いずれも、ｎ型のＡｌ_０．２３ＧａＡｓで構成されており、厚さ１００ｎｍ、キャリア濃度は２×１０^１７ｃｍ^－３である。ＭＱＷ構造８２４は、実施例２のＭＱＷ構造５３４と同じ構造を有する。ｐゲート層８３０はｐ型のＡｌ_０．２３ＧａＡｓで構成されており、厚さ７００ｎｍ、キャリア濃度は２×１０^１７ｃｍ^－３である。

本実施例でｐ型ＧａＡｓ基板８００を用いている理由は、発光サイリスタを構成する半導体積層構造の最上層（第４の半導体層）をｎ型半導体層にするためである。本実施例ではこれにより、発光サイリスタを構成する半導体層構成において、ｎ型の半導体層が上部電極（カソード電極８０１）の直下に存在するようにできる。このようにすることで、上部電極（カソード電極８０１）から注入された電流を、半導体積層構造の最上層のｎ型の半導体層（カソード層８４０）で横方向（電極直下から素子中央の向きに）に流すことができる。一般に、ｐ型半導体と比較してｎ型半導体の方がキャリアの移動度が大きいため、横方向に電流を流す際の抵抗を小さくすることができる。これにより、電流が中央のｐｎ接合を構成する第２の半導体層および第３の半導体層に到達する前に、第４の半導体層において横方向に電流を十分に拡散することができる。その結果、発光サイリスタの上部より見たときの発光の均一性を向上させることができる。

実施例１～３ではｎ型ＧａＡｓ基板５００を使用しているが、各実施例で説明した発光サイリスタを構成する各半導体層の導電型を逆転させれば、実施例４と同様に、第４の半導体層がｎ型半導体層である構成に変形することができる。ここでいう「導電型を逆転させる」とは、具体的には、ｎ型ＧａＡｓ基板５００をｐ型ＧａＡｓ基板とし、その上の各ｎ型層をｐ型に、各ｐ型層をｎ型に、それぞれ置き換えることを意味する。このようにすることで、半導体積層構造の最上層をｎ型にすることができ、実施例４と同様の効果を得ることができる。

なお、ｎ型基板を用いた場合には、サイリスタはｐｎｐｎ構造となるため、第４の半導体層、すなわち最上層はｐ型となる。この場合には、上述のｎ型の半導体層を最上層に用いたときの効果を得ることはできないが、その代わり、ｎ型基板を用いることのメリットもある。具体的には、半導体産業全体を見ると、ｐ型基板よりもｎ型基板のほうが使用されている割合が高いため、コストを低減させやすい。また、欠陥密度等の結晶品質の面でも、ｎ型基板のほうがｐ型基板よりも良好な品質の基板が入手しやすい。そのため、これらの効果を重視する場合にはｎ型ＧａＡｓ基板を用いた構成がよい。なお、実施例４において発光サイリスタを構成する各半導体層の導電型を逆転させれば、実施例４をｎ型ＧａＡｓ基板を用いた構成に変形することができる。

実施例１～３では、ゲート電流を流すゲート層に小Ｅｇ層が位置している。そのため、ゲート電流のみを流した場合にも、ゲート電流による発光が生じる。一方、実施例４では、小Ｅｇ層はゲート層内には位置していない。そのため、ゲート電流を流してもゲート電流はｐゲート層８３０からカソード層８４０へ流れ、ゲート電流は小Ｅｇ層には流れないため、小Ｅｇ層での発光はない。そのため、ゲート電流によって発光することが好ましい場合には実施例１～３のようにゲート層中に小Ｅｇ層を設ける構成が望ましい。一方、ゲート電流のみでは発光しないようにすることが好ましい場合には、実施例４のようにゲート層中には小Ｅｇ層を設けない構成が望ましい。

なお、本実施例ではｎベース層８２０内の小Ｅｇ層としてＭＱＷ構造８２４を用いたが、実施例１で用いたバルク型の活性層を用いてもよい。また同様に、小Ｅｇ層として量子ドット等を用いてもよい。その場合、実施例２で説明した方法により基底準位間のエネルギー差をバンドギャップ差ΔＥｇに読み替えることにより、本発明の効果を奏するように設計することができる。なお、これは本実施例に限らず、他の実施例においても同様である。また、本実施例において、ＭＱＷ構造８２４を構成するバリア層８２４１と量子井戸層８２４２はドープされていてもよい。

また、本実施例においても、図１４および図１５を用いて説明したように、小Ｅｇ層の中心位置をゲート層の中心位置よりも、アノード側とすることで小Ｅｇ層のキャリア濃度を高くして、光量の増大を実現するということが可能である。具体的には、図８において、小Ｅｇ層であるＭＱＷ構造８２４をｎベース層８２０の中心よりも、アノード層８１０に近い位置に配することにより、光量の増大を行うことができる。

（実施例５）
図１２は、本実施例の発光サイリスタの素子断面図である。本実施例の発光サイリスタにおいては、実施例２の多重量子井戸（ＭＱＷ）構造５３４の代わりに、ＭＱＷ構造１２００が設けられている。以降では、実施例２と同様の構成を有する部分の説明は省略し、異なる部分のみ説明する。

ＭＱＷ構造１２００はバリア層１２０１と量子井戸層１２０２が交互に積層された構造を有している。本実施例では、ＭＱＷ構造１２００は、量子井戸層１２０２が２５層、バリア層１２０１が２６層で構成されている。バリア層１２０１は、Ａｌ_０．２２ＧａＡｓで構成されている。量子井戸層１２０２は、Ａｌ_０．０６ＧａＡｓで構成されている。バリア層１２０１と量子井戸層１２０２は一様にドープされており、バリア層１２０１と量子井戸層１２０２のキャリア濃度は３×１０^１７ｃｍ^－３である。

スペーサ層１２０３は、ｎ型のＡｌ_０．２２ＧａＡｓで構成されており、その厚さは４３ｎｍであり、そのキャリア濃度は３×１０^１７ｃｍ^－３である。スペーサ層１２０４は、ｎ型のＡｌ_０．２３ＧａＡｓで構成されており、その厚さは３９ｎｍであり、そのキャリア濃度は３×１０^１７ｃｍ^－３である。本構成において、ΔＥｇは０．１０５ｅＶである。

本実施例の実施例２との相違点の１つは、ＭＱＷ構造１２００がドープしたバリア層１２０１及び量子井戸層１２０２により構成されている点である。これにより、量子井戸層１２０２の層数を２５層と多くしてもサイリスタ特性を維持できる。量子井戸層１２０２の層数を実施例２に比べて多くすることにより、更なる光量増大とサイリスタ特性の両立が可能となる。

ＭＱＷ構造１２００がノンドープである場合には、上述のように距離ｄを５０ｎｍ以上とすることが求められる。この条件を満たしながら光量を増大させるための手法としては、量子井戸層の層数を増加させることが一つの選択肢となり得るが、キャリアの走行距離等を考慮すると、ｎゲート層厚くし過ぎることは好ましくない。そのため量子井戸層の層数には上限があり、光量の増大には制限がある。本実施例では、ＭＱＷ構造１２００にドープしたバリア層１２０１及び量子井戸層１２０２を用いることで、距離ｄを５０ｎｍ以上とする制約が解消される。そのため、実施例２と比べて量子井戸層１２０２の層数を増加させることにより、更なる光量増大が可能となる。

また、本実施例の構成のように量子井戸層１２０２の層数を多くすることにより、発光時における１層あたりのキャリア密度を下げることが可能となるため、長寿命な発光サイリスタが提供される。

（実施例６）
図１８は本実施例の発光サイリスタの素子断面図である。本実施例の発光サイリスタにおいては、実施例３のＭＱＷ構造５３４の代わりに、実施例５と同様のＭＱＷ構造１２００が設けられている。言い換えると、本実施例の発光サイリスタは、実施例５の発光サイリスタに、実施例３のＤＢＲ層５０５が追加されたものである。

本実施例によれば、実施例５と同様の理由により、サイリスタ特性を維持しつつ、発光効率を向上させることができる。また、本実施例ではＤＢＲ層５０５をさらに追加しているため、発光効率をさらに向上させることができる。

図１６（ａ）は、本実施例の発光サイリスタのＩ－Ｖカーブを示すグラフである。Ｉ－Ｖカーブの測定条件は実施例３に示したものと同様である。図中の実線は、アノード－カソード間に印加される電圧を０Ｖから徐々に大きくしながら測定した往路のＩ－Ｖカーブである。図中の破線は、発光サイリスタが「オン状態」に移行した後、印加電圧を徐々に小さくしながら測定した復路のＩ－Ｖカーブである。

図１６（ａ）に示されているように、往路の測定では０Ｖから１５Ｖ以上の高い電圧まで「オフ状態」が維持されている。一旦「オン状態」に移行すると、２.０Ｖ程度の低い電圧でも「オン状態」が維持される。また、室温において、５.０ｍＡの電流が流れている場合に発光サイリスタから出力される光量は、３３０μＷであった。

（比較例３）
実施例６の比較例３として、本実施例とはＭＱＷ構造１２００のドーピング濃度が異なる発光サイリスタのＩ－Ｖカーブを図１６（ｂ）に示す。本比較例では、ＭＱＷ構造１２００はノンドープとした。図１６（ｂ）においては、往路と復路が重なっている。また、図１６（ｂ）においては、「オフ状態」がなく、低電圧から徐々に電流が流れ始めており、サイリスタ特性を示していない。本比較例ではＭＱＷ構造１２００をノンドープとし、量子井戸層１２０２の層数を２５層としているため、距離ｄが５０ｎｍよりも小さい３９ｎｍとなっている。これは、シミュレーションにおいても「オフ状態」を維持できない領域である。

本実施例においても実施例５と同様に、ＭＱＷ構造１２００がドープしたバリア層１２０１及び量子井戸層１２０２により構成されている。これにより、ノンドープの場合と比較して、量子井戸層１２０２の層数を多くすることができ、更なる光量増大とサイリスタ特性の両立が可能となる。また、発光時における１層あたりのキャリア密度を下げることが可能となるため、長寿命な発光サイリスタが提供される。

（実施例７）
図１３は、本実施例の発光サイリスタの素子断面図である。本実施例の発光サイリスタは、実施例２と比べて、ＭＱＷ１３３４の位置がアノード層５４０に近い構造となっている。

具体的には、スペーサ層５３３はｎ型のＡｌ_０．２３ＧａＡｓで構成されており、その厚さは５０ｎｍであり、そのキャリア濃度は３×１０^１７ｃｍ^－３である。スペーサ層５３１は、ｎ型のＡｌ_０．２３ＧａＡｓで構成されており、その厚さは１５０ｎｍであり、そのキャリア濃度は３×１０^１７ｃｍ^－３である。

本実施例では、実施例２と比較して、ＭＱＷ１３３４の位置がキャリア密度の高いアノード層５４０側に近い位置に配置されている。これにより、光量が更に増大された発光サイリスタを提供することが可能となる。

（実施例８）
本実施例は、実施例４の発光サイリスタを用いた電子写真システム（画像形成装置）である。

図９は、発光素子アレイチップ群９０１を配列したプリント基板９０２を模式的に示す図である。図９（ａ）はプリント基板９０２の、発光素子アレイチップ群９０１が実装されている面（「発光素子アレイ実装面」と称する）を示す図であり、図９（ｂ）は、発光素子アレイ実装面とは反対側の面（「発光素子アレイ非実装面」と称する）を示す図である。

図９（ａ）に示すように、発光素子アレイチップ群９０１は、本実施例では、２９個の発光素子アレイチップＣ１～Ｃ２９で構成される。発光素子アレイチップ群９０１はプリント基板９０２の発光素子アレイ実装面に実装されており、発光素子アレイチップＣ１～Ｃ２９はプリント基板９０２上に千鳥状に配列されている。

発光素子アレイチップＣ１～Ｃ２９のそれぞれは５１６個の発光点を有しており、それぞれの発光点に対応する５１６個の発光サイリスタを有している。なお、それぞれの発光サイリスタは、上述の実施形態または各実施例の構造を有している。発光素子アレイチップＣ１～Ｃ２９のそれぞれにおいて、５１６個の発光サイリスタはチップの長手方向に所定のピッチで一次元的に配列されており、隣接する発光サイリスタ間は素子分離溝で分離されている。すなわち、発光素子アレイチップＣ１～Ｃ２９は、複数の発光サイリスタが一次元的に配列された発光サイリスタアレイと呼ぶこともできる。本実施例では、隣接する発光サイリスタ間のピッチは、２１．１６μｍとなっており、これは１２００ｄｐｉの解像度のピッチに相当する。また、チップ内における５１６個の発光点の端から端までの距離は、約１０．９ｍｍ（≒２１．１６μｍ×５１６）である。

図９（ｂ）に示すように、発光素子アレイ非実装面には、発光素子アレイチップＣ１～Ｃ１５を駆動する駆動部９０３ａと、発光素子アレイチップＣ１６～Ｃ２９を駆動する駆動部９０３ｂが、コネクタ９０５の両側に配置されている。コネクタ９０５には、不図示の画像コントローラ部から駆動部９０３ａ，９０３ｂを制御する信号線と、電源、グランド線が接続され、駆動部９０３ａ，９０３ｂが接続されている。駆動部９０３ａ，９０３ｂからは、発光素子アレイチップを駆動するための配線がプリント基板９０２の内層を通り、各々発光素子アレイチップＣ１～Ｃ１５、発光素子アレイチップＣ１６～Ｃ２９に接続されている。

発光素子アレイチップＣ１～Ｃ２９は千鳥状に２列に配置されており、各列はプリント基板９０２の長手方向に沿って配置されている。図９（ｃ）に、発光素子アレイチップＣ２８と発光素子アレイチップＣ２９のチップ間の境界部の様子を示す。各発光素子アレイチップの端部には制御信号を入力するためのワイヤボンディングパッドＰが配置されている。ワイヤボンディングパッドＰから入力した信号により、転送部Ｔおよび発光サイリスタＬが駆動する。チップ間の境界部においても、隣接する発光サイリスタ間のプリント基板９０２の長手方向のピッチは、１２００ｄｐｉの解像度のピッチに相当する２１．１６μｍとなっている。また、前記２列のチップの発光点のプリント基板９０２の短手方向のピッチ（図９（ｃ）中のＳ）は、約８４μｍ（１２００ｄｐｉで４画素分、２４００ｄｐｉで８画素分）となるように配置されている。

プリント基板９０２上には、１つあたり５１６個の発光点を有する発光素子アレイチップが２９個配列されているため、発光素子アレイチップ群９０１全体では、発光させることができる発光サイリスタの数は１４，９６４個となる。また、本実施例の発光素子アレイチップ群９０１によって露光できる幅は約３１６ｍｍ（≒１０．９ｍｍ×２９）となり、発光素子アレイチップ群９０１を搭載した露光ヘッドを用いれば、この幅に対応した画像を形成することができる。

次に、発光素子アレイチップ群９０１を搭載した露光ヘッド３０６について説明する。
本実施例の露光ヘッド３０６は、感光体ドラム３０２に露光を行い、感光体ドラムに静電潜像を形成する際に好適に用いることができる。しかしながら露光ヘッド３０６の用途は特に限定はされず、例えばラインスキャナの光源として用いることもできる。

露光ヘッド３０６は、上述の発光素子アレイチップ群９０１と、発光素子アレイチップ群９０１を実装するプリント基板９０２と、ロッドレンズアレイ４０３と、を有する。また、露光ヘッド３０６は、ロッドレンズアレイ４０３とプリント基板９０２とを支持するハウジング（支持部材）４０４を有する。

ロッドレンズアレイ４０３は、発光素子アレイチップ群９０１からの光を集光する光学系である。露光ヘッド３０６は、発光素子アレイチップ群９０１中の各発光サイリスタからの光をロッドレンズアレイ４０３で集光する。ロッドレンズアレイ４０３で集光した光は、感光体ドラム３０２に照射される。

図１０（ａ）、１０（ｂ）に、感光体ドラム３０２及び露光ヘッド３０６の配置と、露光ヘッド３０６からの光が感光体ドラム３０２の表面に結像されている様子を示す。露光ヘッド３０６は、感光体ドラム３０２と対向するように配置されている。露光ヘッド３０６及び感光体ドラム３０２のそれぞれは、不図示の取り付け部材によって画像形成装置に取り付けられて使用される。

露光ヘッド３０６は、工場内にて単体で組み立て調整作業され、画像形成装置に取り付けた場合に光の集光位置が適切な位置になるように、各スポットのピント調整、光量調整が行われることが好ましい。ここで、感光体ドラム３０２とロッドレンズアレイ４０３間の距離、ロッドレンズアレイ４０３と発光素子アレイチップ群９０１間の距離は、所定の間隔となるように配置される。これにより、露光ヘッド３０６からの光が感光体ドラム３０２上に結像される。このため、ピント調整時においては、ロッドレンズアレイ４０３と発光素子アレイチップ群９０１との距離が所望の値となるように、ロッドレンズアレイ４０３の取り付け位置の調整が行われる。また、光量調整時においては、各発光サイリスタを順次発光させていき、ロッドレンズアレイ４０３を介して集光させた光が、所定光量になるように各発光素子の駆動電流が調整される。

次に、露光ヘッド３０６を用いた画像形成装置について、図１１を参照して説明する。図１１は、本実施例の画像形成装置の構成を説明するための図である。

本実施例の画像形成装置は、電子写真方式の画像形成装置であり、スキャナ部７００、作像部７０３、定着部７０４、給紙／搬送部７０５、及び、これらを制御する不図示の制御部を有する。

スキャナ部７００は、読み取りたい原稿に対して照明を当てて、原稿の画像を光学的に読み取る。スキャナ部７００で読み取った画像を電気信号に変換することにより、画像データが作成される。

作像部７０３は、電子写真プロセスを用いて現像を行う現像ユニットを複数有し、各現像ユニットは、感光体ドラム３０２、露光ヘッド３０６、帯電器７０７、及び現像器７０８を有する。現像ユニットは、トナー像の現像に用いる構成を収めたプロセスカートリッジであってもよい。この場合、プロセスカートリッジは、画像形成装置本体に対して着脱可能であることが好ましい。

感光体ドラム３０２は、静電潜像が形成される像担持体である。感光体ドラム３０２は、回転駆動され、帯電器７０７によって帯電する。

露光ヘッド３０６は、画像データに応じた光を感光体ドラム３０２に照射し、感光体ドラム３０２に静電潜像を形成する。具体的には、露光ヘッド３０６は、発光素子アレイチップ群９０１のチップ面から発生させた光を、ロッドレンズアレイ４０３によって感光体ドラム３０２に集光し、画像データに応じた静電潜像を感光体ドラム３０２に形成する。

現像器７０８は、感光体ドラム３０２に形成された静電潜像に対してトナー（現像剤）を供給して現像する。トナーは、収納部に収納されている。トナーを収納する収納部は、現像ユニットに含まれていることが好ましい。現像されたトナー像（現像剤像）は、転写ベルト７１１上に搬送された紙等の記録媒体上に転写される。

本実施形態の画像形成装置は、このような一連の電子写真プロセスを用いて現像を行う現像ユニット（現像ステーション）を４つ有し、各現像ユニットからトナー像を転写することにより、所望の画像を形成する。４つの現像ユニットは、それぞれ異なる色のトナーを有しており、シアンでの作像開始から所定時間経過後に、マゼンタ、イエロー、ブラックの作像動作を順次実行していく。

給紙／搬送部７０５は、本体内給紙ユニット７０９ａ、７０９ｂ、外部給紙ユニット７０９ｃ、及び手差し給紙ユニット７０９ｄのうち、予め指示された給紙ユニットから紙を給紙し、給紙された紙はレジローラ７１０まで搬送される。

レジローラ７１０は、前述した作像部７０３において形成されたトナー像が紙上に転写されるように、転写ベルト７１１上に紙を搬送する。

光学センサ７１３が、転写ベルト７１１のトナー像が転写される面と対向するように配置されており、各現像ユニット間の色ズレ量を導出するため、転写ベルト７１１上に印字されたテストチャートの位置検出を行う。ここで導出された色ズレ量は、不図示の画像コントローラ部に送られ、各色の画像位置の補正に用いる。この制御によって、紙上に、色ずれのないフルカラーのトナー像を転写することができる。

定着部７０４は、複数のローラと、ハロゲンヒータ等の熱源とを内蔵し、転写ベルト７１１上からトナー像が転写された紙上のトナーを、熱と圧力によって溶解、定着し、排紙ローラ７１２にて画像形成装置の外部に排紙する。

不図示の画像形成制御部は、画像形成装置を含む複合機（ＭＦＰ）全体を制御するＭＦＰ制御部と接続されており、ＭＦＰ制御部からの指示に応じて制御を実行する。また、画像形成制御部は、上述のスキャナ部７００、作像部７０３、定着部７０４、及び給紙／搬送部７０５の状態を管理しながら、全体が調和を保って円滑に動作できるよう指示を行う。

このような、露光ヘッドを用いた画像形成装置では、レーザビームをポリゴンモータで偏向走査するレーザ走査方式の画像形成装置と比較して、使用する部品数が少ないため、装置の小型化、低コスト化が容易である。

１００ 基板
１１０ カソード層（第１の半導体層）
１２０ ｐベース層（第２の半導体層）
１３０ ｎゲート層（第３の半導体層）
１３１ スペーサ層（第５の半導体層）
１３２ 小Ｅｇ層（第６の半導体層）
１４０ アノード層（第４の半導体層）

Claims (16)

1. 第１の導電型の半導体基板上に、前記第１の導電型の第１の半導体層と、前記第１の導電型と異なる第２の導電型の第２の半導体層と、少なくとも一部が前記第１の導電型の第３の半導体層と、前記第２の導電型の第４の半導体層と、をこの順に有する積層構造を有する発光サイリスタであって、
   前記第３の半導体層は複数の半導体層で構成されており、前記半導体基板側から、前記第２の半導体層と接する、前記第１の導電型の第５の半導体層と、前記第１の導電型またはｉ型を含む第６の半導体層と、をこの順に少なくとも有し、
   前記第１の半導体層及び前記第４の半導体層は、前記第２の半導体層及び前記第３の半導体層よりもバンドギャップが大きい層であり、
   前記第６の半導体層は、前記第２の半導体層及び前記第６の半導体層を除いた部分の前記第３の半導体層よりもバンドギャップが小さい層であり、
   前記第５の半導体層のバンドギャップと前記第６の半導体層のバンドギャップとの間の差ΔＥｇは、０．０５ｅＶ以上０．１５ｅＶ以下であり、
   前記第２の半導体層と、前記第２の半導体層に最も近接する前記第６の半導体層との間の距離ｄは、オフ状態の前記発光サイリスタの前記第１の半導体層と前記第４の半導体層との間に前記発光サイリスタの駆動電圧を印加した場合に、前記第２の半導体層と前記第３の半導体層との間の界面に生じる空乏層のうち、前記第３の半導体層の中にできる部分の厚さよりも大きくなるように設定されている
   ことを特徴とする発光サイリスタ。
2. 前記第２の半導体層のバンドギャップと、前記第６の半導体層を除いた部分の前記第３の半導体層のバンドギャップと、が同じである
   ことを特徴とする請求項１に記載の発光サイリスタ。
3. 前記第１の半導体層と前記第４の半導体層の間に印加される駆動電圧が２．５Ｖ以下であり、
   前記第２の半導体層と前記第６の半導体層との間の距離ｄが７０ｎｍ以上、２００ｎｍ以下である
   ことを特徴とする請求項１または請求項２に記載の発光サイリスタ。
4. 前記第６の半導体層と前記第４の半導体層との間に、前記第１の導電型の第７の半導体層をさらに有し、
   前記第６の半導体層は、前記第７の半導体層よりもバンドギャップが小さい層である
   ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の発光サイリスタ。
5. 前記第６の半導体層の中心は、前記第３の半導体層の中心よりも前記第４の半導体層
   に近い位置に配されている
   ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の発光サイリスタ。
6. 第１の導電型の半導体基板上に、前記第１の導電型の第１の半導体層と、少なくとも一部が前記第１の導電型と異なる第２の導電型の第２の半導体層と、前記第１の導電型の第３の半導体層と、前記第２の導電型の第４の半導体層と、をこの順に有する積層構造を有する発光サイリスタであって、
   前記第２の半導体層は複数の半導体層で構成されており、前記半導体基板の反対側から、前記第３の半導体層と接する、前記第２の導電型の第５の半導体層と、前記第２の導電型またはｉ型を含む第６の半導体層と、をこの順に少なくとも有し、
   前記第１の半導体層及び前記第４の半導体層は、前記第２の半導体層及び前記第３の半導体層よりもバンドギャップが大きい層であり、
   前記第６の半導体層は、前記第６の半導体層を除いた部分の前記第２の半導体層及び前記第３の半導体層よりもバンドギャップが小さい層であり、
   前記第５の半導体層のバンドギャップと前記第６の半導体層のバンドギャップとの間の差ΔＥｇは、０．０５ｅＶ以上０．１５ｅＶ以下であり、
   前記第３の半導体層と、前記第３の半導体層に最も近接する前記第６の半導体層との間の距離ｄは、オフ状態の前記発光サイリスタの前記第１の半導体層と前記第４の半導体層との間に前記発光サイリスタの駆動電圧を印加した場合に、前記第３の半導体層と前記第２の半導体層との間の界面に生じる空乏層のうち、前記第２の半導体層の中にできる部分の厚さよりも大きくなるように設定されている
   ことを特徴とする発光サイリスタ。
7. 前記第３の半導体層のバンドギャップと、前記第６の半導体層を除く部分の前記第２の半導体層のバンドギャップと、が同じである
   ことを特徴とする請求項１に記載の発光サイリスタ。
8. 前記第１の半導体層と前記第４の半導体層の間に印加される駆動電圧が２．５Ｖ以下であり、
   前記第２の半導体層と前記第６の半導体層との間の距離ｄが７０ｎｍ以上、２００ｎｍ以下である
   ことを特徴とする請求項６または請求項７に記載の発光サイリスタ。
9. 前記第６の半導体層と前記第１の半導体層との間に、前記第２の導電型の第７の半導体層をさらに有し、
   前記第６の半導体層は、前記第７の半導体層よりもバンドギャップが小さい層である
   ことを特徴とする請求項６乃至請求項８のいずれか一項に記載の発光サイリスタ。
10. 前記第６の半導体層の中心は、前記第２の半導体層の中心よりも前記第１の半導体層に近い位置に配されている
    ことを特徴とする請求項６乃至請求項９のいずれか一項に記載の発光サイリスタ。
11. 前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である
    ことを特徴とする請求項１乃至請求項１０のいずれか一項に記載の発光サイリスタ。
12. 前記第１の導電型はｐ型であり、前記第２の導電型はｎ型である
    ことを特徴とする請求項１乃至請求項１０のいずれか一項に記載の発光サイリスタ。
13. 前記第６の半導体層が、多重量子井戸構造の井戸層を構成する
    ことを特徴とする請求項１乃至請求項１２のいずれか一項に記載の発光サイリスタ。
14. 前記第２の半導体層および前記第３の半導体層が、ＡｌＧａＡｓ系材料で構成されている
    ことを特徴とする請求項１乃至請求項１３のいずれか一項に記載の発光サイリスタ。
15. 請求項１乃至請求項１４のいずれか一項に記載の発光サイリスタを複数有し、
    前記複数の発光サイリスタが一次元的に配列されている
    ことを特徴とする発光サイリスタアレイ。
16. 像担持体と、
    前記像担持体の表面を帯電する帯電手段と、
    前記帯電手段によって帯電された前記像担持体の表面を露光し、前記像担持体の表面に静電潜像を形成する露光ヘッドと、
    前記露光ヘッドによって形成された前記静電潜像を現像する現像手段と、
    前記現像手段によって現像された画像を記録媒体に転写する転写手段と、を有する画像形成装置であって、
    前記露光ヘッドが請求項１５に記載の発光サイリスタアレイを有する
    ことを特徴とする画像形成装置。

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