以下、本発明の実施の形態について詳細に説明する。なお、本発明は、以下の実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、当業者の通常の知識に基づいて、以下の実施の形態に対して適宜変更、改良等が加えられたものも本発明の範囲に含まれる。
[発光サイリスタの構成]
本実施形態に係る発光サイリスタLは、図1に示すように、基板100上(半導体基板上)に、複数の半導体層が積層された積層構造200を有する。
基板100は、第1の導電型の半導体基板である。基板100としては、GaAs、InP、GaP等を用いることができる。
積層構造200は、異なる導電型の複数の半導体層が交互に配置されているサイリスタである。積層構造200は、半導体基板側(基板100側)から、第1の半導体層110と、第2の半導体層120と、第3の半導体層130と、第4の半導体層140と、がこの順に積層されている。第1の半導体層110は第1の導電型の半導体層であり、第2の半導体層120と第4の半導体層140は第1の導電型と異なる第2の導電型である。また、第3の半導体層130は第2の導電型と異なる導電型の半導体層である。すなわち、第3の半導体層130は、第1の導電型の半導体層を少なくとも有する。あるいは、第3の半導体層130は、第1の導電型の半導体層と、第1および第2の導電型と異なる第3の導電型の半導体層と、を少なくとも有する。
積層構造200を構成する各半導体層は、III-V族化合物半導体によって構成されることが好ましい。III-V族化合物半導体としては、GaAs系材料、AlGaAs系材料、GaP系材料、GaAsP系材料、InP系材料、AlAs系材料、AlGaInP系材料を用いることが好ましい。これらの中でも、積層構造200を構成する各半導体層は、発光波長の観点から、GaAs系材料、AlGaAs系材料を含有していることが好ましい。
本実施形態に係る積層構造200は上述のように、4つの半導体層が積層された構造(pnpn構造またはnpnp構造)のサイリスタ構造を有する。第1の導電型がn型である場合は第2の導電型はp型となり、積層構造200は、半導体基板側(基板100側)からn型半導体層、p型半導体層、n型半導体層、p型半導体層をこの順に有するサイリスタとなる。第1の導電型がp型である場合は第2の導電型はn型となり、積層構造200は、半導体基板側(基板100側)からp型半導体層、n型半導体層、p型半導体層、n型半導体層をこの順に有するサイリスタとなる。第1の半導体層110は、サイリスタのアノード又はカソードであり、第2の半導体層120はサイリスタのゲート(又はベース)である。また、第3の半導体層130はサイリスタのゲート(又はベース)であり、第4の半導体層140はサイリスタのカソード又はアノードである。
また、発光サイリスタLは、第4の半導体層140上に配置された駆動電極101と、第3の半導体層130上に配置されたゲート電極102と、駆動電極101およびゲート電極102と基板100を介して対向配置された裏面電極103と、を有する。本実施形態では駆動電極101はリング状または枠状の電極である。駆動電極101と第4の半導体層140との間に電流拡散層などの別の層が介在していてもよい。
第3の半導体層130は、複数の半導体層で構成されており、半導体基板側(基板100側)から、第2の半導体層120と接する第5の半導体層131と、第6の半導体層132と、をこの順に少なくとも有する。第5の半導体層131は第1の導電型の半導体層である。第6の半導体層132は第1の導電型の半導体層である。あるいは、第6の半導体層132は、第1の導電型および第2の導電型と異なる第3の導電型の半導体層である。ここで、第1の導電型および第2の導電型はn型またはp型のいずれかであり、第3の導電型はi型である。そして、アノード層140は、p型のAl0.4GaAsで構成されている。
なお、本明細書においてi型の半導体層とは、ノンドープ(アンドープ)の半導体層を指す。ノンドープ(アンドープ)とは、半導体層の成長中に、導電型を制御するためのドーパントを意図的にドープしていないことを指す。i型の半導体層におけるドーパント濃度は、1×1016cm-3以下であることが好ましい。また、各半導体層における具体的なドーパント元素としては、各半導体層がIII-V族半導体であるAlGaAs系材料で構成されている場合には、II族元素であるZn、Mgや、IV族元素であるC、Si、VI族元素であるSeなどが用いられる。
第6の半導体層132は、積層構造200を構成する各層の中で、バンドギャップが最も小さい層であり、周囲(上下)の層よりもバンドギャップが小さい層(小Eg層)である。第3の半導体層130中に小Eg層である第6の半導体層132を導入することで、第6の半導体層132にキャリアを集中させることができ、その結果、発光サイリスタLの発光効率を向上させることができる。
第5の半導体層131は第2の半導体層120と隣接する層である。すなわち、第5の半導体層131は、第2の半導体層120との間に、発光サイリスタLの有する3つのpn接合のうちの中央のpn接合を形成している。第3の半導体層130のバンドギャップと第6の半導体層132のバンドギャップとの間の差(バンドギャップ差ΔEg)は、0.05eV以上0.15eV未満である。また、バンドギャップ差ΔEgは、0.05eV以上0.1eV以下であることが好ましい。この理由については後述する。なお、本実施形態において、バンドギャップ差ΔEgは、第5の半導体層131のバンドギャップと第6の半導体層132のバンドギャップとの間の差となる。
オフ状態の発光サイリスタLの第1の半導体層110と第4の半導体層140との間に発光サイリスタLの駆動電圧が印加されると、第2の半導体層120と第3の半導体層130との間の界面に空乏層が生じる。この空乏層は、前記界面にまたがって生じる。本実施形態では、第6の半導体層132の導電型がi型の場合、第2の半導体層120と、第2の半導体層120に最も近接する第6の半導体層132との間の距離dは、前記空乏層のうち、第3の半導体層130内にできる部分の厚さよりも大きい。換言すれば、第6の半導体層132を有する第3の半導体層130と、第3の半導体層130と隣接する別の半導体層である第2の半導体層120との間の界面に生じる空乏層が、第6の半導体層132に接していないと言うこともできる。この理由については後述する。
発光サイリスタLは、基板100と積層構造200との間に、バッファ層(不図示)をさらに有していてもよい。バッファ層を設けることで、基板100上に形成される積層構造200の結晶品質を向上させることができる。バッファ層は、基板100の導電型と同じ第1の導電型の半導体層である。バッファ層としては、基板100と同じ材料系の半導体を用いることが好ましく、例えば基板100がGaAs基板であればGaAs又はAlGaAs等を用いることができる。
発光サイリスタLは、駆動電極101または裏面電極103から注入された電流が発光サイリスタL中を流れる領域を狭窄する電流狭窄構造を有していてもよい。これにより、発光サイリスタL中を流れる電流を所望の領域に集中させることができ、発光効率を向上させることができる。電流狭窄構造の位置は特に限定はされず、駆動電極101と裏面電極103との間に配置されていればよい。例えば、積層構造200を構成する各半導体層の中または間に配置されていてもよいし、積層構造200と駆動電極101との間や、裏面電極103と積層構造200との間に配置されていてもよい。電流狭窄構造としては、従来公知の構造を使用することができ、例えば、積層方向から見た平面視にて、低抵抗領域と、低抵抗領域の周囲に配置されている、低抵抗領域より抵抗が高い高抵抗領域と、を有する電流狭窄層を用いることができる。高抵抗領域は、例えばメサ側面からのイオン注入や酸化処理によって形成することができる。
発光サイリスタLは、基板100と積層構造200との間に、分布ブラッグ反射層(不図示)をさらに有していてもよい。分布ブラッグ反射層は、DBR(Distributed Bragg Reflector)層とも呼ばれる。DBR層は、発光サイリスタLから発光された光を基板100の表面側(駆動電極101側)に反射する層である。DBR層を設けることで、発光素子としての発光効率を向上させることができる。DBR層は発光サイリスタLから発光される光の波長に対して高い反射率を有することが好ましい。
DBR層は、第1の導電型の、異なる二種類の半導体層を交互に積層して構成されていることが好ましい。DBR層を構成する異なる二種類の半導体層としては、例えば、高濃度Al組成のAlGaAs(例えば、Al組成0.8)と低濃度Al組成のAlGaAs(例えば、Al組成0.1)等を用いることができる。
上述の実施形態においては、第3の半導体層130が小Eg層132を有する構成について説明したが、これに限定はされず、中央のpn接合を形成している2つの層のうちのいずれかの層中に小Eg層を有していればよい。すなわち、第2の半導体層120が小Eg層を有していてもよい。第2の半導体層120中に小Eg層を有している場合には、第2の半導体層120が複数の半導体層で構成される。そして、第2の半導体層120は、基板100の反対側から、第3の半導体層と接する第2の導電型の第5の半導体層と、第3の導電型の第6の半導体層と、をこの順に少なくとも有する。
上述のように、小Eg層は第2の半導体層120および第3の半導体層130のいずれかに導入すればよいが、n型の半導体層中に小Eg層を導入することが好ましい。したがって、基板100の導電型がn型のときは第3の半導体層130が小Eg層を有することが好ましく、基板100の導電型がp型のときは第2の半導体層120が小Eg層を有することが好ましい。
[小Eg層の構造と位置]
本発明者らが鋭意検討した結果、小Eg層が第1の導電型である場合には、発光サイリスタへの小Eg層の導入が当該発光サイリスタのサイリスタ特性、すなわちオン特性およびオフ特性に影響を与える要素が1つあることを見いだした。また、本発明者らは、小Eg層が第3の導電型(i型)である場合には、オン特性およびオフ特性に影響を与える要素は、更に1つの要素が追加されて、大きく2つあることを見いだした。
1つ目は、小Eg層を導入した半導体層を構成する各層のうち、中央のpn接合を形成している半導体層(第5の半導体層131)のバンドギャップと、小Eg層のバンドギャップと、の間の差(以下、「バンドギャップ差ΔEg」と表現する)の大きさである。以下に示すように、本発明者らの検討の結果、バンドギャップ差ΔEgが0.05eV以上0.15eV未満であれば、サイリスタ特性を維持しつつ、発光効率を向上させることができることがわかった。
2つめは、小Eg層の導電型がi型の場合において、発光サイリスタを構成する3つのpn接合のうち、中央のpn接合(基板側から数えて2番目のpn接合)と小Eg層との間の距離(以下、「距離d」と表現する)の大きさである。換言すれば、中央のpn接合と小Eg層との間に位置する層の厚さである。以下に示すように、本発明者らの検討の結果、距離dが、駆動電圧印加時に中央のpn接合と小Eg層との間に位置する層内に形成される空乏層の厚さよりも大きければ、サイリスタ特性を維持しつつ、発光効率を向上させることができることがわかった。なお、発光サイリスタは3つのpn接合を有するが、ここでいうpn接合は、pin接合も含むものとする。
[小Eg層の構造と位置に関するシミュレーション]
以下、上述の2つのパラメータ(バンドギャップ差ΔEgおよび距離d)がサイリスタ特性に与える影響と、サイリスタ特性を維持しつつ発光効率を向上させるために好適な範囲を、シミュレーション結果を交えて説明する。
はじめに、本シミュレーションで使用した発光サイリスタのシミュレーションモデルの層構造と計算手法について説明する。
<シミュレーションモデル>
図2は、シミュレーションで使用した、小Eg層を有する発光サイリスタのシミュレーションモデルの層構成を模式的に示す図である。図2に示すように、シミュレーションで使用した発光サイリスタは、GaAs基板100上にカソード層110、pベース層120、nゲート層130、アノード層140、オーバーフロー抑制層150がこの順に積層された構造を有している。本シミュレーションでは、カソード層110、pベース層120、nゲート層130、アノード層140、オーバーフロー抑制層150の各層はAlGaAs系材料で構成されているものとした。
nゲート層130は3層構成とした。中央の層は上下の層(nゲート層を構成する他の2つの層)に比べてAl組成が小さい層であり、バンドギャップの小さい層、小Eg層132である。nゲート層130は、小Eg層132を挟むように、スペーサ層131とスペーサ層133とを有する。スペーサ層131とスペーサ層133は同じ材質で構成されており、同じバンドギャップを持つ。
次に、シミュレーションで使用した発光サイリスタの各層の詳細について説明する。カソード層110は、AlGaAsで厚さ600nmとした。pベース層120は、Al0.22GaAsで厚さ720nm、ドーピング濃度は3×1017cm-3とした。スペーサ層131およびスペーサ層133はAl0.22GaAs、ドーピング濃度は2×1017cm-3とした。厚さは、nゲート層130を構成する3層(小Eg層132、スペーサ層131とスペーサ層133)の合計で350nmとした。アノード層140は、AlGaAsとした。オーバーフロー抑制層150は、Al0.8GaAsで厚さ150nmとした。
<計算方法>
本シミュレーションでは、シミュレーションモデルを積層方向に微小メッシュに区切り、それぞれのメッシュでの数値解析を行った。発光サイリスタは、LEDやLD(レーザーダイオード)、発光トランジスタとは異なり、アノード-カソード間に同じ電圧をかけた場合でも、ゲートに注入する電流の履歴により2つの異なる状態をとる。したがって、シミュレーションにおいてもこれら2つの状態を再現して計算を行った。
具体的には、下記2つの状態についてシミュレーションを行った。第1の状態では、まず、ゲートに1mAのゲート電流Igを流しつつ発光サイリスタを発光させるための電圧である駆動電圧VAKをアノード-カソード間に印加する。そしてその後、アノード-カソード間に駆動電圧VAKを印加したままゲート電流Igを0mAに変更して安定状態まで保持する。第1の状態は、一般的な発光サイリスタにおける「オン条件」を再現した状態である。第2の状態は、アノード-カソード間に駆動電圧VAKを印加しない状態で発光ゲートに注入するゲート電流Igを0mAとし、ゲート電流Igを0mAとしたまま、アノード-カソード間に駆動電圧VAKを印加した状態である。第2の状態は、一般的な発光サイリスタにおける「オフ条件」を再現した状態である。
<シミュレーション結果>
小Eg層を導入した発光サイリスタに関するシミュレーションの結果の前に、一般的な構造の発光サイリスタに関するシミュレーションの結果を示す。図3は、小Eg層を有さない、一般的な構造の発光サイリスタに関するシミュレーションの結果を示す図である。ここでは、一般的な構造の発光サイリスタとして、図2に示す発光サイリスタのnゲート層130が小Eg層132を有さない1層構成である発光サイリスタについてシミュレーションを行った。図3は、この発光サイリスタ構成において、アノード-カソード間に印加する駆動電圧VAKを変えてそれぞれシミュレーションを行った際のカソード電流IKを示している。なお、本シミュレーションでは、カソード電流IKが流れる部分の断面積(積層方向に垂直な断面の面積)は10μm×10μmとした。
図3に示すように、一般的な構造の発光サイリスタでは、第1の状態(「オン条件」を再現した状態)においては、アノード-カソード間に駆動電圧VAKを1.25V以上とした場合に、ゲート電流Igを0mAとした後もカソード電流IKが流れ続けた。すなわち、典型的なオン状態のVAK-IK特性が確認できた。一方、第2の状態(「オフ条件」を再現した状態)においては、第1の状態において見られたアノード-カソード間の駆動電圧VAK1.25V付近でのゲート電流Igの立ち上がりは見られず、典型的なオフ状態のVAK-IK特性が確認できた。このように、アノード-カソード間の駆動電圧VAKを同じにした場合でも、ゲートに一定電流を流した場合と、流さなかった場合(初めから0を保持した場合)と、で異なる結果に収束していることが確認できた。
ここで、サイリスタは、ゲートにゲート電流を注入するか否かによってオンとオフを切り替えることができる半導体素子である。さらに、サイリスタは上述のシミュレーションのように、一度オン状態にしてアノード-カソード間に電流を流すと、ゲート電流の注入を止めてもオン状態が維持されるという特性を有する。本明細書ではこの特性を「オン特性」と呼ぶ。また、一旦オン状態となったサイリスタは、アノード-カソード間に逆方向電圧を一定時間印加したり、アノード-カソード間に流れる電流を所定値(保持電流)以下にした状態で一定時間保持したりすることでオフ状態とすることができる。このようにしてオフ状態となったサイリスタは、ゲートにゲート電流を注入しない限り、アノード-カソード間に印加する電圧が所定値(ブレークオーバー電圧)以下であればオフ状態が維持されるという特性を有する。本明細書ではこの特性を「オフ特性」と呼ぶ。また、本明細書では「オン特性」と「オフ特性」を総称して「サイリスタ特性」と呼ぶ。
次に、図2に示すような、小Eg層132を導入した発光サイリスタに関するシミュレーション結果について説明する。
(バンドギャップ差ΔEgの影響)
まず、バンドギャップ差ΔEgがサイリスタ特性にどのような影響を及ぼすかについて、シミュレーション結果を用いて説明する。
表1に、バンドギャップ差ΔEgを変えてそれぞれシミュレーションを行った際のカソード電流IKを示す。表1においては、第1の状態(ゲート電流Igを1mAから0mAに変えて安定状態まで保持した状態)において、ゲート電流Igの変更の前後でカソード電流IKが減少しなかった場合を○、カソード電流IKが減少した場合を×としている。なお、本シミュレーションでは、図2のシミュレーションモデルにおいて、小Eg層132の厚さ方向の中心とnゲート層130の厚さ方向の中心を合わせた構成をシミュレーションモデルとして用いた。換言すれば、小Eg層132の上下に配置されているスペーサ層131およびスペーサ層133の厚さを同じにした構成をシミュレーションモデルとして用いた。またここでは、アノード-カソード間の駆動電圧VAKを2.0Vとした場合と2.5Vとした場合のそれぞれについて、シミュレーションを行った。
表1より、VAK=2.0Vの場合はΔEg=0.105eVまでオン状態を維持でき、バンドギャップ差ΔEgが0.15eV以上ではオン状態を維持できなくなることがわかった。また、VAK=2.5Vの場合はΔEg=0.15eVまでオン状態を維持でき、バンドギャップ差ΔEgが0.21eV以上ではオン状態を維持できなくなることがわかった。なお、表1に示したいずれの場合においても、上述の第2の状態(「オフ状態」を再現した状態)においてはオフ状態が維持された。
このことから、発光効率を上げるために小Eg層を導入する場合には、サイリスタ特性(特にオン特性)を考慮すると、バンドギャップ差ΔEgは0.15eV未満が好ましく、0.105eV未満がより好ましいことがわかった。バンドギャップ差ΔEgを0.15eV未満とすれば、駆動電圧VAKが2.0V以上のときに、オン状態を維持できることがわかった。なお、駆動電圧VAKが2.5V以上のときには、バンドギャップ差ΔEgは0.21eV未満が好ましく、0.15eV以下がより好ましいことがわかった。
なお、LEDやLD等では発光効率向上のためにバンドギャップの小さな量子井戸構造(本明細書における小Eg層に相当)を導入することがあるが、その場合は発光効率の観点からバンドギャップ差ΔEgを0.2eV以上とすることが多い。したがって、LEDやLD等でよく用いられる量子井戸構造をそのまま発光サイリスタに適用すると、駆動電圧VAKや材料物性(キャリアのバンド内遷移確率など)等によってはオン特性に悪影響を与える可能性があることがわかる。一方、本実施形態によれば、上述のようにバンドギャップ差ΔEgを0.15eV未満とすれば、駆動電圧VAKを2.0Vまで低下させても、オン状態を維持できる。
以上、小Eg層の導電型がi型である場合におけるシミュレーション結果について説明した。小Eg層132の導電型が、周囲のスペーサ層131、133と同じ導電型である場合についても同様のシミュレーションを行ったところ、オン状態の維持の可否については上述と同じ結果となった。すなわち、VAK=2.0Vの場合はΔEg=0.105eVまでオン状態を維持でき、バンドギャップ差ΔEgが0.15eV以上ではオン状態を維持できなくなることがわかった。また、VAK=2.5Vの場合はΔEg=0.15eVまでオン状態を維持でき、バンドギャップ差ΔEgが0.21eV以上ではオン状態を維持できなくなることがわかった。このように、小Eg層132の導電型は、i型に限定されず、p型またはn型であってもよい。
発光サイリスタに小Eg層を導入したときにバンドギャップ差ΔEgが大きい場合にオン状態を維持できなくなる現象が生じる理由については、定性的には以下のように考えられる。
発光サイリスタを含むサイリスタは、ゲート層またはベース層にキャリアが蓄積され、いわゆる伝導度変調が生じることによってオン状態となる。ゲート電流を流すことで、ゲート層またはベース層にキャリアが注入されてキャリアが蓄積されてオン状態となり、アノード-カソード間に電流が流れる。その後アノード-カソード間に電流が流れている間はゲート層またはベース層へのキャリアの蓄積が維持されるので、ゲート電流を止めてもオン状態が維持される。
つまり、サイリスタをオン状態にするためには、ゲート層またはベース層に、ある一定量のキャリアが蓄積される必要がある。一方、ゲート層またはベース層中に小Eg層を導入すると、小Eg層はバンドギャップが小さいため、小Eg層にキャリアが集中する。LEDやLDの場合には、バンドギャップの小さい量子井戸構造の井戸層(本明細書における小Eg層に相当)を導入することで、その部分にキャリアを集中させ、結果として発光効率を向上させることができることが知られている。発光サイリスタにおいても、ゲート層またはベース層に小Eg層を導入してそこにキャリアを集中させることで発光効率を向上させることができる。しかしながら、小Eg層にキャリアを集中させすぎると周囲のゲート層またはベース層のキャリアが少なくなり、十分な量のキャリアを蓄積することができず、伝導度変調を起こせなくなってしまう。その結果、発光サイリスタに小Eg層を導入したときにバンドギャップ差ΔEgが大きい場合には、オン状態を維持できなくなったり、ゲート電流を流してもオンしなくなったりする。
一方、発光サイリスタに小Eg層を導入しても、バンドギャップ差ΔEgがある程度小さければオン状態を維持できる。この理由は、キャリアはエネルギー方向にフェルミ・ディラック分布で表現される分布を持っているためであると考えられる。より具体的には、エネルギー方向のキャリア分布は、伝導帯および価電子帯の状態密度gc(E)およびgv(E)とフェルミ・ディラック分布f(E)の掛け算で表わされる。そのため、バンドギャップ差ΔEgがある程度小さい場合には、ゲート層およびベース層の伝導帯下端および価電子帯の上端のエネルギー位置にも、フェルミ・ディラック分布に応じてある程度の量のキャリアが存在することになる。ゲート層およびベース層の伝導帯下端より下側および価電子帯の上端より上側のエネルギー位置に存在するキャリアの量とバンドギャップ差ΔEgとの間には負の相関がある。そして、このように小Eg層の量子井戸構造から外側にはみ出しているキャリアの量が十分に大きければ、ベース層またはゲート層に必要量のキャリアを蓄積することができ、結果として伝導度変調を起こせるようになると考えられる。
バルクの半導体の場合、gc(E)およびgv(E)は、電子および正孔の有効質量をそれぞれme,mhとして、式(1)および式(2)で表現することができる。バルクの半導体と状態密度の形状が異なる量子井戸構造の場合には、矩形の状態密度に応じた表現で同様にキャリア分布を計算することができる。
また、フェルミ・ディラック分布f(E)は、フェルミ準位をEF,温度をTとして、式(3)で表現することができる。熱平衡状態ではない場合、例えば、アノード-カソード間などにバイアスを掛けている状態では、式(3)のフェルミ準位EFを伝導帯と価電子帯それぞれの擬フェルミ準位とすることで、伝導帯、価電子帯のキャリア分布を表現することができる。
以上のように、発光サイリスタへの小Eg層の導入においては、発光効率とオン特性との間にある種のトレードオフの関係があることがわかる。そこで、発光サイリスタに小Eg層を導入する際には、バンドギャップ差ΔEgを適切に選ぶことが重要である。
バンドギャップ差ΔEgの上限値は、駆動電圧VAKを印加したときに伝導度変調を生じさせるだけのキャリアを蓄積できる最大値とすることが好ましい。より具体的には、上述のとおり、駆動電圧VAKが2.5V以上のときには、ΔEgは0.21eV未満であることが好ましく、0.15eV以下であることがより好ましい。また、駆動電圧VAKが2.0V以上のときには、ΔEgは0.15eV未満であることが好ましく、0.105eV以下であることがより好ましい。
バンドギャップ差ΔEgの下限値は、オンを維持できるかどうかという観点のみであれば、0eVよりも大きければよい。ただし、発光効率という観点からは、小Eg層にある程度の量のキャリアを閉じ込めることが好ましいため、0eVよりもある程度大きな値が好ましい。
表2に、pベース層120およびnゲート層130の全体に存在するキャリアの数のうち、小Eg層132内に存在するキャリアの数の割合と、バンドギャップ差ΔEgとの関係を示す。表2から、バンドギャップ差ΔEgが大きくなるにつれて、小Eg層132内にキャリアが集中しやすくなっていることがわかる。特に、バンドギャップ差ΔEgが0eVのときと0.05eVのときとで比較すると、バンドギャップ差ΔEgを0.05eVにすることにより、2倍以上のキャリアを小Eg層132内に集中させることができる。したがって、キャリアを集中させて発光効率を高めるという観点からは、バンドギャップ差ΔEgは0.05eV以上であることが好ましく、0.1eV以上であることがより好ましい。また、駆動電圧VAKの値によっては、0.15eV以上であることが好ましい。
以上をまとめると、駆動電圧VAKが2.5V以上のときには、ΔEgは0.05eV以上0.21eV未満であることが好ましく、0.05eV以上0.15eV以下であることがより好ましく、0.1eV以上0.15eV以下であることが特に好ましい。また、駆動電圧VAKが2.0V以上のときには、ΔEgは0.05eV以上0.15eV未満であることが好ましく、0.05eV以上0.1eV以下であることがより好ましい。
(距離dの影響)
次に、小Eg層の導電型がi型である場合において、距離dがサイリスタ特性にどのような影響を及ぼすかについて、シミュレーション結果を用いて説明する。
表3に、距離dを変えてそれぞれシミュレーションを行った際のカソード電流IKを示す。表3では、第2の状態(上述の「オフ条件」を再現した状態)において、オフ状態を維持していた場合を○、オフ状態を維持できなかった場合を×としている。また表3に、第1の状態(ゲート電流Igを1mAから0mAに変えて安定状態まで保持した状態)における、カソード電流IKの値を示す。なお、本シミュレーションでは図1のシミュレーションモデルにおいて、ΔEg=0.105eVとし、小Eg層132の厚さは150nmで固定とした。そして、pベース層120とnゲート層130との間に形成されているpn界面と、小Eg層132と、の間の距離dを変化させつつシミュレーションを行った。なお本シミュレーションにおいては、距離dはスペーサ層131の厚さに相当する。
本シミュレーションの結果、表3に示すように距離dが小さすぎるとゲートに電流を流していない場合においてもターンオンしてしまう(オフ状態を維持できない)ことがわかった。つまり、本発明者らはこのシミュレーションによって、発光サイリスタに小Eg層を導入する場合には、小Eg層と中央のpn接合との間の距離がサイリスタ特性に大きな影響を与えることを見いだした。そして、本シミュレーションで使用した図2の構成では、距離dが50nm以下の場合に、オフ状態が維持できないことがわかった。
小Eg層の導電型がi型である場合において、距離dが小さすぎるとゲートに電流を流していない場合においてもターンオンしてしまう(オフ状態を維持できない)理由は、以下のように考えられる。
まず、発光サイリスタのアノード-カソード間に正電圧(アノード側の電位がカソード側よりも高くなるような電圧)を加えた場合、発光サイリスタを構成する3つのpn接合のうち、中央のpn接合が逆バイアス状態となる。つまり、中央のpn接合に大部分の電圧がかかって中央のpn接合付近に空乏層が生じ、それが障壁層としてはたらくことでオフ状態(電流を阻止する状態)を維持している。そして、中央のpn接合において、何らかの理由により逆方向電流が流れ出すことは、発光サイリスタがオン状態へ移行するきっかけとなる。
中央のpn接合付近に小Eg層が配置されると、小Eg層の端と、pn接合に逆バイアスがかかることによって形成されている空乏層と、が近づき、場合によっては小Eg層の端が空乏層の中に入ってくる。小Eg層の端が空乏層の中に入ってきた場合、小Eg層に接しているバンドギャップEgが大きい層のバンドが曲がり、空乏層が障壁層としての効果を果たさなくなる。これについて、図4を用いてより詳しく説明する。
図4に、上述の第2の状態(「オフ条件」を再現した状態)であって、駆動電圧VAKを2.0Vとしたときの、pベース層120とnゲート層130付近のバンド図の計算結果を示す。図4には、価電子帯の上端、伝導帯の下端が示されている。図4(a)は距離dが50nmの場合のバンド図、図4(b)は距離dが200nmの場合のバンド図である。表3で示したように、距離dが50nmの場合にはオフ状態を維持できず、距離dが200nmの場合にはオフ状態を維持できる。
まず、図4(b)を見ると、pベース層120とnゲート層130との間に逆方向に電圧がかかっていることがわかる。そして、pベース層120とnゲート層130との間の界面から見て、厚さ200nmのスペーサ層131の先に、バンドギャップが小さい小Eg層132がある。なお、距離dは図4(b)中に示されているスペーサ層131の厚みと同じである。そして価電子帯側を見ると、スペーサ層131と小Eg層132の境界面において段差ができており、また、この段差前後では価電子帯が平らである。このことから、上記段差は正孔に対して障壁として機能しており、また障壁の前後において電界による加速がないことが見てとれる。
一方、図4(a)を見ると、中央のpn接合付近に形成されている空乏層に小Eg層132が接近しており、スペーサ層131の価電子帯にはフラットな部分はなく、空乏層の電界と小Eg層132からの両方の影響により下に凸の形状をしていることがわかる。そのため、小Eg層132内にいる正孔に対して障壁としての効果が小さくなることがわかる。図4(a)ではpベース層120とnゲート層130で構成するpn接合と小Eg層132との間の距離dが50nmであるが、この距離がさらに小さくなれば、上記価電子帯にできている凸形状による障壁の高さがさらに小さくなる。すると、この中央のpn接合に対して逆方向にバイアスをかけているにもかかわらず、電流がますます流れやすくなってしまう。
このように考えると、小Eg層132と、中央のpn接合と小Eg層132との間の層(スペーサ層131)との間の形成される価電子帯の段差を障壁として機能させるためには、距離dはある程度大きい必要があることがわかる。より具体的には、オフ状態において駆動電圧VAKが印加されたときに中央のpn接合に形成される空乏層のうち、スペーサ層131中に形成されている部分の厚さよりも距離dを大きくすることが必要であることがわかる。
図4(b)を見ると、中央のpn接合に形成される空乏層のうち、スペーサ層131中に形成されている部分の厚さは、価電子帯がスロープ状になっている部分の厚さに相当し、約60nmであることがわかる。したがって、図2の構成においては、距離dは60nmより大きいことが好ましく、表3に示されるように、70nm以上であることがより好ましい。
また、表3に示されるように、距離dが大きくなるとオン電流(第1の状態におけるカソード電流IK)が小さくなる。そのため、オン電流を大きくするという観点からすると距離dは小さいほうが好ましい。図2の構成においては、距離dは200nm以下であることが好ましい。距離dを200nm以下とすることで、図2の構成においてオフを維持できる距離dの最小値である70nmの場合のカソード電流IKからのカソード電流IKの減少割合を30%程度以下に抑えることができる。なお、距離dが200nmである場合は、図2の構成ではnゲート層130の厚さが350nmであり、小Eg層132が厚さ150nmであるため、図2(b)にも示されているように、スペーサ層131および小Eg層132の2層構成となる。
なお、表3は、距離dが小さすぎるとオフ状態が維持できないということを示すものである。このため、距離dが0nm、すなわち、スペーサ層131を設けない場合に比べて、距離dが50nm、すなわち、スペーサ層131を設ける場合の方が、オフ条件は良くなる方向に働くといえる。したがって、表3において、距離dが50nmの場合は、オフ状態維持が「×」になっているが、距離dが0nmの場合よりも距離dが50nmの場合の方が、より効果があるといえる。
また、上述のシミュレーションでは、発光サイリスタを構成する各半導体層として、GaAs基板上に結晶成長させたAlGaAs系材料を用いたが、これに限定はされない。発光サイリスタを構成する各半導体層は、上述の通り、所望の発光波長に合わせて適宜選択することができる。その際には、上述の設計思想に基づいてバンドギャップ差ΔEgや距離dを設計することにより、他の材料系であっても、サイリスタ特性を維持しつつ、発光効率を向上させることができる。
例えば、小Eg層132としてIn0.47GaAsを用いた場合、電子の有効質量meおよびホールの有効質量mhは、いずれもAl0.14GaAs(図1の構成でΔEg=0.1eV)と比較して2/3から半分程度となる。そのため、式(1)および式(2)より、nゲート層130の伝導帯の下端および価電子帯の上端のエネルギー位置でのキャリア密度が約半分となる。その場合、式(3)より、バンドギャップ差ΔEgを0.08eV程度に変更することで、Al0.14GaAsでのΔEg=0.1eVと同水準のキャリア密度を実現することができ、同水準のサイリスタ特性を実現することができる。また、発光サイリスタを構成する各半導体層の材料系を他の材料系に変えた場合や、発光サイリスタを動作させる環境温度が変わった場合にも、同様にしてバンドギャップ差ΔEgを適宜選択して設計することができる。また、上記では、小Eg層132として、単一の組成の材料を用いたが、異なる材料からなる複数の層から構成されるようにしてもよい。
以上述べたように、本実施形態の構成によれば、サイリスタ特性を維持しつつ、発光効率を向上させた発光サイリスタを提供することが可能となる。
[小Eg層の幅と位置]
上述の条件を満たした上で、小Eg層の位置をアノード側に近くすることにより、更なる光量の増大が実現される。その理由を以下に説明する。
図17は、ゲート層全体での発光量に対する小Eg層内での発光量の割合のシミュレーション結果を示すグラフである。図17には、小Eg層の厚さが厚くなるとともに、小Eg層内での発光量の割合が増加することがわかる。サイリスタ特性を維持しつつ発光量を向上させるため、小Eg層の幅を50nm以上として、発光量の比を0.5以上とすることが好ましい。
図14は、発光サイリスタ中のキャリア濃度分布のシミュレーションに用いた構造を示す図である。図14に示すように、シミュレーションに用いた発光サイリスタは、カソード層110、pベース層120、nゲート層130、アノード層140及び酸化狭窄層190が積層された構造を有している。なお、本シミュレーションにおいて、基板は省略されている。
本シミュレーションに用いた発光サイリスタの各層の詳細について説明する。カソード層110は、Al0.25GaAsで厚さ580nmとした。pベース層120は、Al0.14GaAsで厚さ700nm、ドーピング濃度は2×1017cm-3とした。nゲート層130は、Al0.14GaAsで厚さ340nm、ドーピング濃度は3×1017cm-3とした。アノード層140は、Al0.3GaAsで厚さ420nmとした。酸化狭窄層190は、AlAsで厚さ130nmとした。
図15は、キャリア濃度分布のシミュレーション結果を示すグラフである。図15より、nゲート層130中では、アノード層140側に近いほどキャリア濃度が高くなることがわかる。したがって、小Eg層の中心位置をnゲート層130の中心位置よりもアノード層140側とすることで小Eg層でのキャリア濃度が高くなるため、更なる光量の増大が実現される。
一例として、小Eg層の厚さが120nmである場合において、小Eg層の中心位置をnゲート層130の中心位置と同じとするときの、正孔のキャリア濃度を1に規格化する。この場合、小Eg層をアノード層140に接した位置とした場合(小Eg層の中心位置を110nm分アノード層140側にシフトした場合)の正孔のキャリア濃度は1.56である。一方、小Eg層をpベース層120に接した位置とした場合(小Eg層の中心位置を110nm分pベース層120側にシフトした場合)の正孔のキャリア濃度は0.64である。
上述のように、n型の半導体層中に設けられた小Eg層は、キャリア濃度分布の観点では、アノード層140に近づけて配置することが好ましい。また、小Eg層は、その端部がアノード層140に接する位置に配置することがより好ましい。
アノード層140と小Eg層は電導度の型が異なるため、ドーピング種類、濃度、プロセス中の温度履歴等によってはドーパントの拡散が問題となる場合がある。その場合には、小Eg層とアノード層140との間に、ドーパントの拡散の影響が起こらない程度の距離を設けることが好ましい。例えば、小Eg層とアノード層140との間を5nm以上とすることが好ましい。
以下、本発明の実施例について、発光素子の具体的な層構成等を示しながら、より詳細に説明する。
(実施例1)
図5は、実施例1の発光サイリスタの素子断面図である。本実施例の発光サイリスタは、n型GaAs基板500上にGaAsバッファ層504、カソード層510、pベース層520、nゲート層530、アノード層540の順で積層されている。そして、アノード層540の上には、アノード電極501が形成されている。アノード電極501はリング電極(枠状電極)であり、nゲート層530およびpベース層520で発光した光を開口部から取り出す構造となっている。また、nゲート層530の上にはゲート電極502が配置されている。そして、n型GaAs基板500の裏面にカソード電極503が配置されている。
カソード層510はn型のAl0.6GaAsで構成されている。pベース層520はp型のAl0.23GaAsで構成されており、厚さ700nm、キャリア濃度は2×1017cm-3である。nゲート層530は、スペーサ層531、小Eg層532、スペーサ層533の3層で構成されている。スペーサ層531は、n型のAl0.23GaAsで構成されており、厚さ100nm、キャリア濃度は2×1017cm-3である。小Eg層532はAl0.14GaAsで構成されており、厚さ150nm、ノンドープ(アンドープ)である。そして、スペーサ層533は、n型のAl0.23GaAsで構成されており、厚さ100nm、キャリア濃度は2×1017cm-3である。そして、アノード層540は、p型のAl0.4GaAsで構成されている。
本実施例では、上述のように、第3の半導体層中に小Eg層を導入しており、スペーサ層531が第5の半導体層、小Eg層532が第6の半導体層にそれぞれ相当する。そして、本実施例では、スペーサ層531のバンドギャップと、小Eg層532のバンドギャップとの間の差ΔEgは0.1eVである。したがって、上述のシミュレーションのとおり、本実施例の発光サイリスタは駆動電圧VAKを2.0Vまで低下させても、良好なオン特性を示す。また、本実施例では小Eg層を導入しているため、小Eg層にキャリアを集中させることができ、発光効率を向上させることができる。すなわち、本実施例によれば、サイリスタ特性を維持しつつ、発光効率を向上させることができる。
また、本実施例では、アノード層540の内部には、アノード電極501から注入されたキャリア(電流)を狭窄する電流狭窄構造として機能する、酸化狭窄層541が配置されている。酸化狭窄層541は面発光レーザで広く使用されている酸化狭窄層と類似の構成・作成方法により形成している。具体的には、酸化狭窄層541はAl0.98GaAs層をメサ側面から水蒸気で酸化して形成する。酸化は側壁から所定の距離までとし、それよりも中心の部分は酸化させないことで、電流が通れる領域を残し、電流狭窄構造を実現している。なお、本実施例では電流狭窄構造としてAl0.98GaAs層を部分的に酸化した、酸化狭窄構造を用いているが、電流狭窄が実現できる構造であれば、酸化狭窄構造以外の構成を用いてもよい。このように電流狭窄構造を設けることで、光取出し効率を向上させることができる。
(実施例2)
図6は、実施例2の発光サイリスタの素子断面図である。本実施例の発光サイリスタは、実施例1の発光サイリスタの小Eg層532の代わりに、多重量子井戸構造(MQW構造)534が設けられている。その他の部分の構造は実施例1と同じであるため、説明は省略する。
MQW構造534はバリア層5341と量子井戸層5342が交互に積層された構造を有している。本実施例では、MQW構造534は、量子井戸層5342が15層、バリア層5341が16層で構成されている。バリア層5341は、Al0.23GaAsで構成されており、厚さ6nm、アンドープである。一方、量子井戸層5342は、Al0.06GaAsで構成されており、厚さ8nm、アンドープである。
このように、小Eg層として、積層方向の厚さが電子の波長程度である量子井戸と呼ばれる構造や、積層方向の厚さおよび積層方向に垂直な方向の構造体の大きさが電子の波長程度である量子ドットと呼ばれる構造を用いることもできる。このような場合には、量子化により価電子帯および伝導体に1つまたは複数の量子準位が生じる。そして、価電子帯および伝導体に生じる量子準位のうち、最もエネルギー差が小さい基底準位間のエネルギー差は、同じ材料系のバルクでのバンドギャップとは異なる。本明細書では、小Eg層として量子井戸構造や量子ドット構造を用いる場合には、量子順位のうち最もエネルギー差が小さい基底準位間のエネルギー差を、「小Eg層のバンドギャップ」と読み替える。
本実施例で量子井戸構造を用いている理由は、発光スペクトルの幅を狭くするためである。LEDやLDの場合と同様に、発光層の構造をバルクから量子井戸構造にすることにより状態密度を矩形にすることができ、結果として発光スペクトルの幅を小さくすることができる。また、本実施例では、量子井戸の数をLDにおいて通常よく用いられる1~4個程度ではなく15個としている。この理由は、各量子井戸のそれぞれに蓄積されるキャリア密度を下げ、駆動電流が変化する際にキャリアの擬フェルミ準位が変動する幅の絶対値を小さくすることができるからである。キャリアの擬フェルミ準位が変動する幅の絶対値を小さくするということは、サイリスタ特性を安定化することにつながる。
量子井戸層5342の基底準位の発光波長は780nmである。基底準位の発光波長は780nmであるため、伝導帯および価電子帯の基底準位間のエネルギー差(バンドギャップ)は1.6eVとなる。そのため、量子井戸層5342とスペーサ層531,533とのバンドギャップの差ΔEgは0.1eVとなる。したがって、上述のシミュレーションのとおり、本実施例の発光サイリスタは駆動電圧VAKを2.0Vまで低下させても、良好なオン特性を示す。また、本実施例では小Eg層を導入しているため、小Eg層にキャリアを集中させることができ、発光効率を向上させることができる。すなわち、本実施例によれば、サイリスタ特性を維持しつつ、発光効率を向上させることができる。
(実施例3)
図7(a)は、実施例3の発光サイリスタの素子断面図である。本実施例の発光サイリスタは、実施例2の発光サイリスタにおいて、カソード層510とGaAsバッファ層504との間にDBR層505がさらに配置されている。その他の部分の構造は実施例2と同じであるため、説明は省略する。
DBR層505は、Al0.8GaAsで構成されている低屈折率層5051とAl0.3GaAsで構成されている高屈折率層5052が交互に積層された積層構造を有している。低屈折率層5051および高屈折率層5052の光学厚さは、いずれも発光サイリスタの発光波長780nmの1/4倍となっている。ここで、膜の光学厚さとは、物理的な膜厚に該膜の屈折率を掛けた値である。光学膜厚はどちらも780nmの1/4倍となっているが、低屈折率層と高屈折率層では屈折率が異なるため、実際の膜厚は両者間で異なる。積層数は、低屈折率層5051が21層、高屈折率層5052が20層である。DBR層505のドーピング濃度は均一であり、2×1018cm-3である。
本実施例でDBR層505を導入した理由は、発光サイリスタで発光した光のうち、GaAs基板500側へ放射された光を表面側へ反射し、表面から出射される光量を増やすためである。図7(b)に、本実施例で用いるDBR層505の反射率スペクトルを示す。本実施例のDBR層505では、反射率の最大値は、発光サイリスタの設計波長である波長780nm付近で約91%となり、発光サイリスタ上部から出射される光量は、DBR層505を設けない場合の1.5倍以上となる。また、反射率がピーク値の半分となる波長は、短波長側は754nm、長波長側は809nmとなる。この反射率がピーク値の半分となる波長間をDBR層505の高反射帯域と定義すると、本実施例での高反射帯域の幅は55nmとなる。本実施例では、上述のように、発光サイリスタで発光した光を反射する目的でDBR層505を設けているため、発光サイリスタの発光波長のピーク値がDBR層505の高反射帯域内にあることが望ましい。
本実施例では量子井戸層5342にキャリアが集中し、発光再結合により発光する。そのため、発光サイリスタの発光波長のピークは、量子井戸層5342での発光再結合によって発光される光の波長のピークとなる。量子井戸層では、量子井戸内にできる量子準位のうち、基底準位間の遷移が上記発光波長となり、バルクの半導体においては、半導体のバンドギャップに対応する波長に近い波長は、発光ピークの波長となる。
本実施例によれば、実施例1および2と同様に、サイリスタ特性を維持しつつ、発光効率を向上させることができる。また、本実施例ではDBR層をさらに導入しているため、発光素子としての発光効率をさらに向上させることができる。なお、本実施例において、MQW構造534を構成するバリア層1201と量子井戸層1202はドープされていてもよい。
実施例3に相当する発光サイリスタおよび比較例に係る発光サイリスタを作製し、電流-電圧特性(I-Vカーブ)の測定を行った。そのI-Vカーブについて説明する。図19(a)は、実施例3に対応する発光サイリスタのI-Vカーブを示すグラフである。なお、図19(a)の測定を行った発光サイリスタは実施例3とほぼ同様の構成であるが、以下の点が異なる。nゲート層530の厚さが340nmであり、バリア層5341はAl0.22GaAsで構成されている。また、量子井戸層5342はAl0.06GaAsで構成されており、ΔEgは0.105eV、距離dは65nmである。
まず、I-Vカーブの測定条件を説明する。図19(a)のグラフは、発光サイリスタのゲートを開放(Open)とした状態で、アノード-カソード間に電圧を印加し、アノード-カソード間に流れる電流を測定して得られた電圧と電流の関係を示している。発光サイリスタのI-Vカーブはヒステリシスを有するため、電圧のスイープ方向によって異なる特性が得られる。そのため、まず、アノード-カソード間の印加電圧を0Vから徐々に大きくしながら往路の測定を行い(破線矢印)、次に、発光サイリスタが「オン状態」に移行した後、電圧を徐々に小さくしながら復路の測定を行った(一点鎖線矢印)。
図19(a)に示されているように、往路の測定では0Vから3V程度まで「オフ状態」が維持されている。3V付近において、一旦発光サイリスタが「オン状態」に移行すると、少なくとも2.0V以上2.5V以下の範囲で「オン状態」が維持されている。また、室温において、5.0mAの電流が流れている場合に発光サイリスタから出力される光量は、300μWであった。
(比較例1、ΔEgによるI-Vカーブの違い)
実施例3の比較例1として、図19(a)でI-Vカーブを示した構造とはΔEgの値がなる発光サイリスタのI-Vカーブを図19(b)に示す。具体的には、図19(b)の発光サイリスタのバリア層5341はAl0.30GaAsで構成されており、ΔEgが0.21eVである。
図19(b)に示されているように、往路の測定では0Vから2.5V程度まで「オフ状態」が維持されている。その後、電流が流れ出して発光サイリスタが「オン状態」に移行すると、徐々に電圧が減少し、その後再び電圧が増加に転ずる。電圧が増加に転じた後の電流に対する電圧の上昇率は図19(a)のそれと比較すると大きい。また、比較例1のI-Vカーブでは往路と復路がほぼ重なっており、サイリスタに特有のヒステリシスが見られない。
(比較例2、距離dによるI-Vカーブの違い)
実施例3の比較例2として、図19(a)でI-Vカーブを示した構造とはdの値及びnゲート層530の厚さが異なる発光サイリスタのI-Vカーブを図20(a)及び図20(b)に示す。具体的には、本比較例においては、実施例3のnゲート層530の厚さを0.8倍としたものに対応するI-Vカーブが図20(a)である。このとき、距離dは、31nmである。また、実施例3のnゲート層530の厚さを1.2倍としたものとしたものに対応するI-Vカーブが図20(b)である。このとき、距離dは、99nmである。
図20(a)においては、往路と復路が重なっている。また、図20(a)においては、「オフ状態」がなく、低電圧から徐々に電流が流れ始めており、サイリスタ特性を示していない。本構造では距離dが50nmよりも小さい31nmとなっている。これは、シミュレーションにおいても「オフ状態」を維持できない領域である。
一方、図20(b)においては、往路と復路が異なっており、0Vから13V以上まで「オフ状態」が維持されている。また、一旦発光サイリスタが「オン状態」に移行した後は2.0V程度の低い電圧でも「オン状態」が維持されている。本構造では距離dが50nmよりも大きい99nmとなっている。これは、シミュレーションにおいても「オフ状態」を維持できる領域である。
(実施例4)(p基板サイリスタ)
図8は、実施例4の発光サイリスタの素子断面図である。本実施例の発光サイリスタは、少なくとも半導体基板としてp型のGaAs基板を使用している点で異なり、実施例3とは各層の積層順や一部の層の伝導型の種類等が異なる。
本実施例の発光サイリスタは、p型GaAs基板800の上に、p型GaAsバッファ層804、DBR層805、アノード層810、nベース層820、pゲート層830、カソード層840の順で積層されている。そして、カソード層840の上には、カソード電極801が形成されている。カソード電極801はリング電極(枠状電極)であり、pゲート層830およびnベース層820で発光した光を開口部から取り出す構造となっている。また、pゲート層830の上には、ゲート電極802が配置されている。また、p型GaAs基板800の裏面には、アノード電極803が配置されている。
DBR層805は、p型のAl0.8GaAsで構成されている低屈折率層8051と、p型のAl0.3GaAsで構成されている高屈折率層8052が交互に積層された積層構造を有している。低屈折率層8051および高屈折率層8052の光学厚さは、いずれも発光サイリスタの発光波長780nmの1/4倍となっている。なお、低屈折率層8051と高屈折率層8052では屈折率が異なるため、実際の膜厚は両者間で異なる。積層数は、低屈折率層8051が16層、高屈折率層8052が15層である。DBR層805のドーピング濃度は均一であり、1×1018cm-3である。
本実施例でDBR層805を導入した理由は、実施例3でDBR層505を導入した理由と同様に、発光サイリスタで発光した光のうち、p型GaAs基板800側へ放射された光を表面側へ反射し、表面から出射される光量を増やすためである。
アノード層810はp型のAl0.6GaAsで構成されている。nベース層820は実施例2のnゲート層530と同様の構成であり、スペーサ層821、多重量子井戸(MQW)構造824、スペーサ層823で構成されている。スペーサ層821およびスペーサ層823は、いずれも、n型のAl0.23GaAsで構成されており、厚さ100nm、キャリア濃度は2×1017cm-3である。MQW構造824は、実施例2のMQW構造534と同じ構造を有する。pゲート層830はp型のAl0.23GaAsで構成されており、厚さ700nm、キャリア濃度は2×1017cm-3である。
本実施例でp型GaAs基板800を用いている理由は、発光サイリスタを構成する半導体積層構造の最上層(第4の半導体層)をn型半導体層にするためである。本実施例ではこれにより、発光サイリスタを構成する半導体層構成において、n型の半導体層が上部電極(カソード電極801)の直下に存在するようにできる。このようにすることで、上部電極(カソード電極801)から注入された電流を、半導体積層構造の最上層のn型の半導体層(カソード層840)で横方向(電極直下から素子中央の向きに)に流すことができる。一般に、p型半導体と比較してn型半導体の方がキャリアの移動度が大きいため、横方向に電流を流す際の抵抗を小さくすることができる。これにより、電流が中央のpn接合を構成する第2の半導体層および第3の半導体層に到達する前に、第4の半導体層において横方向に電流を十分に拡散することができる。その結果、発光サイリスタの上部より見たときの発光の均一性を向上させることができる。
実施例1~3ではn型GaAs基板500を使用しているが、各実施例で説明した発光サイリスタを構成する各半導体層の導電型を逆転させれば、実施例4と同様に、第4の半導体層がn型半導体層である構成に変形することができる。ここでいう「導電型を逆転させる」とは、具体的には、n型GaAs基板500をp型GaAs基板とし、その上の各n型層をp型に、各p型層をn型に、それぞれ置き換えることを意味する。このようにすることで、半導体積層構造の最上層をn型にすることができ、実施例4と同様の効果を得ることができる。
なお、n型基板を用いた場合には、サイリスタはpnpn構造となるため、第4の半導体層、すなわち最上層はp型となる。この場合には、上述のn型の半導体層を最上層に用いたときの効果を得ることはできないが、その代わり、n型基板を用いることのメリットもある。具体的には、半導体産業全体を見ると、p型基板よりもn型基板のほうが使用されている割合が高いため、コストを低減させやすい。また、欠陥密度等の結晶品質の面でも、n型基板のほうがp型基板よりも良好な品質の基板が入手しやすい。そのため、これらの効果を重視する場合にはn型GaAs基板を用いた構成がよい。なお、実施例4において発光サイリスタを構成する各半導体層の導電型を逆転させれば、実施例4をn型GaAs基板を用いた構成に変形することができる。
実施例1~3では、ゲート電流を流すゲート層に小Eg層が位置している。そのため、ゲート電流のみを流した場合にも、ゲート電流による発光が生じる。一方、実施例4では、小Eg層はゲート層内には位置していない。そのため、ゲート電流を流してもゲート電流はpゲート層830からカソード層840へ流れ、ゲート電流は小Eg層には流れないため、小Eg層での発光はない。そのため、ゲート電流によって発光することが好ましい場合には実施例1~3のようにゲート層中に小Eg層を設ける構成が望ましい。一方、ゲート電流のみでは発光しないようにすることが好ましい場合には、実施例4のようにゲート層中には小Eg層を設けない構成が望ましい。
なお、本実施例ではnベース層820内の小Eg層としてMQW構造824を用いたが、実施例1で用いたバルク型の活性層を用いてもよい。また同様に、小Eg層として量子ドット等を用いてもよい。その場合、実施例2で説明した方法により基底準位間のエネルギー差をバンドギャップ差ΔEgに読み替えることにより、本発明の効果を奏するように設計することができる。なお、これは本実施例に限らず、他の実施例においても同様である。また、本実施例において、MQW構造824を構成するバリア層8241と量子井戸層8242はドープされていてもよい。
また、本実施例においても、図14および図15を用いて説明したように、小Eg層の中心位置をゲート層の中心位置よりも、アノード側とすることで小Eg層のキャリア濃度を高くして、光量の増大を実現するということが可能である。具体的には、図8において、小Eg層であるMQW構造824をnベース層820の中心よりも、アノード層810に近い位置に配することにより、光量の増大を行うことができる。
(実施例5)
図12は、本実施例の発光サイリスタの素子断面図である。本実施例の発光サイリスタにおいては、実施例2の多重量子井戸(MQW)構造534の代わりに、MQW構造1200が設けられている。以降では、実施例2と同様の構成を有する部分の説明は省略し、異なる部分のみ説明する。
MQW構造1200はバリア層1201と量子井戸層1202が交互に積層された構造を有している。本実施例では、MQW構造1200は、量子井戸層1202が25層、バリア層1201が26層で構成されている。バリア層1201は、Al0.22GaAsで構成されている。量子井戸層1202は、Al0.06GaAsで構成されている。バリア層1201と量子井戸層1202は一様にドープされており、バリア層1201と量子井戸層1202のキャリア濃度は3×1017cm-3である。
スペーサ層1203は、n型のAl0.22GaAsで構成されており、その厚さは43nmであり、そのキャリア濃度は3×1017cm-3である。スペーサ層1204は、n型のAl0.23GaAsで構成されており、その厚さは39nmであり、そのキャリア濃度は3×1017cm-3である。本構成において、ΔEgは0.105eVである。
本実施例の実施例2との相違点の1つは、MQW構造1200がドープしたバリア層1201及び量子井戸層1202により構成されている点である。これにより、量子井戸層1202の層数を25層と多くしてもサイリスタ特性を維持できる。量子井戸層1202の層数を実施例2に比べて多くすることにより、更なる光量増大とサイリスタ特性の両立が可能となる。
MQW構造1200がノンドープである場合には、上述のように距離dを50nm以上とすることが求められる。この条件を満たしながら光量を増大させるための手法としては、量子井戸層の層数を増加させることが一つの選択肢となり得るが、キャリアの走行距離等を考慮すると、nゲート層厚くし過ぎることは好ましくない。そのため量子井戸層の層数には上限があり、光量の増大には制限がある。本実施例では、MQW構造1200にドープしたバリア層1201及び量子井戸層1202を用いることで、距離dを50nm以上とする制約が解消される。そのため、実施例2と比べて量子井戸層1202の層数を増加させることにより、更なる光量増大が可能となる。
また、本実施例の構成のように量子井戸層1202の層数を多くすることにより、発光時における1層あたりのキャリア密度を下げることが可能となるため、長寿命な発光サイリスタが提供される。
(実施例6)
図18は本実施例の発光サイリスタの素子断面図である。本実施例の発光サイリスタにおいては、実施例3のMQW構造534の代わりに、実施例5と同様のMQW構造1200が設けられている。言い換えると、本実施例の発光サイリスタは、実施例5の発光サイリスタに、実施例3のDBR層505が追加されたものである。
本実施例によれば、実施例5と同様の理由により、サイリスタ特性を維持しつつ、発光効率を向上させることができる。また、本実施例ではDBR層505をさらに追加しているため、発光効率をさらに向上させることができる。
図16(a)は、本実施例の発光サイリスタのI-Vカーブを示すグラフである。I-Vカーブの測定条件は実施例3に示したものと同様である。図中の実線は、アノード-カソード間に印加される電圧を0Vから徐々に大きくしながら測定した往路のI-Vカーブである。図中の破線は、発光サイリスタが「オン状態」に移行した後、印加電圧を徐々に小さくしながら測定した復路のI-Vカーブである。
図16(a)に示されているように、往路の測定では0Vから15V以上の高い電圧まで「オフ状態」が維持されている。一旦「オン状態」に移行すると、2.0V程度の低い電圧でも「オン状態」が維持される。また、室温において、5.0mAの電流が流れている場合に発光サイリスタから出力される光量は、330μWであった。
(比較例3)
実施例6の比較例3として、本実施例とはMQW構造1200のドーピング濃度が異なる発光サイリスタのI-Vカーブを図16(b)に示す。本比較例では、MQW構造1200はノンドープとした。図16(b)においては、往路と復路が重なっている。また、図16(b)においては、「オフ状態」がなく、低電圧から徐々に電流が流れ始めており、サイリスタ特性を示していない。本比較例ではMQW構造1200をノンドープとし、量子井戸層1202の層数を25層としているため、距離dが50nmよりも小さい39nmとなっている。これは、シミュレーションにおいても「オフ状態」を維持できない領域である。
本実施例においても実施例5と同様に、MQW構造1200がドープしたバリア層1201及び量子井戸層1202により構成されている。これにより、ノンドープの場合と比較して、量子井戸層1202の層数を多くすることができ、更なる光量増大とサイリスタ特性の両立が可能となる。また、発光時における1層あたりのキャリア密度を下げることが可能となるため、長寿命な発光サイリスタが提供される。
(実施例7)
図13は、本実施例の発光サイリスタの素子断面図である。本実施例の発光サイリスタは、実施例2と比べて、MQW1334の位置がアノード層540に近い構造となっている。
具体的には、スペーサ層533はn型のAl0.23GaAsで構成されており、その厚さは50nmであり、そのキャリア濃度は3×1017cm-3である。スペーサ層531は、n型のAl0.23GaAsで構成されており、その厚さは150nmであり、そのキャリア濃度は3×1017cm-3である。
本実施例では、実施例2と比較して、MQW1334の位置がキャリア密度の高いアノード層540側に近い位置に配置されている。これにより、光量が更に増大された発光サイリスタを提供することが可能となる。
(実施例8)
本実施例は、実施例4の発光サイリスタを用いた電子写真システム(画像形成装置)である。
図9は、発光素子アレイチップ群901を配列したプリント基板902を模式的に示す図である。図9(a)はプリント基板902の、発光素子アレイチップ群901が実装されている面(「発光素子アレイ実装面」と称する)を示す図であり、図9(b)は、発光素子アレイ実装面とは反対側の面(「発光素子アレイ非実装面」と称する)を示す図である。
図9(a)に示すように、発光素子アレイチップ群901は、本実施例では、29個の発光素子アレイチップC1~C29で構成される。発光素子アレイチップ群901はプリント基板902の発光素子アレイ実装面に実装されており、発光素子アレイチップC1~C29はプリント基板902上に千鳥状に配列されている。
発光素子アレイチップC1~C29のそれぞれは516個の発光点を有しており、それぞれの発光点に対応する516個の発光サイリスタを有している。なお、それぞれの発光サイリスタは、上述の実施形態または各実施例の構造を有している。発光素子アレイチップC1~C29のそれぞれにおいて、516個の発光サイリスタはチップの長手方向に所定のピッチで一次元的に配列されており、隣接する発光サイリスタ間は素子分離溝で分離されている。すなわち、発光素子アレイチップC1~C29は、複数の発光サイリスタが一次元的に配列された発光サイリスタアレイと呼ぶこともできる。本実施例では、隣接する発光サイリスタ間のピッチは、21.16μmとなっており、これは1200dpiの解像度のピッチに相当する。また、チップ内における516個の発光点の端から端までの距離は、約10.9mm(≒21.16μm×516)である。
図9(b)に示すように、発光素子アレイ非実装面には、発光素子アレイチップC1~C15を駆動する駆動部903aと、発光素子アレイチップC16~C29を駆動する駆動部903bが、コネクタ905の両側に配置されている。コネクタ905には、不図示の画像コントローラ部から駆動部903a,903bを制御する信号線と、電源、グランド線が接続され、駆動部903a,903bが接続されている。駆動部903a,903bからは、発光素子アレイチップを駆動するための配線がプリント基板902の内層を通り、各々発光素子アレイチップC1~C15、発光素子アレイチップC16~C29に接続されている。
発光素子アレイチップC1~C29は千鳥状に2列に配置されており、各列はプリント基板902の長手方向に沿って配置されている。図9(c)に、発光素子アレイチップC28と発光素子アレイチップC29のチップ間の境界部の様子を示す。各発光素子アレイチップの端部には制御信号を入力するためのワイヤボンディングパッドPが配置されている。ワイヤボンディングパッドPから入力した信号により、転送部Tおよび発光サイリスタLが駆動する。チップ間の境界部においても、隣接する発光サイリスタ間のプリント基板902の長手方向のピッチは、1200dpiの解像度のピッチに相当する21.16μmとなっている。また、前記2列のチップの発光点のプリント基板902の短手方向のピッチ(図9(c)中のS)は、約84μm(1200dpiで4画素分、2400dpiで8画素分)となるように配置されている。
プリント基板902上には、1つあたり516個の発光点を有する発光素子アレイチップが29個配列されているため、発光素子アレイチップ群901全体では、発光させることができる発光サイリスタの数は14,964個となる。また、本実施例の発光素子アレイチップ群901によって露光できる幅は約316mm(≒10.9mm×29)となり、発光素子アレイチップ群901を搭載した露光ヘッドを用いれば、この幅に対応した画像を形成することができる。
次に、発光素子アレイチップ群901を搭載した露光ヘッド306について説明する。
本実施例の露光ヘッド306は、感光体ドラム302に露光を行い、感光体ドラムに静電潜像を形成する際に好適に用いることができる。しかしながら露光ヘッド306の用途は特に限定はされず、例えばラインスキャナの光源として用いることもできる。
露光ヘッド306は、上述の発光素子アレイチップ群901と、発光素子アレイチップ群901を実装するプリント基板902と、ロッドレンズアレイ403と、を有する。また、露光ヘッド306は、ロッドレンズアレイ403とプリント基板902とを支持するハウジング(支持部材)404を有する。
ロッドレンズアレイ403は、発光素子アレイチップ群901からの光を集光する光学系である。露光ヘッド306は、発光素子アレイチップ群901中の各発光サイリスタからの光をロッドレンズアレイ403で集光する。ロッドレンズアレイ403で集光した光は、感光体ドラム302に照射される。
図10(a)、10(b)に、感光体ドラム302及び露光ヘッド306の配置と、露光ヘッド306からの光が感光体ドラム302の表面に結像されている様子を示す。露光ヘッド306は、感光体ドラム302と対向するように配置されている。露光ヘッド306及び感光体ドラム302のそれぞれは、不図示の取り付け部材によって画像形成装置に取り付けられて使用される。
露光ヘッド306は、工場内にて単体で組み立て調整作業され、画像形成装置に取り付けた場合に光の集光位置が適切な位置になるように、各スポットのピント調整、光量調整が行われることが好ましい。ここで、感光体ドラム302とロッドレンズアレイ403間の距離、ロッドレンズアレイ403と発光素子アレイチップ群901間の距離は、所定の間隔となるように配置される。これにより、露光ヘッド306からの光が感光体ドラム302上に結像される。このため、ピント調整時においては、ロッドレンズアレイ403と発光素子アレイチップ群901との距離が所望の値となるように、ロッドレンズアレイ403の取り付け位置の調整が行われる。また、光量調整時においては、各発光サイリスタを順次発光させていき、ロッドレンズアレイ403を介して集光させた光が、所定光量になるように各発光素子の駆動電流が調整される。
次に、露光ヘッド306を用いた画像形成装置について、図11を参照して説明する。図11は、本実施例の画像形成装置の構成を説明するための図である。
本実施例の画像形成装置は、電子写真方式の画像形成装置であり、スキャナ部700、作像部703、定着部704、給紙/搬送部705、及び、これらを制御する不図示の制御部を有する。
スキャナ部700は、読み取りたい原稿に対して照明を当てて、原稿の画像を光学的に読み取る。スキャナ部700で読み取った画像を電気信号に変換することにより、画像データが作成される。
作像部703は、電子写真プロセスを用いて現像を行う現像ユニットを複数有し、各現像ユニットは、感光体ドラム302、露光ヘッド306、帯電器707、及び現像器708を有する。現像ユニットは、トナー像の現像に用いる構成を収めたプロセスカートリッジであってもよい。この場合、プロセスカートリッジは、画像形成装置本体に対して着脱可能であることが好ましい。
感光体ドラム302は、静電潜像が形成される像担持体である。感光体ドラム302は、回転駆動され、帯電器707によって帯電する。
露光ヘッド306は、画像データに応じた光を感光体ドラム302に照射し、感光体ドラム302に静電潜像を形成する。具体的には、露光ヘッド306は、発光素子アレイチップ群901のチップ面から発生させた光を、ロッドレンズアレイ403によって感光体ドラム302に集光し、画像データに応じた静電潜像を感光体ドラム302に形成する。
現像器708は、感光体ドラム302に形成された静電潜像に対してトナー(現像剤)を供給して現像する。トナーは、収納部に収納されている。トナーを収納する収納部は、現像ユニットに含まれていることが好ましい。現像されたトナー像(現像剤像)は、転写ベルト711上に搬送された紙等の記録媒体上に転写される。
本実施形態の画像形成装置は、このような一連の電子写真プロセスを用いて現像を行う現像ユニット(現像ステーション)を4つ有し、各現像ユニットからトナー像を転写することにより、所望の画像を形成する。4つの現像ユニットは、それぞれ異なる色のトナーを有しており、シアンでの作像開始から所定時間経過後に、マゼンタ、イエロー、ブラックの作像動作を順次実行していく。
給紙/搬送部705は、本体内給紙ユニット709a、709b、外部給紙ユニット709c、及び手差し給紙ユニット709dのうち、予め指示された給紙ユニットから紙を給紙し、給紙された紙はレジローラ710まで搬送される。
レジローラ710は、前述した作像部703において形成されたトナー像が紙上に転写されるように、転写ベルト711上に紙を搬送する。
光学センサ713が、転写ベルト711のトナー像が転写される面と対向するように配置されており、各現像ユニット間の色ズレ量を導出するため、転写ベルト711上に印字されたテストチャートの位置検出を行う。ここで導出された色ズレ量は、不図示の画像コントローラ部に送られ、各色の画像位置の補正に用いる。この制御によって、紙上に、色ずれのないフルカラーのトナー像を転写することができる。
定着部704は、複数のローラと、ハロゲンヒータ等の熱源とを内蔵し、転写ベルト711上からトナー像が転写された紙上のトナーを、熱と圧力によって溶解、定着し、排紙ローラ712にて画像形成装置の外部に排紙する。
不図示の画像形成制御部は、画像形成装置を含む複合機(MFP)全体を制御するMFP制御部と接続されており、MFP制御部からの指示に応じて制御を実行する。また、画像形成制御部は、上述のスキャナ部700、作像部703、定着部704、及び給紙/搬送部705の状態を管理しながら、全体が調和を保って円滑に動作できるよう指示を行う。
このような、露光ヘッドを用いた画像形成装置では、レーザビームをポリゴンモータで偏向走査するレーザ走査方式の画像形成装置と比較して、使用する部品数が少ないため、装置の小型化、低コスト化が容易である。