JP2011054754A - 半導体素子およびその製造方法 - Google Patents

Abstract

【課題】ウェットエッチングにより形成される配線の線幅のばらつきが抑えられた半導体素子を提供する。
【解決手段】半導体素子の製造方法は、半導体層１４上に電極１１を形成する工程と、半導体層１４上に、電極１１に達する配線接続孔１２ａを有し、配線接続孔１２ａの周りに凹部１２ｂが形成された層間絶縁膜１２を形成する工程と、層間絶縁膜１２上から配線材料１８を堆積する工程であって、層間絶縁膜１２の凹部１２ｂに対応して配線材料１８に凹部１８ａが形成される工程と、配線材料１８上に、電極１１に配線接続孔１２ａを介して接続される配線１３を形成するためのレジスト膜１９を、配線材料１８に形成された凹部１８ａを覆うように形成する工程と、レジスト膜１９をマスクとしてウェットエッチングを行い、配線材料１８を選択的に除去して配線１３を形成する工程と、を含む。
【選択図】図２

Description

本発明は、半導体素子およびその製造方法に関する。

発光サイリスタなどの発光素子において、半導体層上に設けられた電極と、この電極上の絶縁膜に開けられたコンタクトホールを介して電極に接続される配線とを含む配線構造がある（例えば、特許文献１，２を参照）。

特許文献１には、メサ型の面発光素子において、発光部の半導体層上に金（Ａｕ）電極を形成し、発光面全体を絶縁膜で覆い、この絶縁膜にコンタクトホールを形成し、その上からアルミニウム（Ａｌ）を堆積し、ウェットエッチングによりＡｌをパターニングしてＡｌ配線を形成することが記載されている。また、Ａｌ配線はメサの段差を通るので段切れを防止するため１μｍ程度に厚く形成する必要があり、このような厚さのＡｌ膜のパターニング精度は良くない（±１μｍ程度）との記載がある。この理由として、Ａｌをエッチングする際、不要部分のＡｌが除去される間に配線部分の側面のエッチングが進み、この側面のエッチング量がばらつくことが記載されている。そして、特許文献１では、Ａｌ配線の幅のばらつきによる光出力のばらつきを抑えるために、Ａｌをウェットエッチングによりパターニングする際のマスク寸法を特定の条件で設定して、Ａｌ配線の幅をＡｕ電極の幅よりも小さくすることが提案されている。

特許文献２には、Ａｕ電極とＡｌ配線との合金化による発光素子の信頼性の悪化を抑えるために、Ａｕ電極の周辺部と絶縁膜との重なり幅を１μｍ以下にすることが記載されている。

また、例えば特許文献３〜１１に記載されているように、複数個の発光サイリスタが配列された構造を持ち、発光点を順次自己走査する機能を有する自己走査型発光素子アレイ（SLED: Self-scanning Light-emitting Device）が知られている。

なお、特許文献１２には、ＧａＡｓを主成分とする化合物半導体表面をフッ素元素を含有するプラズマにより処理し、当該化合物半導体表面に真空蒸着により電極を形成することが記載されている。

また、特許文献１３には、化合物半導体の電極形成方法として、半導体の主面に絶縁膜を形成し、絶縁膜に電極形成用の開口を形成し、絶縁膜をマスクとして開口から露出した半導体の一部をエッチングにより除去し、電極形成用の凹部を形成し、半導体の上面全体に電極材料を成膜し、絶縁膜をエッチングにより除去し、絶縁膜上の電極材料をリフトオフにより除去することが記載されている。

特開２００１−８５７４０号公報 特開２００５−３４０７６７号公報 特開平１−２３８９６２号公報 特開平２−１４５８４号公報 特開平２−２６３６６８号公報 特開２００３−２４９６８１号公報 特開２００５−２９７４２２号公報 特開２００７−２５０８５３号公報 特開２００７−２５０９６１号公報 特開２００８−１０５２２１号公報 特開２００８−２８４８１９号公報 特開平５−３６６２２号公報 特開２０００−５８４８１号公報

ところで、ウェットエッチングにより配線を形成する場合、配線の幅方向のエッチング量がばらつくため、線幅のばらつきが大きくなる。一方で、半導体素子では、その特性のばらつきを抑える等の観点より、配線の線幅のばらつきを抑えたいという要望がある。例えば、発光素子においては、光量のばらつきを抑える等の観点より、光を取り出す側に配置される配線の線幅のばらつきを抑えたいという要望がある。

本発明は、ウェットエッチングにより形成される配線の線幅のばらつきが抑えられた半導体素子およびその製造方法を提供することを目的とする。

請求項１に記載の発明は、半導体層上に設けられた電極と、前記半導体層上に設けられ、前記電極に達する配線接続孔を有し、当該配線接続孔の周りに凹部が形成された層間絶縁膜と、前記層間絶縁膜上にウェットエッチングにより形成され、前記電極に前記配線接続孔を介して接続された配線と、を含むことを特徴とする半導体素子である。

請求項２に記載の発明は、半導体層上に電極を形成する工程と、前記半導体層上に、前記電極に達する配線接続孔を有し、当該配線接続孔の周りに凹部が形成された層間絶縁膜を形成する工程と、前記層間絶縁膜上から配線材料を堆積する工程であって、前記層間絶縁膜の凹部に対応して前記配線材料に凹部が形成される工程と、前記配線材料上に、前記電極に前記配線接続孔を介して接続される配線を形成するためのレジスト膜を、前記配線材料に形成された凹部を覆うように形成する工程と、前記レジスト膜をマスクとしてウェットエッチングを行い、前記配線材料を選択的に除去して前記配線を形成する工程と、を含むことを特徴とする半導体素子の製造方法である。

請求項３に記載の発明は、請求項２に記載の半導体素子の製造方法であって、前記電極を形成する工程は、前記半導体層上に、前記電極が形成される位置に開口を有する電極形成用のレジスト膜を形成する工程と、前記電極形成用のレジスト膜をマスクとしてウェットエッチングを行い、前記半導体層を掘り下げる工程と、前記電極形成用のレジスト膜上から電極材料を堆積する工程と、前記電極形成用のレジスト膜を除去して、前記電極材料のうち前記半導体層上に堆積した電極材料を残して前記電極とする工程であって、前記半導体層の掘り下げられた領域により前記電極の周りに凹部が形成される工程と、を含み、前記層間絶縁膜を形成する工程では、前記電極の周りに形成された凹部に対応して前記層間絶縁膜の凹部が形成される、ことを特徴とする。

請求項４に記載の発明は、請求項２に記載の半導体素子の製造方法であって、前記電極を形成する工程は、前記半導体層上に、前記電極が形成される位置に開口を有する電極形成用のレジスト膜を形成する工程と、前記電極形成用のレジスト膜上から電極材料を堆積する工程と、前記電極材料をマスクとしてウェットエッチングを行い、前記半導体層上に堆積した電極材料の周りに凹部を形成する工程と、前記電極形成用のレジスト膜を除去して、前記電極材料のうち前記半導体層上に堆積した電極材料を残して前記電極とする工程と、を含み、前記層間絶縁膜を形成する工程では、前記電極の周りに形成された凹部に対応して前記層間絶縁膜の凹部が形成される、ことを特徴とする。

請求項１に記載の発明によれば、ウェットエッチングにより形成される配線の線幅のばらつきが抑えられた半導体素子を提供することができる。

請求項２に記載の発明によれば、ウェットエッチングにより形成される配線の線幅のばらつきが抑えられた半導体素子の製造方法を提供することができる。

請求項３に記載の発明によれば、電極形成用のレジスト膜を利用して凹部を形成することができる。

請求項４に記載の発明によれば、堆積された電極材料をマスクとして利用して凹部を形成することができる。

実施の形態に係る半導体素子の一例を示す断面図である。 実施の形態に係る半導体素子の製造方法の第１の例を示す工程図である。 エッチング時間と配線の線幅との関係の一例を示すグラフである。 実施の形態に係る半導体素子の製造方法の第２の例を示す工程図である。 発光素子の一例を示す断面図である。 発光素子アレイの一例を示す等価回路図である。 発光素子アレイの一例を示す平面図である。 図７のＡ−Ａ’断面図である。 図７のＢ−Ｂ’断面図である。 光照射装置の構成の一例を示す概略図である。 画像形成装置の構成の一例を示す概略図である。

以下、本発明の実施の形態を図面に従って説明する。

［半導体素子］
図１は、本実施の形態に係る半導体素子の一例を示す断面図である。図１において、半導体素子１０は、電極１１、層間絶縁膜１２、および配線１３を含む。

電極１１は、半導体素子１０を構成する基板１５上の半導体層１４上に設けられる。電極１１は、具体的には金属により形成され、例えば、ＡｕまたはＡｕを主成分とする材料により形成される。ただし、電極１１は、他の材料により形成されてもよい。他の電極材料としては、Ａｇ，Ｐｔ，Ｐｄ，Ｗ，Ｔｉ，Ｎｉ，Ｃｒのいずれの金属の単体，合金，またはこれらの組み合わせでもよい。電極１１は、例えばオーミック電極を構成する。

層間絶縁膜１２は、半導体層１４上に設けられ、電極１１に達する配線接続孔（コンタクトホール）１２ａを有する。層間絶縁膜１２は、例えばＳｉＯ_２膜である。

本実施の形態では、層間絶縁膜１２には、コンタクトホール１２ａの周りに凹部（段差部とも呼べる）１２ｂが形成されている。一つの態様では、図１に示されるように、半導体層１４の電極１１の周りに凹部１４ａが形成され、この半導体層１４の凹部１４ａに対応して層間絶縁膜１２の凹部１２ｂが形成される。

配線１３は、層間絶縁膜１２上に設けられ、ウェットエッチングにより形成されたものである。配線１３は、電極１１にコンタクトホール１２ａを介して接続される。配線１３は、具体的には金属であり、例えば、ＡｌまたはＡｌを主成分とする材料により形成される。ただし、配線１３は、他の材料により形成されてもよい。他の材料としてはＡｇ，Ａｕ，Ｐｔ，Ｐｄ，Ｗ，Ｔｉ，Ｎｉ，Ｃｒのいずれの金属の単体，合金，またはこれらの組み合わせの材料でもよい。

図２は、本実施の形態に係る半導体素子の製造方法の第１の例を示す工程図である。以下、図２を参照して、半導体素子１０の製造方法の第１の例を説明する。

まず、図２（ａ）〜（ｃ）に示されるように、半導体層１４上に電極１１を形成する。

すなわち、図２（ａ）に示されるように、半導体層１４上に、電極１１が形成される位置に開口１６ａを有する電極形成用のレジスト膜１６を形成する。具体的には、基板（例えばＧａＡｓ基板）１５上に形成されたエピタキシャル層からなる半導体層１４上に、開口１６ａを有する電極形成用のレジスト膜１６をホトリソグラフィ工程によりパターニングして形成する。そして、当該レジスト膜１６をマスクとしてウェットエッチングを行い、半導体層１４を掘り下げて掘り下げ部１４ｂを形成する。ここで、エッチング液としては、例えば、硫酸、過酸化水素、および水の混合液が用いられる。エッチングの深さは、例えば０．２μｍ以下程度である。

ついで、図２（ｂ）に示されるように、レジスト膜１６上から電極材料１７を堆積する。具体的には、Ａｕ電極材料を蒸着法で成膜する。これにより、レジスト膜１６および半導体層１４のうち開口１６ａに対応する領域に、電極材料１７が堆積される。

ついで、図２（ｃ）に示されるように、レジスト膜１６を除去して、電極材料１７のうち半導体層１４上に堆積した電極材料を残して電極１１とする。具体的には、テープ剥離またはレジスト剥離液によりリフトオフを行い、電極１１を形成する。電極１１の周りには、掘り下げられた領域である掘り下げ部１４ｂにより、凹部１４ａが形成される。

上記のように電極１１が形成された後、図２（ｄ）に示されるように、半導体層１４上に、電極１１に達するコンタクトホール１２ａを有し、当該コンタクトホール１２ａの周りに凹部１２ｂが形成された層間絶縁膜１２を形成する。具体的には、基板全面に層間絶縁膜１２を化学気相成長法（ＣＶＤ法）により膜厚０．５μｍ程度に成膜し、コンタクトホール１２ａが形成される位置に開口を有するレジスト膜をホトリソグラフィにより形成し、反応性イオンエッチング（ＲＩＥ）を行ってコンタクトホール１２ａを形成する。当該工程では、電極１１の周りに形成された凹部１４ａに対応して層間絶縁膜１２の凹部１２ｂが形成される。

ついで、図２（ｅ）に示されるように、層間絶縁膜１２上から配線材料１８を堆積する。このとき、層間絶縁膜１２の凹部１２ｂに対応して配線材料１８に凹部１８ａが形成される。そして、配線材料１８上に、電極１１にコンタクトホール１２ａを介して接続される配線１３を形成するためのレジスト膜１９を、配線材料１８に形成された凹部１８ａを覆うように形成する。具体的には、Ａｌ配線材料をスパッタ法により膜厚１．０μｍ程度に成膜した後、配線形成用のレジスト膜１９をホトリソグラフィによりパターニングして形成する。この工程において、レジスト膜１９には、配線材料１８の凹部１８ａに対応して、配線材料１８側に突出する凸部１９ａが形成される。

ついで、図２（ｆ）に示されるように、レジスト膜１９をマスクとしてウェットエッチングを行い、配線材料１８を選択的に除去して配線１３を形成する。このエッチングには、例えばリン酸を主成分とするエッチング液が用いられる。エッチングの後、レジスト膜１９を除去する。

上記のウェットエッチングの際、レジスト膜１９に形成された凸部１９ａにより、幅方向（横方向、半導体層１４の面と平行な方向）へのエッチングの進行が妨げられ、幅方向のエッチング速度が遅くなる。すなわち、凸部１９ａ（または凹部１８ａ）が設けられた部分においては、エッチング時間に対する配線の線幅の変化が少なくなる。これにより、配線の線幅のコントロール性が向上し、線幅のばらつきが抑えられる。

図３は、エッチング時間と配線の線幅との関係の一例を示すグラフである。このグラフは実験により得られたものであり、横軸はエッチング時間を示し、縦軸は線幅を示す。縦軸の値は実際の線幅と目標値との差を示し、実際の線幅が目標より太い場合に正となる。図３より、凸部１９ａ（または凹部１８ａ）での線幅の変化がエッチング時間に対して少ないことが分かる。例えば、この線幅の変化が少ない領域（図３において破線で示された領域）Ａに線幅の目標を設定することにより、安定した線幅が得られる。ただし、線幅の目標は、領域Ａの外に設定されてもよい。

図４は、本実施の形態に係る半導体素子の製造方法の第２の例を示す工程図である。以下、図４を参照して、半導体素子１０の製造方法の第２の例を説明する。

まず、図４（ａ）〜（ｄ）に示されるように、半導体層１４上に電極１１を形成する。

すなわち、図４（ａ）に示されるように、半導体層１４上に、電極１１が形成される位置に開口１６ａを有する電極形成用のレジスト膜１６を形成する。具体的には、基板（例えばＧａＡｓ基板）１５上に形成されたエピタキシャル層からなる半導体層１４上に、開口１６ａを有する電極形成用のレジスト膜１６をホトリソグラフィ工程によりパターニングして形成する。

ついで、図４（ｂ）に示されるように、レジスト膜１６上から電極材料１７を堆積する。具体的には、Ａｕ電極材料を蒸着法で成膜する。これにより、レジスト膜１６および半導体層１４のうち開口１６ａに対応する領域に、電極材料１７が堆積される。

ついで、図４（ｃ）に示されるように、電極材料１７をマスクとしてウェットエッチングを行い、半導体層１４上に堆積した電極材料１７の周りに凹部１４ａを形成する。ここで、エッチング液としては、例えば、硫酸、過酸化水素、および水の混合液が用いられる。エッチングの深さは、例えば０．２μｍ以下程度である。

ついで、図４（ｄ）に示されるように、レジスト膜１６を除去して、電極材料１７のうち半導体層１４上に堆積した電極材料を残して電極１１とする。具体的には、テープ剥離またはレジスト剥離液によりリフトオフを行い、電極１１を形成する。

上記のように電極１１が形成された後、図４には示されていないが、上記第１の例と同様に、層間絶縁膜１２および配線１３を形成する。すなわち、図２（ｄ）〜（ｆ）に示されるように、層間絶縁膜１２を形成し、その上から配線材料１８を堆積し、配線形成用のレジスト膜１９を形成し、ウェットエッチングにより配線１３を形成し、レジスト膜１９を除去する。

なお、上記第１および第２の例では、半導体層１４に凹部１４ａを形成し、この凹部１４ａにより層間絶縁膜１２の凹部１２ｂを形成しているが、半導体層１４の凹部１４ａは省略されてもよい。この場合、例えば、層間絶縁膜１２を成膜後に削ることにより、層間絶縁膜１２の凹部１２ｂを形成してもよい。

［発光素子］
一つの態様では、本実施の形態に係る半導体素子は発光素子であり、配線１３は発光素子の光を取り出す側に配置される。この態様では、配線１３の線幅のばらつきが抑えられることにより、発光素子の光量のばらつきが抑えられる。

図５は、発光素子の一例を示す断面図である。図５において、発光素子２０は、半導体基板２１と、発光層を含む複数の半導体層が積層された半導体積層体２２と、本実施の形態に係る配線構造２３とを有する。図５の例では、発光素子２０は、ｐｎｐｎ構造を有する発光サイリスタである。

半導体基板２１は、ｐ型半導体基板であり、例えばｐ型ＧａＡｓ基板である。この半導体基板２１の裏面には、オーミック電極であるアノード電極２４が設けられている。

半導体積層体２２は、半導体基板２１上に順に積層された、ｐ型半導体層（アノード層）２２ａ、ｎ型半導体層（ｎ型ゲート層）２２ｂ、ｐ型半導体層（ｐ型ゲート層）２２ｃ、およびｎ型半導体層（カソード層）２２ｄを含む。これらの半導体層は、例えばＡｌＧａＡｓ層である。半導体積層体２２において、カソード層２２ｄはパターニングされており、部分的に除去されている。

配線構造２３は、電極１１ｃ，１１ｇ、層間絶縁膜１２、および配線１３ｃ，１３ｇを含む。

電極１１ｃは、光を取り出す側の半導体層であるカソード層２２ｄ上に設けられ、カソード電極を構成する。電極１１ｇは、ｐ型ゲート層２２ｃ上に設けられ、ゲート電極を構成する。

層間絶縁膜１２は、半導体積層体２２上に設けられ、電極１１ｃ，１１ｇに達するコンタクトホール１２ａを有する。各コンタクトホール１２ａの周りには、図１と同様に、凹部が形成される。

配線１３ｃ，１３ｇは、層間絶縁膜１２上にウェットエッチングにより形成されたものであり、それぞれコンタクトホール１２ａを介して電極１１ｃ，１１ｇに接続される。

上記構成を有する発光素子２０は、例えば、半導体基板２１上に半導体積層体２２を形成した後、上記［半導体素子］の欄で説明したのと同様に、半導体積層体２２上に電極１１ｃ，１１ｇ、層間絶縁膜１２、および配線１３ｃ，１３ｇを順に形成することにより作成される。

なお、上記の説明では、発光素子としてｐｎｐｎ構造の発光サイリスタを例示したが、ｎｐｎｐ構造の発光サイリスタなど、他の種類の発光素子であってもよい。

［発光素子アレイ］
一つの態様では、上記発光素子を複数有する発光素子アレイが構成される。この態様では、配線１３の線幅のばらつきが抑えられることにより、発光素子アレイの発光素子間の光量のばらつきが抑えられる。具体的な一態様では、発光素子アレイは、複数個の発光サイリスタが一次元に配列された構造を持ち、発光点を順次自己走査する機能を有する自己走査型発光素子アレイ（ＳＬＥＤ）である。ＳＬＥＤは、同一の発光サイリスタが発光機能と発光点走査機能との両方の機能を果たすタイプ（非分離型と呼ばれる）であってもよいし、発光機能を果たす発光サイリスタと発光点走査機能を果たす発光サイリスタとが別々に設けられるタイプ（分離型と呼ばれる）であってもよい。

図６は、発光素子アレイの一例を示す等価回路図である。図７は、発光素子アレイの一例を示す平面図である。図８は、図７のＡ−Ａ’断面図である。図９は、図７のＢ−Ｂ’断面図である。以下、図６〜９を参照して、発光素子アレイの一例を説明する。ここでは、発光素子アレイは、分離型のＳＬＥＤである。

図６，７に示されるように、発光素子アレイ３０は、発光点を走査するためのシフト部３１と、シフト部３１により発光点が走査される発光部３２とを含む。シフト部３１は、複数個のスイッチ素子（具体的には発光サイリスタ）Ｔ１，Ｔ２，・・・を含み、発光部３２は、複数個の発光素子（具体的には発光サイリスタ）Ｌ１，Ｌ２，・・・を含む。

スイッチ素子Ｔ１，Ｔ２，・・・のゲート間は、結合ダイオードＤで結合されている。また、スイッチ素子Ｔ１，Ｔ２，・・・のゲートは、それぞれゲート負荷抵抗Ｒｇを介して電源配線（ＶＧＡライン）３３に接続されている。電源配線３３には電源電圧ＶＧＡが供給される。

スイッチ素子Ｔ１，Ｔ２，・・・のカソードには、複数の発光素子Ｌ１，Ｌ２，・・・を順次点灯可能な状態にするための転送信号が供給される信号配線が接続されている。図６の例では、奇数番目のスイッチ素子Ｔ１，Ｔ３，・・・には信号配線３４が接続されており、偶数番目のスイッチ素子Ｔ２，Ｔ４，・・・には信号配線３５が接続されている。信号配線３４には抵抗Ｒ１を介してクロック信号φ１が供給され、信号配線３５には抵抗Ｒ２を介してクロック信号φ２が供給される。

第１番目のスイッチ素子Ｔ１のゲートは、ダイオードＤＳを介して信号配線３５に接続されている。なお、図７においては、ダイオードＤＳおよび抵抗Ｒ１，Ｒ２は図示されていない。

発光素子Ｌ１，Ｌ２，・・・のゲートは、それぞれ対応するスイッチ素子Ｔ１，Ｔ２，・・・のゲートに接続されている。

発光素子Ｌ１，Ｌ２，・・・のカソードは、信号配線３６に接続されている。信号配線３６には、発光素子を点灯させるための、または発光素子の光量を制御するための点灯信号φＩが供給される。

図７に示されるように、発光素子アレイ３０は、スイッチ素子Ｔ１，Ｔ２，・・・のカソード電極４１、発光素子Ｌ１，Ｌ２，・・・のカソード電極４２、結合ダイオードＤのカソード電極４３、スイッチ素子および発光素子に共通のゲート電極４４、およびゲート負荷抵抗Ｒｇの電極４５，４６を有する。カソード電極４１は信号配線３４または３５に接続され、カソード電極４２は信号配線３６に接続され、電極４６は電源配線３３に接続される。カソード電極４３とゲート電極４４と電極４５とは、接続配線３７に接続される。

なお、図７においては、見易さのために便宜上、配線を線で表現し、配線と電極との接合部分を黒丸で表現している。ただし、配線は実際には幅を持ち、信号配線３６は発光部３２の光を部分的に遮る。

図８，９を参照すると、発光素子アレイ３０は、半導体基板５１と、この基板上に設けられた半導体積層体５２とを有する。

半導体基板５１は、ここではｐ型の半導体基板であり、例えばｐ型ＧａＡｓ基板である。この半導体基板５１の裏面には、オーミック電極であるアノード電極５３が設けられている。

半導体積層体５２は、半導体基板５１上に順に積層された、ｐ型半導体層（アノード層）５２ａ、ｎ型半導体層（ｎ型ゲート層）５２ｂ、ｐ型半導体層（ｐ型ゲート層）５２ｃ、およびｎ型半導体層（カソード層）５２ｄを含む。これらの半導体層は、例えばＡｌＧａＡｓ層である。これらの半導体層がパターニングされることにより、スイッチ素子Ｔ１，Ｔ２，・・・、結合ダイオードＤ、ゲート負荷抵抗Ｒｇ、抵抗Ｒ１，Ｒ２、ダイオードＤＳ、および発光素子Ｌ１，Ｌ２，・・・が形成される。

カソード層５２ｄ上には、スイッチ素子のカソード電極４１、発光素子のカソード電極４２、および結合ダイオードのカソード電極４３が設けられている。ｐ型ゲート層５２ｃ上には、ゲート電極４４およびゲート負荷抵抗の電極４５，４６が設けられている。

これらの電極４１〜４６を覆うように層間絶縁膜５５が設けられており、この層間絶縁膜５５上に、電源配線３３、信号配線３４〜３６、および接続配線３７が設けられている。これらの配線３３〜３７は、それぞれ、層間絶縁膜５５に形成されたコンタクトホールを介して、対応する電極４１〜４６に接続されている。層間絶縁膜５５には、各コンタクトホールの周りに凹部が形成されているが、図８，９では図示が省略されている。

図９に示されるように、発光素子間はメサエッチングにより分離され、発光素子間には比較的大きな（例えば１μｍを超える）段差部分６０が形成される。

以下、上記発光素子アレイ３０の動作を簡単に説明する。例えば、図６において、クロック信号φ２がローレベルであり、クロック信号φ１がハイレベル（０Ｖ）であり、スイッチ素子Ｔ２がオン状態であるとする。このとき、スイッチ素子Ｔ２のゲート電圧は、Ｖ０（約０Ｖ）となる。スイッチ素子Ｔ２の後段側のスイッチ素子Ｔ３，Ｔ４，Ｔ５，・・・のゲート電圧は、それぞれ、結合ダイオードＤのオン電圧ＶＤだけ順に電圧降下するため、Ｖ０−ＶＤ，Ｖ０−２ＶＤ，Ｖ０−３ＶＤ，・・・となる。一方、スイッチ素子Ｔ２の前段側のスイッチ素子Ｔ１のゲート電圧は、ほぼ電源電圧ＶＧＡ（例えば−５Ｖ）と同じである。

次に、クロック信号φ２がハイレベル、クロック信号φ１がローレベルになると、スイッチ素子Ｔ２がオフとなり、次のスイッチ素子Ｔ３がオンとなる。このとき、クロック信号φ１のローレベルの電圧は、スイッチ素子Ｔ３のみがオンとなり、これ以外のスイッチ素子はオフ状態のままとなる範囲に設定される。例えば、クロック信号φ１のローレベルの電圧は、スイッチ素子Ｔ３のオンに必要な電圧（Ｖ０−ＶＤ−Ｖｄ）以下、かつスイッチ素子Ｔ５のオンに必要な電圧（Ｖ０−３ＶＤ−Ｖｄ）以上に設定される。なお、Ｖｄは発光サイリスタのゲート・カソード間のｐｎ接合の拡散電位である。

スイッチ素子Ｔ３がオン状態になると、スイッチ素子Ｔ３のゲート電圧は、Ｖ０（約０Ｖ）となる。そして、上記と同様に、スイッチ素子Ｔ３の後段側のスイッチ素子Ｔ４，Ｔ５，Ｔ６，・・・のゲート電圧は、それぞれＶ０−ＶＤ，Ｖ０−２ＶＤ，Ｖ０−３ＶＤ，・・・となり、スイッチ素子Ｔ３の前段側のスイッチ素子Ｔ２，Ｔ１のゲート電圧は、ほぼ電源電圧ＶＧＡ（例えば−５Ｖ）と同じになる。

このようにして、クロック信号φ１、φ２が、相補的に交互にローレベルとハイレベルとに切り替えられることにより、スイッチ素子Ｔ１，Ｔ２，Ｔ３，・・・が１個ずつ順番にオンになる。

走査の最初の段階では、クロック信号φ１がローレベル、クロック信号φ２がハイレベルに設定され、これにより１番目のスイッチ素子Ｔ１がオン状態になる。その後は、上述の通り、クロック信号φ１，φ２のローレベル、ハイレベルが交互に切り替えられることにより、スイッチ素子Ｔ２，Ｔ３，・・・が順番にオンされる。

ところで、スイッチ素子Ｔ１，Ｔ２，・・・のゲートはそれぞれ対応する発光素子Ｌ１，Ｌ２，・・・のゲートと接続されており、発光素子Ｌ１，Ｌ２，・・・のゲート電圧は、それぞれ対応するスイッチ素子Ｔ１，Ｔ２，・・・のゲート電圧と同じになる。したがって、例えばスイッチ素子Ｔ２がオン状態である場合、発光素子Ｌ２のゲート電圧はＶ０（約０Ｖ）となり、後段側の発光素子Ｌ３，Ｌ４，・・・のゲート電圧はそれぞれＶ０−ＶＤ，Ｖ０−２ＶＤ，・・・となり、前段側の発光素子Ｌ１のゲート電圧は電源電圧ＶＧＡとなる。

このようにオン状態のスイッチ素子は順次移動していき、スイッチ素子Ｔｎ（ｎ＝１，２，・・・）がオン状態のときに、当該スイッチ素子Ｔｎに対応する発光素子Ｌｎの点灯が点灯信号φＩによって制御される。具体的には、点灯信号φＩがローレベルにされると発光素子Ｌｎがオンとなり、点灯信号φＩがハイレベルにされると発光素子Ｌｎがオフとなる。このとき、点灯信号φＩのローレベルの電圧は、発光素子Ｌｎのみがオンとなり、これ以外の発光素子はオフ状態のままとなる範囲に設定される。例えば、点灯信号φＩのローレベルの電圧は、発光素子Ｌｎのオンに必要な電圧（Ｖ０−Ｖｄ）以下、かつ発光素子Ｌｎ＋１のオンに必要な電圧（Ｖ０−ＶＤ−Ｖｄ）以上に設定される。

なお、本例では２相の信号配線（クロックライン）を有する構成を例示したが、３相以上のクロックラインを有する構成であってもよい。

以下、図８，９を参照して、上記発光素子アレイ３０の製造方法の一例を説明する。

まず、半導体基板５１上に、ｐ型半導体層（アノード層）５２ａ、ｎ型半導体層（ｎ型ゲート層）５２ｂ、ｐ型半導体層（ｐ型ゲート層）５２ｃ、およびｎ型半導体層（カソード層）５２ｄを、有機金属気相成長法（ＭＯＣＶＤ法）により積層する。そして、メサエッチングにより素子間分離を行う。この素子間分離により、素子間に段差部分６０が形成される。素子間分離の他、エッチングにより、スイッチ素子のカソード島の形成、発光素子のカソード島の形成、発光部およびシフト部の島とゲート負荷抵抗の島との分離なども行われる。

ついで、［半導体素子］の欄で説明したのと同様に、電極４１〜４６、層間絶縁膜５５、および配線３３〜３７を順に形成する。

具体的には、Ａｕを主成分とする電極４１〜４６を形成した後、基板全面に層間絶縁膜５５を成膜し、この層間絶縁膜５５に電極４１〜４６に達するコンタクトホールを形成する。

層間絶縁膜５５を形成した後、基板全面に配線材料を堆積する。ここで、一つの態様では、配線材料はＡｌを主成分とする材料である。これは、Ａｌは加工が容易であり、大きな段差でも安定した接続が可能な材料であること等を考慮したものである。

ついで、配線材料上に、配線形成用のレジスト膜を形成し、このレジスト膜をマスクとしてウェットエッチングを行い、配線を形成し、レジスト膜を除去する。

上記ウェットエッチングにおいては、メサの段差部分６０に配線材料（Ａｌ）の残渣が残らないようにオーバーエッチングが行われる。このオーバーエッチングは配線の線幅のばらつきを大きくする要因となり得るものであるが、本実施の形態では、配線形成用のレジスト膜の凸部により配線の幅方向のエッチングの進行が抑制され、配線の線幅のばらつきが抑制される。

［光照射装置］
上記発光素子アレイは、例えば光照射装置に用いられる。光照射装置は、例えば、上記発光素子アレイと、当該発光素子アレイを駆動する駆動部とを含む。駆動部は、発光素子アレイを駆動するための電力や制御信号を発光素子アレイに供給する。このような光照射装置は、例えば、感光体等の像保持体に光を照射して画像を形成する、露光装置、画像書き込みヘッド、またはプリントヘッドとして利用される。ただし、光照射装置は、画像読み取り装置の光源など、他の用途に用いられてもよい。

図１０は、光照射装置の構成の一例を示す概略図である。図１０において、光照射装置１００は、基板１１０と、基板１１０上に設けられた発光素子アレイ１２０と、基板１１０上に設けられた駆動部１３０とを有する。

発光素子アレイ１２０は、例えばＳＬＥＤであり、例えば図６〜９に示される構成を有する。

駆動部１３０は、発光素子アレイ１２０を駆動するものであり、例えば駆動回路である。駆動部１３０は、例えば、発光素子アレイ１２０の電源配線に電源電圧ＶＧＡを供給し、転送信号用の信号配線に転送信号φ１，φ２を供給し、点灯信号用の信号配線に点灯信号φＩを供給する。

光照射装置１００は、さらに、発光素子アレイ１２０から出射された光を像保持体等の表面に結像させるためのレンズ（例えばロッドレンズアレイ）、基板１１０を支持するハウジング、レンズを支持するとともの発光素子アレイ１２０を外部から遮蔽するホルダ、ハウジングをレンズ方向に加圧する板バネなどを含んでもよい。

また、光照射装置１００は、複数個の発光素子アレイ１２０を含んでもよい。例えば、基板１１０上に複数個の発光素子アレイ１２０が直線状に配置され、当該複数個の発光素子アレイ１２０が基板１１０上の駆動部１３０により駆動される構成であってもよい。

［画像形成装置］
上記光照射装置は、例えば画像形成装置に用いられる。画像形成装置は、例えば、上記光照射装置と、当該光照射装置の発光素子アレイからの光により画像が形成される像保持体とを有する。光照射装置の駆動部は、画像データに基づいて発光素子アレイを駆動し、これにより当該画像データに応じた画像を像保持体に形成する。

図１１は、画像形成装置の構成の一例を示す概略図である。ここでは、画像形成装置２００は、電子写真装置であり、例えば、プリンタ、複写機、ファクシミリ装置などである。

図１１において、画像形成装置２００は、像保持体としての感光体２１０と、感光体２１０の表面を一様に帯電させる帯電装置２２０と、帯電された感光体２１０の表面を画像データに基づいて露光して静電潜像を形成する光照射装置（露光装置）２３０と、当該静電潜像をトナー像に現像する現像装置２４０と、当該トナー像を用紙等の印刷媒体Ｐに転写する転写装置２５０と、当該転写されたトナー像を印刷媒体Ｐ上に定着させる定着装置２６０とを含む。

以上説明した本実施の形態では、次の効果も得られ得る。

本実施の形態の一態様では、電極が形成される面がウェットエッチングにより削られる。これにより、電極の半導体層に対する密着性が向上する。

また、本実施の形態の一態様では、電極材料が成膜される面が削り込まれる。このため、リフトオフの電極材料が分離しやすい。

なお、本発明は、上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変更することができる。

１０ 半導体素子、１１ 電極、１２ 層間絶縁膜、１２ａ 配線接続孔（コンタクトホール）、１２ｂ 凹部（段差部）、１３ 配線、１４ 半導体層、１４ａ 凹部、１５ 基板、１６ レジスト膜、１７ 電極材料、１８ 配線材料、１８ａ 凹部、１９ レジスト膜、１９ａ 凸部。

Claims (4)

1. 半導体層上に設けられた電極と、
   前記半導体層上に設けられ、前記電極に達する配線接続孔を有し、当該配線接続孔の周りに凹部が形成された層間絶縁膜と、
   前記層間絶縁膜上にウェットエッチングにより形成され、前記電極に前記配線接続孔を介して接続された配線と、
   を含むことを特徴とする半導体素子。
2. 半導体層上に電極を形成する工程と、
   前記半導体層上に、前記電極に達する配線接続孔を有し、当該配線接続孔の周りに凹部が形成された層間絶縁膜を形成する工程と、
   前記層間絶縁膜上から配線材料を堆積する工程であって、前記層間絶縁膜の凹部に対応して前記配線材料に凹部が形成される工程と、
   前記配線材料上に、前記電極に前記配線接続孔を介して接続される配線を形成するためのレジスト膜を、前記配線材料に形成された凹部を覆うように形成する工程と、
   前記レジスト膜をマスクとしてウェットエッチングを行い、前記配線材料を選択的に除去して前記配線を形成する工程と、
   を含むことを特徴とする半導体素子の製造方法。
3. 請求項２に記載の半導体素子の製造方法であって、
   前記電極を形成する工程は、
   前記半導体層上に、前記電極が形成される位置に開口を有する電極形成用のレジスト膜を形成する工程と、
   前記電極形成用のレジスト膜をマスクとしてウェットエッチングを行い、前記半導体層を掘り下げる工程と、
   前記電極形成用のレジスト膜上から電極材料を堆積する工程と、
   前記電極形成用のレジスト膜を除去して、前記電極材料のうち前記半導体層上に堆積した電極材料を残して前記電極とする工程であって、前記半導体層の掘り下げられた領域により前記電極の周りに凹部が形成される工程と、
   を含み、
   前記層間絶縁膜を形成する工程では、前記電極の周りに形成された凹部に対応して前記層間絶縁膜の凹部が形成される、
   ことを特徴とする半導体素子の製造方法。
4. 請求項２に記載の半導体素子の製造方法であって、
   前記電極を形成する工程は、
   前記半導体層上に、前記電極が形成される位置に開口を有する電極形成用のレジスト膜を形成する工程と、
   前記電極形成用のレジスト膜上から電極材料を堆積する工程と、
   前記電極材料をマスクとしてウェットエッチングを行い、前記半導体層上に堆積した電極材料の周りに凹部を形成する工程と、
   前記電極形成用のレジスト膜を除去して、前記電極材料のうち前記半導体層上に堆積した電極材料を残して前記電極とする工程と、
   を含み、
   前記層間絶縁膜を形成する工程では、前記電極の周りに形成された凹部に対応して前記層間絶縁膜の凹部が形成される、
   ことを特徴とする半導体素子の製造方法。

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