JP2004356191A - 発光素子アレイおよびその製造方法 - Google Patents

Abstract

【課題】金属配線間の漏れ光を抑制した発光素子アレイを提供する。
【解決手段】ｐ形基板１０上に、ｐ形バッファ層１２，ｐ形半導体層１４，ｎ形半導体層１６，ｐ形半導体層１８，ｎ形半導体層２０、光吸収層であるｎ形半導体層を順次積層し、ｐｎｐｎ構造を作る。最上層のｎ形半導体層３０上に、リフトオフ法により、カソード電極２２を形成する。カソード層であるｎ形半導体層２０、３０の一部を、ウェットエッチング法により除去して、ゲート層であるｐ形半導体層１８を露出させる。露出したｐ形半導体層１８上に、リフトオフ法により、ゲート電極を形成する。ウェットエッチング法により、素子分離を行う。次に、全面に絶縁膜２６を形成し、絶縁膜にコンタクトホールを形成する。コンタクトホールを通る、Ａｌ配線２８を形成する。
【選択図】 図７

Description

【０００１】
【発明の属する技術分野】
本発明は、発光素子アレイ、特に金属配線間の漏れ光を抑制した発光素子アレイおよびその製造方法に関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてｐｎｐｎ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ（ＳＬＥＤ）を作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイを転送部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特許文献５参照）。
【０００４】
図１に、転送部と発光部を分離したタイプの自己走査型発光素子アレイチップの等価回路図を示す。この自己走査型発光素子アレイは、サイリスタＴ_１ ，Ｔ_２ ，Ｔ_３ ，…を含む転送部１と、サイリスタＬ_１ ，Ｌ_２ ，Ｌ_３ ，…を含む発光部２とを備えている。転送部の構成は、ダイオード接続を用いている。すなわち、サイリスタのゲート電極Ｇ間は、ダイオードＤ_１ ，Ｄ_２ ，…で結合されている。Ｖ_ＧＡは電源であり、Ｖ_ＧＡライン３から負荷抵抗Ｒ_Ｌ を経て各転送部サイリスタのゲート電極に接続されている。また、転送部サイリスタのゲートは、対応する発光部サイリスタのゲート電極にも接続される。サイリスタＴ_１ のゲートは、スタートパルスφ_Ｓ 端子に接続されている。転送部サイリスタのカソード電極は、交互に転送用クロックパルスφ１，φ２ライン４，５を経て、クロックパルスφ１，φ２端子に接続されている。発光部サイリスタのカソード電極は、発光信号ライン（φ_Ｉ ライン）６を経て、発光信号φ_Ｉ 端子に接続されている。
【０００５】
このような構造の自己走査型発光素子アレイチップは、転送部サイリスタのオン状態が転送され、これに対応して発光部サイリスタを順次オンしていく。すなわち、φ_Ｉ 配線１本あたり１個の発光部サイリスタのみ点灯できる自己走査型発光素子アレイチップである。
【０００６】
自己走査型発光素子アレイを、プリンタや複写機などの光プリントヘッドの書き込みに利用する場合、発光領域として利用する部分を効率よく光らせて、発光領域以外の部分の意図しない発光をゼロにすることが要求される。これは、意図しない発光、すなわち、制御不能な発光によって、感光ドラムが感光されることによる印字品質の劣化を防ぐためである。
【０００７】
自己走査型発光素子アレイでは、発光領域以外の部分も、発光効率の高いエピタキシャル層で作製しているため、通電時におのずと光を発してしまうことは避けられない。
【０００８】
転送部のサイリスタを動作させるためには発光部のように大きな電流を流す必要はなく、数分の１の電流でよいため光出力は小さい。しかし、この発光は発光部とは異なるタイミングで生じるので、発光部の発光を光プリントヘッドの書込みに利用する際、ノイズとなる。このノイズ低減のため転送部の遮光が必要である。もともと転送部のサイリスタは、光を取り出す発光部とは異なる電極形状を持ち、発光が外部に出射されにくい構造となっている。しかし０．１μＷを越える光出力があると問題となるため、より完全な遮光が必要とされる。
【０００９】
このように、発光部に供給する電流量と比較すれば、転送部への通電量は相当低いが、近年の感光ドラムの高感度化により、その影響は無視できない状況になっている。転送部の発光は、主にはＡｌ等によって作製される金属配線によって遮光されるが、その配線間からの漏れ光を遮光する手段が必要となる。この課題に対して、例えば公開技報「光吸収層を有する自己走査型発光素子アレイ」（非特許文献１参照）に開示されているように、転送部全体を覆う遮光層を設けた構造を考案した。また、転送部サイリスタのアノードまたはカソードを接続する金属配線を利用し、転送部ゲート電極上部まで覆うようにすることにより、十分な遮光効果を得ることができることを示した（特許文献６参照）。
【００１０】
【非特許文献１】
発明協会公開技報公技番号９６−７９３１号
【特許文献１】
特開平１−２３８９６２号公報
【特許文献２】
特開平２−１４５８４号公報
【特許文献３】
特開平２−９２６５０号公報
【特許文献４】
特開平２−９２６５１号公報
【特許文献５】
特許第２６８３７８１号公報
【特許文献６】
特開２００１−７７４２１号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、従来技術には次のような問題点があった。
【００１２】
問題点（１）
遮光を目的として、カソードあるいはゲート電極を配置する設計をすると、転送機能には不要な部分にまで電極の面積を拡大することになり、その結果、製造歩留が低下してしまう。
【００１３】
遮光のために必要な電極面積は、転送機能に必要な電極面積の５〜１０倍になる。カソードあるいはゲート電極は、蒸着膜をリフトオフする手法で作製しているが、電極面積が大きくなると、蒸着時に発生する突沸を原因とする、膜欠点の影響をより大きく受けることになる。カソードあるいはゲート電極材料は、半導体層とのオーミック特性を得るために、Ａｕを母材とした合金化合物を使用しており、合金化合物の各元素の融点の違いや蒸気圧の違いなどを原因として、これらを融解した時に突沸が発生することは避けられない。また、電極面積の増大は、ウェハ上に残す欠点数の量の増大に直接結びつくため、歩留が低下するのである。
【００１４】
問題点（２）
遮光を目的として、カソードあるいはゲート電極を配置する設計を行う場合、基板のメサエッチングなど別工程の影響を考慮しなければならず、漏れ光を完全に遮光することはできなかった。
【００１５】
カソードあるいはゲート電極の形成後に、素子分離等で基板のメサエッチングを行う必要があるが、ウェットエッチングではサイドエッチングが避けられず、このため、基板エッチング中に、電極がエッチング液にさらされて腐食することがないように、電極とメサエッチング部分との間に、ある程度の距離を設ける必要があった。この距離は、マスクのアライメント精度の影響をも考慮して設計するため、少なくとも、エッチング深さ＋約２μｍの距離が必要であった。
【００１６】
図２に、ゲート電極を遮光の目的で配置した自己走査型発光素子アレイを示す。図２（Ａ）は、平面図、図２（Ｂ）は、実際のプロセスを通して完成した自己走査型発光素子アレイの一部を示す図である。
【００１７】
なお、図２において、４はφ１ライン、５はφ２ライン、６はφ_Ｉ ライン、Ｇはゲート電極、Ｇ′は遮光目的で形成されたゲート電極、Ｄは結合ダイオードを示している。７は、ゲート電極Ｇおよび結合ダイオードＤを負荷抵抗Ｒ_Ｌ （図１参照）に接続する配線を示している。
【００１８】
図２（Ａ）において、遮光のゲート電極Ｇ′と分離エッチング段差縁までの距離ｄは、現行条件の分離エッチング深さ１．３μｍを基準に考えると、ウェットエッチングが等方的に進行すると考えて、サイドエッチング量を１．３μｍと見積り、マスクのアライメントずれによるエッチング段差部分の電極部分との交差を防止するため１μｍの余裕を取り、生産時におけるエッチング速度等のばらつき・再現性を考慮して＋α（ここでは例えば０．７μｍ）を取ると、設計の段階でのｄは３μｍ必要になる。例えば、解像度１２００ｄｐｉの自己走査型発光素子アレイにおいては、素子の繰返しピッチは約２１μｍ、素子分離の溝幅を２μｍとすると、ａ＝１９μｍとなるから、ｄ＝３μｍとすると、遮光用ゲート電極Ｇ′の幅はｂ＝１３μｍとなる。
【００１９】
図２（Ｂ）に示すように、実際のプロセスを通して完成した自己走査型発光素子アレイの素子幅ａ′は、設計値よりもメサエッチング時のサイドエッチング量分を差し引いた、つまり、ａ′＝１９−（１．３×２）＝１６．４μｍとなる。この値から、電極とエッチング段差間の距離を逆算すると、ｄ′＝（ａ′−ｂ）／２＝（１６．４−１３）／２＝１．７μｍとなり、大きく取りすぎていることもなく、生産には適している状態と考えられる。さて、金属配線間の距離ｃは、配線材料としてＡｌを使用して、ウェットエッチング手法で再現性良くパターニングすることを前提とすると、２μｍ程度にするのが最適であるが、Ａｌの厚さを１．５μｍとすると、実際のプロセスではサイドエッチング量として片側２μｍは確実に進むので、完成した自己走査型発光素子アレイの配線５，６間距離はｃ′＝２＋２×２＝６μｍとなる。以上から、金属配線間の隙間はａ′×ｃ′＝９８．４μｍ^２ 、遮光可能面積ｂ×ｃ′＝７８μｍ^２ であり、約７９％の遮光率に留まるのである。
【００２０】
本発明は、このような従来の問題点に注目してなされたもので、その目的は、金属配線間の漏れ光を、さらに抑制することを可能にすることにある。
【００２１】
【課題を解決するための手段】
本発明によれば、エピタキシャル成長層の最上部に漏れ光を吸収する層を加えた構造を採用した。
【００２２】
自己走査型発光素子アレイでは、発光層としてＡｌＧａＡｓを採用しており、Ａｌ組成を約３５％に調整することで波長が７８０ｎｍの光を出力させている。Ａｌ組成を調整することで、７２０〜８６０ｎｍの光を出力させることが可能であるが、最上部の層にＧａＡｓやＧａＩｎＡｓのように、出力光の波長よりも小さなバンドギャップを有する光吸収層を設けることで、必要な部分以外の発光を抑制することができる。
【００２３】
本発明によれば、エピタキシャル成長層の最上部に金属配線間の漏れ光を吸収する層としてＧａＡｓを採用した。主たる発光層と同種の半導体を使用することで、光吸収層形成時の格子整合を容易にとることができ、鏡面のモフォロジが得られる。これにより、従来どおりのプロセスの適用が可能となる。また、ＡｌＧａＡｓ層との界面にキャリアトラップ層ができず、従来の電気的機能も維持できる。
【００２４】
漏れ光を吸収するＧａＡｓ層の厚さは、７８０ｎｍの波長光に対するＧａＡｓの吸収係数が、約１４０００ｃｍ^−１であり、光透過率を現状の半減を目標とすると、０．５μｍ以上必要となる。また、膜厚が薄すぎると吸収の効果が得られ難いので、最低０．０５μｍが必要である。一方、膜厚が厚すぎると、エピタキシャル成長のコストが高くなり、また、パターニングが難しくなるので、５μｍ以下が必要である。つまり、ＧａＡｓ膜の厚さの採り得る範囲は０．０５〜５μｍである。好ましくは０．７〜２μｍである。
【００２５】
この光吸収層の伝導形をｎ形とし、１×１０^１８ｃｍ^−３以上のキャリア濃度とすることで従来の自己走査型発光素子アレイの作製プロセスを転用することができる。また、カソード電極は半導体層との接触をオーミック接触とし、その接触抵抗を小さくすることが光量アップに要求される。この要求に対しても、ＧａＡｓはＡｌＧａＡｓよりも酸化の影響を受けにくく、５×１０^１７ｃｍ^−３以上のキャリア濃度があれば十分満足できる特性が得られる。また、キャリア濃度の上限は５×１０^１９ｃｍ^−３が好ましく、これを越えると、不純物が析出し結晶欠陥が増えるので好ましくない。
【００２６】
また、本発明によれば、ゲート電極形成のためのエッチングは、ゲート電極部分に限定して実施する。従来は、サイリスタあるいはダイオードとして機能させる部分、すなわち、カソード電極を形成する部分を除いて、ゲート出しエッチングを行っていた。これに対してゲート電極形成に必要な部分だけをエッチングすることで、ＧａＡｓ光吸収層を残して漏れ光を抑制することができる。
【００２７】
ゲート電極形成部分だけをエッチングして、その部分にゲート電極を作製することを考えると、従来の、ゲート出しエッチング工程とゲート電極形成工程の２つの工程を経ることなく、１つの工程でゲート電極を形成することも可能となり、工程の簡易化が図られる。
【００２８】
また、光吸収層を設けることで、転送部からの漏れ光を抑制できるが、一方で、発光部の発光も抑制されてしまう。そこで、本発明では発光部上の光吸収層をエッチングで除去することで、従来どおりの光量を得ることができるようにした。
【００２９】
【発明の実施の形態】
【第１実施例】
本発明の自己走査型発光素子アレイの第１実施例を、以下に説明する。本実施例の構造の理解を容易にするため、まず従来の自己走査型発光素子アレイの構造を説明する。
【００３０】
図３は、従来の自己走査型発光素子アレイの形状パターンを示す。図４（Ａ）は、図３のＡ−Ｂ線断面図、図４（Ｂ）は、図３のＥ−Ｆ線断面図である。
【００３１】
自己走査型発光素子アレイは、以下のようにして作製される。まず、ｐ形基板１０上に、ｐ形バッファ層１２，ｐ形半導体層１４，ｎ形半導体層１６，ｐ形半導体層１８，ｎ形半導体層２０を順次積層し、ｐｎｐｎ構造を作る。
【００３２】
次に、最上層のｎ形半導体層２０上に、リフトオフ法により、カソード電極２２を形成する。次に、カソード層であるｎ形半導体層２０の一部を、ウェットエッチング法により除去して、ゲート層であるｐ形半導体層１８を露出させる（以下、ゲート出しと言う）。次に、露出したｐ形半導体層１８上に、リフトオフ法により、ゲート電極２４を形成する。次に、ウェットエッチング法により、素子分離を行う。次に、全面に絶縁膜２６を形成し、絶縁膜にコンタクトホールを形成する。次に、コンタクトホールを通る、Ａｌ配線２８を形成する。このＡｌ配線は、図３に示すように、Ｖ_ＧＡライン３，φ１ライン４，φ２ライン５，φ_Ｉ ライン６，接続部７を形成する。
【００３３】
以上の工程において、Ａ−Ｂ線断面図である図４（Ａ）に示したように、サイリスタあるいはダイオードとして機能させる部分、すなわち、カソード電極２２を形成する部分を除いて、ゲート出しエッチングを全面に対して行っていた。
【００３４】
このような構造では、ｐ形半導体層１４とｎ形半導体層１６との間のｐｎ接合、ｎ形半導体層１６とｐ形半導体層１８との間のｐｎ接合で発生した光が、図４に実線矢印で示すように、Ａｌ配線２８の隙間から漏れ光として自由に外部へ出力される。これは、先に示した図２のような遮光膜を形成しても同じである。なお、図４（Ｂ）において、点線矢印は発光領域からの光を示している。
【００３５】
次に、本実施例の漏れ光を抑制する構造を説明する。
【００３６】
まずはじめに、表１に示した特性を有するエピタキシャルウェハをＭＯＣＶＤ法により作製する。図５に、作製されたエピタキシャルウェハの断面を示す。ｐ形基板１０は、ｐ形ＧａＡｓ基板であり、ｐ形半導体バッファ層１２はｐ形ＧａＡｓ層であり、ｐ形半導体層１４はｐ形ＡｌＧａＡｓ層であり、ｎ形半導体層１６はｎ形ＡｌＧａＡｓ層であり、ｐ形半導体層１８はｐ形ＡｌＧａＡｓ層であり、ｎ形半導体層２０はｎ形ＡｌＧａＡｓ層であり、光吸収層３０はｎ形ＧａＡｓ層である。なお、ｐ形半導体層１４を２層構造としているのは、結晶性を劣化させないためである。
【００３７】
【表１】

【００３８】
半導体層２０までは、従来のエピタキシャル構造であり、本実施例では、光吸収層３０を新たに追加した。この光吸収層では、膜厚８８０ｎｍで、ｎ形の不純物Ｓｉのキャリア濃度は１．２×１０^１８ｃｍ^−３であった。
【００３９】
次に、発光部の光取り出し部分上のＧａＡｓ光吸収層３０をウェットエッチングで除去し、カソード電極をリフトオフ法により形成し、ゲート電極形成に必要な光吸収層３０およびｎ形ＡｌＧａＡｓ層２０のみをウェットエッチングで除去し、ゲート電極をリフトオフ法により形成する。その後は、従来どおり、素子分離、絶縁膜形成、コンタクトホール形成、Ａｌ配線形成を実施する。動作信頼性の要求度に応じて、最終保護膜を形成することもできる。
【００４０】
図６，７に完成した自己走査型発光素子アレイの構造を示す。図６は平面図、図７（Ａ）は図６のＣ−Ｄ線断面図、図７（Ｂ）は図６のＨ−Ｇ線断面図である。
【００４１】
図６において、斜線で示した部分がゲート出しエッチングを実施した部分であり、その面積は、ゲート電極形成に必要最小限のものとした。その結果、Ａｌ配線２８間の隙間をＧａＡｓ光吸収層３０で覆われた状態で作製できた。
【００４２】
Ａｌ配線２８間からの漏れ光は、自己走査型発光素子アレイ上にフォトダイオードを直接貼り付けておき、スタート端からエンド端まで１ＭＨｚで転送動作を行い、連続動作中の光量を測定した。なお、以下に説明する光出力値は、１ビット当りの光量に換算したものである。光量評価の際は、発光部への給電、すなわち、φ_Ｉ ライン６への給電はしていない。
【００４３】
転送部のサイリスタを動作させるためには発光部のように大きな電流を流す必要はなく、数分の１の電流でよいため、光出力は小さい。もともと転送部のサイリスタは光を取り出す発光部とは異なる電極形状をもち、発光が外部に出射されにくい構造となっているが、図３，図４に示した従来構造では、１３ｎＷの漏れ光が検出された。しかし、本実施例による構造を採用することで、漏れ光は３ｎＷまで、すなわち、従来比２３％まで低減されていることを確認できた。また、製造歩留りは、１５〜２０％向上した。
【００４４】
【第２実施例】
第１実施例の構造に、図２で示したゲート電極による遮光膜を付加した自己走査型発光素子アレイを形成した。その結果、漏れ光として、０．４ｎＷが検出された。ゲート電極を遮光膜として付加した従来構造は漏れ光が２ｎＷであるので、この従来構造と比較して従来比２０％まで低減されていることを確認できた。また、従来構造と比較して、製造歩留りは、１５〜２０％向上した。
【００４５】
【第３実施例】
第１実施例の構造において、転送部のサイリスタと結合ダイオードＤとを、エッチング溝で分離した構造とする。図８に平面図を、図９に図８のＣ−Ｄ線断面を示す。
【００４６】
分離されたカソード面積に依存して、しきい電圧やしきい電流などの転送部サイリスタの特性を変化させることができるので、転送機能に最適な特性を採用することができた。
【００４７】
また本実施例の構造は、転送部サイリスタと結合ダイオードＤとを明確に分離することになるので、動作がより安定するようになった。
【００４８】
【第４実施例】
本実施例では、ＧａＡｓ光吸収層上にカソード電極を形成する。図５で示したエピタキシャルウェハ上に、カソード電極をリフトオフ法により形成し、発光部の光取り出し部分のカソード電極周辺部分のＧａＡｓ光吸収層をウェットエッチングで除去し、ゲート電極形成に必要な部分のみをウェットエッチングで除去し、ゲート電極をリフトオフ法により形成する。その後は、従来どおり、素子分離、絶縁膜形成、コンタクトホール形成、Ａｌ配線形成を実施する。動作信頼性の要求度に応じて、最終保護膜を形成することもできる。
【００４９】
カソード電極をＡｌＧａＡｓ層上に形成する場合と比較して、ＧａＡｓ光吸収層上にカソード電極を形成することで、カソード電極のオーミック接触を小さな接触抵抗値をもって形成することができる。
【００５０】
【第５実施例】
本実施例では、エピタキシャルウェハのエッチングに使用したフォトレジストパターンを、ゲート電極形成用のリフトオフに転用する。
【００５１】
図１０（Ａ）に示すように、図５で示したエピタキシャルウェハ上に、カソード電極２２を形成した後、ゲート電極の形成に必要な部分に、ゲート電極と同一サイズの開口部３２を有するレジスト３４よりなるフォトリソパターンを形成する。
【００５２】
このフォトリソパターンを使用して、図１０（Ｂ）に示すように、ゲート出しエッチングを実施する。約１．５μｍの深さのエッチングが完了すると、半導体層のサイドエッチングにより、開口部にフォトレジストのヒサシができて、リフトオフに適した状態が形成される。
【００５３】
次に、図１０（Ｃ）に示すように、ゲート電極材料３６を蒸着成膜し、レジスト３４をリフトオフすると、図１０（Ｄ）に示すようにゲート電極２４が形成できる。この方式によれば、従来２工程必要だったものが、１工程に短縮できるため、工期短縮やコストダウンの面で大きなメリットが生じる。
【００５４】
以上、本発明の各種実施例を説明したが、光吸収層を形成するという考え方は、自己走査型発光素子アレイに限らず、発光デバイス全般に適用可能である。光吸収層は発光波長よりもバンドギャップの小さい材料であれば良い。エピタキシャル成長層と格子整合をとれる材料であればなお良い。
【００５５】
ｐ形基板を使用したｐｎｐｎサイリスタを利用した自己走査型発光素子アレイだけでなく、ｎ形基板を使用したｎｐｎｐサイリスタや半絶縁性基板上のｐｎｐｎあるいはｎｐｎｐサイリスタを利用した自己走査型発光素子アレイにも、本発明を適用できる。
【００５６】
【第６実施例】
以上のような自己走査型発光素子アレイを構成するチップは実装基板上に千鳥状に配列されて発光素子アレイを構成する。このような発光素子アレイは、ロッドレンズアレイや平板マイクロレンズアレイを用いた正立等倍光学系と組合わせて光書込みヘッドを構成できる。
【００５７】
光書込みヘッドを用いた光プリンタの例を、以下に説明する。図１１は、光書込みヘッド４０を備える光プリンタの構成を示す。円筒形の感光ドラム４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器４４で一様に帯電させる。そして、光書込みヘッド４０で、印字するドットイメージの光を感光板上に照射し、光の当たったところの帯電を中和する。続いて、現像器４６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器４８でカセット５０中から送られてきた用紙５２上に、トナーを転写する。用紙は、定着器５４にて熱等を加えられ定着され、スタッカ５６に送られる。一方、転写の終了したドラムは、消去ランプ５８で帯電が全面にわたって中和され、清掃器６０で残ったトナーが除去される。
【００５８】
【発明の効果】
本発明によれば、金属配線間の漏れ光を抑制することのできる発光素子アレイ、およびこのような発光素子アレイを製造する方法を実現できた。
【図面の簡単な説明】
【図１】転送部と発光部を分離したタイプの自己走査型発光素子アレイチップの等価回路図である。
【図２】ゲート電極を遮光の目的で配置した自己走査型発光素子アレイを示す図である。
【図３】従来の自己走査型発光素子アレイの形状パターンを示す図である。
【図４】金属配線間からの漏れ光を示す図である。
【図５】エピタキシャルウェハの断面図である。
【図６】完成した自己走査型発光素子アレイの構造を示す平面図である。
【図７】図６の自己走査型発光素子アレイの断面図である。
【図８】転送部のサイリスタと結合ダイオードとを、エッチング溝で分離した構造の平面図である。
【図９】図８の構造の断面図である。
【図１０】エピタキシャルウェハのエッチングに使用したフォトレジストパターンを、ゲート電極形成用のリフトオフに転用する例を示す図である。
【図１１】光プリンタの構造を示す図である。
【符号の説明】
１ 転送部
２ 発光部
３ Ｖ_ＧＡライン
４ φ１ライン
５ φ２ライン
６ φ_Ｉ ライン
７ 配線
１０ ｐ形基板
１２ ｐ形バッファ層
１４ ｐ形半導体層
１６ ｎ形半導体層
１８ ｐ形半導体層
２０ ｎ形半導体層
２２ カソード電極
２４ ゲート電極
２６ 絶縁膜
２８ Ａｌ配線
３０ 光吸収層

Claims (22)

1. エピタキシャルウェハ上に形成された発光素子アレイであって、
   前記エピタキシャルウェハの最上部のエピタキシャル成長層を、発光波長よりもバンドギャップの小さい光吸収材料よりなる光吸収層とし、
   少なくとも金属配線間は、金属配線間からの漏れ光を吸収するために前記光吸収層で覆われている、発光素子アレイ。
2. 前記光吸収材料は、下層のエピタキシャル成長層と格子整合をとれる材料である、請求項１に記載の発光素子アレイ。
3. 前記エピタキシャル成長層はＡｌＧａＡｓよりなり、前記光吸収材料はＧａＡｓである、請求項２に記載の発光素子アレイ。
4. 前記光吸収層の厚さは、０．０５〜５μｍである、請求項３に記載の発光素子アレイ。
5. 前記光吸収層の厚さは、０．７〜２μｍである、請求項３に記載の発光素子アレイ。
6. 前記ＧａＡｓのキャリア濃度は、５×１０^１７／ｃｍ^３ 〜５×１０^１９／ｃｍ^３ である、請求項３，４または５に記載の発光素子アレイ。
7. エピタキシャルウェハ上に形成された発光素子アレイであって、
   ｐｎｐｎ構造の発光サイリスタよりなる転送部と、
   ｐｎｐｎ構造の発光サイリスタよりなる発光部とを備え、
   前記エピタキシャルウェハの最上部のエピタキシャル成長層を、発光波長よりもバンドギャップの小さい光吸収材料よりなる光吸収層とし、
   前記転送部の少なくとも金属配線間は、金属配線間からの漏れ光を吸収するために前記光吸収層で覆われている、発光素子アレイ。
8. 前記発光サイリスタのゲート電極部分上の光吸収層のみエッチング除去されている、請求項７に記載の発光素子アレイ。
9. 前記発光部の発光サイリスタの発光領域部分上の光吸収層はエッチング除去されている、請求項８に記載の発光素子アレイ。
10. 前記光吸収材料は、下層のエピタキシャル成長層と格子整合をとれる材料である、請求項７，８または９に記載の発光素子アレイ。
11. 前記エピタキシャル成長層はＡｌＧａＡｓよりなり、前記光吸収材料はＧａＡｓである、請求項１０に記載の発光素子アレイ。
12. 前記光吸収層の厚さは、０．０５〜５μｍである、請求項１１に記載の発光素子アレイ。
13. 前記光吸収層の厚さは、０．７〜２μｍである、請求項１１に記載の発光素子アレイ。
14. 前記ＧａＡｓのキャリア濃度は、５×１０^１７／ｃｍ^３ 〜５×１０^１９／ｃｍ^３ である、請求項１１，１２または１３に記載の発光素子アレイ。
15. 前記発光部において、ゲート電極が遮光膜として設けられている請求項７〜１４のいずれかに記載の発光素子アレイ。
16. 請求項７〜１５のいずれかに記載の発光素子アレイを構成するチップを複数個列状に配列した自己走査型発光素子アレイを備える光書込みヘッド。
17. 請求項１６に記載の光書込みヘッドを備える光プリンタ。
18. 基板上に発光サイリスタを構成するｐｎｐｎ構造の半導体層を、および最上層に光吸収層をエピタキシャル成長してエピタキシャルウェハを作製する工程と、
    前記発光サイリスタの光取り出し部分の前記光吸収層をエッチングにより除去する工程と、
    前記光吸収層上に、カソードまたはアノード電極をリフトオフ法により形成する工程と、
    ゲート電極形成に必要な前記光吸収層および半導体層のみをエッチングにより除去する工程と、
    ゲート電極をリフトオフ法により形成する工程と、
    を含む発光素子アレイの製造方法。
19. 前記ゲート電極は、遮光膜としても形成する、請求項１８に記載の発光素子アレイの製造方法。
20. 前記ｐｎｐｎ構造により、発光部サイリスタ、転送部サイリスタ、結合ダイオードが構成される場合に、前記転送部サイリスタと前記結合ダイオードとをエッチング溝で分離する工程をさらに含む、請求項１８に記載の発光素子アレイの製造方法。
21. 基板上に発光サイリスタを構成するｐｎｐｎ構造の半導体層を、および最上層に光吸収層をエピタキシャル成長してエピタキシャルウェハを作製する工程と、
    前記光吸収層上に、カソードまたはアノード電極をリフトオフ法により形成する工程と、
    前記発光サイリスタの光取り出し部分の前記カソードまたはアノード電極周辺部分の光吸収層をエッチングにより除去する工程と、
    ゲート電極形成に必要な前記光吸収層および半導体層のみをエッチングにより除去する工程と、
    ゲート電極をリフトオフ法により形成する工程と、
    を含む発光素子アレイの製造方法。
22. 基板上に発光サイリスタを構成するｐｎｐｎ構造の半導体層を、および最上層に光吸収層をエピタキシャル成長してエピタキシャルウェハを作製する工程と、
    前記発光サイリスタの光取り出し部分の前記光吸収層をエッチングにより除去する工程と、
    前記光吸収層上に、カソードまたはアノード電極をリフトオフ法により形成する工程と、
    ゲート電極の形成に必要な部分に、ゲート電極と同一サイズの開口部を有するレジストよりなるフォトリソパターンを形成する工程と、
    前記フォトリソパターンを使用して、ゲート出しエッチングを行う工程と、
    ゲート電極材料を蒸着成膜し、前記レジストをリフトオフすることにより、ゲート電極を形成する工程と、
    を含む発光素子アレイの製造方法。

Images