JP2004179368A - 発光サイリスタおよび発光素子アレイチップ - Google Patents

Abstract

【課題】発光効率の低下を低減した発光サイリスタを提供する。
【解決手段】ｐ型基板１上に、ｐ型半導体層２４，ｎ型半導体層２３，ｐ型半導体層２２，ｎ型半導体層２１が積層され、ＰＮＰＮ構造を形成している。カソード層２１はカソード島を構成している。このカソード層２１は、活性層（２２，２３），アノード層２４と同じメサ面で分離されており、その周辺部がエッチングされて、厚さの薄い部分１３０が形成されている。この部分１３０は、従来の構造では露出したゲート層部分を覆っている。カソード層の周辺部１３０は、膜厚が小さいのでシート抵抗値が大きくなる。したがって、カソード島周辺の活性層（２２，２３）に流れ込む電子を減らすことができる。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、発光サイリスタ、特に発光効率を向上させた発光サイリスタに関し、さらにはこのような発光サイリスタを用いた発光素子アレイチップに関するものである。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタ用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特許文献５参照）。
【０００４】
また本発明者らは、３端子発光サイリスタを用いた、自己走査型ではない発光素子アレイをも提案している（特許文献６参照）。
【０００５】
【特許文献１】
特開平１−２３８９６２号公報
【特許文献２】
特開平２−１４５８４号公報
【特許文献３】
特開平２−９２６５０号公報
【特許文献４】
特開平２−９２６５１号公報
【特許文献５】
特開平２−２６３６６８号公報
【特許文献６】
特許第２８０７９１０号公報
【０００６】
以上のような発光素子アレイに用いられるＰＮＰＮ構造の３端子発光サイリスタには、従来、図１に示すように、メサエッチングで分離されたＰＮＰＮ構造発光サイリスタを用いている。図１（Ａ）は、基板部分を省略した略平面図、図１（Ｂ）は側面図、図１（Ｃ）は正面図である。
【０００７】
ｐ型半導体基板１上に、ｐ型半導体層（アノード層）２４，ｎ型半導体層（ゲート層）２３，ｐ型半導体層（ゲート層）２２，ｎ型半導体層（カソード層）２１が積層され、ＰＮＰＮ構造を形成している。図に示すように、カソード層２１はカソード島を構成している。
【０００８】
図中、３６はカソード電極，３７はゲート電極、５３はアノード電極、６１は絶縁膜、６２はアルミ配線を示している。
【０００９】
【発明が解決しようとする課題】
図１に示した従来のメサエッチングで分離したＰＮＰＮ構造発光サイリスタでは、カソード島２１の周りを露出したゲート層２２の表面が取り囲む形状となっている。さらに、ゲート層およびアノード層の外側を分離エッチングのメサ面１０８が取り囲んでいる。
【００１０】
ダブルヘテロ構造を有するＰＮＰＮ構造発光サイリスタのオン時のバンド状態の略図を図２（Ａ）に示す。図２（Ａ）において、左側の図は、ＰＮＰＮ構造を、右側の図はオン時のバンド状態を示す。オン状態にあるためｐ型半導体層２２とｎ型半導体層２３の間のｐｎ障壁は平坦となっている。ここで、バンド図において、この半導体層２２，２３に対応する活性層（２２，２３）のバンドギャップは発光波長となるように決められる。カソード層２１およびアノード層２４は、活性層（２２，２３）よりも広いバンドギャップとなるように決められる。
【００１１】
さて、カソード層２１から注入された電子２６は、活性層（２２，２３）に拡散し、活性層でアノード層２４から注入された正孔２８と結合し発光する。しかし、注入されたキャリアの一部は活性層（２２，２３）内を拡散し、露出したゲート層２２の表面や分離エッチングのメサ面１０８に到達する。このような結晶表面には、電子／正孔を捕獲する表面準位が多数あり、捕獲された電子／正孔は非発光再結合により消滅してしまい、発光効率を落としてしまう。
【００１２】
図２（Ｂ），（Ｃ）は、ゲート層表面およびメサ面に向かって、注入された電子／正孔が活性層（２２，２３）内を拡散していく様子を示す図である。図２（Ｂ）はバンド図を用いた模式図であり、図２（Ｃ）はＰＮＰＮ構造の断面図である。
【００１３】
以上のようなゲート層表面およびメサ面の表面準位に、電子／正孔が捕獲されるのを防ぐには、電流をカソード島周辺部まで拡散させないよう、カソード層のシート抵抗を高くすればよい。しかし、逆に電流が拡がらないと、カソード電極直下に流れる電流の割合が増えてしまい、やはり発光効率が低下してしまう。
【００１４】
本発明の目的は、発光効率の低下を軽減した発光サイリスタを提供することにある。
【００１５】
本発明の他の目的は、この発光サイリスタを用いた発光素子アレイチップを提供することにある。
【００１６】
本発明のさらに他の目的は、自己走査型発光素子アレイチップを用いた光プリンタヘッドおよび光プリンタを提供することにある。
【００１７】
【課題を解決するための手段】
本発明の発光サイリスタによれば、発光効率の低下を軽減するために、以下の種々の方法を採用している。
（１）ゲート層の露出した部分が、カソード島の周りを取り囲まないようにし、また、カソード層の周辺の膜厚を薄くし、分離エッチングメサ面に到達する電子を減らすようにする。
（２）カソード層を薄くし、さらにカソード層を２層以上に分け、下を高抵抗層、上を低抵抗層とし、低抵抗層を取り除くことによりカソード島周辺部のシート抵抗値を高くし、電流を閉じ込めるようにする。
（３）メサエッチングの後に、電極を形成する必要がある場合には、絶縁膜成膜時の温度の効果で下層に対しオーミック接触がとれる材料を選択する。電極材料がアロイの場合には、下層の不純物濃度は、５×１０^１７ｃｍ^３ 〜５×１０^１９ｃｍ^３ が好ましい。また、電極材料がノンアロイの場合には、下層の不純物濃度は、５×１０^１８ｃｍ^３ 〜５×１０^１９ｃｍ^３ が好ましい。
【００１８】
このような構造の発光サイリスタを用いる本発明の自己走査型発光素子アレイチップは、２つのタイプがある。
【００１９】
第１のタイプは、シフト部と発光部とを共用したものであり、発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列し、各発光素子の前記制御電極をその近傍に位置する少なくとも１つの発光素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各発光素子に電源ラインを負荷抵抗を介して前記制御電極に接続し、かつ各発光素子にクロックラインを接続して形成した自己走査型発光素子アレイチップである。
【００２０】
第２のタイプは、シフト部と発光部とを分離したものであり、スイッチング動作のためのしきい電圧またはしきい電流の制御電極を有するスイッチ素子を複数個配列し、各スイッチ素子の前記制御電極をその近傍に位置する少なくとも１つのスイッチ素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各スイッチ素子の制御電極に電源ラインを負荷抵抗を介して接続し、かつ各スイッチ素子にクロックパルスラインを接続して形成したスイッチ素子アレイと、発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列した発光素子アレイとからなり、前記発光素子アレイの各制御電極を前記スイッチ素子の制御電極と電気的手段にて接続し、各発光素子に発光のための電流を供給する配線を設けた自己走査型発光素子アレイチップである。
【００２１】
また、上記の構造の発光サイリスタを用いる本発明の自己走査型ではない発光素子アレイチップは、発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列し、これら発光素子をＮ個（Ｎは２以上の整数）ごとのブロックに分け、各ブロックの発光素子の制御電極をＮ本の選択ラインに順繰りに接続し、各ブロックの発光素子の発光電流を供給する端子を１個の共通の端子に接続した発光素子アレイチップである。
【００２２】
【発明の実施の形態】
以下の実施例では、ＰＮＰＮ構造の最上層がｎ型の場合について説明するが、最上層がｐ型の場合も、本発明を適用することができる。
【００２３】
【実施例１】
本実施例の発光サイリスタでは、ゲート層が露出した部分が、カソード島の周りを取り囲まないようにすると共に、カソード層の周辺の膜厚を薄くし、分離エッチングメサ面に到達する電子を減らすことができるようにした構造を採用する。図３に、この実施例を示す。図１に示した従来の構造と異なる点は、カソード層２１の形状である。
【００２４】
このカソード層２１は、活性層（２２，２３），アノード層２４と同じメサ面で分離されており、その周辺部がエッチングされて、厚さの薄い部分１３０が形成されている。この部分１３０は、図１の従来の構造では露出したゲート層部分を覆っている。このため、従来のように表面準位の存在する露出したゲート層表面がカソード島を取り囲むことはない。
【００２５】
また、カソード層の周辺部１３０は、膜厚が小さいのでシート抵抗値が大きくなる。したがって、カソード島周辺の活性層（２２，２３）に流れ込む電子を減らすことができる。
【００２６】
本実施例の発光サイリスタ構造によれば、メサ面の表面準位に電子が捕捉されるのを防ぐことができるので、発光効率の低下を抑制することが可能となる。
【００２７】
このような効果を生じさせるためには、エッチングによって薄くされるカソード層の周辺部１３０の幅ｆは、活性層における電子の拡散長以上にとることが望ましい。
【００２８】
また、図３では、カソード層２１と活性層（２２，２３），アノード層２４が同じメサ面で分離している場合であったが、図１のように、カソード層の縁部が半導体層２２，２３，２４の分離エッチングメサ面よりも内側であってもよい。
【００２９】
【実施例２】
実施例１の発光サイリスタでは、カソード層の周辺部をエッチングして膜厚を薄くすることで、周辺部のシート抵抗値を上げて電子の供給をコントロールした。シート抵抗値は膜厚に反比例するので、シート抵抗値を高くするには膜厚をより薄くする必要があり、エッチングのコントロールが困難である。
【００３０】
そこで、本実施例では、カソード層を高濃度層と低濃度層とに分け、エッチングによって少なくとも高濃度層を取り去ることでカソード層周辺部のシート抵抗値を上げるようにした。
【００３１】
図４に、この実施例を示す。図２に示した従来の発光サイリスタと異なる点は、カソード層の構造である。カソード層は、高濃度半導体層１３１と低濃度半導体層１３２とからなり、高濃度半導体層１３１は、その周辺部がエッチングによって除去されている。高濃度半導体層１３１の周辺部は完全に除去しなければならないので、エッチングの深さは、下層の低濃度半導体層１３２にまで入り込んでもよい。
【００３２】
なお、このような構造のカソード層は、活性層（２２，２３），アノード層２４と同じメサ面で分離されているが、カソード層の縁部がメサ面より内側にある構造であってもよい。
【００３３】
本実施例の発光サイリスタ構造によれば、実施例１よりも、カソード層周辺部のシート抵抗値をさらに大きくすることができ、発光効率の低下をさらに抑制することが可能になる。
【００３４】
【実施例３】
実施例１，実施例２の発光サイリスタでは、基板に導電性の半導体基板を用い、基板裏面に共通電極を設けた場合であった。
【００３５】
本実施例では、実施例２において基板として半絶縁性ＧａＡｓなどの半絶縁性または絶縁性基板を用い、基板表面側に共通電極を設ける構造の場合について説明する。
【００３６】
図５に、本実施例の発光サイリスタ構造を示す。図中、３１は絶縁性基板、３８はアノード層２４上に設けられた共通電極としてのアノード電極である。その他の構造は、図５に示した構造と同じである。
【００３７】
このような構造の発光サイリスタでは、絶縁性基板３１上にＰＮＰＮ構造を積層し、分離エッチングによりメサ面を形成した後に、カソード電極３６，ゲート電極３７，アノード電極３８をオーミック電極として形成する。
【００３８】
このようなオーミック電極の形成の際に、アニールによる合金化でのオーミック化工程を行うと、加熱によりメサエッチング面に損傷を与え、表面準位が増えてしまい、発光効率が低下する。
【００３９】
そこで、本実施例では、アノード層２４の不純物濃度を、５×１０^１７／ｃｍ^３ 〜５×１０^１９／ｃｍ^３ とすることで、アノード電極３８として、ｐ型層２４上にＡｕＺｎ／Ａｕをリフトオフで形成し、ゲート層２２の不純物濃度を、５×１０^１７／ｃｍ^３ 〜５×１０^１９／ｃｍ^３ とすることで、ゲート電極３７として、ｐ型層２２上にＡｕＺｎ／Ａｕをリフトオフで形成し、およびカソード層１３１の不純物濃度を、５×１０^１７／ｃｍ^３ 〜５×１０^１９／ｃｍ^３ とすることで、カソード電極３６として、ｎ型層１３１上にＡｕＧｅ／Ｎｉ／Ａｕをリフトオフで形成したのち、プラズマＣＶＤによる絶縁保護膜６１成膜時の加熱だけでオーミックコンタクトを取ることができた。さらに、アノード層２４，ゲート層２２，カソード層１３１の不純物濃度を５×１０^１８／ｃｍ^３ 〜５×１０^１９／ｃｍ^３ とすることで、Ａｇ，Ａｕ，Ｐｔ，Ｐｄ，Ｗ，Ｔｉ，Ｎｉ，Ｃｒのいずれの金属の単体，合金，またはこれらの組み合わせを用いても、ノンアロイでオーミックコンタクトがとれた。
【００４０】
ｐ型層およびｎ型層の不純物濃度の上限は、５×１０^１９／ｃｍ^３ であるが、これはこの値を越えると、不純物が析出し結晶欠陥が増えるので好ましくないからである。
【００４１】
なお本実施例の考え方は、実施例１の発光サイリスタの基板を絶縁性基板に置き換えた場合にも、適用できることは明らかであろう。
【００４２】
本実施例の構造によれば、カソード電極３６の直下からずらしてアノード電極３８が配置されているので、メサ面に近い側を流れる電流が増える。ここで、図１で説明した従来例では、露出したゲート層表面の表面準位によりキャリアが捕獲されていたが、本実施例では、ゲート層の周辺は薄いアノード層で覆われているので、キャリアの捕獲が低減される。さらに、メサ面に到達する電流を制限しているので、メサ面でのキャリアの捕獲も低減される。すなわち、メサ面に近い側を流れる電流による発光を増加できるので、従来例に比べて、発光効率を増加できる。
【００４３】
以上、発光効率の低下の抑制を図った発光サイリスタの３つの実施例についてそれぞれ説明した。各実施例の効果を比較する。比較にあたり、図６（Ａ）に示すように、構造の寸法を定義しておく。図中、ｄはカソード層周辺部エッチング深さを、ｆはカソード層周辺部エッチング幅を、ｗは発光点サイズを、それぞれ表している。
【００４４】
図６（Ｂ）の表に、ｄ＝４００ｎｍ，ｆ＝３μｍ，ｗ＝２５μｍ×２５μｍの場合を、従来例と比較して示す。この表には、各半導体層の膜厚および不純物濃度と、半導体基板の不純物濃度とを示している。
【００４５】
以上のような構造の発光サイリスタ（従来技術、実施例１，２，３）について、光出力（μＷ）を測定したところ、図６（Ｃ）に示す結果を得た。実施例１，２，３の発光サイリスタが、従来技術の発光サイリスタに比べて、光出力が増大していることを確認できた。
【００４６】
【実施例４】
以上の各実施例１，２，３で説明した本発明の発光サイリスタを用いた自己走査型発光素子アレイについて説明する。
【００４７】
図７に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップ１００の等価回路図を示す。この自己走査型発光素子アレイは、スイッチ素子Ｔ_１ ，Ｔ_２ ，Ｔ_３ …、発光素子Ｌ_１ ，Ｌ_２ ，Ｌ_３ …からなる。スイッチ素子および発光素子のいずれも３端子発光発光サイリスタが用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スイッチ素子のゲート電極間は、ダイオードＤ（Ｄ_１ ，Ｄ_２ ，Ｄ_３ …）で結合されている。Ｖ_ＧＡは電源（通常−５Ｖ）であり、共通電源ライン１１３から負荷抵抗Ｒを経て各スイッチ素子のゲート電極に接続されている。また、スイッチ素子のゲート電極は、発光素子のゲート電極にも接続される。スイッチ素子Ｔ_１ のゲート電極は、電流制限用抵抗Ｒ_Ｓ を経てスタートパルス端子φ_Ｓ に接続されている。スイッチ素子のカソード電極は、交互に転送用クロックパルスライン１１１，１１２を経て、クロックパルス端子φ１，φ２に接続されている。抵抗Ｒ１，Ｒ２は、ライン１１１，１１２にそれぞれ挿入された電流制限用抵抗である。また、発光素子のカソード電極は、発光信号ライン１１０を経て、発光信号端子φ_Ｉ に接続されている。抵抗Ｒ_Ｉ は、ライン１１０に挿入された電流制限用抵抗である。
【００４８】
スタートパルス端子φ_Ｓ 、クロックパルス端子φ１，φ２、発光信号端子φ_Ｉ は、駆動回路（図示せず）に接続される。
【００４９】
動作を簡単に説明する。まず転送用クロックパルスφ２の電圧がＬレベルで、スイッチ素子Ｔ_２ がオン状態であるとする。このとき、スイッチ素子Ｔ_２ のゲート電極の電位はＶ_ＧＡの−５Ｖからほぼ０Ｖにまで上昇する。この電位上昇の影響はダイオードＤによってスイッチ素子Ｔ_３ のゲート電極に伝えられ、その電位を約−１Ｖに（ダイオードＤの順方向立上り電圧（拡散電位に等しい））に設定する。しかし、ダイオードＤは逆バイアス状態であるためゲート電極Ｇ_１ への電位の接続は行われず、ゲート電極Ｇ_１ の電位は約−５Ｖのままとなる。発光サイリスタのオン電圧は、ゲート電極電圧＋ゲート・カソード間のＰＮ接合の拡散電位（約１Ｖ）で近似されるから、次の転送用クロックパルスφ２のＨレベル電圧は約−２Ｖ（スイッチ素子Ｔ_３ をオンさせるために必要な電圧）以下でありかつ約−４Ｖ（スイッチ素子Ｔ_５ をオンさせるために必要な電圧）以上に設定しておけばスイッチ素子Ｔ_３ のみがオンし、これ以外のスイッチ素子はオフのままにすることができる。従って２本の転送用クロックパルスでオン状態が転送されることになる。
【００５０】
スタートパルスφ_Ｓ は、このような転送動作を開示させるためのパルスであり、スタートパルスφ_Ｓ をＨレベル（約０Ｖ）にすると同時に転送用クロックパルスφ_２ をＬレベル（約−２〜約−４Ｖ）とし、スイッチ素子Ｔ_１ をオンさせる。その後すぐ、スタートパルスφ_Ｓ はＬレベルに戻される。
【００５１】
いま、スイッチ素子Ｔ_２ がオン状態にあるとすると、スイッチ素子Ｔ_２ のゲート電極の電位は、Ｖ_ＧＡより上昇し、約０Ｖとなる。したがって、発光信号φ_Ｉ の電圧が、ＰＮ接合の拡散電位（約１Ｖ）以下であれば、発光素子Ｌ_２ を発光状態とすることができる。
【００５２】
これに対し、スイッチ素子Ｔ_１ のゲート電極は約−５Ｖであり、スイッチ素子Ｔ_３ のゲート電極は約−１Ｖとなる。したがって、発光素子Ｌ_１ のオン電圧は約−６Ｖ、発光素子Ｌ_３ のオン電圧は約−２Ｖとなる。これから、発光素子Ｌ_２ をオンできる発光信号φ_Ｉ の電圧は、−１〜−２Ｖの範囲となる。発光素子Ｌ_２ がオン、すなわち発光状態に入ると、発光強度は発光信号φ_Ｉ に流す電流量で決められ、任意の強度にて画像書込みが可能となる。また、発光状態を次の発光素子に転送するためには、書込み信号φ_Ｉ ラインの電圧を一度０Ｖにまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【００５３】
【実施例５】
自己走査型発光素子アレイの他の構造を、図８に示す。この自己走査型発光素子アレイは、シフト部と発光部を分離しないタイプのものである。構造は、図７のシフト部の構造に同じである。発光サイリスタＬ_１ ，Ｌ_２ ，Ｌ_３ ，…の発光が転送される動作は、実施例４の動作説明から容易に理解できるであろう。
【００５４】
【実施例６】
実施例４，５では、本発明の発光サイリスタを自己走査型発光素子アレイに適用した場合を説明した。本実施例では、自己走査型ではない発光素子アレイに適用する例について説明する。
【００５５】
図９に発光素子アレイの等価回路図を示す。この発光素子アレイは、配列された３端子発光サイリスタＬ_１ ，Ｌ_２ ，Ｌ_３ ，…を、Ｎ個（図では２個）ずつブロック化（Ｂ_１ ，Ｂ_２ ，Ｂ_３ ，…）し、各ブロック内のカソード電極を共通のカソード端子Ｋ_１ ，Ｋ_２ ，Ｋ_３ ，…に接続し、各ブロック内のゲート電極をＮ本のゲート選択ライン（図では、２本の選択ライン１２１，１２２を示す）に順繰りに接続している。なお、Ｇ_１ ，Ｇ_２ はゲート選択端子を示す。
【００５６】
動作を簡単に説明する。発光サイリスタのオン電圧は、ゲート電極電圧＋ゲート・カソード間のＰＮ接合の拡散電位（約１Ｖ）で近似される。したがって、ゲート電圧が−５Ｖの場合、カソード電圧が約−６Ｖ以下にならないと発光サイリスタは発光しない。一方、ゲート電圧が０Ｖの場合、カソード電圧が約−１Ｖ以下で発光する。
【００５７】
図９の発光素子アレイにおいて、ゲート選択端子Ｇ_１ を０Ｖ、ゲート選択端子Ｇ_２ を−５Ｖにする。そして、カソード端子Ｋ_１ ，Ｋ_２ ，Ｋ_３ ，…に、例えば−５Ｖの電圧を印加すると、奇数番目のサイリスタＬ_１ ，Ｌ_３ ，Ｌ_５ ，…が発光する。逆に、ゲート選択端子Ｇ_１ を−５Ｖ、ゲート選択端子Ｇ_２ を０Ｖにすると、偶数番目のサイリスタＬ_２ ，Ｌ_４ ，Ｌ_６ ，…が発光する。
【００５８】
このように本実施例の発光素子アレイは、奇数番目のサイリスタと偶数番目のサイリスタとを時分割で発光させることができる。
【００５９】
【実施例７】
次に、以上に説明した自己走査型発光素子アレイチップを用いた光プリンタヘッド、このような光プリンタヘッドを用いた光プリンタについて説明する。
【００６０】
図１０は、光プリンタヘッドの主要部を示す斜視図である。光プリンタヘッドは、実装基板８０上に複数個の自己走査型発光素子アレイチップ８２を千鳥配置で配列して構成された自己走査型発光素子アレイ８４と、複数個の正立等倍レンズ（ロッドレンズ）８６を配列して構成された正立等倍レンズアレイ８８とを備えている。
【００６１】
発光素子アレイ８４から出た光は、レンズアレイ８８により集光されて、感光ドラム（図示せず）上に照射される。
【００６２】
図１１は、このような光プリンタヘッド１４０を備える光プリンタの構成を示す。円筒形の感光ドラム１４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１４４で一様に帯電させる。そして、光プリンタヘッド１４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器１４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１５０でカセット１５２中から送られてきた用紙１５４上に、トナーを転写する。用紙は、定着器１４６にて熱等を加えられ定着され、スタッカ１５８に送られる。一方、転写の終了したドラムは、消去ランプ１６０で帯電が全面にわたって中和され、清掃器６２で残ったトナーが除去される。
【００６３】
【発明の効果】
本発明によれば、発光効率の低下を軽減した発光サイリスタ、およびこのような発光サイリスタを用いた自己走査型発光素子アレイを実現できた。
【図面の簡単な説明】
【図１】メサエッチングで分離されたＰＮＰＮ構造発光サイリスタを示す図である。
【図２】ＰＮＰＮ構造発光サイリスタのオン時のバンド状態を示す図である。
【図３】発光サイリスタの実施例を示す図である。
【図４】発光サイリスタの実施例を示す図である。
【図５】発光サイリスタの実施例を示す図である。
【図６】実施例１，２，３の発光サイリスタの効果の比較を示す図である。
【図７】シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図である。
【図８】シフト部と発光部を分離しないタイプの自己走査型発光素子アレイチップの等価回路図である。
【図９】自己走査型でない発光素子アレイチップの等価回路図である。
【図１０】光プリンタヘッドの主要部を示す斜視図である。
【図１１】光プリンタヘッドを備える光プリンタの構成を示す図である。
【符号の説明】
１ ｐ型基板
２１ ｎ型半導体層（カソード層）
２２ ｐ型半導体層（ゲート層）
２３ ｎ型半導体層（ゲート層）
２４ ｐ型半導体層（アノード層）
２６ 電子
２８ 正孔
３６ カソード電極
３７ ゲート電極
５３ アノード電極
６１ 絶縁膜
６２ アルミ配線
１００ 自己走査型発光素子アレイチップ
１０８ メサ面
１１０ 発光信号ライン
１１１，１１２ 転送用クロックパルスライン
１１３ 共通電源ライン
１２１，１２２ ゲート選択ライン
１４０ 光プリンタヘッド

Claims (14)

1. 第１導電型の半導体基板と、前記半導体基板上に、第１導電型の第１の半導体層，前記第１導電型とは逆導電型である第２導電型の第２の半導体層，第１導電型の第３の半導体層，第２導電型の第４の半導体層が順に積層された４層の半導体層とを備えるメサ型の発光サイリスタにおいて、
   前記最上層の第４の半導体層は、島を形成し、第４の半導体層の周辺部は、エッチングにより除去されて厚さが薄くなるように形成されていることを特徴とする発光サイリスタ。
2. 第１導電型の半導体基板と、前記半導体基板上に、第１導電型の第１の半導体層，前記第１導電型とは逆導電型である第２導電型の第２の半導体層，第１導電型の第３の半導体層，第２導電型の第４の半導体層が順に積層された４層の半導体層とを備えるメサ型の発光サイリスタにおいて、
   前記最上層の第４の半導体層は、高濃度層と低濃度層の２層構造よりなる島を形成し、第４の半導体層の周辺部は、少なくとも前記高濃度層がエッチングにより除去されて、前記周辺部の厚さが薄くなるように形成されていることを特徴とする発光サイリスタ。
3. 絶縁性基板と、前記絶縁性基板上に、第１導電型の第１の半導体層，前記第１導電型とは逆導電型である第２導電型の第２の半導体層，第１導電型の第３の半導体層，第２導電型の第４の半導体層が順に積層された４層の半導体層と、前記第１の半導体層上にオーミック接触した共通電極とを備えるメサ型の発光サイリスタにおいて、
   前記最上層の第４の半導体層は、島を形成し、第４の半導体層の周辺部は、エッチングにより除去されて厚さが薄くなるように形成されていることを特徴とする発光サイリスタ。
4. 絶縁性基板と、前記絶縁性基板上に、第１導電型の第１の半導体層，前記第１導電型とは逆導電型である第２導電型の第２の半導体層，第１導電型の第３の半導体層，第２導電型の第４の半導体層が順に積層された４層の半導体層と、前記第１の半導体層上にオーミック接触した共通電極とを備えるメサ型の発光サイリスタにおいて、
   前記最上層の第４の半導体層は、高濃度層と低濃度層の２層構造よりなる島を形成し、第４の半導体層の周辺部は、少なくとも前記高濃度層がエッチングにより除去されて、前記周辺部の厚さが薄くなるように形成されていることを特徴とする発光サイリスタ。
5. 前記第１導電型はｐ型であり、前記第２導電型はｎ型である、請求項１〜４のいずれかに記載の発光サイリスタ。
6. 前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１〜４のいずれかに記載の発光サイリスタ。
7. 請求項３または４に記載の発光サイリスタを製造する際に、前記共通電極を前記第１の半導体層上にオーミック接触させる工程は、絶縁保護膜の成膜時の加熱により行うことを特徴とする発光サイリスタの製造方法。
8. 前記共通電極がアロイの場合には、前記第１の半導体層の不純物濃度は、５×１０^１７ｃｍ^３ 〜５×１０^１９ｃｍ^３ とすることを特徴とする請求項７に記載の発光サイリスタの製造方法。
9. 前記共通電極がノンアロイの場合には、前記第１の半導体層の不純物濃度は、５×１０^１８ｃｍ^３ 〜５×１０^１９ｃｍ^３ とすることを特徴とする請求項７に記載の発光サイリスタの製造方法。
10. 発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列し、各発光素子の前記制御電極をその近傍に位置する少なくとも１つの発光素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各発光素子に電源ラインを負荷抵抗を介して前記制御電極に接続し、かつ各発光素子にクロックラインを接続して形成した自己走査型発光素子アレイチップにおいて、
    前記発光素子は、請求項１〜６のいずれかに記載の発光サイリスタよりなることを特徴とする自己走査型発光素子アレイチップ。
11. スイッチング動作のためのしきい電圧またはしきい電流の制御電極を有するスイッチ素子を複数個配列し、各スイッチ素子の前記制御電極をその近傍に位置する少なくとも１つのスイッチ素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各スイッチ素子の制御電極に電源ラインを負荷抵抗を介して接続し、かつ各スイッチ素子にクロックパルスラインを接続して形成したスイッチ素子アレイと、
    発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列した発光素子アレイとからなり、
    前記発光素子アレイの各制御電極を前記スイッチ素子の制御電極と電気的手段にて接続し、各発光素子に発光のための電流を供給する配線を設けた自己走査型発光素子アレイチップにおいて、
    前記発光素子およびスイッチ素子は、それぞれ、請求項１〜６のいずれかに記載の発光サイリスタよりなることを特徴とする自己走査型発光素子アレイチップ。
12. 発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列し、これら発光素子をＮ個（Ｎは２以上の整数）ごとのブロックに分け、各ブロックの発光素子の制御電極をＮ本の選択ラインに順繰りに接続し、各ブロックの発光素子の発光電流を供給する端子を１個の共通の端子に接続した発光素子アレイチップにおいて、
    前記発光素子は、それぞれ、請求項１〜６のいずれかに記載の発光サイリスタよりなることを特徴とする発光素子アレイチップ。
13. 請求項１０，１１，または１２に記載の複数個の自己走査型発光素子アレイチップが配列されて形成された自己走査型発光素子アレイを備える光プリンタヘッド。
14. 請求項１３に記載の光プリンタヘッドを備える光プリンタ。

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