JP6123559B2 - 発光サイリスタ、自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置、発光サイリスタおよび自己走査型発光素子アレイの製造方法 - Google Patents

Description

本発明は、発光サイリスタ、自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置、発光サイリスタおよび自己走査型発光素子アレイの製造方法に関する。

密着型イメージセンサやプリンタなどの書込みヘッドに、面発光素子アレイが利用されている。典型的な面発光素子アレイは、１つの基板上に線形に配列された複数の発光素子を集積して構成される。面発光素子の代表的なものとして、発光ダイオード（ＬＥＤ）、発光サイリスタ、レーザダイオードが知られている。その中で発光サイリスタは、ＧａＡｓやＡｌＧａＡｓなどの化合物半導体層をｐｎｐｎ構造に積層し、ゲートに駆動電流を印加することで、アノード・カソード間に電流を流し発光させるものである。こうした発光サイリスタを基板上に集積し、各発光サイリスタを順次点灯させる自己走査型の発光素子アレイが特許文献１に開示されている。

特開平１−２３８９６２号公報

本発明は、発光光量の向上を図る発光サイリスタ、自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置、発光サイリスタおよび自己走査型発光素子アレイの製造方法を提供することを目的とする。

請求項１は、基板側から順に、ｐ型の第１の多層膜反射鏡、電流狭窄層、ｐ型の第２の多層膜反射鏡、ｎ型ゲート層、ｐ型ゲート層、カソード層が積層され、前記第２の多層膜反射鏡に達し前記電流狭窄層に達しない深さの第１のメサにシフト部サイリスタが形成され、前記電流狭窄層に達する深さの第２のメサに発光部サイリスタが形成され、前記発光部サイリスタは前記第２のメサの側面から選択酸化されている自己走査型発光素子アレイ。
請求項２は、前記電流狭窄層の膜厚がλ／４の奇数倍であるとき、電流狭窄層の一方の面には、第１の多層膜反射鏡の低屈折率層が隣接し、他方の面には、第２の多層膜反射鏡の低屈折率層が隣接する、請求項１に記載の自己走査型発光素子アレイ。
請求項３は、前記電流狭窄層の膜厚がλ／４の偶数倍であるとき、電流狭窄層の一方の面には、第１または第２の多層膜反射鏡の低屈折率層が隣接し、他方の面には、第１または第２の多層膜反射鏡の高屈折率層が隣接する、請求項１に記載の自己走査型発光素子アレイ。
請求項４は、第１の多層膜反射鏡の高屈折率層と低屈折率層の積層数は、第２の多層膜反射鏡の高屈折率層と低屈折率層の積層数よりも大きい、請求項２または３に記載の自己走査型発光素子アレイ。
請求項５は、請求項１に記載の自己走査型発光素子アレイを用いた光書込みヘッド。
請求項６は、請求項５に記載の光書込みヘッドを備えた画像形成装置。
請求項７は、基板側から順に、ｐ型の第１の多層膜反射鏡、電流狭窄層、ｐ型の第２の多層膜反射鏡、ｎ型ゲート層、ｐ型ゲート層、及びカソード層が順に積層された半導体基板を準備する工程と、前記第２の多層膜反射鏡に達するが前記電流狭窄層には達しない第１の深さのメサ構造を第１のエッチングにより形成する工程と、前記第１の深さのメサ構造に対して前記電流狭窄層を露出させる第２の深さのメサ構造を第２のエッチングにより形成する工程と、前記第２のエッチングにより露出された前記電流狭窄層を選択的に酸化する工程とを備え、前記第１の深さのメサ構造は、硫酸系のエッチング液により形成され、前記電流狭窄層の露出は、リン酸系のエッチング液によりなされる、発光サイリスタの製造方法。
請求項８は、基板側から順に、ｐ型の第１の多層膜反射鏡、電流狭窄層、ｐ型の第２の多層膜反射鏡、ｎ型ゲート層、ｐ型ゲート層、カソード層が積層された半導体基板を準備する工程と、前記第２の多層膜反射鏡に達するが前記電流狭窄層には達しない第１の深さであって、シフト部サイリスタと発光部サイリスタとを含むメサ構造を、第１のエッチングにより形成する工程と、前記メサ構造に対して発光部サイリスタの周辺の前記電流狭窄層を露出させる第２の深さのメサ構造を第２のエッチングにより形成する工程と、発光部サイリスタの前記第２のエッチングより露出されたメサの側面から選択酸化する工程とを備え、前記第１の深さのメサ構造は、硫酸系のエッチング液により形成され、前記電流狭窄層の露出は、リン酸系のエッチング液によりなされる、自己走査型発光素子アレイの製造方法。

請求項１、７によれば、電流狭窄層を設けない場合と比較して、発光光量を増加させることができる。
請求項２、３によれば、第１および第２の多層膜反射鏡の反射率の低下を抑制することができる。
請求項４によれば、ｎ型ゲート層へのキャリアの注入効率を向上させることができる。
請求項７、８によれば、電流狭窄層の露出のためのエッチングの制御性を容易にすることができる。

本発明の実施例に係る自己走査型発光サイリスタアレイの平面図である。 図１のＡ１−Ａ１線断面図、Ａ２−Ａ２線断面図、Ａ３−Ａ３線断面図である。 電流狭窄層の膜厚がλ／４の奇数倍と偶数倍のときの好ましい半導体多層膜反射鏡（ＤＢＲ）の構成例を示す断面図である。 図１のＢ−Ｂ線断面図である。 第１および第２のメサＭ１、Ｍ２を説明するための島Sn+1の平面図である。 本発明の第１の実施例に係る自己走査型発光サイリスタアレイの等価回路である。 シフト部サイリスタTnが点弧しているときのゲートの電位分布を示す図である。 外部から印加される信号の電圧波形を示す図である。 比較例としての島の断面を示す図である。 本発明の実施例に係るＳＬＥＤの製造工程を示す断面図である。 本発明の実施例に係るＳＬＥＤの製造工程を示す断面図である。 本発明の実施例に係るＳＬＥＤの他の製造工程を示す断面図である。 本発明の実施例に係るＳＬＥＤの他の製造工程を示す断面図である。 図１３（Ａ）は、活性層のメサ面をドライエッチングで形成したときの表面電流を説明する図、図１３（Ｂ）は、活性層のメサ面をドライエッチングで形成したときのしきい値電流を示すグラフである。 活性層のメサ面をドライエッチングしたときとウエットエッチングしたときのゲート電位分布を示すグラフである。 寄生サイリスタの動作点解析を示すグラフである。 寄生サイリスタがオンするときの動作を説明するＳＬＥＤの等価回路である。 本実施例の自己走査型発光素子アレイを適用した光書込みヘッドの構造を示す例である。 本実施例の自己走査型発光素子アレイを用いた光書込みヘッドを光プリンタに適用した例である。

多数の発光素子を同一基板上に集積した発光素子アレイは、その駆動用回路等と組み合わせてＬＥＤプリンタ用のプリントヘッドに用いられる光源に利用されている。発光素子としては、例えば発光ダイオード（ＬＥＤ）を１次元的に配列した発光素子アレイでは、外部駆動用回路から画像信号に対応した信号を、一つ一つのＬＥＤに供給しなければならないため、各ＬＥＤに給電するためのボンドパッドがＬＥＤと同数だけ基板上に必要となる。ところが、ボンドパッドは、通常、面積が大きいため、発光素子アレイチップの面積が必然的に大きくなってしまう。チップ面積が大きくなると、１つのウェハから取得できるチップ数は減少するため、コスト低減化に限界が生じてしまう。

例えば、Ａ３対応のプリンタの1200dpiプリントヘッドでは、１次元配列されたＬＥＤの数は14,000個以上となり、これと同数のワイヤーをボンドパッドにボンディングする必要がある。ワイヤーボンディングの数が増える程、発光素子アレイの作製にかかるコストが大きくなる。さらに、印刷画像の品質を高めるために、高解像度の発光素子アレイを作成する場合には、ボンドパッド数が増えることによりワイヤーボンディング数が増加し、チップ面積がさらに大きくなることによりコストが増加し、これに加え、チップ上のボンドパッドのレイアウト自体に限界が見えてくる。

発光サイリスタを順次点弧させる自己走査型発光素子アレイでは、基板をアノード、最上層のｎ層をカソードとし、カソード層の直下のｐ層をゲートとするとき、しきい値以上の電流がゲートに流れないと、アノード・カソード間に電流が流れない。自己走査型発光素子アレイ（以下、ＳＬＥＤ（Self-scanning Light Emitting Device）と呼ぶ）は、このような性質をもつサイリスタを１次元的にアレイ化し、外部からのクロック（転送信号）により順次オン状態が転送されるように構成したものである。例えば、点灯信号に基づき発光点として機能するサイリスタ（発光部サイリスタ）と、この発光部サイリスタを外部からのクロックに基づき順次点灯対象として指定するサイリスタ（シフト部サイリスタ）を備えることで、画像形成装置におけるプリントヘッドとして利用できるものである。

本発明の実施の形態におけるＳＬＥＤでは、１つ１つの発光サイリスタに対応したボンドパッドを設ける必要はなく、チップの片側もしくは両側に配置されたボンドパッドに、矩形電圧を給電することにより、発光部サイリスタを端から順次点弧（自己走査）させることができる。従って、本発明の実施の形態におけるＳＬＥＤにおいては、解像度を上げても、ボンドパッドをチップの端に寄せることができ、ボンドパッド数の増加とそれによるチップ面積の拡大、ワイヤボンド数の増加によるコストアップを回避することができる。

以下、本発明の実施の形態について図面を参照して説明する。本実施の態様では、ｐｎｐｎ構造の発光サイリスタを有するＳＬＥＤを例示する。ｐｎｐｎを構成する半導体層は、ＩＩＩ−Ｖ族化合物半導体によって構成されるが、本実施の形態は、化合物半導体として、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓを例示する。なお、図面のスケールは、発明の特徴を分かり易くするために強調しており、必ずしも実際のデバイスのスケールと同一ではないことに留意すべきである。

図１は、本発明の実施例に係るＳＬＥＤの一部の平面図、図２は、図１に示すＳＬＥＤの１つの島のＡ１−Ａ１線、Ａ２−Ａ２線およびＡ３−Ａ３線断面図、図３は、Ｂ−Ｂ線断面図、図４は、第１および第２の積層構造であるメサＭ１、Ｍ２を有する島を説明する平面図、図５は、図１に示すＳＬＥＤの等価回路である。

図５を参照すると、ここには、ＳＬＥＤ１０の一部として、４つの発光素子に関する等価回路が示されている。Ln-1、Ln、Ln+1、Ln+2は発光部サイリスタ、Tn-1、Tn、Tn+1、Tn+2はシフト部サイリスタ、Gn-1、Gn、Gn+1、Gn+2は発光部サイリスタおよびシフト部サイリスタの共通のゲート、RGはゲート負荷抵抗、Dn-2、Dn-1、Dn、Dn+1は結合ダイオード、PTn-1、PTn、PTn+1、PTn+2は結合ダイオードのカソード電極直下に形成される寄生サイリスタ、Φ１は奇数ビット転送ライン、Φ２は偶数ビット転送ライン、ΦＩは発光信号ライン、VGAはゲートラインである。ここで、nは、正の整数である。以下の説明において、発光部サイリスタ、シフト部サイリスタ、寄生サイリスタを総称するときは、発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiと称する。

ＳＬＥＤの転送機能について説明する。今、シフト部サイリスタTnがオン状態にあるとする。このときのシフト部サイリスタTnのゲートGnの電位は、-0.2Ｖ程度まで引き上げられ、結合ダイオードDnの両端には、拡散電位分の約1.5Ｖの電位差が発生する。このため、Gn+1＝Gn−1.5Ｖ＝−1.7Ｖ、Gn+2＝Gn+1−1.5Ｖ＝−3.2Ｖとなる。

シフト部サイリスタTnが点弧しているときのゲートの電位分布を図６に示す。また、図７に、ゲートに供給されるゲートラインVGAの電圧波形と、奇数ビット転送ラインΦ１、偶数ビット転送ラインΦ２、および発光信号ラインΦＩに供給される周期Ｔの矩形電圧を示す。奇数ビット転送ラインΦ１と偶数ビット転送ラインΦ２がともにローレベルになっている時間を重なり時間と呼び、これをtaで表わしている。

ゲートラインVGAの電圧と、転送ラインΦ１、Φ２、ΦＩに供給される電圧を−3.3Ｖとすると、シフト部サイリスタTn+2のゲート・カソード間には、0.1Ｖ程度しか印加されない。サイリスタをオンさせるためには、少なくともゲート・カソード間に拡散電位以上の電圧が印加され、かつカソード・アノード間に保持電流以上の電流が流される必要がある。このため、シフト部サイリスタTn+2は点弧できない。一方、ゲートGnよりも左側にあるダイオードDn-1には、逆バイアスがかかるので、ゲートGn-1の電位はゲートラインVGAの電圧程度（約−3.3Ｖ）となり、シフト部サイリスタTn-1はオンすることはできない。こうして、奇数ビット転送ラインΦ１が−3.3Ｖで、シフト部サイリスタTnがオンしている際に、偶数ビット転送ラインΦ２を0Ｖから−3.3Ｖに下げると、隣のシフト部サイリスタTn+1のみが点弧する。その後、奇数ビット転送ラインΦ１を0Ｖに上昇させると、シフト部サイリスタTnはオフされ、シフト部サイリスタTnからTn+1へのオン状態の転送が可能となる。

シフト部サイリスタTnがオンしているとき、ゲート電位Gnが最も高い電圧に引き上げられている。従って、奇数ビット転送ラインΦ１を0Ｖから-3.3Ｖに下げると、発光部サイリスタLnのみがオンして発光する。こうして、シフト部サイリスタの列が左から右側へ順次点弧状態が転送され、シフト部サイリスタがオン状態であるビットの発光部サイリスタのみ、外部からの発光信号ラインΦＩに入力された0、1データにしたがって、オンするか否かが決まる。これによって、0、1データが発光または非発光の情報に変換される。

図１には、図５に示す４ビットの素子に対応する素子アレイの平面図が示されている。ＳＬＥＤは、ｐ型のＧａＡｓ半導体基板上に、これと格子整合するようにエピタキシャル成長されたｐｎｐｎ構造の半導体層を含んで構成される。半導体基板上には、半導体層をエッチングすることで、各素子に対応する島すなわちメサが形成される。図１には、図５の回路に対応して、４つの島Sn-1、Sn、Sn+1、Sn+2が形成され、これらの島Sn-1、Sn、Sn+1、Sn+2が線形に配列されている。１つの島には、発光部サイリスタLiと、シフト部サイリスタTiと、結合ダイオードDiとが形成される。また、結合ダイオードDiの直下にはｐｎ層が存在するため、結合ダイオードDiを構成するｐｎ層とともにｐｎｐｎ構造が形成されることにより、ここに寄生サイリスタPTiが形成される。

奇数ビットの島Sn、Sn+2のシフト部サイリスタのカソード電極３２Ｔには、奇数ビット転送ラインΦ１が接続され、偶数ビットの島Sn-1、Sn+１のシフト部サイリスタのカソード電極３２Ｔには、偶数ビット転送ラインΦ２が接続される。発光部サイリスタのカソード電極３２Ｌには、発光信号ラインΦＩが接続される。また、基板上には、ゲートラインVGAに接続する島SRが形成される。ゲートラインVGAは、この島SRのｐ型のゲート層２６にコンタクト電極CTを介して電気的に接続され、ゲート負荷抵抗RGは、ｐ型のゲート層２６を利用して形成される。ゲート負荷抵抗RGの出力端は、コンタクトCT1を介して共通のゲート電極に接続されるとともに、隣接する結合ダイオードのカソード電極３２ＰＴに接続される。

図２および図３は、代表的な島Sn+1に形成された発光部サイリスタLn+1、シフト部サイリスタTn+1、結合ダイオードDn+1、寄生サイリスタPTn+2の断面をそれぞれ示している。ｐ型のＧａＡｓ基板２０上には、所定の膜厚、所定のドーパント濃度を有するｐ型のＧａＡｓまたはＡｌＧａＡｓからなるバッファ層２１、Ａｌ組成を異にするｐ型のＡｌＧａＡｓ層の対を複数積層した分布ブラッグ型反射鏡（Distributed Bragg Reflector：以下、ＤＢＲという）２２、所定の膜厚、所定のドーパント濃度を有するｎ型のＡｌＧａＡｓ（例えば、１．２５λの膜厚のｎ型Ａｌ_0.3Ｇａ_0.7Ａｓ（λは、ｎ型Ａｌ_0.3Ｇａ_0.7Ａｓ内におけるｎ型ゲート層２４またはｐ型ゲート層２６で発光した光のピーク波長））からなるｎ型ゲート層２４、所定の膜厚、所定のドーパント濃度を有するｐ型のＡｌＧａＡｓ（例えば、２．２５λ厚のｐ型Ａｌ_0.14Ｇａ_0.86Ａｓ）からなるｐ型ゲート層２６、および所定の膜厚、所定のドーパント濃度を有するｎ型のＧａＡｓまたはＡｌＧａＡｓからなる発光部サイリスタLn+1のカソード層２８Ｌ、シフト部サイリスタTn+1のカソード層２８Ｔ、結合ダイオードDn+1のカソード層２８ＰＴが形成される。各カソード層２８Ｌ、２８Ｔ、２８ＰＴ上には、これと電気的に接続されるカソード電極３２Ｌ、３２Ｔ、３２ＰＴが形成され、基板２０の裏面には、グランド電位を供給する共通のアノード電極４０が形成される。それぞれの島は、基板上にエピタキシャル成長によって形成された半導体層にエッチング等の加工処理を施すことで形成される。

本実施例では、ＤＢＲ２２は、発光サイリスタのアノード層として電気的に機能するとともに、ｐ型ゲート層２６またはｎ型ゲート層２４で発光した光の波長帯域を反射する光学的な機能を有する。ＤＢＲ２２の内部には、電流狭窄層３０が挿入され、電流狭窄層３０は、例えば図２（Ａ）に示されるように、島またはメサの側面から選択的に酸化され、これにより酸化領域３０Ａと非酸化領域３０Ｂとが形成される。酸化領域３０Ａは、電気的に高抵抗な領域であり、非酸化領域３０Ｂは導電領域である。このような電流狭窄層３０をＤＢＲ２２内に形成することで、アノード電極４０から注入されたキャリアが非酸化領域３０Ｂ内に狭窄され、高密度なキャリアがｎ型ゲート層２４に注入される。その結果、ｎ型ゲート層２４またはｐ型ゲート層２６において、正孔と電子の結合効率が高められ、発光光量が向上する。また、ｎ型ゲート層２４またはｐ型ゲート層２６において発光した光は、ＤＢＲ２２によって基板上方に反射されるため、基板等による光の吸収が抑制され、発光光量が向上する。

ＤＢＲ２２は、バッファ層２１上に形成されたｐ型の第１の半導体多層膜反射鏡２２Ａと、第１の半導体多層膜反射鏡２２Ａ上に形成された電流狭窄層３０と、電流狭窄層３０上に形成されたｐ型の第２の半導体多層膜反射鏡２２Ｂとを含む。なお、ＤＢＲ２２は、バッファ層２１上に形成されている例が示されるが、ＤＢＲ２２は、基板２０上に直接形成されるものであってもよい。第１の半導体多層膜反射鏡２２Ａは、例えば、それぞれがλ／４の膜厚のｐ型のＡｌ_0.9Ｇａ_0.1ＡｓとＡｌ_0.2Ｇａ_0.8Ａｓとを交互に１２層積層して構成される。電流狭窄層３０は、例えば、３λ／４の膜厚のｐ型のＡｌＡｓ層から構成される。第２の半導体多層膜反射鏡２２Ｂは、例えば、それぞれλ／４の膜厚のｐ型のＡｌ_0.9Ｇａ_0.1Ａｓとｐ型のＡｌ_0.2Ｇａ_0.8Ａｓとを交互に６層積層して構成される。

電流狭窄層３０には、メサ側面から選択的に酸化された酸化領域３０Ａが形成される必要があるため、電流狭窄層３０のＡｌ組成比は、第１の半導体多層膜反射鏡２２Ａおよび第２の半導体多層膜反射鏡２２Ｂの低屈折率側（高Ａｌ組成側）の半導体層のＡｌ組成比よりも大きく、さらに他のｎ型ゲート層２４、ｐ型ゲート層２６およびカソード層のＡｌ組成比よりも大きい。従って、電流狭窄層３０は、ＡｌＡｓ層から構成されることが好ましいが、これ以外にも、Ａｌ組成比が高いＡｌＧａＡｓ、例えばＡｌ組成比が９８％以上のＡｌＧａＡｓから構成されるものであってもよい。

また、電流狭窄層３０は、ｎ型ゲート層２４に近接する位置に挿入されることが望ましい。これは、電流狭窄層３０からｎ型ゲート層２４までの距離が小さい方が、ｎ型ゲート層２４内に効果的にキャリアを注入することができるためである。このため、電流狭窄層３０は、第２の半導体多層膜反射鏡２２Ｂの積層数が第１の半導体多層膜反射鏡２２Ａの積層数よりも小さくなる位置に挿入される。但し、電流狭窄層３０からｎ型ゲート層２４までの絶対距離が短いようであれば、必ずしもこのような態様に限らず、電流狭窄層３０は、第２の半導体多層膜反射鏡２２Ｂの積層数が第１の半導体多層膜反射鏡２２Ａの積層数よりも大きくなる位置に挿入されてもよい。

好ましい態様では、ＤＢＲ２２がＭＯＣＶＤによって形成されるとき、ＤＢＲ２２を構成するＡｌ組成が高い高Ａｌ組成半導体層とＡｌ組成が低い低Ａｌ組成半導体層のうち、高Ａｌ組成半導体層が電流狭窄層３０に置換される。電流狭窄層３０の膜厚は、ＤＢＲ２２を構成する半導体層と同様にλ／４の膜厚であってもよいが、好ましくは、電流狭窄層３０の膜厚は、λ／４の整数倍である。ＡｌＡｓまたはＡｌＧａＡｓを選択的に酸化させるとき、その膜厚が大きい方が酸化が促進される。膜厚が薄いと、膜厚バラツキが酸化距離に及ぼす影響が大きくなるが、λ／４の膜厚でも十分に電流狭窄層３０の酸化制御をすることが可能であれば、膜厚はλ／４であってもよいが、電流狭窄層３０の膜厚をλ／４よりも大きくし、膜厚バラツキが酸化距離に及ぼす影響を小さくすることで、酸化時間の制御を容易にし、酸化領域３０Ａの酸化距離のバラツキが抑制された、安定した電流狭窄層３０を得るようにすることができる。

電流狭窄層３０の膜厚がλ／４の奇数倍であるとき、電流狭窄層３０の一方の面には、第１の半導体多層膜反射鏡２２Ａの低Ａｌ組成半導体層が隣接され、電流狭窄層３０の他方の面には、第２の半導体多層膜反射鏡２２Ｂの低Ａｌ組成半導体層が隣接される。図２Ａ（Ａ）は、電流狭窄層３０の膜厚が３λ／４を例示しており、電流狭窄層３０の両側にλ／４の低Ａｌ組成半導体層が隣接される。これにより、ＤＢＲ２２の反射率の低下が抑制される。

他方、電流狭窄層３０の膜厚がλ／４の偶数倍であるとき、電流狭窄層３０の一方の面には、第１の半導体多層膜反射鏡２２Ａの高Ａｌ組成半導体層が隣接され、電流狭窄層３０の他方の面には、第２の半導体多層膜反射鏡２２Ｂの低Ａｌ組成半導体層が隣接される。図２Ａ（Ｂ）は、電流狭窄層３０の膜厚がλ／２を例示しており、電流狭窄層３０の上方の面に第２の半導体多層膜反射鏡２２Ｂのλ／４の低Ａｌ組成半導体層が隣接され、下方の面に第１の半導体多層膜反射鏡２２Ａのλ／４の高Ａｌ組成半導体層が隣接される。これにより、ＤＢＲ２２の反射率の低下が抑制される。

次に、発光サイリスタにおいて電流狭窄層３０を挿入する位置について更に詳しく説明する。電流狭窄層３０を挿入する位置としては、カソード層２８Ｌ内、カソード層２８Ｌとｐ型ゲート層２６の境界面、ｐ型ゲート層２６内、ｐ型ゲート層２６とｎ型ゲート層２４の境界面、ｎ型ゲート層２４内というように様々な位置がある。ここで、電流狭窄層３０を、カソード層２８Ｌ内、またはカソード層２８Ｌとｐ型ゲート層２６の境界面に挿入する場合、サイリスタがターンオンする前にカソード層２８Ｌとゲート電極を有するｐ型ゲート層２６との間を流れるしきい電流が、電流狭窄による抵抗値の増加の影響を受け、ターンオン特性に悪影響を与えることが考えられる。また、電流狭窄層３０をｎ型ゲート層２４内やｐ型ゲート層２６内、またはｐ型ゲート層２６とｎ型ゲート層２４の境界面に挿入する場合、発光径を小さくする効果は期待できると考えられるが、一方で、酸化により形成された電流狭窄層３０の界面で非発光再結合を誘発し十分な光量が得られないことが考えられる。

さらに、ＤＢＲ２２上に、別個にｐ型のアノード層を形成し、当該アノード層内に電流狭窄層３０を挿入する場合、後述するように島には、深さの異なる２つのメサ（柱状構造）Ｍ１、Ｍ２を２段階のエッチングで形成しなければならず、特に、アノード層内の電流狭窄層の側面が露出されるようなエッチングの制御が容易ではない。他方、エッチングを停止させるようなエッチングストップ層を挿入するとなれば、コスト高になってしまう。このようなことから本実施例においては、ターンオン特性に与える影響及び非発光再結合の影響が小さく、コスト高にならずに電流狭窄層３０の側面出しのエッチング制御性が優れるように、アノード層としても機能するＤＢＲ２２内に電流狭窄層３０を挿入し、電流狭窄構造を得ている。なお、実験結果に基づくと、ｎ型ゲート層２４とＤＢＲ２２の境界面に電流狭窄層３０を設けるよりも、アノード層として機能するＤＢＲ２２内に設けた方が約１．１５倍〜約１．２５倍程度の高い光量を得られる結果となっている。これは、ＤＢＲ２２内に電流狭窄層３０をもうけた方が、非発光再結合による発光量の影響が少ないためと考えられる。以上のように、電流狭窄層３０は、ＤＢＲ２２内に設ける構成がより好ましく、発光光量の観点からは、特に、ＤＢＲ（アノード層）２２内に設ける構成がより好ましい。

最上層であるｎ型のカソード層は、フォトリソ工程により矩形状等のパターンに加工され、発光部サイリスタLn+1、シフト部サイリスタTn+1、および結合ダイオードDn+1のカソード層２８Ｌ、２８Ｔ、２８ＰＴを形成する。好ましくは、カソード電極３２Ｌは、カソード層２８Ｌに対して相対的に小さく形成され、発光部サイリスタLn+1から出射される光は、カソード電極３２Ｌによって大きく遮蔽されない。また、シフト部サイリスタTn+1のカソード層２８Ｔは、大部分がカソード電極３２Ｔによって覆われているため、その表面から光は出射されない。カソード層２８Ｌ、２８Ｔ、２８ＰＴのエッチングにより露出されたｐ型ゲート層２６には、図３に示すようにゲート電極３４が形成される。このゲート電極３４は、発光部サイリスタLn+1およびシフト部サイリスタTn+1に共通である。

基板上に積層された半導体層をエッチングすることで、矩形状の島Sn+1が形成されるが、本実施例では、当該エッチングは２段階で行われ、島Sn+1は、側面の深さを異にする２つの積層構造のメサＭ１及びメサＭ２により形成されることに留意すべきである。第１のメサＭ１は、シフト部サイリスタTn+1および結合ダイオードDn+1が形成される領域に形成され、第１のメサＭ１の側面は、図２（Ｂ）、（Ｃ）に示すように、少なくともＤＢＲ２２の電流狭窄層３０に到達しない深さを有する。また、第２のメサＭ２は、発光部サイリスタLn+1が形成される領域に形成され、第２のメサＭ２の側面は、図２（Ａ）に示すように、少なくともＤＢＲ２２の電流狭窄層３０に到達する深さを有する。本実施の形態においては、エッチングによって電流狭窄層３０の側面が全て露出する深さを有しているが、電流狭窄層３０の側面の一部のみが露出する深さであってもよい。更には、電流狭窄層３０の上面にちょうど到達する深さであってもよい。すなわち、電流狭窄層３０に到達する深さを有することにより、露出した電流狭窄層３０の一部から発光部サイリスタの中心部に向けて酸化が進行する構成であればよい。

図４は、第１および第２のメサＭ１、Ｍ２を説明するための島Sn+1の平面図である。発光部サイリスタLn+1が形成される領域は、メサＭ２が形成される島Sn+1の底部側であり、シフト部サイリスタTn+1、および結合ダイオードDn+1が形成される領域は、メサＭ１が形成される島Sn+1の中央部および上部側である。発光部サイリスタLn+1、およびシフト部サイリスタTn+1の機能は、カソード層２８Ｌ、２８Ｔによって分離されるため、発光部サイリスタLn+1、およびシフト部サイリスタTn+1が形成される領域は、少なくともカソード層２８Ｌ、２８Ｔを有する領域とすることもできる。

島Sn+1は、４つの側面５０、５２、５４、５６によって囲まれた矩形状を有し、シフト部サイリスタTn+1、および結合ダイオードDn+1が形成される領域は、側面５０およびこれに連続する側面５２の一部５２ａと側面５６の一部５６ａである。これらの側面５０、５２ａ、５６ａは、第１のメサＭ１によって構成され、従って、側面５０、５２ａ、５６ａは、電流狭窄層３０に到達しない深さでエッチングされる。他方、発光部サイリスタLn+1が形成される領域は、側面５４およびこれに連続する側面５２の一部５２ｂと側面５６の一部５６ｂである。これらの側面５４、５２ｂ、５６ｂは、第２のメサＭ２によって構成され、従って、側面５４、５２ｂ、５６ｂは、少なくとも電流狭窄層３０に到達する深さでエッチングされる。

このような島Sn+1が構成された基板が酸化処理されると、発光部サイリスタLn+1が形成された領域の電流狭窄層３０は、側面５２ｂ、５４、５６ｂから選択的に酸化され、そこに酸化領域（Ａｌ_２Ｏ_３）３０Ａが形成される。酸化は、３つの側面５２ｂ、５４、５６ｂから内部に向けて一定距離だけ進行するため、島Sn+1には、略コ字状の酸化領域３０Ａが形成される。図１の破線Ｋは、酸化領域３０Ａと非酸化領域（導電領域）３０Ｂとの境界を示している。発光部サイリスタLn+1のカソード層２８Ｌの直下には、酸化領域３０Ａおよび非酸化領域３０Ｂとを有する電流狭窄層３０が存在する。酸化領域３０Ａは、電気的に高抵抗領域であり、非酸化領域３０Ｂは導電領域であるため、アノード電極４０から注入された、電子より移動度の低いキャリア（正孔）が非酸化領域３０Ｂ内に閉じ込められ、高密度な状態でｎ型ゲート層２４に注入される。図２（Ａ）に示すように、第２のメサＭ２の外周に酸化領域３０Ａを形成することで、キャリアがメサ側面の表面準位にトラップされることが抑制され、リーク電流が抑制される。この結果、ｎ型ゲート層２４およびｐ型ゲート層２６における正孔と電子との再結合確率が増加され、発光効率が改善され高出力化が可能になる。

これに対し、シフト部サイリスタTn+1、および結合ダイオードDn+1が形成された第１のメサＭ１では、図２（Ｂ）および（Ｃ）に示すように、側面の深さが電流狭窄層３０に到達していない、言い換えれば電流狭窄層３０が第１のメサＭ１の側面により露出されていないため、電流狭窄層３０は酸化されず、その全体が導電領域のままである。シフト部サイリスタTn+1は、発光部サイリスタLn+1と半導体層２２、２４、２６を共通にし、最上のカソード層２８Ｔが発光部サイリスタLn+1のカソード層２８Ｌから分離されている。ここでは、カソード層２８Ｔは、島Sn+1のほぼ中央に矩形状に形成され、カソード層２８Ｔ上には、矩形状のカソード電極３２Ｔが形成される。カソード層２８Ｔの直下には、酸化領域が形成されていない電流狭窄層３０が存在し、電流狭窄層３０の導電領域の面積は小さくならない。このため、シフト部サイリスタTn+1のオン抵抗は何ら影響を受けない。このように、シフト部サイリスタは、発光部サイリスタLn+1のアノードとカソード間に位置する電流狭窄層の領域が酸化され電流狭窄構造が形成される場合に、シフト部サイリスタのアノードとカソード間に位置する電流狭窄層の領域が酸化されない位置に形成されている。

次に、本実施例の島Sn+1と、１回のエッチングで島Sn+1を形成した比較例と対比する。図８（Ａ）、（Ｂ）は、島Sn+1を１回のエッチングにより形成したときの比較例であり、図８（Ａ）の断面図は、本実施例の図２（Ｂ）のＡ２−Ａ２線断面に対応し、図８（Ｂ）の断面図は、本実施例の図３のＢ−Ｂ線断面に対応する。図８の比較例に示す島Sn+1は、１回のエッチングにより形成され、その側面は基板２０に到達する深さを有する。従って、島Sn+1が酸化処理されたとき、電流狭窄層３０は、島Sn+1の４つの側面から同時に酸化される。このような構造は、発光部サイリスタLn+1においては、キャリア密度を高めることで発光光量を増加させるという利点があるが、シフト部サイリスタTn+1においては、図８（Ａ）に示すように酸化狭窄３０Ａによって電流経路が狭くなるため、アノード・カソード間のオン抵抗が増加し、転送動作可能な電圧範囲が狭められてしまう。これに対し、本実施例では、シフト部サイリスタTn+1において酸化狭窄が形成されないので、オン抵抗の増加を防止することができる。

次に、本実施例のＳＬＥＤの製造方法について図９および図１０を参照して説明する。図９および図１０に示す断面図は、図３に示した島のＢ−Ｂ線断面に対応するものである。先ず、図９（Ａ）に示すように、ｐ型のＧａＡｓ基板２０上に、ｐ型のＧａＡｓバッファ層２１、それぞれが０．２５λの膜厚のｐ型のＡｌ_0.9Ｇａ_0.1ＡｓとＡｌ_0.2Ｇａ_0.8Ａｓとを交互に１２層積層した第１の半導体多層膜反射鏡２２Ａ、０．７５λの膜厚のｐ型のＡｌＡｓ層から成る電流狭窄層３０、それぞれ０．２５λの膜厚のｐ型のＡｌ_0.9Ｇａ_0.1Ａｓとｐ型のＡｌ_0.2Ｇａ_0.8Ａｓとを交互に６層積層した第２の半導体多層膜反射鏡２２Ｂ、１．２５λの膜厚のｎ型Ａｌ_0.3Ｇａ_0.7Ａｓ（λは、ｎ型Ａｌ_0.3Ｇａ_0.7Ａｓ内におけるｎ型ゲート層２４またはｐ型ゲート層２６で発光した光のピーク波長）からなるｎ型ゲート層２４、２．２５λ厚のｐ型Ａｌ_0.14Ｇａ_0.86Ａｓからなるｐ型ゲート層２６、およびｎ型のＧａＡｓまたはＡｌＧａＡｓからなるカソード層２８がＭＯＣＶＤにより積層される。なお、必要に応じてカソード層２８上にコンタクト層を形成してもよいし、バッファ層２１が形成されないようにしてもよい。

次に、カソード層上にリフトオフ法によってＡｕＧｅなどからなるカソード電極３２Ｌ、３２Ｔを形成し、その後、公知のフォトリソ工程によって形成されたマスクパターンにより所定の領域を覆い、ｐ型ゲート層２６が露出されるまで硫酸系のエッチング液（例えば、重量比 硫酸：過酸化水素：水＝１：１０：３００）を用いてウエットエッチングが行われ、図９（Ｂ）に示すように、露出したｐ型ゲート層２６上にＡｕＺｎからなるゲート電極３４がリフトオフ法によって形成される。

次に、図９（Ｃ）に示すように、フォトリソ工程によりマスクパターン６０を形成し、マスクパターン６０を用いて第１のメサＭ１を形成するべく、半導体層を硫酸系のエッチング液（例えば、重量比 硫酸：過酸化水素：水＝１：１０：３００）を用いてウエットエッチングが行われる。このときのエッチングの深さは、ｐ型ゲート層２６およびｎ型ゲート層２４を超えるが、ＤＢＲ２２の電流狭窄層３０に到達する手前である。こうして、第１のメサＭ１の側面を有する島が形成され、隣接する素子の電気的な分離が行われる。この段階では、島を取り囲む４つの側面５０、５２、５４、５６（図４を参照）が同一の深さを有している。

マスクパターン６０を除去した後、図１０（Ａ）に示すように、発光部サイリスタが形成される領域の側面５２ｂ、５４、５６ｂ（図４を参照）を露出するようなマスクパターン６２が形成される。次に、図１０（Ｂ）に示すように、マスクパターン６２を用いて第２のメサＭ２を形成するべく、半導体層をリン酸系のエッチング液（例えば、重量比 リン酸：過酸化水素：水＝１：１０：６０）を用いて、ＤＢＲ２２の電流狭窄層の側面が露出するまでウエットエッチングが行われる。こうして、第２のメサＭ２が形成され、発光部サイリスタが形成される領域の側面５２ｂ、５４、５６ｂにおいて電流狭窄層３０が露出されるが、シフト部サイリスタが形成される領域の側面５０、５２ａ、５６ａにおいては電流狭窄層３０は露出されない。

次に、基板は、３００〜４００℃の水蒸気酸化アニールにより酸化され、第２のメサＭ２の側面で露出された電流狭窄層３０が選択酸化され、図１０（Ｃ）に示すように、Ａｌ_２Ｏ_３からなる酸化領域３０Ａが形成される。次に、マスクパターン６２を除去した後、基板上を絶縁膜で被覆し、カソード電極、ゲート電極上にコンタクトホールを形成し、カソード電極、ゲート電極に接続されるＡｌ配線を形成する。その後、基板上を保護膜で被覆し、電極パッドを露出する開口を形成し、基板裏面にアノード電極を形成し、ＳＬＥＤが完成される。なお、上記工程は一例であって、例えば、カソード電極３２Ｌ、３２Ｔおよびゲート電極３４は、メサＭ２の形成後に形成するようにしてもよい。

次に、本実施例のＳＬＥＤの他の製造工程について説明する。図９（Ｂ）に示すように、カソード層２８Ｌ、２８Ｔをパターンニングした後、図１１（Ａ）に示すように、シフト部サイリスタが形成される領域を露出させるようなマスクパターン６０Ａを形成し、当該マスクパターン６０Ａを用いて、上記と同様の構成の硫酸系のエッチング液を用いてウエットエッチングを行う。これにより、シフト部サイリスタが形成される領域の側面５０、５２ａ、５６ａをもつ第１のメサＭ１が形成される。

マスクパターン６０Ａを除去した後、図１１（Ｂ）に示すように、シフト部サイリスタが形成される領域を覆い、発光部サイリスタが形成される領域を露出するマスクパターン６２Ａを形成し、上記と同様の構成のリン酸系のエッチング液を用いてウエットエッチングを行う。これにより、発光部サイリスタが形成される領域の側面５２ｂ、５４、５６ｂをもつ第２のメサＭ２が形成される。

図１２に示す製造工程は、図１１のエッチング工程の順序を入れ替えたものである。図１２（Ａ）に示すように、発光部サイリスタが形成される領域を露出させるマスクパターン６０Ｂを形成し、このマスクパターン６０Ｂを用いて半導体層を、上記と同様の構成のリン酸系のエッチング液でウエットエッチングする。これにより、発光部サイリスタが形成される領域の側面５２ｂ、５４、５６ｂをもつ第２のメサＭ２が形成される。

マスクパターン６０Ｂを除去した後、シフト部サイリスタが形成される領域を露出するようなマスクパターン６２Ｂが形成され、当該マスクパターン６２Ｂを用いて、上記と同様の構成の硫酸系のエッチング液でウエットエッチングが行われる。これにより、シフト部サイリスタが形成される領域の側面５０、５２ａ、５６ａをもつ第１のメサＭ１が形成される。

このように本実施例では、シフト部サイリスタの領域を形成する第１のメサＭ１は、硫酸系のエッチャントによるウエットエッチングを用い、発光部サイリスタの領域を形成する第２のメサＭ２は、リン酸系のエッチャントによるウエットエッチングを用いて行われる。このようなエッチャントの組合せによる利点を説明する。

一般に、ＡｌＧａＡｓ系のエッチングには、制御性に優れた硫酸系エッチング液が用いられる。しかし、硫酸系エッチングは、Ｇａが入っていないＡｌＡｓではエッチング速度が非常に早いため、例えば、ＡｌＡｓ層（電流狭窄層）の側面出しにおいて、ＡｌＧａＡｓ層の深さ方向に対してＡｌＡｓ層内の横方向のエッチングが速く進行して、ＡｌＡｓ側面の制御が困難である。その結果、電流狭窄層３０に形成される酸化狭窄が不均一となったり、メサ側面のＡｌＡｓ層があった領域に空隙が生じ、絶縁膜や保護膜のカバレッジ不良によって信頼性が悪化するという問題が発生する。一方、リン酸系エッチング液の場合、ＡｌＡｓとＡｌＧａＡｓでのエッチング速度の差はほとんどないため、硫酸系エッチングでの上記のような問題は発生しない。但し、リン酸系エッチングでは、エッチングの異方性が顕著になるなど制御性が難しい面はあるため、ＡｌＡｓ層の側面出しの短い距離のみのエッチングに用いることで、制御性の難しさを最少に抑えることができる。

また、本実施例では、ＡｌＡｓ層をＤＢＲ２２の内部に配置することにより、半導体多層膜反射鏡の一部（この場合、第１の半導体多層膜反射鏡２２Ａ）をエッチングバッファー層として用いることができるため、膜厚を薄くすることができる。これは、AlAs層の厚さをλ/4の整数倍にすることにより、半導体多層膜反射鏡の機能を維持させているためである。

次に、第１のメサＭ１をウエットエッチングにより形成することの利点を以下に説明する。サイリスタの活性層（つまり、ｎ型ゲート層２４およびｐ型ゲート層２６）が露出するメサ面をドライエッチングにより形成した場合には、適切な表面処理を行わなければ、図１３（Ａ）に示すように、活性層２４、２６のメサ面に表面電流が流れやすくなる。このために、ｐｎｐｎ構造におけるサイリスタのオンに必要なしきい電流値は、図１３（Ｂ）に示すように、ウエットエッチングにより活性層のメサ面を形成したときよりも、ドライエッチングにより活性層のメサ面を形成したときの方が低くなり、サイリスタがオンし易くなる。

サイリスタがオンし易いことは、発光部サイリスタLiにとっては良いが、シフト部サイリスタTiにおいては必ずしも良いとは言えない。なぜなら、ＳＬＥＤ回路において、各ビットのゲート電位を決めている結合ダイオードDiの直下に寄生するサイリスタPTiがオンし易くなると、結合ダイオードDiによって決められる階段型のゲート電位分布が崩れ、正常な転送動作ができなくなるからである。図１４は、ドライエッチングにより活性層のメサ面を形成したときのゲート電位（破線で示す）と、ウエットエッチングにより活性層のメサ面を形成したときのゲート電位（実線で示す）を表している。

例えば、図１６に示すように、発光部サイリスタLnおよびシフト部サイリスタTnがオンしているとき、結合ダイオードDnによって、隣のビットのゲート電位Ｇn+1は、−1.7Ｖ程度である。ここでもし、寄生サイリスタPTn+1がオンしていると、そのカソードＧn+1は、−1.5Ｖ程度に上昇する。このとき、さらに隣のビットの寄生サイリスタPTn+2のゲート電位は−1.5Ｖとなり、さらにそのカソード電位は、−3.0Ｖとなる。ドライエッチングによって活性層のメサ面が形成され、しきい電流値が低いと、図１６の矢印Ｉn+2で示した電流経路（閉回路）で考えると、寄生サイリスタPTn+2の動作点は、図１５のように、OFF状態ではなく、ＯＮ状態に遷移してしまう。したがって、寄生サイリスタPTn+2は、オンし、同時にシフト部サイリスタTn+2も、そのゲート電位が−1.5Ｖ程度なので点弧してしまい、順次転送動作が成立しなくなってしまう。

このように、島内のシフト部サイリスタと発光部サイリスタが形成される領域をそれぞれ二段階エッチングする場合に、シフト部サイリスタの形成にウエットエッチングを用いるのは、このためである。

このような点から、本実施例では、シフト部サイリスタのオン抵抗を低く保ち、転送動作電圧範囲を狭めないことだけでなく、活性層に表面電流が流れることによる転送動作の異常を抑制するために、シフト部サイリスタの活性層はウエットエッチングでメサ出しを行っている。

なお、上記の実施例では、基板として半導体基板を用いて基板の裏面にアノード電極を設ける例を示したが、絶縁基板を用いて、アノード電極とカソード電極の両方を基板に対して光の出射面側に設けてもよい。
また、アノードとカソードの位置を入れ替えてもよい。すなわち、基板側から、カソード層、ゲート電極を有するゲート層、及びアノード電極を有するアノード層の順で積層されたｐｎｐｎ積層構造に対して、電流狭窄層３０を設けてもよい。
また、ゲート電極は、アノード層とカソード層の間の層であれば、ｐ層、ｎ層のいずれに設けてもよい。
また、アノード層、ゲート層、カソード層が順に積層されたｐｎｐｎ積層構造であれば、各層の間や各層内に他の層が挿入されていてもよい。
また、上記の実施例では、ウェットエッチングを用いてメサＭ１、Ｍ２の積層構造を形成する例を示したが、メサＭ１をウェットエッチングにより形成す、メサＭ２をドライエッチングにより形成してもよい。この場合、メサＭ２は、例えば塩化ホウ素などのエッチャントを用いた異方性ドライエッチングにより形成することが可能である。
また、発光部サイリスタ、シフト部サイリスタ、及び結合ダイオードの各素子は、それぞれが連続する共通の半導体層（共通の島構造）を有さずに分離されていてもよく、また、２つの素子間で連続する共通の半導体層（共通の島構造）を有するとともに、１つの素子のみが共通の半導体層を有さずに分離された構造であってもよい。さらに本実施例では、島の平面形状を矩形状としたが、これは一例であって、他の形状、例えば、円形状、楕円状、台形状、他の多角形状であってもよく、更には、長さや幅が異なる島が複数組み合わされて１つの島を形成してもよい。
また、上記の実施例では、三端子のサイリスタを一例として示したが、しきい電流またはしきい電圧によって制御されるｐｎｐｎ構造のスイッチ素子（すなわち、サイリスタ）であれば、四端子など、三端子を超える数の端子を備えたものであってもよい。

以上のような自己走査型発光素子アレイは、例えば、光プリンタの光書込みヘッドに用いられる。図１７に、自己走査型発光素子アレイを用いた光書込みヘッドの一例を示す。チップ実装基板７０上に、発光サイリスタを列状に配置した複数個の発光素子アレイチップ７１が、主走査方向に実装され、発光素子アレイチップ７１の発光素子が発光する光の光路上には、主走査方向に長尺な正立等倍のロッドレンズアレイ７２が、樹脂ハウジング７３により固定されている。ロッドレンズアレイ７２の光軸上には、感光ドラム７４が設けられる。また、チップ実装基板７０の下地には発光素子アレイチップ７１の熱を放出するためのヒートシンク７５が設けられ、ハウジング７３とヒートシンク７５は、チップ実装基板７０を間に挟んで止め金具７６により固定されている。

図１７に示す光書込みヘッドを用いた光プリンタを図１８に示す。光プリンタには、光書込みヘッド１００が設置される。円筒形の感光ドラム１０２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１０４で一様に帯電させる。そして、光書込みヘッド１００で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現像器１０６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１０８でカセット１１０中から送られてきた用紙１１２上に、トナーを転写する。用紙は、定着器１１４にて熱等を加えられ定着され、スタッカ１１６に送られる。一方、転写の終了したドラムは、消去ランプ１１８で帯電が全面にわたって中和され、清掃器１２０で残ったトナーが除去される。このような光書込みヘッドは、プリンタのみならずファクシミリ，複写機などの画像形成装置にも利用することができる。

以上、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、本実施例に開示した積層構造の発光サイリスタは、自己走査型発光素子アレイ以外の発光素子アレイに適用してもよく、更には、アレイではなく単体の発光素子として、画像形成装置以外の電子機器に適用してもよい。

例えば、基板上に、基板側から順に、アノード層、ｎ型層、ゲート電極が設けられたｐ型のゲート層、及びカソード電極が設けられたカソード層が積層された積層構造と、前記アノード層と前記ｎ型のゲート層との境界、または前記アノード層内に設けられたＡｌを含む電流狭窄層と、前記積層構造の側面から前記電流狭窄層が酸化されて形成された電流狭窄構造と、を備える発光サイリスタを、自己走査型発光素子アレイ以外の発光素子アレイに適用してもよく、更には、アレイではなく単体の発光素子として、画像形成装置以外の電子機器に適用してもよい。

１０：ＳＬＥＤ
２０：半導体基板
２１：バッファ層
２２：ＤＢＲ
２４：ｎ型ゲート層
２６：ｐ型ゲート層
２８Ｌ、２８Ｔ、２８ＰＴ：カソード層
３０：電流狭窄層
３０Ａ：酸化領域
３０Ｂ：非酸化領域
３２Ｌ、３２Ｔ、３２ＰＴ：カソード電極
３４：ゲート電極
４０：アノード電極
５０、５２、５２ａ、５２ｂ、５４、５６、５６ａ、５６ｂ：側面
Li：発光部サイリスタ
Ti：シフト部サイリスタ
PTi：寄生サイリスタ
Di：結合ダイオード
Ｋ：酸化領域と非酸化領域との境界

Claims (8)

1. 基板側から順に、ｐ型の第１の多層膜反射鏡、電流狭窄層、ｐ型の第２の多層膜反射鏡、ｎ型ゲート層、ｐ型ゲート層、カソード層が積層され、
   前記第２の多層膜反射鏡に達し前記電流狭窄層に達しない深さの第１のメサにシフト部サイリスタが形成され、
   前記電流狭窄層に達する深さの第２のメサに発光部サイリスタが形成され、
   前記発光部サイリスタは前記第２のメサの側面から選択酸化されている自己走査型発光素子アレイ。
2. 前記電流狭窄層の膜厚がλ／４の奇数倍であるとき、電流狭窄層の一方の面には、第１の多層膜反射鏡の低屈折率層が隣接し、他方の面には、第２の多層膜反射鏡の低屈折率層が隣接する、請求項１に記載の自己走査型発光素子アレイ。
3. 前記電流狭窄層の膜厚がλ／４の偶数倍であるとき、電流狭窄層の一方の面には、第１または第２の多層膜反射鏡の低屈折率層が隣接し、他方の面には、第１または第２の多層膜反射鏡の高屈折率層が隣接する、請求項１に記載の自己走査型発光素子アレイ。
4. 第１の多層膜反射鏡の高屈折率層と低屈折率層の積層数は、第２の多層膜反射鏡の高屈折率層と低屈折率層の積層数よりも大きい、請求項２または３に記載の自己走査型発光素子アレイ。
5. 請求項１に記載の自己走査型発光素子アレイを用いた光書込みヘッド。
6. 請求項５に記載の光書込みヘッドを備えた画像形成装置。
7. 基板側から順に、ｐ型の第１の多層膜反射鏡、電流狭窄層、ｐ型の第２の多層膜反射鏡、ｎ型ゲート層、ｐ型ゲート層、及びカソード層が順に積層された半導体基板を準備する工程と、
   前記第２の多層膜反射鏡に達するが前記電流狭窄層には達しない第１の深さのメサ構造を第１のエッチングにより形成する工程と、
   前記第１の深さのメサ構造に対して前記電流狭窄層を露出させる第２の深さのメサ構造を第２のエッチングにより形成する工程と、
   前記第２のエッチングにより露出された前記電流狭窄層を選択的に酸化する工程とを備え、
   前記第１の深さのメサ構造は、硫酸系のエッチング液により形成され、前記電流狭窄層の露出は、リン酸系のエッチング液によりなされる、発光サイリスタの製造方法。
8. 基板側から順に、ｐ型の第１の多層膜反射鏡、電流狭窄層、ｐ型の第２の多層膜反射鏡、ｎ型ゲート層、ｐ型ゲート層、カソード層が積層された半導体基板を準備する工程と、
   前記第２の多層膜反射鏡に達するが前記電流狭窄層には達しない第１の深さであって、シフト部サイリスタと発光部サイリスタとを含むメサ構造を、第１のエッチングにより形成する工程と、
   前記メサ構造に対して発光部サイリスタの周辺の前記電流狭窄層を露出させる第２の深さのメサ構造を第２のエッチングにより形成する工程と、
   発光部サイリスタの前記第２のエッチングより露出されたメサの側面から選択酸化する工程とを備え、
   前記第１の深さのメサ構造は、硫酸系のエッチング液により形成され、前記電流狭窄層の露出は、リン酸系のエッチング液によりなされる、自己走査型発光素子アレイの製造方法。

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