JP2012004452A - 発光素子アレイ及びプリントヘッド - Google Patents

Abstract

【課題】外部発光効率に優れた発光素子アレイ及びこれを備えるプリントヘッドを提供する。
【解決手段】発光素子アレイは、半絶縁性基板上に、順次、Ｐ型の第１半導体層、Ｎ型の第２半導体層、Ｐ型の第３半導体層、Ｎ型の第４半導体層が形成され、第１半導体層上にアノード電極が形成され、第４半導体層２８上にカソード電極３０が形成されて構成される。アノード電極は、１本の共通のアノード配線１１５としてパターニングされて形成される。アノード配線１１５は、カソード電極が形成されるメサ領域を囲むように形成される。
【選択図】図３

Description

本発明は、発光素子アレイ及びプリントヘッドに関する。

電子写真方式を採用したプリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に静電潜像を形成し、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着させる。静電潜像を形成するための記録手段として、最近では、発光素子としての発光ダイオード（ＬＥＤ）を主走査方向に複数配置してなる、ＬＥＤプリントヘッドが採用される場合が多い。

下記の特許文献１には、絶縁基板上に設けられたＰ型の第１半導体層と、この第１半導体層上に設けられたＮ型の第２半導体層と、この第２半導体層上に設けられたＰ型の第３半導体層と、この第３半導体層上に設けられたＮ型の第４半導体層と、第１半導体層上に設けられたアノード電極と、第３半導体層上に設けられたゲート電極と、第４半導体層上に設けられたカソード電極を備え、第４半導体層のシート抵抗値を第１半導体層のシート抵抗値以下とすることで、流れる電流を端に集中させて外部発光効率を向上させる構成が開示されている。

また、特許文献２には、ＰＮＰＮ構造の発光サイリスタが複数個１次元に配列された発光素子アレイと、最下層の半導体層上に形成された各発光サイリスタのアノード電極／カソード電極を兼ねる第１の給電ラインと、最上層の半導体層上に形成された各発光サイリスタのカソード電極／アノード電極を接続する第２の給電ラインを備える自己走査型発光素子アレイにおいて、第１の給電ラインに接続されるボンディングパッドと、第２の給電ラインに接続されるボンディングパッドとが、発光素子アレイの両端に分かれて配置される構成が開示されている。

図８及び図９に、特許文献２に開示された自己走査型発光素子アレイの側面図及び平面図を示す。

図８において、自己走査型発光素子アレイは、スイッチ部（転送部）と発光部から構成され、それぞれ３端子のサイリスタから構成される。発光部を構成する発光素子は、半絶縁基板（ＳＩ）４０上に、順次、Ｐ型半導体層２２、Ｎ型半導体層２４、Ｐ型半導体層２６、Ｎ型半導体層２８が形成される。Ｐ型半導体層２２上にアノード電極４４が形成され、Ｐ型半導体層２６上にゲート電極３２が形成され、Ｎ型半導体層２８上にカソード電極３０が形成される。アノード電極４４は、１本の共通のアノード配線としてパターニングされて形成される。このアノード配線は、発光素子との距離を最短とするために、発光素子に並置する構成となっている。

図９において、各スイッチ部のカソード電極３２に接続されるΦ１ライン１１、Φ２ライン１２と、各発光素子のカソード電極に接続される給電ライン１４と、各発光素子のアノード電極として機能する給電ライン（アノード配線）１５が形成される。ＶＧＡライン１３は電源であり、負荷抵抗を経てスイッチ部のゲート電極に接続される。ライン１１，１２，１３，１４それぞれのボンディングパッド５１，５２，５３，５４は発光素子の一方の側に配置され、給電ライン（アノード配線）１５のボンディングパッド５５は発光素子の他方側に配置される。また、給電ライン（アノード配線）１５は、発光素子に対して並置して設けられる。

特開平９−２８３７９４号公報 特開２００４−１６５５３５号公報

ところで、給電ラインとしてのアノード配線１５を発光素子に対して並置して設けることにより外部発光効率が向上するが、発光領域がアノード配線１５寄りに偏る傾向がある。

図１０に、図９に示した平面図の一部拡大図を示す。カソード電極３０近傍の拡大図である。電流分布は、カソード電極３０が形成されるメサ領域のうちアノード配線１５側において大きくなり、発光領域（図においてＬで示す領域）もメサ領域のうちアノード配線側の一部の領域のみに限定される。そして、メサ領域のアノード配線１５側側壁の電流密度が高くなり非発光再結合の影響が大きくなる。さらに、電流経路が狭いために発光素子の抵抗値が増大する。

本発明は、外部発光効率に優れた発光素子アレイ及びこれを備えるプリントヘッドを提供することを目的とする。

請求項１記載の発明は、基板上に形成された第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体層と、第２半導体層上に形成された第１導電型の第３半導体層と、前記第３半導体層上に形成された第２導電型の第４半導体層と、前記第３半導体層上に形成されゲート電極として機能する第１電極と、前記第４半導体層上に形成されカソード電極あるいはアノード電極として機能する第２電極と、前記第１半導体層上に形成されアノード電極あるいはカソード電極として機能する第３電極とを備える発光素子が複数個１次元に配列され、前記発光素子アレイを構成する各発光素子の各第３電極は、発光素子アレイ共通の給電ラインとしてパターニングされ、前記給電ラインは、さらに各発光素子の各第２電極が形成されるメサ領域の周囲を囲むように分岐形成されることを特徴とする発光素子アレイである。

請求項２記載の発明は、前記給電ラインは、少なくとも前記メサ領域の異なる２つの側面に面して形成されることを特徴とする請求項１記載の発光素子アレイである。

請求項３記載の発明は、前記給電ラインは、前記メサ領域の異なる３つの側面に面して形成されることを特徴とする請求項１記載の発光素子アレイである。

請求項４記載の発明は、請求項１乃至３のいずれかに記載の発光素子アレイを備えるプリントヘッドである。

請求項１記載の発明によれば、本構成を有しない場合に比べて、外部発光効率が増大する。

請求項２記載の発明によれば、本構成を有しない場合に比べて、メサ領域における発光領域が拡大して外部発光効率が増大する。

請求項３記載の発明によれば、本構成を有しない場合に比べて、メサ領域における発光領域がさらに拡大して外部発光効率が増大する。

請求項４記載の発明によれば、本構成を有しない場合に比べて、外部発光効率増大によりプリント品質が向上する。

実施形態の基本原理を説明する側面図である。 実施形態の基本原理を説明する平面図である。 第１実施形態の平面図である。 図３の一部拡大平面図である。 第２実施形態の平面図である。 第２実施形態の一部拡大平面図である。 第３実施形態の一部拡大平面図である。 従来技術の側面図である。 従来技術の平面図である。 従来技術の一部拡大図である。 プリントヘッドの構成図である。

以下、図面に基づき本発明の実施形態について説明する。

＜基本原理＞
まず、本実施形態の基本原理について説明する。

図１に、本実施形態の自己走査型発光素子の側面図を示す。本実施形態においても、外部発光効率を増大するために、ＰＮＰＮ構造の発光素子において抵抗値を調整する。すなわち、半絶縁性基板（ＳＩ）４０上に、順次、Ｐ型の第１半導体層２２、Ｎ型の第２半導体層２４、Ｐ型の第３半導体層２６、Ｎ型の第４半導体層２８が形成される。第１半導体層２２上にアノード電極４４が形成され、第３半導体層２６上にゲート電極３２が形成され、第４半導体層２８上にカソード電極３０が形成される。アノード電極４４は、１本の共通のアノード配線としてパターニングされて形成される。半絶縁性基板４０はＧａＡｓで構成され、各半導体層はＧａＡｓやＡｌＧａＡｓで構成され、各電極はＡｕ合金で構成される。

自己走査型発光素子アレイの基本構成は公知であり、以下に簡単に説明すると、自己走査型発光素子アレイは、スイッチ素子からなるスイッチ部と、発光素子からなる発光部とを備える。スイッチ素子及び発光素子はいずれも３端子サイリスタから構成され、スイッチ素子のゲート電極はダイオードで接続される。電源ラインＶＧＡは負荷抵抗を経て各スイッチ素子のゲート電極に接続される。スイッチ素子のゲート電極は、発光素子のゲート電極３２にも接続される。スイッチ素子のカソード電極は、交互に転送用クロックパルス端子Φ１、Φ２に接続される。発光素子のカソード電極は、発光素子給電端子ΦＩに接続される。

このような構成において、まず、第４半導体層２８のシート抵抗値を第１半導体層２２のシート抵抗値以下とすることで、流れる電流を端に集中させて外部発光効率を向上させる。各半導体層のシート抵抗値は、各半導体層のサイズ及び不純物濃度で決定され、第１半導体層２２及び第４半導体層２８のサイズ及び不純物濃度を調整することで、第４半導体層２８のシート抵抗値を第１半導体層２２のシート抵抗値以下とする。本願出願人は、第１半導体層２２、すなわちアノード電極４４が形成されるアノード層のキャリア濃度を順次変化させることで、電流密度分布のピーク位置がシフトすることを確認しており、第１半導体層２２のキャリア濃度が低いほど、電流分布のピーク位置がカソード電極３０の位置から遠ざかることを確認している。このことは、第１半導体層２２の抵抗値を第４半導体層２８に対して相対的に増大させることで、電流密度分布をカソード電極３０の位置から遠ざけ、メサ領域の端部に電流を集中させて外部発光効率を向上し得ることを示す。

次に、図２の平面図に示すように、単にアノード配線１５を発光素子に近い位置に並置させる構成では、メサ領域のうちアノード配線１５寄りの領域（図中Ａ領域）のみに電流が集中し、この部分で発光するだけにすぎない。メサ領域が平面形状において矩形形状である場合、図２に示すように、領域Ａのみならず、矩形の他の面に面する領域Ｂや領域Ｃにおいても、本来的に発光領域として使用し得るはずである。なお、領域Ａに対向する領域も本来的に発光領域として使用し得るが、カソード電極３０に接続される配線が存在するため、この領域から発光した光は配線で遮られて外部に射出しない。従って、領域Ａに加え、少なくとも領域Ｂあるいは領域Ｃのいずれか、さらには領域Ａに加えて領域Ｂと領域Ｃにも電流分布を生ぜしめ、発光領域として活用することが望ましい。

本実施形態では、このような技術思想の下、メサ領域のうちアノード配線１５側の領域のみならず、他の領域でも発光させるべく、メサ領域を囲むようにアノード配線１５に加えてさらにアノード配線１５ｂ、及び／またはアノード配線１５ｃを追加するものである。アノード配線１５ｂを追加することで、領域Ｂにも電流が流れ、発光領域として活用し得る。また、アノード配線１５ｃを追加することで、領域Ｃにも電流が流れ、発光領域として活用し得る。領域Ａに加えて領域Ｂ、及び／又は領域Ｃを発光させることで、トータルの外部発光効率が増大する。

以下、各実施形態について説明する。

１．第１実施形態
図３に、本実施形態における自己走査型発光素子アレイの平面図を示す。発光素子アレイは、図１と同様に、半絶縁性基板（ＳＩ）４０上に、順次、Ｐ型の第１半導体層２２、Ｎ型の第２半導体層２４、Ｐ型の第３半導体層２６、Ｎ型の第４半導体層２８が形成され、第１半導体層２２上にアノード電極４４が形成され、第３半導体層２６上にゲート電極３２が形成され、第４半導体層２８上にカソード電極３０が形成されて構成される。アノード電極４４は、１本の共通のアノード配線としてパターニングされて形成される。また、各スイッチ部のゲート電極に接続されるΦ１ライン１１１、Φ２ライン１１２と、各発光素子のカソード電極３０に接続される給電ライン１１４が形成される。また、各発光素子のアノード電極４４として機能する給電ライン（アノード配線）１１５が形成される。ＶＧＡライン１１３は電源であり、負荷抵抗を経てスイッチ素子のゲート電極３２に接続される。ライン１１１，１１２，１１３，１１４それぞれのボンディングパッド１５１，１５２，１５３，１５４は発光素子の一方の側に配置され、給電ライン（アノード配線）１１５のボンディングパッド１５５は、発光素子の他方側に配置される。

本実施形態において、第１に、第４半導体層２８の抵抗値が、第１半導体層２２の抵抗値以下となるようにそれぞれの膜厚あるいは不純物濃度が調整される。これにより、流れる電流を電極下部ではなく電極から離れた端部に集中させて外部発光効率を向上させる。

第２に、給電ライン１１４のボンディングパッド１５４が発光素子の一方の側に配置され、アノード配線１１５のボンディングパッド１５５が発光素子の他方側に配置される。これにより、一方のボンディングパッドから他方のボンディングパッドに至る配線長が全ての発光素子で略同一となり、発光光量が均一化される。

第３に、アノード配線１１５は、各発光素子に対して近接して並置して設けられるが、さらに、各発光素子のカソード電極が形成されるメサ領域を囲むように分岐形成される。
図４に、図３における発光素子のメサ領域近傍の一部拡大図を示す。アノード配線１１５は、メサ領域の一側面のみに面して存在するだけでなく、メサ領域の残りの２つの側面にも面し、メサ領域を囲むように分岐して形成される（平面形状コの字型に形成）。メサ領域の各側面に面して形成されたアノード配線１１５とメサ領域との各側面との距離は略同一である。アノード配線１１５の形成方法は従来と同様であり、素子分離エッチングを行う際に、エッチング深さを第１半導体層までとし、第１半導体層にオーミックコンタクトが得られるようにＡｕ合金をリフトオフで形成する。

このように、メサ領域の周囲を囲むようにアノード配線１１５を分岐形成することで、電流分布を拡大させる。この結果、発光領域は図中Ｌの領域となり、外部発光効率が増大する。すなわち、電流分布が拡大することで、発光素子の抵抗値が図１０の場合と比較して減少し、メサ側壁付近の電流密度を下げて非発光再結合の割合を小さくして発光効率を向上させる。

本願出願人は、本実施形態のアノード配線１１５の構成によれば、図９、図１０に示す構成に比べて、２倍以上発光効率が増大することを確認している。

なお、本実施形態では、半絶縁基板上４０上に、順次、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層、Ｎ型半導体層を積層しているが、半絶縁基板４０上に、順次、Ｎ型の第１半導体層、Ｐ型の第２半導体層、Ｎ型の第３半導体層、Ｐ型の第４半導体層を積層してもよく、この場合には第１半導体層上にカソード電極が形成され、第４半導体層上にアノード電極が形成される。従って、この場合、図３におけるアノード配線１１５はカソード配線として機能する。

２．第２実施形態
図５に、本実施形態における自己走査型発光素子アレイの平面図を示す。発光素子アレイは、第１実施形態と同様に、半絶縁基板（ＳＩ）４０上に、順次、Ｐ型の第１半導体層２２、Ｎ型の第２半導体層２４、Ｐ型の第３半導体層２６、Ｎ型の第４半導体層２８が形成され、第１半導体層２２上にアノード電極４４が形成され、第３半導体層２６上にゲート電極３２が形成され、第４半導体層２８上にカソード電極３０が形成されて構成される。アノード電極４４は、１本の共通のアノード配線としてパターニングされて形成される。また、スイッチ部のゲート電極に接続されるΦ１ライン１１１、Φ２ライン１１２と、各発光素子のカソード電極３０に接続される給電ライン１１４が形成される。また、各発光素子のアノード電極４４として機能する給電ライン（アノード配線）１１６が形成される。ＶＧＡライン１１３は電源であり、負荷抵抗を経てスイッチ素子のゲート電極３２に接続される。ライン１１１，１１２，１１３，１１４それぞれのボンディングパッド１５１，１５２，１５３，１５４は発光素子の一方の側に配置され、給電ライン（アノード配線）１１６のボンディングパッド１５５は発光素子の他方側に配置される。

アノード配線１１６は、発光素子に対して並置して設けられるが、さらに、各発光素子のカソード電極が形成されるメサ領域を囲むように設けられる。すなわち、各発光素子に並置してアノード配線１１６が形成されるとともに、隣接する発光素子の間に、一つおきにアノード配線１１６を延在させる。

図６に、図５における発光素子のメサ領域近傍の一部拡大図を示す。アノード配線１１６は、隣接する発光素子の間に一つおきに延在するため、アノード配線１１６のパターンは発光素子に応じて２つ存在する。図６は、これら２つのパターンを（ａ）、（ｂ）として示す。図６（ａ）は、アノード配線１１６がメサ領域の図中右側、すなわちカソード電極に接続される給電ライン１１４とは反対側の側面に面して形成されるとともに、図中下側の側面に面して形成されるパターンであり、図５における発光素子Ｌ１のメサ領域近傍である。また、図６（ｂ）は、アノード凱旋１１６がメサ領域の右側の側面に面して形成されるとともに、図中上側の側面に面して形成されるパターンであり、図５における発光素子Ｌ２のメサ領域近傍である。両パターンとも、メサ領域の２つの側面に面してアノード配線１１６が形成されているので、メサ領域の１面のみに面してアノード配線が形成されている場合と比較して、発光効率が増大する。すなわち、電流分布が拡大することで、発光素子の抵抗値が図１０の場合と比較して減少し、メサ側壁付近の電流密度を下げて非発光再結合の割合を小さくして発光効率を向上させる。

本実施形態においても、半絶縁基板４０上に、順次、Ｎ型の第１半導体層、Ｐ型の第２半導体層、Ｎ型の第３半導体層、Ｐ型の第４半導体層を積層してもよく、この場合には第１半導体層上にカソード電極が形成され、第４半導体層上にアノード電極が形成される。従って、この場合、図５におけるアノード配線１１６はカソード配線として機能する。

３．第３実施形態
第１実施形態及び第２実施形態では、発光素子のカソード電極が形成されるメサ領域の平面形状が矩形形状である場合を例にとり説明したが、メサ領域は必ずしも矩形形状である必要はなく、他の形状であってもよい。

本実施形態では、メサ領域の平面形状が円ないし楕円形状である場合について示す。図７に、発光素子のメサ領域の一部拡大図を示す。図３、図４に示す第１実施形態では、メサ領域の平面形状が矩形形状であることに鑑みて、アノード配線１１５をメサ領域の３つの面に面してメサ領域を囲むように形成しているが、本実施形態ではメサ領域の平面形状が円ないし楕円形状であることに鑑みて、アノード配線１１７が直線状ではなく、メサ領域の極率に応じた曲率を有するように形成される。すなわち、メサ領域が矩形形状ではなく円ないし楕円のように一定の曲率を有する場合には、アノード配線１１７もこのメサ領域の曲率に応じて曲率を有してもよい。これにより、メサ領域を囲むようにアノード配線１１７を形成するとともに、カソード電極とアノード配線１１７との間の距離が略等距離に維持される。

以上、各実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、種々の変形が可能である。

例えば、図７に示した第３実施形態では、図３、図４に示す第１実施形態においてメサ形状が円ないし楕円形状の場合について示したが、図５，６に示す第２実施形態においてメサ形状が円ないし楕円形状の場合についても同様であり、メサ形状の曲率に応じてアノード配線１１７が一定の曲率を有してもよい。

また、第１実施形態では、第１、第２及び第３の技術的要件の組み合わせについて示したが、第１及び第２の技術的要件は必ずしも必須ではなく、少なくとも第３の技術的要件を備えていればよい。第２実施形態についても同様である。

また、各実施形態では、自己走査型発光素子アレイとして説明したが、図２、図４、図６の構成は自己走査型発光素子アレイに限定されるものではなく、他の発光素子アレイにも同様に適用し得る。すなわち、Ｐ型半導体層とＮ型半導体層とを積層し、Ｐ型半導体層上にＰ型電極、Ｎ型半導体層上にＮ型電極を形成してなる半導体発光素子を複数個１次元に配列して発光素子アレイを構成し、Ｐ型電極（アノード電極）あるいはＮ型電極（カソード電極）を１本の共通の給電ラインとしてパターン形成する場合においても同様に適用し得る。

各実施形態の自己走査型発光素子アレイは、画像形成装置のプリントヘッドの回路基板に組み込まれるが、以下、このプリントヘッドの回路基板について簡単に説明しておく。

図１１に、画像形成装置のプリントヘッドに搭載される回路基板及び発光部の平面図を示す。発光部は、回路基板上に、発光素子アレイチップＣ１〜Ｃ６０を主走査方向に二列に対向させて千鳥状に配置される。信号発生回路１００は、回路基板上の所定位置に設けられ、発光部に対して各種駆動信号を供給する。信号発生回路１００には、画像処理された画像データ及び各種制御信号が供給される。信号発生回路１００は、画像データ及び各種制御信号に基づいて、画像データの並び替え等を行う。信号発生回路１００は、各発光チップＣ１〜Ｃ６０に対して点灯信号を出力する。また、信号発生回路１００は、画像データに基づいて、各発光チップＣ１〜Ｃ６０において点灯させるべき発光素子を指定し、記憶するための記憶信号を出力する。さらに、信号発生回路１００は、各種制御信号に基づいて、各発光チップＣ１〜Ｃ６０に対して転送信号を出力する。発光チップＣ１は、複数の発光素子（発光サイリスタ）を組（ブロック）にし、組（ブロック）を単位として点灯／消灯を制御する。例えば、８個の発光素子で１つの組を構成する。発光チップＣ１は、一例として２個のＳＬＥＤ（自己走査型発光素子アレイ）を備える。これらのＳＬＥＤは、それぞれ１２８個の発光サイリスタＬ１〜Ｌ１２８を備える。

４０ 半絶縁基板、２２ 第１半導体層、２４ 第２半導体層、２６ 第３半導体層、２８ 第４半導体層、３０ カソード電極、３２ ゲート電極、４４ アノード電極、１１５，１１６，１１７ アノード配線。

Claims (4)

1. 基板上に形成された第１導電型の第１半導体層と、
   前記第１半導体層上に形成された第２導電型の第２半導体層と、
   第２半導体層上に形成された第１導電型の第３半導体層と、
   前記第３半導体層上に形成された第２導電型の第４半導体層と、
   前記第３半導体層上に形成されゲート電極として機能する第１電極と、
   前記第４半導体層上に形成されカソード電極あるいはアノード電極として機能する第２電極と、
   前記第１半導体層上に形成されアノード電極あるいはカソード電極として機能する第３電極と、
   を備える発光素子が複数個１次元に配列され、
   前記発光素子アレイを構成する各発光素子の各第３電極は、発光素子アレイ共通の給電ラインとしてパターニングされ、
   前記給電ラインは、さらに各発光素子の各第２電極が形成されるメサ領域の周囲を囲むように分岐形成される
   ことを特徴とする発光素子アレイ。
2. 前記給電ラインは、少なくとも前記メサ領域の異なる２つの側面に面して形成されることを特徴とする請求項１記載の発光素子アレイ。
3. 前記給電ラインは、前記メサ領域の異なる３つの側面に面して形成されることを特徴とする請求項１記載の発光素子アレイ。
4. 請求項１乃至３のいずれかに記載の発光素子アレイを備えるプリントヘッド。

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