JP2022186713A - 発光装置 - Google Patents
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Abstract
Description
本発明は、保持部材により、レンズ及び拡散部材又は回折部材と面発光レーザ素子アレイとを予め定められた距離に保持することを目的とする。
請求項2に記載の発明は、前記レンズは前記面発光レーザ素子が出射する光の広がり角を狭めるレンズである請求項1に記載の発光装置である。
請求項3に記載の発明は、前記拡散部材は平行光が入射した場合に予め定められた機能を有する請求項1に記載の発光装置である。
請求項4に記載の発明は、前記回折部材は入射した光の方向と異なる方向に変化させて出射する回折光学素子である請求項1に記載の発光装置である。
請求項5に記載の発明は、前記拡散部材又は回折部材から出射された光で照射される照射領域の形状は、前記面発光レーザ素子アレイが配列された配列領域の形状と異なる、請求項1乃至3のいずれか1項に記載の発光装置である。
請求項6に記載の発明は、前記面発光レーザ素子アレイは独立駆動可能な複数の面発光レーザ素子群を有する請求項1乃至3のいずれか1項に記載の発光装置である。
請求項7に記載の発明は、前記面発光レーザ素子群は半導体層積層体が複数の島状に分離されることで構成される、請求項6に記載の発光装置である。
請求項8に記載の発明は、前記面発光レーザ素子アレイは複数の面発光レーザ素子群を有し、前記レンズは、当該複数の面発光レーザ素子群を包含する大きさを有し、当該複数の面発光レーザ素子群の出射経路に設けられた円形の光学素子である請求項1に記載の発光装置である。
請求項9に記載の発明は、前記拡散部材又は前記回折部材は四角形の形状である請求項8に記載の発光装置である。
被計測物の三次元形状を計測する計測装置には、光の飛行時間による、いわゆるToF(Time of Flight)法に基づいて、三次元形状を計測する装置がある。ToF法では、計測装置が備える発光装置から光が出射されたタイミングから、照射された光が被計測物で反射して計測装置が備える三次元センサ(以下では、3Dセンサと表記する。)で受光されるタイミングまでの時間を計測し、計測された三次元形状から被計測物の三次元形状を特定する。なお、三次元形状を計測する対象を被計測物と表記する。三次元形状を三次元像と表記することがある。また、三次元形状を計測することを、三次元計測、3D計測又は3Dセンシングと表記することがある。
(情報処理装置1)
図1は、情報処理装置1の一例を示す図である。前述したように、情報処理装置1は、一例として携帯型情報処理端末である。
情報処理装置1は、ユーザインターフェイス部(以下では、UI部と表記する。)2と三次元形状を計測する光学装置3とを備える。UI部2は、例えばユーザに対して情報を表示する表示デバイスとユーザの操作により情報処理に対する指示が入力される入力デバイスとが一体化されて構成されている。表示デバイスは、例えば液晶ディスプレイや有機ELディスプレイであり、入力デバイスは、例えばタッチパネルである。
情報処理装置1は、上記した光学装置3と、計測制御部8と、システム制御部9とを備える。計測制御部8は、光学装置3を制御する。そして、計測制御部8は、三次元形状特定部8Aを含む。システム制御部9は、情報処理装置1全体をシステムとして制御する。そして、システム制御部9は、認証処理部9Aを含む。そして、システム制御部9には、UI部2、スピーカ9B、二次元カメラ(図2では、2Dカメラと表記する。)9Cなどが接続されている。
図2において、計測装置6は、光学装置3と計測制御部8とを備える。
図3は、発光装置4により、被計測物に向けて光を照射した状態を説明する図である。ここでは、発光装置4は、光を出射する側と反対側(これを裏側と表記する。)から見た状態を示している。発光装置4と照射領域40とは対向するように配置されるが、図3では、発光装置4と照射領域40とを紙面の上下方向にずらして示している。なお、照射領域40とは、発光装置4が出射する光の方向のある距離における、光の方向に直交する面であって、発光装置4が出射する光が被計測物に向かって照射される領域である。ここでは、紙面の左方向をx方向とし、紙面の上方向をy方向とし、紙面の裏側方向をz方向とする。
面発光レーザ素子アレイ10は、複数の面発光レーザ素子を備える。ここでは、面発光レーザ素子は、一例として垂直共振器面発光レーザ素子VCSEL(Vertical Cavity Surface Emitting Laser)である。以下では、発光素子は垂直共振器面発光レーザ素子VCSELであるとして説明する。そして、垂直共振器面発光レーザ素子VCSELをVCSELと表記する。よって、面発光レーザ素子アレイ10をVCSELアレイ10と表記する。図4(b)において、模式的に光を、斜線を付して示している。
ここで、各VCSEL群のVCSELをVCSELij(i、j≧1)と表記した場合、「i」がVCSEL群の番号、「j」がVCSEL群内でのVCSELの番号である。ここでは、VCSEL群#1は、VCSEL11~17を備える。図4(a)のVCSEL群#1に示すように、各VCSEL群において、jが1~3のVCSELijと、jが4~8のVCSELijとは、-y方向に配列されている。そして、jが1~3のVCSELijと、jが4~8のVCSELijとは、-x方向に並列に配列されている。このとき、VCSELi1とVCSELi5とが、VCSELi2とVCSELi6とが、VCSELi3とVCSELi7とが、x方向に並ぶように配列されている。
なお、拡散部材30に変えて、入射する光の方向と異なる方向に変化させて出射する回折光学素子(DOE:Diffractive Optical Element)などの回折部材であってもよい。
図6は、第1の実施の形態が適用される発光装置4におけるVCSELアレイ10の等価回路の一例である。ここでは、VCSELアレイ10の動作を制御する制御部50を合わせて示している。紙面の左方向がy方向である。なお、制御部50は、図2における計測制御部8に設けられている。
VCSELアレイ10は、VCSELを複数備える。一例として、図4(a)と同様に、7個のVCSELにより1個のVCSEL群が構成されている。図6では、4個のVCSEL群(VCSEL群#1~#4)を示している。
ここで、VCSELで構成される部分を発光部12、設定サイリスタS、転送サイリスタT、結合ダイオードD、スタートダイオードSD、電源線抵抗Rg、電流制限抵抗R1、R2で構成される部分を駆動部11とする。
前述したように、VCSELijと設定サイリスタSiとは直列接続されている。つまり、設定サイリスタSiは、アノードが基準電位Vsub(接地電位(GND)など)に接続され、カソードがVCSELijのアノードに並列接続されている。
VCSELijのカソードは、VCSELijを発光/非発光の状態に制御する点灯信号φIが供給される点灯信号線76に共通に接続されている。
偶数番号の転送サイリスタT2、T4、…は、カソードが転送信号線73に接続されている。転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。
そして、転送サイリスタTのゲートGtと、設定サイリスタSのゲートGsとは、配線75により接続されている。つまり、転送サイリスタTiのゲートGtiと設定サイリスタSiのゲートGsiとは、配線75-iにより接続されている。配線75を区別する場合には、前述と同様に「i」を付し、配線75-iと表記する場合がある。なお、図6では、iが1~4の部分を示している。配線75は、ゲート信号線の一例である。
制御部50は、点灯信号φIなどの信号を生成してVCSELアレイ10に供給する。VCSELアレイ10は、供給された信号によって動作する。制御部50は、電子回路で構成されている。例えば、制御部50は、VCSELアレイ10の動作を制御するために構成された集積回路(IC)であってもよい。
制御部50は、転送信号生成部51、点灯信号生成部52、電源電位生成部53及び基準電位生成部54を備える。
点灯信号生成部52は、点灯信号φIを生成し、電流制限抵抗RIを介して、VCSELアレイ10のφI端子に供給する。なお、電流制限抵抗RIは、VCSELアレイ10内に設けられてもよい。また、電流制限抵抗RIがVCSELアレイ10の動作に必要でない場合には、電流制限抵抗RIを設けなくともよい。
後述するように、転送サイリスタTiは、オン状態になることで、転送サイリスタTiに接続された設定サイリスタSiをオン状態に移行可能に設定する。よって、VCSELを発光可能な状態に設定することから設定サイリスタSと表記する。また、設定サイリスタSiがオン状態なると、VCSELijが発光する。なお、転送サイリスタTiは、「i」の順にオン状態を転送するように駆動される。つまり、転送サイリスタTiにおいて、オン状態が順に伝搬する。これにより、転送サイリスタTiは、VCSEL群を順次点灯(発光)させている。
ここでは、複数のVCSELにより1個のVCSEL群が構成されている。そして、転送サイリスタT毎に、VCSEL群が接続され、VCSEL群に含まれる複数のVCSELが並行して発光する。
図7は、第1の実施の形態が適用されるVCSELアレイ10の平面レイアウトの一例を示す図である。図7において、紙面の上方向がx方向、左方向がy方向である。
VCSELアレイ10は、レーザ光を出射しうる半導体材料で構成される。例えば、VCSELアレイ10は、GaAs系の化合物半導体で構成される。そして、後述する断面図(後述する図8)に示すように、VCSELアレイ10は、p型のGaAsの基板80上に、GaAs系の化合物半導体層が複数積層された半導体層積層体が複数の島状に分離されることで構成される。なお、島状に残された領域は、アイランドと呼ばれる。半導体層積層体を島状にエッチングして、素子を分離することは、メサエッチングと呼ばれる。ここでは、図7に示すアイランド301~306により、VCSELアレイ10の平面レイアウトを説明する。なお、アイランド301、302、303は、VCSEL群毎に設けられる。よって、アイランド301、302、303を、VCSEL群ごとに区別する場合には、前述と同様に「i」を付し、アイランド301-i、302-i、303-iと表記する場合がある。なお、図7では、iが1~8の部分を示している。また、VCSEL群におけるVCSELの数を前述と同様に「j」と表記する。ここでは、jは1~7である。このように、VCSELアレイ10は、共通の半導体基板に構成されている。よって、発光装置4が小型化される。
次に、これらのアイランド301~306の接続関係を説明する前に、アイランド301、302の断面構造を説明する。
そして、トンネル接合層85上に、VCSEL11、VCSEL12を構成するp型のアノード層(pアノード層)86、発光層87、n型のカソード層(nカソード層)88が積層されている。つまり、VCSELは、pアノード層86をアノード、発光層87を発光層、nカソード層88をカソードとして構成されている。
設定サイリスタS1とVCSEL11、VCSEL12とは、トンネル接合層85を介して直列接続されている。トンネル接合層85については後述する。
また、VCSELの周辺部は、メサエッチングに起因した欠陥が多く、非発光再結合が起こりやすい。このため、電流阻止領域86eを設けることで、非発光再結合に消費される電力が抑制される。よって、低消費電力化及び光取り出し効率の向上が図れる。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。
前述したように、アイランド301-1のポスト311に設けられたVCSELのカソードであるnカソード層88は、nオーミック電極321を介して、点灯信号線76に並列に接続される。他のアイランド301も同様である。
アイランド302-1のポスト312に設けられた転送サイリスタT1のカソードであるnカソード層88は、nオーミック電極322を介して、転送信号線72に接続されている。なお、アイランド302-3(-y方向側の3番目に位置するアイランド302)に設けられた転送サイリスタT3も同様である。つまり、奇数番号iの転送サイリスタTiのカソード(nカソード層88)は、転送信号線72に接続されている。
次に、設定サイリスタS、転送サイリスタTの動作について説明する。設定サイリスタSと転送サイリスタTとをまとめてサイリスタと表記する。
サイリスタは、pアノード層81、nゲート層82、pゲート層83、nカソード層84が積層されて構成されている。
サイリスタは、前述したように、アノード、カソード、ゲートの3端子を有する半導体素子であって、例えば、GaAs、GaAlAs、AlAsなどによるp型の半導体層(pアノード層81、pゲート層83)、n型の半導体層(nゲート層82、nカソード層84)を積層して構成されている。つまり、サイリスタは、pnpn構造を成している。ここでは、一例として、p型の半導体層とn型の半導体層とで構成されるpn接合の順方向電位(拡散電位)Vdを1.5Vとする。
オン状態になると、サイリスタのゲートは、アノードの電位に近い電位になる。ここでは、アノードは0Vであるので、ゲートは0Vになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からpn接合の順方向電位Vd(1.5V)を引いた電位に近い電位(絶対値を保持電圧と表記する。)となる。ここでは、アノードは0Vであるので、オン状態のサイリスタのカソードは、-1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)となる。ここでは、保持電圧は、1.5Vであるとする。
一方、オン状態のサイリスタは、カソードがオン状態を維持するために必要な電位(上記の-1.5Vに近い電位)より高い電位(絶対値が小さい負の電位、0V又は正の電位)になると、オフ状態に移行(ターンオフ)する。
次に、図8に示したように、アイランド301における設定サイリスタSとVCSELとは、トンネル接合層85を介して積層されている。これにより、設定サイリスタSとVCSELとが、直列接続されている。
図9は、設定サイリスタSとVCSELとの積層構造をさらに説明する図である。図9(a)は、設定サイリスタSとVCSELとの積層構造における模式的なエネルギーバンド図、図9(b)は、トンネル接合層85の逆バイアス状態におけるエネルギーバンド図、図9(c)は、トンネル接合層85の電流電圧特性を示す。
これに対して、同様にIII-V族化合物であるInNの格子定数は、閃亜鉛鉱構造において約5.0Å、InAsの格子定数は、約6.06Åである。よって、InNとInAsとの化合物であるInNAsの格子定数は、GaAsなどの5.6Å~5.9Åに近い値になりうる。
また、III-V族化合物であるInSbの格子定数は、約6.48Åである。よって、InNの格子定数の約5.0Åであるので、InSbとInNとの化合物であるInNSbの格子定数は、GaAsなど5.6Å~5.9Åに近い値になりうる。
次に、積層された設定サイリスタSとVCSELの動作を説明する。
ここで、VCSELは、立ち上がり電圧を1.5Vとする。つまり、VCSELのアノードとカソードとの間に1.5V以上の電圧が印加されていれば、VCSELが発光する。
点灯信号φIは、0V(「H(0V)」)又は-3.3V(「L(-3.3V)」)であるとする。0Vは、VCSELをオフ状態にする電位、-3.3Vは、VCSELをオフ状態からオン状態にする電位である。
VCSELアレイ10の動作については、後に詳述する。
半導体層積層体は、前述したように、基板80、pアノード層81、nゲート層82、pゲート層83、nカソード層84、トンネル接合層85、pアノード層86、発光層87、nカソード層88が積層されて構成されている。
上述したように、基板80は、p型のGaAsを例として説明するが、n型のGaAs、不純物を添加していないイントリンシック(i)のGaAsでもよい。また、InP、GaN、InAs、その他III-V族、II-VI材料からなる半導体基板、サファイア、Si、Geなどでもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合(歪構造、歪緩和層、メタモルフィック成長を含む)する材料を用いる。一例として、InAs基板上には、InAs、InAsSb、GaInAsSbなどを使用し、InP基板上にはInP、InGaAsPなどを使用し、GaN基板上又はサファイア基板上には、GaN、AlGaN、InGaNを使用し、Si基板上にはSi、SiGe、GaPなどを使用する。ただし、基板80が電気絶縁性である場合には、基準電位Vsubを供給する配線を別途設けることが必要となる。また、基板80を除く半導体層積層体を他の支持基板に張り付け、他の支持基板上に半導体層積層体を設ける場合は、支持基板と格子定数が整合している必要はない。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。
電流狭窄層86bは、例えばAlAs又はAlの不純物濃度が高いp型のAlGaAsである。Alが酸化されてAl2O3が形成されることにより、電気抵抗が高くなって、電流阻止領域86eが形成されるものであればよい。なお、GaAs、AlGaAsなどの半導体層に水素イオン(H+)を打ち込むことで、電流阻止領域86eを形成してもよい(H+イオン打ち込み)。
図10は、VCSELアレイ10におけるVCSEL群の発光/非発光を制御するタイムチャートの一例を示す図である。ここでは、図6、7で説明した各VCSEL群が7個のVCSELを備える場合を例として説明する。図10において、アルファベット順(a、b、c、…)に時間が経過するとする。図10に示すタイミングチャートでは、VCSEL群#1~#4を制御する部分を示している。そして、VCSEL群#1~#4を順に発光させる期間を期間U-1~U-4とする。ここでは、後述するように、期間U-1~U-4の各期間の長さは、異なるとしているが、同じとしてもよい。
時刻aにおいて、図6に示した制御部50に電源が供給される。すると、基準電位Vsubが「H(0V)」、電源電位Vgkが「L(-3.3V)」に設定される。
次に、各信号(転送信号φ1、φ2、点灯信号φI)の波形を説明する。なお、期間U-1~U-4は、基本的に同じであるので、期間U-1を中心に説明する。なお、期間U-1~U-4を区別しない場合には、期間Uと表記する。
時刻aにおいて、図1に示す制御部50に電源が供給され、基準電位Vsubが「H(0V)」、電源電位Vgkが「L(-3.3V)」に設定される。すると、転送信号φ1、φ2が「H(0V)」に設定される。スタートダイオードSDは、カソードが電源線抵抗Rg1を介して電源電位Vgk(「L(-3.3V)」)になり、アノードが電流制限抵抗R2を介して転送信号φ2「H(0V)」になる。よって、スタートダイオードSDは、順バイアスになり、転送サイリスタT1のゲートGt1が-1.5Vになる。これにより、転送サイリスタT1のしきい電圧が-3Vになっている。
時刻fにおいて、点灯信号φIが「L(-3.3V)」から「H(0V)」に移行すると、設定サイリスタS1が再びターンオフしてオン状態からオフ状態に移行し、VCSEL11~VCSEL17が非点灯になる。
図11は、第1の実施の形態が適用されるVCSELアレイ10におけるVCSEL群の配列について説明する図である。図11では、VCSELアレイ10は、図4、図7に示したように、一例として8個のVCSEL群を備えるとして説明する。なお、図11は、図7において、アイランド302における転送サイリスタTのゲートGtとアイランド301における設定サイリスタSのゲートGsとの接続関係を取り出して図示している。
第1の実施の形態が適用されるVCSELアレイ10では、VCSEL群の点灯制御が、転送サイリスタTのオン状態が転送されていく方向と直交する方向に行った。なお、VCSELアレイ10では、VCSEL群の点灯制御は、転送サイリスタTのオン状態が転送されていく方向と直交する一方方向に行われた。第2の実施の形態が適用されるVCSELアレイ20では、VCSEL群の点灯制御は、転送サイリスタTのオン状態が転送されていく方向と直交する方向において、交互に往復するように行われる。他の構成は第1の実施の形態と同様であるので説明を省略し、異なる部分であるVCSELアレイ20におけるVCSEL群の配列を説明する。なお、同じ機能を有する部材には、同じ符号を付している。
図13は、第2の実施の形態が適用されるVCSELアレイ20におけるVCSEL群の配列について説明する図である。図13では、VCSELアレイ20は、第1の実施の形態における図4、図7に示したように、8個のVCSEL群を備えるとして説明する。なお、図13においても、アイランド302における転送サイリスタTのゲートGtとアイランド301における設定サイリスタSのゲートGsとの接続関係を取り出して図示している。
VCSELアレイにおいて、点灯信号線76によりVCSEL群に発光の電流が供給される。点灯信号線76には大きな電流が流れるため、電流の損失が少ないことが求められる。このとき、VCSEL群ごとに点灯信号線76を設けると、点灯信号線76の抵抗が高くなってしまう。また、VCSEL群の点灯制御は、転送サイリスタTのゲートGtと設定サイリスタSのゲートGsとを接続する配線75により行われる。配線75を、VCSEL群間に設けると、VCSEL群間の間隔により、VCSEL群の数が制約を受ける。また、VCSEL群を多くしようとすると、VCSEL群の間隔が広くなって、隣接するVCSEL群間においてVCSEL間の間隔が、VCSEL群内のVCSEL間の間隔より広くなってしまう。
第3の実施の形態が適用されるVCSELアレイ21では、VCSEL群内において配列されるVCSEL、及び隣接するVCSEL群間におけるVCSELが等間隔に配列されている。
図14は、第3の実施の形態が適用されるVCSELアレイ21の平面レイアウトの一例を示す図である。図14では、図7におけるアイランド301の構成が異なっている。他の構成は第1の実施の形態におけるVCSELアレイ10と同様であるので説明を省略し、異なる部分であるVCSELアレイ21におけるVCSEL群の配列を説明する。なお、同じ機能を有する部材には、同じ符号を付している。なお、VCSELアレイ21の各VCSEL群は、12個のVCSELを備える。
一方、配線75は、流れる電流が少ないため、電流の損失が大きくてもよい。つまり、配線75は、抵抗が大きくてもよい。すなわち、配線75は、点灯信号線76に比べ、厚さや幅が小さくてよく、さらに長さが長くてもよい。ここでは、厚さ、幅、長さをまとめて体積と表記する。すなわち、配線75は、点灯信号線76に比べて、体積が小さくてよい。
ここで、配線75は、ゲート信号線の一例であり、点灯信号線76は、供給線の一例である。
第3の実施の形態が適用されるVCSELアレイ21において説明したように、配線75は、流れる電流が少ないため、電流の損失が大きくてもよい。つまり、配線75は、抵抗が大きくてもよい。すなわち、配線75は、点灯信号線76に比べ、厚さや幅が小さくてよく、さらに長さが長くてもよい。よって、配線75は、複数のVCSEL群が配列された配列領域100の外側を回って設けてもよい。
図15は、第4の実施の形態が適用されるVCSELアレイ22におけるVCSEL群の配列について説明する図である。図15では、VCSELアレイ22は、12個のVCSEL群(VCSEL群#1~#12)を備えるとして説明する。なお、図15においても、アイランド302(図7参照)における転送サイリスタTのゲートGtとアイランド301(図15ではアイランド301-1のみを示す。)における設定サイリスタSのゲートGsとの接続関係を取り出して図示している。なお、図15では、VCSELを表記していないが、VCSELは、VCSEL群内、VCSEL群間において、等間隔に配置されているとする。
図16は、第5の実施の形態が適用されるVCSELアレイの平面レイアウトの一例を示す図である。図16では、図14における配線75の位置がよりVCSELの光出射口310部分に寄っている例を示す。ここでは、第2の発光素子群(ここでは、一例としてVCSEL群#2とする。)に含まれるVCSELの光出射口310の周囲、具体的にはメサエッチングで構成されたメサ構造(ポスト311)の上に、第1の発光素子群(ここでは、一例としてVCSEL群#1とする。)につながる配線75(ここでは、一例として配線75-1とする。)が配置されている。ここで配線75-1は第5の実施の形態における第1のゲート信号線の一例である。さらに、この例では、VCSEL群#2に含まれるVCSELのゲート電極(pオーミック電極331)もVCSELの光出射口310の周囲のメサ構造の上に配置されている。そのため、VCSEL群#2に含まれるVCSELの第2のゲート信号線となる配線(ここでは、一例として配線75-2とする。)と配線75-1とが近接している。このため、配線75-1と配線75-2とを異なる層に配置するいわゆる多重配線で構成している。なお、メサ構造でVCSELを構成する場合を説明したが、トレンチ構造でVCSELを構成してもよい。その場合はトレンチ構造を迂回して光出射口310の周囲に配線75-1を配置すると、配線75-1が通る部分における高低差が抑制され、断線が生じにくくなる。
Claims (9)
- 回路基板と、
前記回路基板上に設けられた面発光レーザ素子アレイと、
前記回路基板上に設けられた保持部材と、
前記保持部材により前記面発光レーザ素子アレイから予め定められた距離を離して保持され、前記面発光レーザ素子が出射する光が入射するレンズと、
前記保持部材により前記面発光レーザ素子アレイから予め定められた距離を離して保持され、前記レンズからの光が入射し、出射した光で照射領域を照射する拡散部材又は回折部材と、
を有する発光装置。 - 前記レンズは前記面発光レーザ素子が出射する光の広がり角を狭めるレンズである請求項1に記載の発光装置。
- 前記拡散部材は平行光が入射した場合に予め定められた機能を有する請求項1に記載の発光装置。
- 前記回折部材は入射した光の方向と異なる方向に変化させて出射する回折光学素子である請求項1に記載の発光装置。
- 前記拡散部材又は回折部材から出射された光で照射される照射領域の形状は、前記面発光レーザ素子アレイが配列された配列領域の形状と異なる、請求項1乃至3のいずれか1項に記載の発光装置。
- 前記面発光レーザ素子アレイは独立駆動可能な複数の面発光レーザ素子群を有する請求項1乃至3のいずれか1項に記載の発光装置。
- 前記面発光レーザ素子群は半導体層積層体が複数の島状に分離されることで構成される、請求項6に記載の発光装置。
- 前記面発光レーザ素子アレイは複数の面発光レーザ素子群を有し、前記レンズは、当該複数の面発光レーザ素子群を包含する大きさを有し、当該複数の面発光レーザ素子群の出射経路に設けられた円形の光学素子である請求項1に記載の発光装置。
- 前記拡散部材又は前記回折部材は四角形の形状である請求項8に記載の発光装置。
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