JP2012019003A - 発光素子アレイ及びプリントヘッド - Google Patents
発光素子アレイ及びプリントヘッド Download PDFInfo
- Publication number
- JP2012019003A JP2012019003A JP2010154543A JP2010154543A JP2012019003A JP 2012019003 A JP2012019003 A JP 2012019003A JP 2010154543 A JP2010154543 A JP 2010154543A JP 2010154543 A JP2010154543 A JP 2010154543A JP 2012019003 A JP2012019003 A JP 2012019003A
- Authority
- JP
- Japan
- Prior art keywords
- light emitting
- semiconductor layer
- emitting element
- light
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Led Devices (AREA)
Abstract
【課題】簡易な構成で発光素子の高密度化を図る発光素子アレイ及びこれを備えるプリントヘッドを提供する。
【解決手段】発光素子アレイは、半絶縁性基板上に、順次、P型の第1半導体層、N型の第2半導体層、P型の第3半導体層、N型の第4半導体層が形成され、第1半導体層上にアノード電極が形成され、第4半導体層上にカソード電極が形成されて構成される。アノード電極は、2本の共通のアノード配線115,116としてパターニングされて形成される。各発光素子は、2本のアノード配線115,116により異なる2つの領域において発光する。
【選択図】図3
【解決手段】発光素子アレイは、半絶縁性基板上に、順次、P型の第1半導体層、N型の第2半導体層、P型の第3半導体層、N型の第4半導体層が形成され、第1半導体層上にアノード電極が形成され、第4半導体層上にカソード電極が形成されて構成される。アノード電極は、2本の共通のアノード配線115,116としてパターニングされて形成される。各発光素子は、2本のアノード配線115,116により異なる2つの領域において発光する。
【選択図】図3
Description
本発明は、発光素子アレイ及びプリントヘッドに関する。
電子写真方式を採用したプリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に静電潜像を形成し、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着させる。静電潜像を形成するための記録手段として、最近では、発光素子としての発光ダイオード(LED)を主走査方向に複数配置してなる、LEDプリントヘッドが採用される場合が多い。
下記の特許文献1には、絶縁基板上に設けられたP型の第1半導体層と、この第1半導体層上に設けられたN型の第2半導体層と、この第2半導体層上に設けられたP型の第3半導体層と、この第3半導体層上に設けられたN型の第4半導体層と、第1半導体層上に設けられたアノード電極と、第3半導体層上に設けられたゲート電極と、第4半導体層上に設けられたカソード電極を備え、第4半導体層のシート抵抗値を第1半導体層のシート抵抗値以下とすることで、流れる電流を端に集中させて外部発光効率を向上させる構成が開示されている。
また、特許文献2には、PNPN構造の発光サイリスタが複数個1次元に配列された発光素子アレイと、最下層の半導体層上に形成された各発光サイリスタのアノード電極/カソード電極を兼ねる第1の給電ラインと、最上層の半導体層上に形成された各発光サイリスタのカソード電極/アノード電極を接続する第2の給電ラインを備える自己走査型発光素子アレイにおいて、第1の給電ラインに接続されるボンディングパッドと、第2の給電ラインに接続されるボンディングパッドとが、発光素子アレイの両端に分かれて配置される構成が開示されている。
図13及び図14に、特許文献2に開示された自己走査型発光素子アレイの側面図及び平面図を示す。
図13において、自己走査型発光素子アレイは、スイッチ部(転送部)と発光部から構成され、それぞれ3端子のサイリスタから構成される。発光部を構成する発光素子は、半絶縁性基板(SI)40上に、順次、P型半導体層22、N型半導体層24、P型半導体層26、N型半導体層28が形成される。P型半導体層22上にアノード電極44が形成され、P型半導体層26上にゲート電極32が形成され、N型半導体層28上にカソード電極30が形成される。アノード電極44は、1本の共通のアノード配線としてパターニングされて形成される。このアノード配線は、発光素子との距離を最短とするために、発光素子に並置する構成となっている。
図14において、各スイッチ部のゲート電極32に接続されるΦ1ライン11、Φ2ライン12と、各発光素子のカソード電極に接続される給電ライン14と、各発光素子のアノード電極として機能する給電ライン(アノード配線)15が形成される。VGAライン13は電源であり、負荷抵抗を経てスイッチ部のゲート電極に接続される。ライン11,12,13,14それぞれのボンディングパッド51,52,53,54は発光素子の一方の側に配置され、給電ライン(アノード配線)15のボンディングパッド55は発光素子の他方側に配置される。また、給電ライン(アノード配線)15は、発光素子に対して並置して設けられる。
一方、LEDプリントヘッドの高密度化を図る技術として、発光素子を千鳥状に配置する構成や、基板の表裏を用いて発光素子を配置する技術が提案されている。
ところで、給電ラインとしてのアノード配線15を発光素子に対して並置して設けることにより外部発光効率が向上するが、発光領域がアノード配線15寄りに偏る傾向がある。
図15に、図14に示した平面図の一部拡大図を示す。カソード電極30近傍の拡大図である。電流分布は、カソード電極30が形成されるメサ領域のうちアノード配線15側において大きくなり、発光領域(図においてLで示す領域)もメサ領域のうちアノード配線側の一部の領域のみに限定される。そして、メサ領域のアノード配線15側側壁の電流密度が高くなり非発光再結合の影響が大きくなる。さらに、電流経路が狭いために発光素子の抵抗値が増大する。
また、メサ領域のうちアノード配線側の領域の一部しか発光部として利用されておらず、利用効率が低い。
さらに、発光素子の高密度化を簡易な構成で実現することが望まれる。
本発明は、簡易な構成で発光素子の高密度化を図る発光素子アレイ及びこれを備えるプリントヘッドを提供することを目的とする。
請求項1記載の発明は、基板上に形成された第1導電型の第1半導体層と、前記第1半導体層上に形成された第2導電型の第2半導体層と、第2半導体層上に形成された第1導電型の第3半導体層と、前記第3半導体層上に形成された第2導電型の第4半導体層と、前記第3半導体層上に形成されゲート電極として機能する第1電極と、前記第4半導体層上に形成されカソード電極あるいはアノード電極として機能する第2電極と、前記第1半導体層上に形成されアノード電極あるいはカソード電極として機能する第3電極とを備える発光素子が複数個1次元に配列され、前記発光素子アレイを構成する各発光素子の各第3電極は、複数の発光素子に共通の給電ラインとしてパターニングされ、かつ、各発光素子の各第3電極は、各発光素子の各第2電極が形成されるメサ領域の同一若しくは互いに異なる複数の側面にそれぞれ対向するように複数形成され、前記メサ領域の互いに異なる領域が発光することを特徴とする発光素子アレイである。
請求項2記載の発明は、各発光素子毎に前記第3電極は2個形成され、2個の前記第3電極のうちの一つは、隣接する発光素子間で共有されることを特徴とする請求項1記載の発光素子アレイである。
請求項3記載の発明は、各発光素子毎に複数形成される前記第3電極は、複数の発光素子が配列する方向に沿って形成されることを特徴とする請求項1,2のいずれかに記載の発光素子アレイである。
請求項4記載の発明は、請求項1乃至3のいずれかに記載の発光素子アレイを備えるプリントヘッドである。
請求項1記載の発明によれば、本構成を有しない場合に比べて、発光素子(発光領域)が高密度化される。
請求項2記載の発明によれば、本構成を有しない場合に比べて、構成が簡易化される。
請求項3記載の発明によれば、本構成を有しない場合に比べて、複数の発光素子が配列する方向(主走査方向)の解像度が向上する。
請求項4記載の発明によれば、本構成を有しない場合に比べて、解像度が向上することに伴ってプリント品質が向上する。
以下、図面に基づき本発明の実施形態について説明する。
<基本原理>
まず、本実施形態の基本原理について説明する。
まず、本実施形態の基本原理について説明する。
図1に、本実施形態の自己走査型発光素子の側面図を示す。本実施形態においても、外部発光効率を増大するために、PNPN構造の発光素子において抵抗値を調整する。すなわち、半絶縁性基板(SI)40上に、順次、P型の第1半導体層22、N型の第2半導体層24、P型の第3半導体層26、N型の第4半導体層28が形成される。第1半導体層22上にアノード電極44が形成され、第3半導体層26上にゲート電極32が形成され、第4半導体層28上にカソード電極30が形成される。アノード電極44は、2本のアノード配線としてパターニングされて形成される。半絶縁性基板40はGaAsで構成され、各半導体層はGaAsやAlGaAsで構成され、各電極はAu合金で構成される。
アノード配線をそれぞれ独立した2本の配線パターンで構成する理由については後述する。
自己走査型発光素子アレイの基本構成は公知であり、以下に簡単に説明すると、自己走査型発光素子アレイは、スイッチ素子からなるスイッチ部と、発光素子からなる発光部とを備える。スイッチ素子及び発光素子はいずれも3端子サイリスタから構成され、スイッチ素子のゲート電極はダイオードで接続される。電源ラインVGAは負荷抵抗を経て各スイッチ素子のゲート電極に接続される。スイッチ素子のゲート電極は、発光素子のゲート電極32にも接続される。スイッチ素子のカソード電極は、交互に転送用クロックパルス端子Φ1、Φ2に接続される。発光素子のカソード電極は、発光素子給電端子ΦIに接続される。
このような構成において、まず、第4半導体層28のシート抵抗値を第1半導体層22のシート抵抗値以下とすることで、流れる電流を端に集中させて外部発光効率を向上させる。各半導体層のシート抵抗値は、各半導体層のサイズ及び不純物濃度で決定され、第1半導体層22及び第4半導体層28のサイズ及び不純物濃度を調整することで、第4半導体層28のシート抵抗値を第1半導体層22のシート抵抗値以下とする。本願出願人は、第1半導体層22、すなわちアノード電極44が形成されるアノード層のキャリア濃度を順次変化させることで、電流密度分布のピーク位置がシフトすることを確認しており、第1半導体層22のキャリア濃度が低いほど、電流分布のピーク位置がカソード電極30の位置から遠ざかることを確認している。このことは、第1半導体層22の抵抗値を第4半導体層28に対して相対的に増大させることで、電流密度分布をカソード電極30の位置から遠ざけ、メサ領域の端部に電流を集中させて外部発光効率を向上し得ることを示す。
次に、図2の平面図に示すように、単にアノード配線15を発光素子に近い位置に並置させる構成では、メサ領域のうちアノード配線15寄りの領域(図中A領域)のみに電流が集中し、この部分で発光するだけにすぎない。メサ領域が平面形状において矩形形状である場合、図2に示すように、領域Aのみならず、矩形の他の面に面する領域Bや領域Cにおいても、本来的に発光領域として使用し得るはずである。なお、領域Aに対向する領域も本来的に発光領域として使用し得るが、カソード電極30に接続される配線が存在するため、この領域から発光した光は配線で遮られて外部に射出しない。従って、領域Aだけでなく、領域Bと領域Cにも電流分布を生ぜしめ、発光領域として活用することが望ましい。領域Bと領域Cをともに発光領域として機能させることで、領域Aのみを発光領域として機能させる場合に比べて解像度を2倍にすることができる。すなわち、領域Aのみを発光させる場合には、1個のメサ領域で1ビットとなるが、領域Bと領域Cを発光させる場合には、1個のメサ領域で2ビットが実現される。
領域Bと領域Cを利用するためには、図2に示すようにアノード配線15のかわりに、メサ領域の他の2面にそれぞれ対向するようにアノード配線15b及びアノード配線15cを形成すればよい。上記の2本のアノード配線は、これらアノード配線15b及びアノード配線15cとして機能するものである。言い換えれば、発光素子の互いに異なる部位に複数のアノード電極を形成し、これら複数のアノード電極とカソード電極との間で発光させる。
以下、各実施形態について説明する。
1.第1実施形態
図3に、本実施形態における自己走査型発光素子アレイの平面図を示す。発光素子アレイは、図1と同様に、半絶縁性基板(SI)40上に、順次、P型の第1半導体層22、N型の第2半導体層24、P型の第3半導体層26、N型の第4半導体層28が形成され、第1半導体層22上にアノード電極44が形成され、第3半導体層26上にゲート電極32が形成され、第4半導体層28上にカソード電極30が形成されて構成される。アノード電極44は、それぞれ独立した2本の共通のアノード配線としてパターニングされて形成される。また、各スイッチ部のゲート電極に接続されるΦ1ライン111、Φ2ライン112と、各発光素子のカソード電極30に接続される給電ライン114が形成される。また、各発光素子のアノード電極44として機能する給電ライン(アノード配線)115、116が形成される。VGAライン113は電源であり、負荷抵抗を経てスイッチ素子のゲート電極32に接続される。ライン111,112,113,114それぞれのボンディングパッド151,152,153,154は発光素子の一方の側に配置され、給電ライン(アノード配線)115のボンディングパッド155、及び給電ライン(アノード配線)116のボンディングパッド156は、発光素子の他方側に配置される。
図3に、本実施形態における自己走査型発光素子アレイの平面図を示す。発光素子アレイは、図1と同様に、半絶縁性基板(SI)40上に、順次、P型の第1半導体層22、N型の第2半導体層24、P型の第3半導体層26、N型の第4半導体層28が形成され、第1半導体層22上にアノード電極44が形成され、第3半導体層26上にゲート電極32が形成され、第4半導体層28上にカソード電極30が形成されて構成される。アノード電極44は、それぞれ独立した2本の共通のアノード配線としてパターニングされて形成される。また、各スイッチ部のゲート電極に接続されるΦ1ライン111、Φ2ライン112と、各発光素子のカソード電極30に接続される給電ライン114が形成される。また、各発光素子のアノード電極44として機能する給電ライン(アノード配線)115、116が形成される。VGAライン113は電源であり、負荷抵抗を経てスイッチ素子のゲート電極32に接続される。ライン111,112,113,114それぞれのボンディングパッド151,152,153,154は発光素子の一方の側に配置され、給電ライン(アノード配線)115のボンディングパッド155、及び給電ライン(アノード配線)116のボンディングパッド156は、発光素子の他方側に配置される。
本実施形態において、第1に、第4半導体層28の抵抗値が、第1半導体層22の抵抗値以下となるようにそれぞれの膜厚あるいは不純物濃度が調整される。これにより、流れる電流を電極下部ではなく電極から離れた端部に集中させて外部発光効率を向上させる。
第2に、給電ライン114のボンディングパッド154が発光素子の一方の側に配置され、アノード配線115のボンディングパッド155、及びアノード配線116のボンディングパッド156が発光素子の他方側に配置される。これにより、一方のボンディングパッドから他方のボンディングパッドに至る配線長が全ての発光素子で略同一となり、発光光量が均一化される。
第3に、アノード配線115及びアノード配線116は、各発光素子に対して近接して並置して設けられ、かつ、それぞれ発光素子に対して1個おきにその分岐配線がメサ領域の他の面に対向するように延在する。すなわち、複数の発光素子を順次L1,L2,L3、・・・とすると、アノード配線115は、これらの発光素子に対して近接して並置して設けられるとともに、1個おきの発光素子L1,L3、L5,・・・に対して他の面に対向するように分岐配線115aが延在する。また、アノード配線116は、これらの発光素子に対して近接して並置して設けられるとともに、1個おきの発光素子L2,L4,L6,・・・に対して他の面に対向するように分岐配線116aが延在する。この結果として、分岐配線115aは、発光素子L2とL3との間、発光素子L4とL5との間、発光素子L6とL7との間等に延在し、その一方で分岐配線116aは、発光素子L1とL2との間、発光素子L3とL4との間、発光素子L5とL6との間等に延在する。図2との対比で説明すると、発光素子L1に対して分岐配線115aがアノード配線15cに対応し、分岐配線116aがアノード配線15bに対応する。アノード配線115と給電ライン114との間で電流を流すと領域cが発光し、アノード配線116と給電ライン114との間で電流を流すと領域bが発光する。
図4に、本実施形態の等価回路図を示す。自己走査型発光素子アレイは、転送サイリスタT1,T2、T3、・・・と発光サイリスタL1、L2,L3,・・・を備える。転送サイリスタT1,T2,T3,・・・を総称して転送サイリスタT,発光サイリスタL1,L2,L3,・・・を総称して発光サイリスタLとする。転送サイリスタTのアノード端子はチップの基板40に接続される(アノードコモン)。これらのアノード端子には基準電位Vsubが供給される。転送サイリスタTのゲート端子は抵抗を介してゲートラインVgaに接続される。ゲートラインVgaには電源電位Vgaが供給される。また、転送サイリスタTのゲート端子間は、接続ダイオードD1で接続され、1番目の接続ダイオードは抵抗Rsを介してスタートラインΦsに接続される。スタートラインΦsにはスタート信号が供給される。また、各転送サイリスタのゲート端子は、対応する各発光サイリスタLのゲート端子に接続される。また、奇数番目の転送サイリスタT1,T3,・・・のカソード端子は第1転送ラインΦ1に接続され、偶数番目の転送サイリスタT2,T4,・・・のカソード端子は第2転送ラインΦ2に接続される。第1転送ラインΦ1及び第2転送ラインΦ2には、それぞれ抵抗Rfを介して第1転送信号及び第2転送信号が供給される。
一方、発光サイリスタLのアノード端子はアノード配線ΦA1、ΦA2に接続される。アノード配線ΦA1、ΦA2は、図3におけるアノード配線115,116に対応するものである。発光サイリスタLのゲート端子は、上記のように対応する各転送サイリスタLのゲート端子に接続される。発光サイリスタLのカソード端子は発光ラインΦIに接続される。従来においては、各発光サイリスタLのアノード端子には、共通のアノード配線が接続され、基準電位Vsubが供給されるが、本実施形態では、各発光サイリスタLにそれぞれ2本のアノード配線ΦA1、ΦA2が接続される点に留意されたい。例えば、発光サイリスタL1のアノード端子にはアノード配線ΦA1及びΦA2が接続されるが、これは図3において、発光サイリスタL1の一面に対向して延在する分岐配線115aと、その一面に対向する面に対向して延在する分岐配線116aに相当する。
図5に、本実施形態の基本的な動作タイミングチャートを示す。ΦS〜ΦA2のそれぞれの信号のタイミングチャートが示されており、それぞれハイレベル「Hi」とローレベル「Low」との間で移行する。なお、「Hi」は例えば0Vであり、「Low」は例えば−4Vである。発光ラインΦIの信号(発光信号)が「Hi」から「Low」になり、アノード配線ΦA1あるいはΦA2のいずれかが「Hi」になると、発光素子は順方向バイアスとなって発光する。もちろん、発光制御をΦIの「Hi」、「Low」の移行で行うこともでき、ΦIとΦA1,ΦA2の組み合わせでもよい。発光時の光量補正は、ΦIの「Low」となる時間を増減調整することで実行される。図6(a)、(b)に、ΦA1とΦA2のレベルと発光領域との関係を示す。図6(a)は、ΦA1が「Hi」、ΦA2が「Low」となった場合であり、このとき領域Laが発光する。また、図6(b)はΦA1が「Low」、ΦA2が「Hi」となった場合であり、このとき領域Lbが発光する。従って、ΦA1、ΦA2のレベルを制御することで、1個の発光素子について2つの領域La,Lbの発光を制御することができ、解像度が2倍になる。
一方、本実施形態では、図3から分かるように、隣接する発光素子L1及びL2を例にとると、発光素子L1にとっては分岐配線115aがΦA1、分岐配線116aがΦA2として機能すると同時に、発光素子L2にとっては分岐配線116aがΦA2、分岐配線115aがΦA1として機能することになる。すなわち、分岐配線116aは、発光素子L1と発光素子L2で共用される。この場合の動作タイミングチャートを図7に示す。図7において、Φs、Φ1、Φ2、ΦI、ΦA1は図5におけるタイミングと同じであるが、ΦIが「Low」となって発光素子に順方向バイアスが印加される期間の前半においてΦA1が「Low」、ΦA2が「Hi」となる。この場合、図8(a)に示すように隣接する発光素子をN及びN+1とすると発光素子Nの領域Lbが発光するとともに発光素子N+1の領域Laが発光する。また、ΦIが「Low」となる期間の後半においてΦA1が「Hi」、ΦA2が「Low」となる。この場合、図8(b)に示すように発光素子Nの領域Laが発光するとともに発光素子N+1の領域Lbが発光する。
以上のように、メサ領域の異なる2つの面にそれぞれ対向させるように2本のアノード配線115,116(あるいはアノード分岐配線115a、116a)を延在させることで、複数の発光素子が配列する主走査方向における解像度が向上する。
なお、本実施形態では、半絶縁性基板上40上に、順次、P型半導体層、N型半導体層、P型半導体層、N型半導体層を積層しているが、半絶縁性基板40上に、順次、N型の第1半導体層、P型の第2半導体層、N型の第3半導体層、P型の第4半導体層を積層してもよく、この場合には第1半導体層上にカソード電極が形成され、第4半導体層上にアノード電極が形成される。従って、この場合、図3におけるアノード配線115,116はカソード配線として機能する。
また、本実施形態では、発光素子L1,L2を例にとると、分岐配線116aが発光素子L1とL2とで共用されており、また、発光素子L2,L3を例にとると、分岐配線115aが共用されているが、分岐配線を共用することなく各発光素子毎に少なくとも2本の分岐配線を形成してもよい。図3に即して説明すると、発光素子L1に対して分岐配線115aと116aが存在するが、他の発光素子L2,L3・・に対しても、発光素子L1と同様に分岐配線115aと116aが形成されるようにパターニングしてもよい。パターニングされた少なくとも2本の分岐配線は、それぞれの発光素子に対して互いに異なる領域を発光させる。発光素子のメサ領域が平面形状において矩形状である場合、2本の分岐配線はメサ領域の互いに対向する面にそれぞれ対向するようにパターニングされるのが好適であり、3本の分岐配線は、メサ領域の3つの面にそれぞれ対向するようにパターニングされる。メサ領域が平面形状において4角形以上の多角形である場合、メサ領域の各面にそれぞれ対向するように複数の分岐配線がパターニングされる。
2.第2実施形態
第1実施形態では、図8(a)、(b)に示すように、ある発光素子Nに着目すると、領域La及び領域Lbを発光させることで主走査方向の解像度を向上させているが、例えば図8(a)の場合において、ΦA1を「Low」、ΦA2を「Hi」として領域Lbを発光させる場合、この領域Lbの近傍の領域まで電流が流れてしまい、発光してしまう場合がある。この場合、本来的に領域Lbのみの発光でよいところ、余分な部分の領域も発光することになるため発光素子間で光量ばらつきが生じ得る。本実施形態では、これをクロストークと称する。
第1実施形態では、図8(a)、(b)に示すように、ある発光素子Nに着目すると、領域La及び領域Lbを発光させることで主走査方向の解像度を向上させているが、例えば図8(a)の場合において、ΦA1を「Low」、ΦA2を「Hi」として領域Lbを発光させる場合、この領域Lbの近傍の領域まで電流が流れてしまい、発光してしまう場合がある。この場合、本来的に領域Lbのみの発光でよいところ、余分な部分の領域も発光することになるため発光素子間で光量ばらつきが生じ得る。本実施形態では、これをクロストークと称する。
そこで、このようなクロストークを抑制するために、図9の平面図に示すように、カソード電極30を分岐配線115a、116aの延在方向と略平行な方向に延在させる。言い換えれば、カソード電極30が形成されるメサ領域の異なる3つの側面をSa、Sb,Scとし、面Saに対向して分岐配線115aが延在し、面Sbに対向して分岐配線116aが延在しているものとすると、残りの面Scの方向にカソード電極30を延在させる。このようにカソード電極30を延在させることで、領域La、Lbがともにそれぞれ面Sa、Sbに沿って面Scの方向に延在するので、その方向にさらに領域が延在することを規制し、クロストークが抑制される。従って、発光素子間の光量ばらつきが抑制される。
3.第3実施形態
第2実施形態では、カソード電極30を分岐配線115a、116aに略平行な方向に延在させることで電流の回り込みを抑制し、クロストークを抑制しているが、本実施形態ではさらに別の構成によりクロストークを抑制する。
第2実施形態では、カソード電極30を分岐配線115a、116aに略平行な方向に延在させることで電流の回り込みを抑制し、クロストークを抑制しているが、本実施形態ではさらに別の構成によりクロストークを抑制する。
図10に、本実施形態におけるメサ領域の平面図を示す。カソード電極30及び給電ライン114は図3に示すものと同一であるが、カソード電極30と面Scとの間に、面Scの方向に延在する溝200が形成される。図11に、図10におけるI−I断面を示す。溝200は、ゲート層として機能する第3半導体層26まで到達する溝であり、この溝200により第4半導体層28は分離される。従って、領域Laあるいは領域Lbが発光する際に、この溝200により電流の回り込みが阻止され、クロスロークが抑制される。よって、発光素子間の光量ばらつきが抑制される。
以上、各実施形態について説明したが、本発明はこれらに限定されるものではなく、他の変形例も可能である。
例えば、第1実施形態乃至第3実施形態では、発光素子のカソード電極が形成されるメサ領域の平面形状が矩形形状である場合を例にとり説明したが、メサ領域は必ずしも矩形形状である必要はなく、他の形状、例えば円形状や楕円形状であってもよい。
また、第1実施形態では、第1、第2及び第3の技術的要件の組み合わせについて示したが、第1及び第2の技術的要件は必ずしも必須ではなく、少なくとも第3の技術的要件を備えていればよい。他の実施形態についても同様である。
また、各実施形態では、自己走査型発光素子アレイとして説明したが、必ずしも自己走査型発光素子アレイに限定されるものではなく、他の発光素子アレイにも同様に適用し得る。すなわち、P型半導体層とN型半導体層とを積層し、P型半導体層上にP型電極、N型半導体層上にN型電極を形成してなる半導体発光素子を複数個1次元に配列して発光素子アレイを構成し、P型電極(アノード電極)あるいはN型電極(カソード電極)を共通の給電ラインとしてパターン形成する場合においても同様に適用し得る。
各実施形態の自己走査型発光素子アレイは、画像形成装置のプリントヘッドの回路基板に組み込まれるが、以下、このプリントヘッドの回路基板について簡単に説明しておく。
図12に、画像形成装置のプリントヘッドに搭載される回路基板及び発光部の平面図を示す。発光部は、回路基板上に、発光素子アレイチップC1〜C60を主走査方向に二列に対向させて千鳥状に配置される。信号発生回路100は、回路基板上の所定位置に設けられ、発光部に対して各種駆動信号を供給する。信号発生回路100には、画像処理された画像データ及び各種制御信号が供給される。信号発生回路100は、画像データ及び各種制御信号に基づいて、画像データの並び替え等を行う。信号発生回路100は、各発光チップC1〜C60に対して点灯信号を出力する。また、信号発生回路100は、画像データに基づいて、各発光チップC1〜C60において点灯させるべき発光素子を指定し、記憶するための記憶信号を出力する。さらに、信号発生回路100は、各種制御信号に基づいて、各発光チップC1〜C60に対して転送信号を出力する。発光チップC1は、複数の発光素子(発光サイリスタ)を組(ブロック)にし、組(ブロック)を単位として点灯/消灯を制御する。例えば、8個の発光素子で1つの組を構成する。発光チップC1は、一例として2個のSLED(自己走査型発光素子アレイ)を備える。これらのSLEDは、それぞれ128個の発光サイリスタL1〜L128を備える。
なお、第1実施形態では、2本のアノード配線115,116を形成して主走査方向の解像度を向上させているが、本発明はこれに限定されるものではなく、2本以上のアノード配線を用いてもよい。以下、3本のアノード配線を用いる場合を例示するが、同様に4本あるいはそれ以上のアノード配線にも同様に拡張し得ることは容易に理解できよう。
図16及び図17に、3本のアノード配線115,116,117を形成する場合のタイミングチャート及び平面図を示す。図16は各信号の動作タイミングチャートであり、図16は平面図である。図3に示す第1実施形態では2本のアノード配線115,116が形成されているが、図17では2本のアノード配線115,116に加えてさらにアノード配線117が形成される。アノード配線115,116,117はそれぞれ互いに略平行にパターニングされ、ある発光素子の一つの側面に対向するように分岐配線115a、116a、117aを備える。
すなわち、アノード配線115の分岐配線115aは、アノード配線115から分岐して発光素子のメサ領域の側面のうちアノード配線側に面した側面に向けて延在し、その先端部において第1のアノード電極が接続される。また、アノード配線116の分岐配線116aは、アノード配線116から分岐して発光素子のメサ領域の同一側面に向けて延在し、その先端部において第2のアノード電極が接続される。また、アノード配線117の分岐配線117aは、アノード配線117から分岐して発光素子のメサ領域の同一側面に向けて延在し、その先端部において第3のアノード電極が接続される。
第1、第2及び第3のアノード電極は、図1におけるアノード電極44に相当し、一つの発光素子に対してアノード電極44が所定距離だけ離間して3つ形成される。
給電ライン114とアノード配線115との間で電流を流すと領域Laが発光し、給電ライン114とアノード配線116との間で電流を流すと領域Lbが発光し、給電ライン114とアノード配線117との間で電流を流すと領域Lcが発光する。従って、主走査方向に発光領域がLa〜Lcの3つ存在することになり、主走査方向の解像度がさらに向上する。
図16の動作タイミングチャートに即して説明すると、アノード配線115,116,117にそれぞれ供給される信号をΦA1,ΦA2、ΦA3とすると、発光ラインΦIの信号が「Hi」から「Low」になり、ΦA1、ΦA2、ΦA3のいずれかが「Hi」になると、発光素子は順方向バイアスとなって発光する。図16では、まずΦA1が「Hi」となって領域Laが発光し、次にΦA2が「Hi」となって領域Lbが発光し、次にΦA3が「Hi」となって領域Lcが発光する。
もちろん、図16のように信号ΦA1,ΦA2、ΦA3の「Hi」タイミングが互いにずれている必要はなく、「Hi」のタイミングが互いに重なっていてもよい。また、発光時の光量補正は、ΦIの「Low」となる時間を増減調整することで実行される。
40 半絶縁性基板、22 第1半導体層、24 第2半導体層、26 第3半導体層、28 第4半導体層、30 カソード電極、32 ゲート電極、44 アノード電極、115,116 アノード配線、200 溝。
Claims (4)
- 基板上に形成された第1導電型の第1半導体層と、
前記第1半導体層上に形成された第2導電型の第2半導体層と、
第2半導体層上に形成された第1導電型の第3半導体層と、
前記第3半導体層上に形成された第2導電型の第4半導体層と、
前記第3半導体層上に形成されゲート電極として機能する第1電極と、
前記第4半導体層上に形成されカソード電極あるいはアノード電極として機能する第2電極と、
前記第1半導体層上に形成されアノード電極あるいはカソード電極として機能する第3電極と、
を備える発光素子が複数個1次元に配列され、
前記発光素子アレイを構成する各発光素子の各第3電極は、複数の発光素子に共通の給電ラインとしてパターニングされ、かつ、各発光素子の各第3電極は、各発光素子の各第2電極が形成されるメサ領域の同一若しくは互いに異なる複数の側面にそれぞれ対向するように複数形成され、前記メサ領域の互いに異なる領域が発光する
ことを特徴とする発光素子アレイ。 - 各発光素子毎に前記第3電極は2個形成され、2個の前記第3電極のうちの一つは、隣接する発光素子間で共有されることを特徴とする請求項1記載の発光素子アレイ。
- 各発光素子毎に複数形成される前記第3電極は、複数の発光素子が配列する方向に沿って形成されることを特徴とする請求項1,2のいずれかに記載の発光素子アレイ。
- 請求項1乃至3のいずれかに記載の発光素子アレイを備えるプリントヘッド。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010154543A JP2012019003A (ja) | 2010-07-07 | 2010-07-07 | 発光素子アレイ及びプリントヘッド |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010154543A JP2012019003A (ja) | 2010-07-07 | 2010-07-07 | 発光素子アレイ及びプリントヘッド |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012019003A true JP2012019003A (ja) | 2012-01-26 |
Family
ID=45604059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010154543A Withdrawn JP2012019003A (ja) | 2010-07-07 | 2010-07-07 | 発光素子アレイ及びプリントヘッド |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012019003A (ja) |
-
2010
- 2010-07-07 JP JP2010154543A patent/JP2012019003A/ja not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8581952B2 (en) | Light-emitting device, driving method of light-emitting device, light-emitting chip, print head and image forming apparatus | |
JP5853496B2 (ja) | 発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置 | |
US8502849B2 (en) | Light-emitting device, print head and image forming apparatus | |
JP5140932B2 (ja) | 自己走査型発光サイリスタアレイ | |
US20130214303A1 (en) | Light emitting element, light emitting element array, optical writing head, and image forming apparatus | |
US8759859B2 (en) | Light-emitting element, self-scanning light-emitting element array, optical writing head, and image forming apparatus | |
JP5625778B2 (ja) | 発光チップ、発光装置、プリントヘッドおよび画像形成装置 | |
US8692264B2 (en) | Light-emitting element, method of manufacturing light-emitting element, self-scanning light-emitting element array, optical writing head, and image forming apparatus | |
US20150069931A1 (en) | Scanning light-emitting device with increased light intensity | |
US11294297B2 (en) | Image forming apparatus with separate light emitting element arrays | |
JP4068172B2 (ja) | 面発光サイリスタおよび自己走査型発光装置 | |
JP5257547B2 (ja) | 自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置 | |
KR100810451B1 (ko) | 광 기록 헤드 및 광점열 어긋남 보정 방법 | |
JP7080736B2 (ja) | 露光ヘッド及び画像形成装置 | |
US8729569B2 (en) | Light-emitting chip, print head and image forming apparatus | |
JP4607696B2 (ja) | 発光装置および画像記録装置 | |
JP2012019003A (ja) | 発光素子アレイ及びプリントヘッド | |
JP5932398B2 (ja) | Led素子、led素子アレイおよびその駆動方法 | |
JP2007250853A (ja) | 自己走査型発光素子アレイ | |
JP2012004452A (ja) | 発光素子アレイ及びプリントヘッド | |
EP1115162A1 (en) | Edge-emitting light-emitting device having improved external luminous efficiency and self-scanning light-emitting device array comprising the same | |
JP2020170765A (ja) | 半導体発光装置、露光ヘッド及び画像形成装置 | |
JP2006286979A (ja) | 発光装置および画像形成装置 | |
JP5299554B2 (ja) | 自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置 | |
JP7245101B2 (ja) | 半導体発光装置、露光ヘッド及び画像形成装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20131001 |