以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。この実施の形態は、静電潜像担持体としての感光体ドラムの帯電及び露光、当該感光体ドラム上に形成された静電潜像のトナーによる現像、得られたトナー画像の記録媒体上への転写、当該記録媒体上のトナー画像の定着といったプロセスを経ることにより、画像形成を行う電子写真記録方式の画像形成装置である。なお、以下では、説明の便宜上、感光体ドラムに光を照射して露光する光源(発光半導体素子)として、複数の発光ダイオード(以下、「LED素子」という。)からなる列を備えた画像形成装置を取り上げ、これらLED素子を被駆動素子として本発明を適用した場合について説明するものとする。
まず本発明に係る画像形成装置の第1の実施の形態について説明をする。第1の実施の形態に係る画像形成装置は、LED素子を、実質的に奇数番目と偶数番目の2つの群に分け、これらの各群をP型MOS(Metal-Oxide Semiconductor)トランジスタに接続されたコモンカソード構造として形成し、当該P型MOSトランジスタのゲート電極を駆動することによってダイナミック駆動を行い、さらに当該P型MOSトランジスタのゲート電極を時分割信号に基づいて開閉することによって、LEDヘッドを駆動する為に必要な端子を減らし、さらにノイズ電圧の発生を低減する。
第1の実施の形態に係る画像形成装置は、図1に示す様に、図示せぬ情報処理装置から画像情報を受信し、用紙上に当該画像情報に基づく画像を形成する為に各部の制御を行う印刷制御部1と、印刷制御部1からの指令に基づき図示せぬ像担持体表面に現像剤画像を形成する現像装置2と、当該像担持体表面の現像剤画像を用紙上に転写する転写装置3と、所定の搬送経路に従って用紙を搬送する搬送装置4と、画像形成装置内部の状況を検出するセンサ群5と、転写装置3によって用紙上に転写された現像剤画像を用紙上に定着する定着装置6と、像担持体表面に潜像画像を露光するプリントヘッド10とによって構成されている。
印刷制御部1は、図示せぬ情報処理装置から画像情報を受信し、用紙上に当該画像情報に基づく画像を形成する為に各部の制御を行うものであり、現像装置2、転写装置3、搬送装置4、センサ群5、及びプリントヘッド10の駆動を制御すると共に各部材に必要な信号を送信する。また、印刷制御部1は、図示せぬ情報処理装置等の上位装置にタイミング信号SG3を送信し、当該タイミング信号を受信した情報処理装置から画像形成装置を制御する為の制御信号SG1及び画像情報に関するビデオ信号SG2を受信し、情報処理装置に対して主走査同期信号、又は副主走査同期信号を送信する。
現像装置2は、図示せぬ像担持体を備え、像担持体表面に所定のバイアス電圧を印加し、当該バイアス電圧が印加した表面をプリントヘッド10によって露光することで潜像画像を形成し、当該潜像画像に先述のバイアス電圧とは逆のバイアス電圧が印加された現像剤が付加されることで現像剤画像を形成する。さらに転写装置3は、図示せぬ転写ローラを備え、当該転写ローラには現像剤に印加されたバイアス電圧とは逆のバイアス電圧が印加され、搬送装置3によって用紙が搬送されたタイミングで像担持体とのバイアス電圧の差を利用して現像剤画像を用紙上に転写する。
センサ群5は、例えば搬送装置3によって搬送される用紙の位置を検出する用紙吸入口センサ並びに用紙排出口センサと、用紙の残量を検出する用紙残量センサと、用紙のサイズを検出する用紙サイズセンサと、定着装置6の温度を検出する定着装置温度センサによって構成され、各センサによって検出した検出結果を印刷制御部1に供給する。
定着装置6は、上面に現像剤画像が転写された用紙が、搬送装置によって搬送されてきた場合に、図示せぬ定着ローラ及び搬送ローラによって挟持搬送すると共に、定着ローラを発熱させることで用紙上に転写された現像剤画像を定着する。
プリントヘッド10は、図2に示す様に略同一の構成を備えるLEDチップが複数個配列されたものである。1個のLEDチップには、例えば192個のLED素子が配列されており、プリントヘッド10は、例えばこの様なLEDチップが26個配列されている。なお、図2においては説明の便宜上、LEDチップを2個図示し、各LEDチップに配列されたLED素子を省略する。さらに説明の便宜上、26個のLEDアレイチップをそれぞれLEDアレイチップCHP1,CHP2,・・・,CHP26と称するとともに、26個のドライバICをそれぞれドライバIC DRV1,DRV2,・・・,DRV26と称するものとする。
ドライバIC DRV1,DRV2,・・・,DRV26は、印刷制御部1から印刷データ信号と補正データ信号を供給され、所定の信号に基づきLED素子を時分割で駆動するものであり、プリントヘッド10の主走査方向に対して等ピッチで所定のプリント配線基板上に配設されている。また、ドライバIC DRV1,DRV2,・・・,DRV26は、略同一回路によって構成され、隣接するドライバICとカスケード接続されている。また、ドライバIC DRV1,DRV2,・・・,DRV26には、印刷制御部1からそれぞれ同期信号HD−HSYNC−N、クロック信号HD−CLK−P、ラッチ信号HD−LOAD、ストローブ信号HD−STB−N、及び基準電圧VREFが供給される、HSYNC端子、CLK端子、LOAD端子、STB端子、及びVREF端子を備える。
さらに、ドライバIC DRV1には、印刷制御部1から送信されたビデオ信号SG1に基づく第1の駆動信号としての印刷データ信号HD−DATA3〜0が入力手段としてのDATAI3〜0端子を通じて供給される。印刷データ信号HD−DATA3〜0が供給されるデータ線の本数は4本であり、クロック信号HD−CLK−Pに基づいて4ドット分の印刷データが同時にシフト入力される。またドライバIC DRV1、及びドライバIC DRV2の出力手段としてのKDRV端子は、後述するN型MOSトランジスタ11,12のゲート電極と接続される。尚、以下の説明においては、ドライバIC DRV1,DRV2について詳細な説明を行うものとする。また、詳細は後述するがN型MOSトランジスタ11,12は、ドライバIC DRV1,DRV2にのみ対応して設けられており、後述するKDRV端子、及び制御回路33は、ドライバIC DRV1,DRV2のみに設けられている。具体的には、本実施の形態においてはLED素子を奇数群と偶数群の2つの群に分けて駆動する形態について説明するものである為、これら奇数群に属するLED素子及び偶数群に属するLED素子のコモンカソード電極を制御する為のドライバICが2つ必要となる。そこで、本実施の形態においては、ドライバIC DRV1がN型MOSトランジスタ11のゲート電極を制御することにより奇数群に属するLED素子の駆動を制御するものとし、ドライバIC DRV2がN型MOSトランジスタ12のゲート電極を制御することにより偶数群に属するLED素子の駆動を制御するものとして詳細な説明を行う。
一方、LEDアレイチップCHP1,CHP2,・・・,CHP26は、ドライバIC DRV1,DRV2,・・・,DRV26のそれぞれと対向して、これらドライバIC DRV1,DRV2,・・・,DRV26が配設されたプリント配線基板上に配設される。そして、プリントヘッド10は、これらLEDアレイチップCHP1,CHP2,・・・,CHP26及びドライバIC DRV1,DRV2,・・・,DRV26が、それぞれ互いに接続されて構成される。また、LEDアレイチップCHP1,CHP2,・・・,CHP26においては、それぞれ192個のLED素子を、奇数番目のLED素子群と偶数番目のLED素子群とに分割し、奇数番(n番)目のLED素子のアノード電極と、偶数番(n+1番)目のLED素子のアノード電極が接続され、さらにこれらの端子はドライバICのD端子に接続されている。また、偶数番目のLED素子のカソード電極は、当該LEDアレイチップCHP1,CHP2,・・・,CHP26内部、及び隣接するLEDアレイチップCHP内部の偶数番目のLED素子のカソード電極と接続されている。また、奇数番目のLED素子のカソード電極は、当該LEDアレイチップCHP内部、及び隣接するLEDアレイチップCHP内部の奇数番目のLED素子のカソード電極と接続されている。この様に、偶数番目のLED素子、及び奇数番目のLED素子を接続することで、奇数番目のLED素子と偶数番目のLED素子とが時分割駆動される。
また、プリントヘッド10は、先述のコモンカソード接続されたLED素子の制御を行う切り替え手段としてのN型MOSトランジスタ11,12を備える。N型MOSトランジスタ11,12は、前記被駆動素子群に対応する前記駆動回路の前記出力手段及び当該駆動回路に対応する被駆動素子群は電気的に接続され、前記駆動素子群を駆動するか否かの切り替えを行うものである。具体的にN型MOSトランジスタ11,12は、ドライバICから供給される第2の駆動信号に基づいてLED素子を駆動するか否かの制御を行う部材である。さらに具体的にはN型MOSトランジスタ11,12は、チップの一方の面にドレイン電極とゲート電極が形成され、他方の面にソース電極が形成された、いわゆるN型のパワーMOSトランジスタである。また、N型MOSトランジスタ11,12のソース電極はグラウンドに接続され、N型MOSトランジスタ11のドレイン電極は、奇数番目のLED素子のカソード電極に接続され、N型MOSトランジスタ12のドレイン電極は、偶数番目のLED素子のカソード電極に接続されている。また、N型MOSトランジスタ11のゲート電極は、ドライバIC DRV1のKDRV端子に接続されており、N型MOSトランジスタ12のゲート電極は、ドライバIC DRV2のKDRV端子に接続されている。この様なN型MOSトランジスタ11,12のゲート電極を、KDRV端子から供給される第2の駆動信号に基づいて後述する方法でオン・オフ状態の切り替えを行い、LED素子の駆動を制御する。
また、図3に示す様にドライバIC DRV1,DRV2,・・・,DRV26は、データを一時的に記憶するシフトレジスタ回路21と、保持手段としてのフリップフロップ(F/F)回路22と、入力された信号の選択・出力を行うセレクタ(SEL)回路23と、時分割信号としての切り替え信号S1,S2を選択的に供給する時分割信号供給手段としての書き込み制御回路24と、複数のラッチ素子を配列したラッチ回路25と、メモリセルを配列した記憶手段としてのメモリセルアレイ26と、セレクタ機能を備えるマルチプレクサ回路27と、駆動回路28と、入力されたクロック信号HD−CLK−Pを供給する差動クロック供給回路29と、電圧を安定させるプルアップ抵抗30と、マルチプレクサ回路27の制御を行う制御回路31と、基準電流を発生させる基準電流回路32と、KDRV端子を駆動する制御回路33とによって構成されている。
シフトレジスタ回路21は、図4に示す様に24段の構成を有する。具体的には、シフトレジスタ回路21は、カスケード接続されたフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24の96個のフリップフロップ回路により構成されており、それぞれDATAI3〜0端子から印刷データ信号HD−DATA3〜0又は補正データ信号が、差動クロック供給回路29からクロック信号HD−CLK−Pが供給される。フリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24は、クロック信号HD−CLK−Pに基づいて印刷データ信号HD−DATA3〜0をラッチ回路25に供給し、補正データ信号をメモリセルアレイ26に供給する。また、96個のフリップフロップ回路のうち、フリップフロップ回路FFA1,FFB1,FFC1,FFD1は、それぞれDATAI3,DATAI2,DATAI1,DATAI0端子から4ビット幅の印刷データ信号HD−DATA3〜0又は補正データ信号が供給される。また、フリップフロップ回路FFA24,FFB24,FFC24,FFD24は、それぞれフリップフロップ回路22を構成するフリップフロップ回路FFA25,FFB25,FFC25,FFD25とカスケード接続されている。また、フリップフロップ回路FFA24,FFB24,FFC24,FFD24は、セレクタ回路23と接続されており、この様なシフトレジスタ回路21回路及びフリップフロップ回路22によって、プリントヘッド10全体として24×26段又は25×26段のシフトレジスト回路を構成する。この様なシフトレジスト回路において、24×26段のシフトレジスタ回路の出力端子、及び25×26段のシフトレジスタ回路の出力端子を、それぞれセレクタ回路23の入力端子と接続することでシフト段数を切り替えることができる。このシフト段数の切り替えは、印刷制御部1から供給されるセレクタ切り替え信号E2に基づいて行われる。
セレクタ回路23は、セレクタ切り替え信号E2に基づき先述した24×26段のシフトレジスタ回路21又は25×26段のシフトレジスタ回路21から供給された信号の内、何れかの一方を隣接するドライバICの端子DATAI3〜0に、印刷データ信号HD−DATA3〜0として供給する。シフトレジスタ回路21を構成する24×26段のシフトレジスタ回路21から印刷データ信号HD−DATA3〜0が供給されるA3,A2,A1,A0端子及びフリップフロップ回路22から印刷データ信号HD−DATA3〜0及び補正データ信号が供給されるB3,B2,B1,B0端子を備える。また、セレクタ回路23は、A3,A2,A1,A0端子、又はB3,B2,B1,B0端子から供給された印刷データ信号HD−DATA3〜0のうち一方を選択し、Y3,Y2,Y1,Y0端子からDATAO3,DATAO2,DATAO1,DATAO0端子を通じて隣接するドライバICのDATAI3,DATAI2,DATAI1,DATAI0端子に印刷データ信号HD−DATA3〜0及び補正データ信号を供給する。さらにセレクタ回路23には、印刷制御部1からセレクタの切り替えを行う為のセレクタ切り替え信号E2を供給されるものであり、セレクタ切り替え信号E2がセレクタ回路23に供給されると、セレクタ回路23は、セレクタ切り替え信号E2の種類に基づいて自己のDATAI3,DATAI2,DATAI1,DATAI0端子から出力する信号の切り替えを行うものである。具体的には、セレクタ回路23は、印刷制御部1からセレクタ切り替え信号E2として例えばハイレベル信号を供給されると、自己のY3,Y2,Y1,Y0端子から出力する信号をA3,A2,A1,A0端子から供給された信号とする。また、セレクタ回路23は、印刷制御部1からセレクタ切り替え信号E2として例えばローレベル信号を供給されると、自己のY3,Y2,Y1,Y0端子から出力する信号をB3,B2,B1,B0端子から供給された信号とする。
書き込み制御回路24は、印刷制御部1から供給されるストローブ信号HD−STB−N及びロード信号HD−LOADに基づいてフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24から供給された補正データ信号をメモリセルアレイ26に記憶する動作を制御する回路であり、ストローブ信号HD−STB―Nが供給されるSTB端子と、ラッチ信号LOADが供給されるLOAD端子と、後述するメモリセルアレイ26に形成された複数のゲート電極を駆動する為の信号を供給するWO3〜WO0,WE3〜WE0端子とによって構成されている。
ラッチ回路25は、印刷制御部1からDATAI3〜0端子を通じて供給された印刷データ信号をラッチ信号LOADに基づいてラッチする回路であり、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24の96個のラッチ回路によって構成されている。ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24は、LOAD端子からラッチ信号HD−LOADが供給され、当該ラッチ信号HD−LOADに基づいて作動する。ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24は、それぞれフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24と接続されており、ラッチ状態にあるときは、フリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24から供給された印刷データ信号HD−DATA3〜0をラッチするものである。具体的には、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24は、例えばDLatch回路であり、ラッチ信号HD−LOADが供給されるG端子と、印刷データ信号HD−DATA3〜0が供給されるD端子と、出力端子Q,QNとによって構成されているものである。これらラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24のD端子は、シフトレジスタ回路21を構成するフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24の内自身に対応するフリップフロップ回路のQ端子と接続され、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24のG端子はLOAD端子と接続され、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24のQN端子は、駆動回路の内自身に対応する駆動回路の入力端子に接続されており、G端子から供給されたラッチ信号LOADに基づいて印刷データ信号HD−DATA3〜0を自身に対応する駆動回路28に供給する為の端子である。
メモリセルアレイ26は、フリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24から供給された補正データ信号を記憶する部材であり、図5に示す様なメモリセル回路40を96個配列して構成される。メモリセル回路40は、バッファ回路41と、インバータ42〜58と、N型MOSトランジスタ59〜74と、フリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24又はラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24からデータ信号が入力される補正データ信号入力端子Dと、奇数番目のドットに関するメモリセル選択端子WO0〜WO3と、偶数番目のドットに関するメモリセル選択端子WE1〜WE3と、奇数番目のドットに関する補正データ信号を出力する補正データ信号出力端子ODD01〜ODD03と、偶数番目のドットに関する補正データ信号を出力する補正データ信号出力端子Evn0〜Evn3とを備える。メモリセル選択端子WO0〜WO3、WE1〜WE3には、書き込み制御回路24から書き込み制御信号が供給され、当該書き込み制御信号に基づいてそれぞれのゲート電極のオン・オフの制御を行う。補正データ信号を入力する補正データ信号入力端子Dは、フリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24と接続されており、補正データ信号入力端子Dから入力された補正データ信号は、バッファ回路41に入力され、その後分岐して、一方はN型MOSトランジスタ59,61,63,・・・,71,73のソース電極と接続されており、他方はインバータ42に入力される。さらに、N型MOSトランジスタ59,61,63,・・・,71,73のドレイン電極は、それぞれ補正データ信号出力端子ODD01〜ODD03並びに補正データ信号出力端子Evn0〜Evn3、及びインバータ43,45,47,・・・,55,57の入力端子と接続されている。さらに、N型MOSトランジスタ59,61,63,・・・,71,73のゲート電極は、メモリセル選択端子WO0〜WO3、WE1〜WE3と接続されている。また、インバータ42に入力された補正データ信号は、インバータ42から出力され、N型MOSトランジスタ60,62,64,・・・,72,74のソース電極に入力される。また、インバータ43並びにインバータ44、インバータ45並びにインバータ46、インバータ47並びにインバータ48、インバータ49並びにインバータ50、インバータ51並びにインバータ52、インバータ53並びにインバータ54、インバータ55並びにインバータ56、及びインバータ57並びにインバータ58は、それぞれ直列に接続され、1つの補正データ信号を記憶する為のメモリセルを構成し、N型MOSトランジスタ60,62,64,・・・,72,74のドレイン電極と接続されている。尚、詳細な説明は後述するが、メモリセル選択端子WO3は、制御回路33と接続されている。
マルチプレクサ回路27は、自身に対応するメモリセル回路40から、メモリセル回路40に記憶された補正データ信号を読み出すものである。具体的にマルチプレクサ回路27は、書き込み制御回路24から時分割信号としての切り替え信号S1,S2が選択的に供給されることでメモリセル回路40から読み出す補正データ信号を選択するセレクタ機能を備えるものであり、図6に示す様にAND回路81〜88、及びOR回路89〜92によって構成されている。AND回路81,83,85,87の一端の入力端子はそれぞれメモリセルアレイ26の補正データ信号出力端子ODD0,ODD1,ODD2,ODD3と接続されており、他端の入力端子は、制御回路31の後述するS1端子に接続されている。また、AND回路81,83,85,87の出力端子はそれぞれOR回路89〜92に入力されている。さらに、AND回路82,84,86,88の一端の入力端子はメモリセルアレイ26の補正データ信号出力端子Evn0,Evn1,Evn2,Evn3と接続されており、他端の入力端子は、制御回路31の後述するS1端子に接続されている。また、AND回路82,84,86,88の出力端子は、OR回路89〜92に入力される。これらAND回路81〜88、及びOR回路89〜92のうち、AND回路81,並びに82及びOR回路89によって、駆動回路28の後述する補正データ信号入力端子Q0に供給する補正データ信号用の回路を形成し、AND回路83,並びに84及びOR回路90によって、駆動回路28の後述する補正データ信号入力端子Q1に供給する補正データ信号用の回路を形成し、AND回路85,並びに86及びOR回路91によって、駆動回路28の後述する補正データ信号入力端子Q2に供給する補正データ信号用の回路を形成し、さらにAND回路87,並びに88及びOR回路92によって、駆動回路28の後述する補正データ信号入力端子Q3に供給する補正データ信号用の回路を形成する。
差動クロック供給回路29は、シフトレジスタ等にクロック信号HD−CLK−Pを供給する部材であり、印刷制御部1から供給された差動クロック信号をドライバIC DRV1,DRV2,・・・,DRV26内部で使用される電圧レベルに変換する部材である。
制御回路31は、同期信号HD−HSYNC−Nを供給されるHSYNC端子と、ラッチ信号HD−LOADを供給されるLOAD端子と、切り替え信号S1,S2をハイレベル信号又はローレベル信号として択一的にマルチプレクサ回路27に供給するS1端子並びにS2端子とによって構成されている。S1端子及びS2端子に供給される信号の種類は制御回路により制御されるが、例えばS1端子に供給される信号がハイレベル信号であり、S2端子に供給される信号がローレベル信号であるとすれば、S1端子からハイレベル信号が供給されている場合はS2信号はオフ状態となり、反対にS2端子にローレベル信号が供給されている場合はS1信号はオフ状態となる。
このようなマルチプレクサ回路27及び制御回路31において、例えばS1端子にハイレベル信号が供給され、S2端子にローレベル信号が供給されている場合、AND回路82から出力される信号はローレベル信号となり、AND回路81から出力される信号は出力端子ODD0を通じてAND回路81に入力される信号と同一論理レベルとなる。さらに、には、OR回路89には上記2種類の信号が入力され、出力端子ODD0を通じてAND回路81に入力される信号と同一論理レベルの信号が端子Q0から出力されることとなる。また例えば、S1端子にローレベル信号が供給され、S2端子にハイレベル信号が供給されている場合、AND回路82から出力される信号はハイレベル信号となり、AND回路81から出力される信号は出力端子Evn0を通じてAND回路81に入力される信号と同一論理レベルとなる。さらに、OR回路89には上記2種類の信号が入力され、出力端子Evn0を通じてAND回路81に入力される信号と同一論理レベルの信号が端子Q0から出力されることとなる。この様に、制御回路31のS1端子、S2端子から出力された信号に基づいて、メモリセルアレイ26の出力端子ODD0〜3、又は出力端子Evn0〜3からマルチプレクサ回路27に入力される信号が選択され、端子Q0〜3から出力されることとなる。
また、この様なマルチプレクサ回路27は、制御回路31から例えばハイレベル信号からなるS1信号を供給されると、メモリセルアレイ26の補正データ信号出力端子ODD0,ODD1,ODD2,ODD3を通じて奇数ドットに関する補正データ信号を読み出す。また、マルチプレクサ回路27は、制御回路31から例えばハイレベル信号からなるS2信号を供給されると、メモリセルアレイ26の補正データ信号出力端子Evn0,Evn1,Evn2,Evn3から偶数ドットに関する補正データ信号を読み出す。
駆動回路28は、ラッチ回路25から供給される印刷データ信号HD−DATA3〜0及びメモリセルアレイ26に記憶された補正データ信号に基づいてLED素子を駆動するものであり、LED駆動回路DRVL1,DRVL2,・・・,DRVL96によって構成されている。LED駆動回路DRVL1,DRVL2,・・・,DRVL96は、図7に示す様にP型MOSトランジスタ95〜99,105と、NOR回路100と、NAND回路101〜104と、N型MOSトランジスタ106と、基準電流回路32から制御電圧Vcontが供給されるV端子と、図示せぬ電源と接続されたVDD端子と、LED素子のアノード電極と接続されたDO端子とによって構成される。P型MOSトランジスタ95〜98のゲート電極はそれぞれNAND端子101〜104に接続され、ソース電極はVDD端子に接続され、ドレイン電極はDO端子に接続されている。また、P型MOSトランジスタ99のゲート電極はP型MOSトランジスタ105及びN型MOSトランジスタ106と接続され、ソース電極はVDD端子と接続され、ドレイン電極はDO端子に接続されている。また、P型MOSトランジスタ105のゲート電極はNOR回路100の出力端子と接続され、ソース電極はVDD端子と接続され、ドレイン電極はN型MOSトランジスタ99のゲート電極と接続されている。NOR回路100は、後述するNAND回路122からLED駆動のオン/オフ指令信号を入力されるS端子と、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24と接続されたE端子から信号を入力され、NOR回路100の出力端子はNAND回路101〜104、P型MOSトランジスタ105、及びN型MOSトランジスタ106の入力端子と接続されている。また、NAND回路101の入力端子には、NOR回路100の出力端子、及びマルチプレクサ回路27のOR回路92の出力端子Q3が接続されおり、NAND回路101の出力端子は、P型MOSトランジスタ95のゲート電極と接続されている。同様にNAND回路102の入力端子には、NOR回路100の出力端子、及びマルチプレクサ回路27のOR回路91の出力端子Q2が接続されており、NAND回路103の入力端子には、NOR回路100の出力端子、及びマルチプレクサ回路27のOR回路90の出力端子が接続されており、NAND回路104の入力端子には、NOR回路100の出力端子、及びマルチプレクサ回路27のOR回路89の出力端子Q0が接続されている。さらにNAND回路101の出力端子はP型MOSトランジスタ95のゲート電極と接続されており、NAND回路102の出力端子はP型MOSトランジスタ96のゲート電極と接続されており、NAND回路103の出力端子はP型MOSトランジスタ97のゲート電極と接続されており、NAND回路104の出力端子はP型MOSトランジスタ98のゲート電極と接続されている。また、NOR回路100、及びNAND101〜104は、V端子と接続されている。また、P型MOSトランジスタ105とN型MOSトランジスタ106を直列に配列されることで、VDD端子とV端子とに接続されたインバータ回路を形成する。
P型MOSトランジスタ99は、LED素子に主たる駆動電流を供給する主駆動トランジスタであり、P型MOSトランジスタ95〜98は、LED素子の駆動電流を調整して光量補正するための補助駆動トランジスタである。この様なP型MOSトランジスタ99は、NOR回路100の出力からハイレベル信号が供給されると、NOR端子100のE端子から供給された印刷データ信号に基づいて駆動される。またこのとき、P型MOSトランジスタ95〜98は、マルチプレクサ回路27のQ3〜Q0端子から供給された補正データ信号に基づいて駆動される。すなわち、補助駆動トランジスタであるP型MOSトランジスタ95〜98が、印刷データ信号及び補正データ信号に基づいて選択的に駆動され、主駆動トランジスタであるP型MOSトランジスタ99のドレイン電極を流れる電流に、選択されたP型MOSトランジスタ95〜98のドレイン電極を流れる電流が加算され、DO端子からLED素子に供給されることとなる。
NOR回路100は、図8に示す様に、P型MOSトランジスタ115,116と、N型MOSトランジスタ117,118とによって構成される。P型MOSトランジスタ115のゲート電極には、NAND回路122の出力端子と接続されており、P型MOSトランジスタ115のソース電極はVDD端子と接続されており、P型MOSトランジスタ115のドレイン電極はP型MOSトランジスタ116のソース電極と接続されている。また、P型MOSトランジスタ116のゲート電極はラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24と接続されており、P型MOSトランジスタ116のソース電極はP型MOSトランジスタ115のドレイン電極と接続されており、P型MOSトランジスタ116のドレイン電極はNAND回路101〜104と接続されている。また、N型MOSトランジスタ117のゲート電極は、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24と接続されており、N型MOSトランジスタ117のドレイン電極はNAND回路101〜104と接続されており、N型MOSトランジスタ117のソース電極はV端子と接続されている。また、N型MOSトランジスタ118のゲート電極は後述するNAND回路122の出力端子と接続されており、N型MOSトランジスタ118のドレイン電極はNAND回路101〜104と接続されており、N型MOSトランジスタ118のソース電極はV端子と接続されている。
NAND回路101〜104は、図9に示す様に、P型MOSトランジスタ110,111及びN型MOSトランジスタ112,113により構成される。P型MOSトランジスタ110及びP型MOSトランジスタ111は並列に配列され、P型MOSトランジスタ110のゲート電極は端子Q3〜0に接続され、P型MOSトランジスタ110及びP型MOSトランジスタ111のソース電極はVDD端子と接続され、ドレイン電極はP型MOSトランジスタ111のドレイン電極と接続され、P型MOSトランジスタ111のゲート電極はNOR回路100の出力端子と接続されている。さらにP型MOSトランジスタ110及びP型MOSトランジスタ111のドレイン電極はP型MOSトランジスタ95〜98のゲート電極と接続されている。また、N型MOSトランジスタ112及びN型MOSトランジスタ113は直列に配列され、N型MOSトランジスタ112のソース電極はN型MOSトランジスタ113のドレイン電極と接続され、N型MOSトランジスタ112のゲート電極はNOR回路100と接続され、N型MOSトランジスタ112のドレイン電極はP型MOSトランジスタ95〜98のゲート電極と接続されている。さらにN型MOSトランジスタ113のゲート電極は端子Q3〜0に接続され、N型MOSトランジスタ113のドレイン電極はN型MOSトランジスタ112のソース電極と接続され、N型MOSトランジスタ113のソース電極はV端子と接続されている。
また、ドライバIC DRV1,DRV2,・・・,DRV26は、ストローブ信号HD−STB−Nが入力されるSTB端子を備えるが、STB端子はプルアップ抵抗30に接続され、さらにプルアップ抵抗30は、インバータ回路121の入力端子と接続されている。さらにインバータ回路121の出力端子はNAND回路122の一方の入力端子と接続されている。さらにNAND回路122の他方の入力端子はインバータ123の出力端子と接続され、さらにインバータ回路123はLOAD端子と接続されている。NAND回路122の出力端子は、先述の様にNOR回路100のS端子と接続される。
基準電流回路32は、VREF端子を通じて図示せぬ基準電圧発生回路から供給された基準電圧に基づき駆動回路28に供給する基準電流及び制御電圧Vcontを発生させ、V端子を通じて駆動回路28のV端子に供給する部材であり、図10に示す様に、インバータ125と、P型MOSトランジスタ126と、抵抗Rrefとによって構成されている。具体的には、演算増幅機125の入力端子は、VREF端子及び抵抗の一端と接続されており、演算増幅機125の出力端子は、駆動回路28のV端子及びP型MOSトランジスタ126のゲート電極と接続されている。また、O型MOSトランジスタ126のソース電極はVDD端子と接続され、P型MOSトランジスタ126のドレイン電極は抵抗Rrefの一端に接続されている。また、抵抗Rrefの端子の内、演算増幅機125及びP型MOSトランジスタ126とは接続されていない端子は、接地されている。また、P型MOSトランジスタ126は、例えば、P型MOSトランジスタ95,96,・・・,99と略同一のゲート長を備えるものである。
この様な基準電流回路32は、ドライバIC DRV1,DRV2,・・・,DRV26毎に設けられているものであり、図示せぬ基準電圧発生回路より基準電圧Vrefが、インバータ125の反転入力端子より入力される。このときインバータ125と、P型MOSトランジスタ126は、所謂フィードバック制御回路を構成している為、抵抗Rrefに流れる電流Irefは、VDD端子より入力された電圧及び抵抗Rrefの抵抗値により決定されるものではなく、VREF端子を通じて入力された基準電圧Vref及び抵抗Rrefの抵抗値により決定されるものである。
制御回路33は、KDRV端子を駆動することでN型MOSトランジスタ11,12のオン・オフ状態を制御する部材であり、ラッチ回路130,131と、XOR回路132と、AND回路133と、制御回路としてのバッファ回路134とによって構成されている。ラッチ回路130のD端子は端子DATAI3と接続されており、G端子は書き込み制御回路24のWO3端子と接続されており、ラッチ回路131のD端子は端子DATAI0と接続されており、G端子は書き込み制御回路24のWO3端子と接続されており、それぞれのラッチ回路130,131は、印刷データ信号HD―DATAI3及び印刷データ信号HD−DATA1をラッチする。また、ラッチ回路130のQ端子は、XOR回路132の一方の入力端子と接続され、ラッチ回路131のQ端子は、AND回路133の一方の入力端子と接続されている。また、XOR回路132の他方の入力端子は、マルチプレクサ回路27のS1端子と接続され、XOR回路132の出力端子は、AND回路133の他方の出力端子と接続されている。AND回路133の出力端子は、バッファ回路134の入力端子に接続されており、AND回路133によって出力された信号はバッファ回路134に供給される。
バッファ回路134は、図11に示す様に、P型MOSトランジスタ141,142と、N型MOSトランジスタ143,144と、抵抗145とによって構成されている。AND回路133から出力された信号は、バッファ回路134を通じてKDRV端子に、第2の駆動信号として供給され、KDRV端子からN型MOSトランジスタ11又はN型MOSトランジスタ12に供給される。具体的には、P型MOSトランジスタ141のソース電極は電圧を発生するVDD端子と接続され、ドレイン電極はN型MOSトランジスタ143のドレイン電極と接続され、ゲート電極はAND回路133の出力端子と接続されている。また、P型MOSトランジスタ142のソース電極はVDD端子に接続され、ドレイン電極はN型MOSトランジスタ144のドレイン電極と接続されると共に抵抗145の一端と接続され、ゲート電極はP型MOSトランジスタ141、及びN型MOSトランジスタ143のドレイン電極と接続されている。また、N型MOSトランジスタ143,144のソース電極は接地されている。さらに抵抗145の他端はKDRV端子と接続されている。
抵抗145は、ドライバIC DRV1,DRV2,・・・,DRV26内部を通過する電流のピーク電流値を制限することで、ドライバIC DRV1,DRV2,・・・,DRV26の誤作動を防止する為に配設されたものである。具体的には、KDRV端子は、先述の様にN型MOSトランジスタ11,12のゲート電極に接続されているものであるが、例えばゲート電極の静電容量が大きい場合、これに起因して当該ゲート電極は等価的にコンデンサであるかの様に見えてしまう。図12は、バッファ回路134内に抵抗145を設けなかった場合におけるバッファ回路134の入力波形等を示す図である。具体的には波形Aは、抵抗145を設けなかった場合におけるバッファ回路134の入力波形であり、波形Bは、抵抗145を設けなかった場合におけるバッファ回路134の出力波形であり、波形Cは、抵抗145を設けなかった場合におけるドライバIC DRV1,DRV2,・・・,DRV26内部の電流波形である。図12に示す様に波形Aの立ち上がり時には、N型MOSトランジスタ11,12のゲート電極への電荷充電の為、波形Cに示す様なピーク値を持つ充電電流が流れることとなる。また、波形Aの立ち下がり時には、N型MOSトランジスタ11,12のゲート電極からの電荷放電の為、波形Cに示す様なピーク値を持つ放電電流が流れることとなる。波形Cに示す様な電流が回路内を流れることによって一時的に電源VDD電圧の低下やグランド電位の上昇等のノイズ電圧を生じ、回路に誤作動を発生させてしまう。そこで、抵抗145をN型MOSトランジスタ11,12のゲート電極と接続することにより、抵抗145によってKDRV端子から流れる電流を制御することができ、回路の誤作動を防止することができるものである。
以下、画像形成装置の動作について詳細な説明を行う。
まず、プリントヘッド10に対して補正データ信号を供給し、メモリセルアレイ26に一時的に記憶する方法について図13を参照しながら説明する。尚、説明の便宜上、フリップフロップ回路FFD1,FFD2,FFD3,FFD4及びこれらフリップフロップ回路に対応するラッチ回路LTA1,LTA2,LTA3,LTA4並びにメモリセル回路40を用いて詳細な説明を行うが、以下に説明する方法は全てのフリップフロップ回路FFA2〜FFA24,FFB2〜FFB24,FFC2〜FFC24,FFD2〜FFD24及びこれらフリップフロップ回路に対応するラッチ回路LTA2〜LTA24,LTB2〜LTB24,LTC2〜LTC24,LTD2〜LTD24並びにメモリセル回路40についても同様の方法を用いて補正データ信号の記憶を行うものである。
補正データ信号をメモリセルアレイ26に記憶する際、まず印刷制御部1は、HD−LOAD端子を通じて、例えばハイレベル信号をプリントヘッド10に供給する。このハイレベル信号は、プリントヘッド10に対して、当該プリントヘッド10に供給される情報が補正データ信号に関する情報であることを通知する為の信号であり、補正データ信号の転送が終了した後に、例えばハイレベル信号はローレベル信号に切り替えられ、これによりプリントヘッド10は、補正データ信号に関する情報の供給が終了したことを認識する。
次に、メモリセル回路40の補正データ信号入力端子Dから供給された補正データ信号を各補正データ信号に対応するメモリセルに記憶する方法について説明する。具体的には、A部において示す様に、フリップフロップ回路FFD1にクロック信号HD−CLK−Pが供給されると、フリップフロップ回路FFD1から補正データ信号がメモリセルのD端子を通じて供給される。例えば、4ビットからなる補正データ信号の内、奇数ドット補正データ信号Odd3が供給されると、これと同期して書き込み制御回路24からの制御信号をWO3端子を通じてN型MOSトランジスタ65,66のゲート電極に供給される。このとき奇数ドット補正データ信号Odd3は、N型MOSトランジスタ65,66のゲート電極が開口状態にある為、WO3端子と接続されたN型MOSトランジスタ65,66により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Odd3が供給された後、書き込み制御回路24のSTB端子を通じてパルス状のストローブ信号HD−STB−Nが供給され、該ストローブ信号HD−STB−Nをトリガとして、書き込み制御回路24から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。
次に、B部において示す様に、フリップフロップ回路FFD1にクロック信号HD−CLK−Pが供給されると、フリップフロップ回路FFD1から補正データ信号がメモリセルのD端子を通じて供給される。例えば、4ビットからなる補正データ信号の内、偶数ドット補正データ信号Evn3が供給されると、これと同期して書き込み制御回路24からの制御信号をWE3端子を通じてN型MOSトランジスタ73,74のゲート電極に供給される。このとき奇数ドット補正データ信号Evn3は、N型MOSトランジスタ73,74のゲート電極が開口状態にある為、WE3端子と接続されたN型MOSトランジスタ65,66により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Evn3が供給された後、書き込み制御回路24のSTB端子を通じてパルス状のストローブ信号HD−STB−Nが供給され、該ストローブ信号HD−STB−Nをトリガとして、書き込み制御回路24から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。
次に、C部において示す様に、フリップフロップ回路FFD1にクロック信号HD−CLK−Pが供給されると、フリップフロップ回路FFD1から補正データ信号がメモリセルのD端子を通じて供給される。例えば、4ビットからなる補正データ信号の内、偶数ドット補正データ信号Odd2が供給されると、これと同期して書き込み制御回路24からの制御信号をWO2端子を通じてN型MOSトランジスタ63,64のゲート電極に供給される。このとき奇数ドット補正データ信号Odd2は、N型MOSトランジスタ63,64のゲート電極が開口状態にある為、WO2端子と接続されたN型MOSトランジスタ63,64により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Odd2が供給された後、書き込み制御回路24のSTB端子を通じてパルス状のストローブ信号HD−STB−Nが供給され、該ストローブ信号HD−STB−Nをトリガとして、書き込み制御回路24から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。
次に、D部において示す様に、フリップフロップ回路FFD1にクロック信号HD−CLK−Pが供給されると、フリップフロップ回路FFD1から補正データ信号がメモリセルのD端子を通じて供給される。例えば、4ビットからなる補正データ信号の内、偶数ドット補正データ信号Evn2が供給されると、これと同期して書き込み制御回路24からの制御信号をWE2端子を通じてN型MOSトランジスタ71,72のゲート電極に供給される。このとき奇数ドット補正データ信号Evn2は、N型MOSトランジスタ71,72のゲート電極が開口状態にある為、WE2端子と接続されたN型MOSトランジスタ71,72により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Evn2が供給された後、書き込み制御回路24のSTB端子を通じてパルス状のストローブ信号HD−STB−Nが供給され、該ストローブ信号HD−STB−Nをトリガとして、書き込み制御回路24から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。
次に、E部において示す様に、フリップフロップ回路FFD1にクロック信号HD−CLK−Pが供給されると、フリップフロップ回路FFD1から補正データ信号がメモリセルのD端子を通じて供給される。例えば、4ビットからなる補正データ信号の内、偶数ドット補正データ信号Odd1が供給されると、これと同期して書き込み制御回路24からの制御信号をWO1端子を通じてN型MOSトランジスタ61,62のゲート電極に供給される。このとき奇数ドット補正データ信号Odd1は、N型MOSトランジスタ61,62のゲート電極が開口状態にある為、WO1端子と接続されたN型MOSトランジスタ61,62により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Odd1が供給された後、書き込み制御回路24のSTB端子を通じてパルス状のストローブ信号HD−STB−Nが供給され、該ストローブ信号HD−STB−Nをトリガとして、書き込み制御回路24から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。
次に、F部において示す様に、フリップフロップ回路FFD1にクロック信号HD−CLK−Pが供給されると、フリップフロップ回路FFD1から補正データ信号がメモリセルのD端子を通じて供給される。例えば、4ビットからなる補正データ信号の内、偶数ドット補正データ信号Evn1が供給されると、これと同期して書き込み制御回路24からの制御信号をWE1端子を通じてN型MOSトランジスタ69,70のゲート電極に供給される。このとき奇数ドット補正データ信号Evn1は、N型MOSトランジスタ69,70のゲート電極が開口状態にある為、WE1端子と接続されたN型MOSトランジスタ69,70により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Evn1が供給された後、書き込み制御回路24のSTB端子を通じてパルス状のストローブ信号HD−STB−Nが供給され、該ストローブ信号HD−STB−Nをトリガとして、書き込み制御回路24から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。
次に、G部において示す様に、フリップフロップ回路FFD1にクロック信号HD−CLK−Pが供給されると、フリップフロップ回路FFD1から補正データ信号がメモリセルのD端子を通じて供給される。例えば、4ビットからなる補正データ信号の内、偶数ドット補正データ信号Odd1が供給されると、これと同期して書き込み制御回路24からの制御信号をWO0端子を通じてN型MOSトランジスタ59,60のゲート電極に供給される。このとき奇数ドット補正データ信号Odd0は、N型MOSトランジスタ59,60のゲート電極が開口状態にある為、WO0端子と接続されたN型MOSトランジスタ59,60により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Odd0が供給された後、書き込み制御回路24のSTB端子を通じてパルス状のストローブ信号HD−STB−Nが供給され、該ストローブ信号HD−STB−Nをトリガとして、書き込み制御回路24から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。
次に、H部において示す様に、フリップフロップ回路FFD1にクロック信号HD−CLK−Pが供給されると、フリップフロップ回路FFD1から補正データ信号がメモリセルのD端子を通じて供給される。例えば、4ビットからなる補正データ信号の内、偶数ドット補正データ信号Evn0が供給されると、これと同期して書き込み制御回路24からの制御信号をWE0端子を通じてN型MOSトランジスタ67,68のゲート電極に供給される。このとき奇数ドット補正データ信号Odd0は、N型MOSトランジスタ67,68のゲート電極が開口状態にある為、WE0端子と接続されたN型MOSトランジスタ67,68により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Odd0が供給された後、書き込み制御回路24のSTB端子を通じてパルス状のストローブ信号HD−STB−Nが供給され、該ストローブ信号HD−STB−Nをトリガとして、書き込み制御回路24から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。この様にして補正データ信号Odd3〜0,Evn3〜0をメモリセル内に記憶した後、印刷制御部1は、HD−LOAD端子を通じて供給していたハイレベル信号をローレベル信号に切り替え、一連のプロセスを終了する。
図14(a)は、上記A部及びB部の詳細な図である。まずDATAI3端子に供給される信号について見るに、クロック信号HD−CLK−Pの1個目のパルスが発生すると同期して、DATA3I端子には、K−ENB信号が供給される。また、クロック信号HD−CLK−Pの1個目のパルスが発生すると同期して、DATAI0端子には、K−SEL信号が供給される。尚、K−SEL信号とは、N型MOSトランジスタ11,12の何れを駆動するかを選択する為の信号であり、K−ENB信号とは、N型MOSトランジスタ11,12のゲート電極を制御する信号である。さらに、K−ENB信号及びK−SEL信号がDATAI3端子及びDATAI1端子に供給されるとき、DATAI2端子及びDATAI1端子には供給すべき信号が存在しない為、ダミー信号(以下、「DUMMY信号」という)が供給される。これらK−ENB信号、K−SEL信号、及びDUMMY信号は、補正データの供給時に補正データの先頭位置に割り当てられているものであるが、A部において補正データ信号Odd3を供給する際、及びB部において補正データ信号Evn3を供給する際の両タイミングにおいて割り当てる必要は無く、いずれか一方のタイミングにおいて割り当てられていれば良い。さらに、これらK−ENB信号、K−SEL信号、及びDUMMY信号が補正データ信号の先頭に割り当てられている場合は、シフトレジスタ回路は、シフトレジスタ回路21及びフリップフロップ回路22によって25×26段の構成となる様に切り替えられており、セレクタ回路23から出力される信号は、フリップフロップ回路FFA25,FFB25,FFC25,FFD25から供給された信号となっている。
例えば、K−ENB信号及びK−SEL信号がローレベル信号である場合、クロック信号HD−CLK−Pの25個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号HD−STB−Nが供給されるタイミングでフリップフロップ回路FFD25からラッチ回路131のD端子に供給される信号はローレベル信号となる。またこのとき書き込み制御回路24のWO3端子からラッチ回路131のG端子に供給される信号はハイレベル信号となり、結果としてラッチ回路131にラッチされる信号はローレベル信号となる。ラッチ回路130についても同様に、フリップフロップ回路FFA25からD端子を通じてローレベル信号を供給され、書き込み制御回路24のWO3端子からG端子を通じてハイレベル信号を供給され、ローレベル信号をラッチする。これにより、少なくともラッチ回路131からAND回路133に供給される信号がローレベル信号となる為、AND回路133から出力される信号はローレベル信号となり、KDRV端子に供給される信号はローレベル信号となり、N型MOSトランジスタ11,12はオフ状態となる。
C部、E部、及びG部においては、図14(b)〜図14(d)に示す様にA部と同様にシフトレジスタ回路21及びフリップフロップ回路22によって25×26段の構成となる様なシフトレジスタ回路を形成し、25個のパルスからなるクロック信号HD−CLK−Pによって補正データ信号の記憶を行う。この場合、補正データの供給時に補正データ信号の先頭位置にK−SEL信号及びK−ENB信号を割り当てる必要がない為、DATAI3〜0端子に供給される全ての信号の先頭位置にDUMMY信号を割り当てる。さらに、B部、D部、F部、及びH部においては、シフトレジスタ回路21による24段のシフトレジスト回路を用い、セレクタ回路23から出力される信号は、フリップフロップ回路FFA24、FFB24、FFC24、FFD24から供給された信号となる。
次に、印刷データ信号HD−DATA3〜0をLED素子に供給し、LED素子を駆動させる際の動作について図面を参照しながら詳細な説明をする。この場合、ドライバIC DRV1及びDRV2に供給されるK−SEL信号の種類によって何れのドライバICを駆動するかを選択し、K−ENB信号の種類によって選択されたドライバICを駆動するか否かを決定する。以下では、K−SEL信号がローレベル信号であるときドライバIC DRV1が選択され、K−SEL信号がハイレベル信号であるときはドライバIC DRV2が選択されるものとし、K−ENB信号がハイレベル信号のときにN型MOSトランジスタ11,12が駆動するものとして説明する。
図15(a)は、ドライバIC DRV1,DRV2に供給されるK−SEL信号及びK−ENB信号がローレベル信号である場合におけるタイムチャートである。この場合、まず印刷制御部1は、I1部において制御回路31に対して同期信号HD−HSYNC−Nを供給し、引き続き供給される信号が印刷データ信号HD−DATA3〜0であることをラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に通知する。次に、印刷制御部1は、J1部においてフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24に対して印刷データ信号HD−DATA3〜0の供給を開始し、これと同期してフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24には24個のパルス状のクロック信号HD−CLK−Pが供給され、印刷データ信号HD−DATA3〜0はフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24からラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に供給され、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に供給される。次に、K1部においてラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24にラッチ信号HD−LOADが供給され、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に印刷データ信号HD−DATA3〜0がラッチされる。また、K1部におけるラッチ信号HD−LOADが供給されるのと同期して、補正データ信号の内、補正データ信号Odd3〜0を駆動回路28に供給する為に制御回路31からマルチプレクサ回路27にストローブ信号HD−STB−Dが供給され、これによりマルチプレクサ回路27から切り替え信号S1がメモリセルアレイ26に供給される。
また、K−SEL信号及びK−ENB信号はローレベル信号である為、先述の様にドライバIC DRV1のKDRV端子から供給される信号はローレベル信号となり、N型MOSトランジスタ11,12はオフ状態となり、係る状態を保持し続ける。先述のように、KDRV端子と接続されたN型MOSトランジスタ11,12は、ドライバIC DRV1,DRV2にのみ設けられているものであり、ドライバIC DRV3,DRV4,・・・,DRV26のKDRV端子には何も接続されないものである為、ドライバIC DRV3,DRV4,・・・,DRV26に形成されたLED素子を駆動するに当たり、KDRV端子に供給する信号のレベルを変化させる必要がない。このため、ドライバIC DRV1,DRV2にのみK−ENB信号を供給することで、ドライバIC DRV3,DRV4,・・・,DRV26がLED素子を駆動するのに必要な信号を供給することができる為、不必要な信号遷移を発生させることによるノイズ電圧の発生を防止することができる。
さらに図15(b)は、K−SEL信号をローレベル信号とし、K−ENB信号をハイレベル信号とした場合におけるドライバIC DRV1のタイムチャートである。この場合、まず印刷制御部1は、I2部において制御回路31に対して同期信号HD−HSYNC−Nを供給し、引き続き供給される信号が印刷データ信号HD−DATA3〜0であることをラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に通知する。次に、印刷制御部1は、J2部においてフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24に対して印刷データ信号HD−DATA3〜0の供給を開始し、これと同期してフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24には24*26個のパルス状のクロック信号HD−CLK−Pが供給され、印刷データ信号HD−DATA3〜0はフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24からラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に供給され、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に供給される。次に、K2部においてラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24にラッチ信号HD−LOADが供給され、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に印刷データ信号HD−DATA3〜0がラッチされる。また、K2部におけるラッチ信号HD−LOADが供給されるのと同期して、補正データ信号の内、補正データ信号Odd3〜0を駆動回路28に供給する為に制御回路31からマルチプレクサ回路27にストローブ信号HD−STB−Dが供給され、これによりマルチプレクサ回路27から切り替え信号S1がメモリセルアレイ26に供給される。
また、K−SEL信号はローレベル信号であり、K−ENB信号はハイレベル信号である為、ドライバIC DRV1のKDRV端子から供給される信号はハイレベル信号となり、N型MOSトランジスタ11はオン状態となる為、奇数番目のLED素子が駆動し、N型MOSトランジスタ12はオフ状態となる為、偶数番目のLED素子は駆動しないこととなり、係る状態を保持し続ける。
さらに図15(c)は、K−SEL信号、及びK−ENB信号をハイレベル信号とした場合におけるドライバIC DRV2のタイムチャートである。この場合、まず印刷制御部1は、M部において制御回路31に対して同期信号HD−HSYNC−Nを供給し、引き続き供給される信号が印刷データ信号HD−DATA3〜0であることをラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に通知する。次に、印刷制御部1は、N部においてフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24に対して印刷データ信号HD−DATA3〜0の供給を開始し、これと同期してフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24には24*26個のパルス状のクロック信号HD−CLK−Pが供給され、印刷データ信号HD−DATA3〜0はフリップフロップ回路FFA1〜FFA24,FFB1〜FFB24,FFC1〜FFC24,FFD1〜FFD24からラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に供給され、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に供給される。次に、O部においてラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24にラッチ信号HD−LOADが供給され、ラッチ回路LTA1〜LTA24,LTB1〜LTB24,LTC1〜LTC24,LTD1〜LTD24に印刷データ信号HD−DATA3〜0がラッチされる。また、O部におけるラッチ信号HD−LOADが供給されるのと同期して、補正データ信号の内、補正データ信号Odd3〜0を駆動回路28に供給する為に制御回路31からマルチプレクサ回路27にストローブ信号HD−STB−Dが供給され、これによりマルチプレクサ回路27から切り替え信号S1がメモリセルアレイ26に供給される。
また、K−SEL信号、及びK−ENB信号はハイレベル信号である為、ドライバIC DRV1のKERV端子から供給される信号はローレベル信号となる為、奇数番目のLED素子は駆動しないこととなり、ドライバIC DRV2のKDRV端子から供給される信号はハイレベル信号となる為、N型MOSトランジスタ12はオン状態に遷移し、P部において、印刷制御部1から駆動回路28にストローブ信号HD−STB−Nが供給されることにより偶数番目のLED素子は駆動する。
さらにその後、印刷制御部1は、K−ENB信号をハイレベル信号に維持した状態でK−SEL信号をローレベル信号に遷移させることにより、先述の方法で奇数番目のLED素子を駆動させ、この様なプロセスを繰り返し行うことでLED素子を発光させ、図示せぬ像担持体表面にビデオ信号SG1に基づく潜像画像を形成する。
以上、説明した様に、第1の実施の形態に係る画像形成装置に搭載されたプリントヘッド10は、LED素子を奇数番目と偶数番目の2つの群に分け、これらの各群をP型MOSトランジスタ11,12に接続されたコモンカソード構造として形成し、当該P型MOSトランジスタ11,12のゲート電極を駆動することによってダイナミック駆動を行う。
このダイナミック駆動を行う場合、第1の駆動信号としてのS1並びにS2信号、及び印刷データ信号DATAI3〜0に基づくK−SEL信号並びにK−ENB信号に基づく第2の駆動信号をKDRV端子からN型MOSトランジスタ11,12のゲート電極に供給し、当該供給された信号に基づいてN型MOSトランジスタ11,12のゲート電極を開閉することによって、LEDヘッドを駆動する為に必要な端子を減らし、低コスト化を図ることができる。さらに不必要な信号遷移を抑制することによってノイズ電圧の発生を低減することができる。
具体的には、従来のプリントヘッドの駆動装置においては、コモンカソード構造を駆動する為に、コモンカソード電極にNPNバイポーラトランジスタを接続していた。しかしこの様な場合、NPNバイポーラトランジスタをオン状態にする際に、コレクタ・エミッタ間の飽和電圧が大きくなってしまうという問題があった。特に複数のLED素子を同時に駆動する場合においては、コレクタに流れる電流が大きくなると共に、先述の飽和電圧がさらに大きくなる。この為、従来の駆動装置について電源電圧を形成する場合、通常の5Vの電源電圧では対応することができず、LED素子を駆動する為に6V又は7Vの電源電圧を設ける必要があった。さらに、前記バイポーラトランジスタのゲート電極を制御する為に専用の信号を制御する装置を設ける必要があった為、これら装置とLEDヘッドとのコネクタ端子を別に設ける必要があり、結果としてLEDヘッドを小型化できないという問題があったが、本実施の形態に係るLEDヘッドではP型MOSトランジスタ11,12を駆動する為の装置及びこれをLEDヘッドに接続する端子を設ける必要がなく、LEDヘッドの小型化を実現することができる。さらにまた、本実施例においては、パワーMOSトランジスタからなるP型MOSトランジスタ11,12を用いてコモンカソード電極を制御することとした為、小さいチップ面積のパワーMOSトランジスタであっても、オン状態で生じる抵抗を微小値に抑えることができる為、通常の5Vの電源電圧で対応することができる。結果として、LED素子を駆動する為に、6V又は7Vの電源電圧を設ける必要がなくなり、部品点数の削減による低コスト化を実現することができる。
以下、本発明の第2の実施の形態について詳細な説明をする。第2の実施の形態に係る駆動装置は、第1の実施の形態に係る駆動装置と同様の構成を備える箇所があるため、これらの箇所については詳細な説明を省略し、差異のある箇所について詳細な説明を行う。
第2の実施の形態に係る駆動装置としてのプリントヘッド210は、第1の実施の形態に係る駆動装置と同様の画像形成装置に備えられるものである。また、第1の実施の形態においては、時分割数を奇数番目のLED素子と、偶数番目のLED素子との2つであるとして詳細な説明を行ったが、第2の実施の形態においては時分割数を4つとして詳細な説明を行う。第2の実施の形態に係る駆動装置は、図16に示す様に、例えば192のLED素子が配列された26個のLEDアレイチップCHP201,CHP202,・・・,CHP226と、各LEDアレイチップを駆動する26個のドライバIC DRV201,DRV202,・・・,226とを備える。
先述の様に、本実施の形態においてはLED素子を4分割駆動するものである為、4992個のLED素子を、各群1248個のLED素子を備える様に4つの群(A群,B群,C群,D群)に分割する。具体的には、直線状に並んだ4992個のLED素子を等差的に4つの群に分割し、これら群を時分割駆動する。
A群,B群,C群,D群に属するLED素子は、それぞれの群毎にコモンカソード構造を備え、これらコモンカソード電極はN型MOSトランジスタ211,212,213,214のドレイン電極と接続されており、ドライバIC DRV201,DRV202,203,DRV204を用いてN型MOSトランジスタ211,212,213,214のゲート電極を制御することによりLED素子の駆動を制御する。また、A群,B群,C群,D群に属するLED素子のアノード電極は、それぞれドライバIC DRV201,DRV202,203,DRV204に接続され、当該接続を通じてドライバIC DRV201,DRV202,203,DRV204から補正データ信号bit3〜bit0又は印刷データ信号DATA3〜0を供給される。
N型MOSトランジスタ211,212,213,214は、先述の様にドレイン電極が、A群,B群,C群,D群に属するLED素子のコモンカソード電極と接続され、さらにソース電極は接地されている。また、N型MOSトランジスタ211,212,213,214のゲート電極はドライバIC DRV201,DRV202,203,DRV204のKDRV端子と接続されており、DRV201,DRV202,203,DRV204は、KDRV端子から供給される信号に基づいて制御される。尚、本実施の形態においては説明の便宜上、N型MOSトランジスタ211がA群のLED素子の駆動を制御し、N型MOSトランジスタ212がB群のLED素子の駆動を制御し、N型MOSトランジスタ213がC群のLED素子の駆動を制御し、N型MOSトランジスタ214がD群のLED素子の駆動を制御するものとする。
ドライバIC DRV201,DRV202,・・・,226は、図17に示す様に、12段のフリップフロップ回路からなるシフトレジスト回路221と、シフトレジスト回路221と共に13段のシフトレジストを構成するフリップフロップ回路222と、セレクタ回路23と、書き込み制御回路24と、ラッチ回路225と、メモリセルを配列したメモリセルアレイ226と、セレクタ機能を備えるマルチプレクサ回路227と、駆動回路28と、差動クロック供給回路29と、プルアップ抵抗30と、マルチプレクサ回路27の制御を行う制御回路231と、基準電流回路32と、インバータ回路121と、NAND回路122と、インバータ回路123とによって構成されている。
シフトレジスト回路221は、12段の構成を有するものであり、フリップフロップ回路を48個備える他は、シフトレジスタ回路21と同一の構成を備える為、詳細な説明は省略する。また、フリップフロップ回路222は、シフトレジスト回路221と共に13段のシフトレジスタを構成するものであり、プリントヘッド全体として12×26段又は13×26段のシフトレジスト回路を構成する。また、13段のシフトレジスト回路の出力端子の内、DATAI3端子と接続された出力端子、DATAI1端子と接続された出力端子、及びDATAI0端子と接続された出力端子は、メモリセルアレイ226と接続されている。
メモリセルアレイ226は、メモリ回路MEM4を48個配列し、さらにメモリ回路MEMを3個配列して構成される。メモリ回路MEM4は、シフトレジスト回路221から補正データ入力端子Dを通じて供給された補正データ信号bit3〜bit0を記憶する。メモリセル回路MEM4に記憶された補正データ信号bit3〜bit0は、制御回路231からの指令により、マルチプレクサ回路227によって読み出される。この様なメモリ回路MEM4は、図18に示す様に、4つのブロックB1,B2,B3,B4と、バッファ回路233と、インバータ回路234とによって構成されている。これら4つのブロックは、印刷制御部1から供給される補正データ信号の種類に応じて分割されているものであり、補正データ信号bit3〜bit0の内、自身に対応する補正データ信号が供給された場合は、後述する2つのゲート電極をオン状態にすることで供給された補正データ信号を記憶する。また、メモリ回路MEM4には、補正データ信号を記憶すべきメモリセルを選択する為の選択信号W3〜W0及びメモリセルを駆動する為の駆動信号E3〜E0が書き込み制御回路24から供給されるW3〜W0,E3〜E0端子が形成されており、これら選択信号W3〜W0,E3〜E0により後述するゲート電極のオン・オフ状態の切り替えを行う。
具体的にブロックB1は、N型MOSトランジスタ235〜250及びバッファ回路251〜258により構成されており、N型MOSトランジスタ235〜238並びにバッファ回路251,252、N型MOSトランジスタ239〜242並びにバッファ回路253,254、N型MOSトランジスタ243〜246並びにバッファ回路253,254、N型MOSトランジスタ243〜246並びにバッファ回路255,256、及びN型MOSトランジスタ247〜250並びにバッファ回路257,258によってそれぞれ直列に接続され、1つの補正データ信号を記憶する為のメモリセルを構成する。具体的には、N型MOSトランジスタ235〜238並びにバッファ回路251,252により構成されたメモリセルには補正データ信号bit0が記憶され、N型MOSトランジスタ239〜242並びにバッファ回路253,254により記憶されたメモリセルには補正データ信号bit1が記憶され、N型MOSトランジスタ243〜246並びにバッファ回路253,254により構成されたメモリセルには補正データ信号bit2が記憶され、N型MOSトランジスタ247〜250並びにバッファ回路257,258により構成されたメモリセルには補正データ信号bit3が記憶される。N型MOSトランジスタ235〜238及びバッファ回路251,252により構成されるメモリセルのN型MOSトランジスタ236,237のゲート電極には選択信号W3が供給され、選択信号W3によりN型MOSトランジスタ236,237のゲート電極のオン・オフ状態を制御され、自身に記憶すべき補正データ信号が供給された際にゲート電極をオン状態にすることで当該補正データ信号を自身に供給される様に制御する。さらに、N型MOSトランジスタ235,238,239,242,243,246,247,250のゲート電極には駆動信号E1が供給され、駆動信号E1によりN型MOSトランジスタ235,238,239,242,243,246,247,250のゲート電極のオン・オフ状態を制御され、ゲート電極をオン状態にされることで当該メモリセルを駆動する。この様なメモリセルに供給された補正データ信号bit3〜bit0は、後述するストローブ信号HD−STB−Nが供給されることにより直列に接続されたバッファ回路251,252に記憶されることとなる。さらに、この様にして記憶された補正データ信号bit3〜bit0は、d11,d12,d13,d14端子を通じてマルチプレクサ回路227に供給される。同様に、N型MOSトランジスタ239〜242及びバッファ回路253,254により構成されるメモリセルには選択信号W1が供給され、N型MOSトランジスタ243〜246及びバッファ回路253,254により構成されるメモリセルには選択信号W2が供給され、N型MOSトランジスタ247〜250並びにバッファ回路257,258により構成されるメモリセルには選択信号W3が供給されることとなり、N型MOSトランジスタ235〜238及びバッファ回路251,252により構成されるメモリセルと同様の方法で補正データ信号の記憶を行う。
ブロックB2,B3,B4についても同様の方法で補正データ信号の記憶を行う。この場合、ブロックB2には駆動信号E2が供給され、ブロックB3には駆動信号E3が供給され、ブロックB4には駆動信号E4が供給されることとなる。
メモリ回路MEMは、同一の構成を備えるメモリ回路MEM1、メモリ回路MEM2、及びメモリ回路MEM3の3個のメモリ回路により構成され、選択信号W3,駆動信号E0、及び印刷データ信号DATA3,DATAI1,DATAI0を記憶し、当該記憶された印刷データ信号DATA3,DATAI1,DATAI0がK−ENB信号,K−SEL0信号,K−SEL1信号として制御回路231により読み出される。この場合、メモリ回路MEM1には選択信号W3,駆動信号E0、及び印刷データ信号DATA3が供給され、記憶し、これら信号をK−ENB信号として制御回路231から読み込まれる。また、メモリ回路MEM2には選択信号W3,駆動信号E0、及び印刷データ信号DATA1が供給され、記憶し、これら信号をK−SEL1信号として制御回路231から読み込まれる。また、メモリ回路MEM3には選択信号W3,駆動信号E0、及び印刷データ信号DATA0が供給され、記憶し、これら信号をK−SEL0信号として制御回路231から読み込まれる。具体的にメモリ回路MEMは、図19に示す様に、N型MOSトランジスタ260〜263、インバータ回路264〜266、及びバッファ回路により構成され、この様な構成を備えるメモリ回路を3個配列することで構成される。例えば印刷データ信号DATA3が供給されるメモリセルは、N型MOSトランジスタ260,263のゲート電極には駆動信号E0が供給され、N型MOSトランジスタ261,262のゲート電極には選択信号E0が供給され、N型MOSトランジスタ260〜263は当該供給された信号に基づき、メモリ回路MEM4と同様の方法で印刷データ信号DATA3を記憶し、当該記憶した印刷データ信号DATA3がK−ENB信号として制御回路231により読み出される。また、メモリ回路MEMに記憶された印刷データ信号DATA1はK−SEL0信号として読み出され、印刷データ信号DATA0はK−SEL1信号として読み出される。
マルチプレクサ回路227は、制御回路231よりラッチ信号LOADに基づく切り替え信号S1,S2,S3,S4が選択的に供給され、何れかの切り替え信号が供給された場合に、当該供給された切り替え信号に対応するメモリセルアレイ226から先述した方法でメモリセルアレイ226に記憶された補正データ信号を読み出す。この場合、例えば切り替え信号S1,S2,S3,S4の内、何れかの1つの切り替え信号がハイレベル信号として供給されているときは、他の3つの切り替え信号はローレベル信号として供給されていることとなる。この場合、例えば何れかの切り替え信号がハイレベル信号であるときは、他の全ての切り替え信号がローレベル信号となる。この様なマルチプレクサ回路227は、図20に示す様に、AND回路270〜285と、OR回路286〜289とによって構成されており、AND回路282〜285、及びOR回路289により補正データ信号bit0用のマルチプレクサ回路を構成し、AND回路278〜281及びOR回路288により補正データ信号bit1用のマルチプレクサ回路を構成し、AND回路274〜277、及びOR回路287により補正データ信号bit2用の回路を構成し、AND回路270〜273、及びOR回路286により補正データ信号bit3用の回路を構成する。AND回路282〜285、及びOR回路289により構成される補正データ信号bit0用のマルチプレクサ回路においては、AND回路282〜285の一方の入力端子には、メモリセルアレイ226のd10,d20,d30,d40端子よりそれぞれ補正データ信号bit0が供給される。また、AND回路282〜285の他方の入力端子には、制御回路231よりそれぞれ切り替え信号S4,S3,S2,S1が供給される。さらに、AND回路282〜285の出力端子は全てOR回路289の入力端子に接続され、この様な回路構成により、制御回路231からの切り替え信号に対応する補正データ信号がマルチプレクサ回路の補正データ信号出力端子Q0から駆動回路28に供給されることとなる。同様の方法で、AND回路278〜281及びOR回路288から補正データ信号bit1が補正データ信号出力端子Q1から駆動回路に供給され、AND回路274〜277、及びOR回路287から補正データ信号bit2が補正データ信号出力端子Q2から駆動回路に供給され、AND回路270〜273、及びOR回路286から補正データ信号bit3が補正データ信号出力端子Q3から駆動回路に供給されることとなる。
制御回路231は、先述の様に切り替え信号S1,S2,S3,S4をマルチプレクサ回路227に選択的に供給し、メモリ回路MEMから供給されたK−ENB信号、K−SEL0信号、及びK−SEL1信号に基づいてKDRV端子からN型MOSトランジスタ211,212,213,214を駆動する為の信号を供給する。この様な制御回路231は、図21に示す様にフリップフロップ回路260,261と、AND回路262〜265と、XOR回路266,267と、OR回路268と、バッファ回路269とによって構成される。フリップフロップ回路260のD端子にはフリップフロップ回路261のQN端子が接続され、フリップフロップ回路260のQ端子はフリップフロップ回路261のD端子及びAND回路264,265の一方の入力端子に接続され、フリップフロップ回路260のQN端子はAND回路262,263の一方の入力端子、及びXOR回路266の一方の入力端子に接続され、フリップフロップ回路260には印刷制御部1からラッチ信号LOAD及び同期信号HD−HSYNC−Nが供給される。また、フリップフロップ回路261のD端子はフリップフロップ回路260のQ端子と接続され、フリップフロップ回路261のQ端子はXOR端子の一方の入力端子に接続され、フリップフロップ回路261のQN端子は、フリップフロップ回路260のD端子、及びAND回路262〜265の他方の入力端子と接続されている。XOR回路266の入力端子はフリップフロップ回路260のQ端子と接続されると共にK−SEL1信号が供給され、XOR回路267の入力端子はフリップフロップ回路261のQ端子と接続されると共にK−SEL0信号が供給され、OR回路268の入力端子には、XOR回路266,267の出力端子と接続されると共にK−ENB信号が供給される。また、OR回路268の出力端子はバッファ回路269と接続され、バッファ回路269の出力端子はKDRV端子と接続される。また、AND回路262〜265から出力される信号は、切り替え信号S1〜S4信号として出力される。
まず、プリントヘッドに対して補正データ信号bit3〜0を供給し、メモリセルアレイ26に一時的に記憶する方法について図22を参照しながら説明する。まず、印刷制御部1からHD−LOAD端子を通じて、例えばハイレベル信号を供給される。次に、A部において印刷制御部1からDATAI3〜0端子を通じて補正データ信号bit3を供給される。このとき例えば、DATAI3端子には第1ドットの信号、DATAI2端子には第5ドットの信号、DATAI9端子には第9ドットの信号、DATAI0端子には第13ドットの信号が供給され、これら信号はシフトレジスタ221を構成するフリップフロップ回路に一時的に保持される。次に、印刷制御部1からクロック信号HD−CLK−Pが供給されることで、フリップフロップ回路に保持された信号はメモリセルアレイ226へと供給され、印刷制御部1よりストローブ信号HD−STB−Nが供給され、当該ストローブ信号HD−STB−Nをトリガとして補正データ信号bit3の第1ドット、第5ドット、第9ドット、第13ドットの信号がメモリセルに記憶される。
次に、B部において補正データ信号bit3の第2ドット、第6ドット、第10ドット、第14ドットの信号が印刷制御部1から供給され、同様のプロセスでこれら信号をメモリセルアレイ226に記憶する。さらにC部において補正データ信号bit3の第3ドット、第7ドット、第11ドット、第15ドットの信号が印刷制御部1から供給され、同様のプロセスでこれら信号をメモリセルアレイ226に記憶し、D部において補正データ信号bit3の第4ドット、第8ドット、第12ドット、第16ドットの信号が印刷制御部1から供給され、同様のプロセスでこれら信号をメモリセルアレイ226に記憶する。さらに補正データ信号bit2〜0についても同様のプロセスでメモリセルアレイ226に記憶し、ロード信号HD−LOADをローレベル信号に遷移させ、一連の処理を終了する。
図23(a)は、上記A部及びB部の詳細な図である。まずDATAI3端子に供給される信号について見るに、クロック信号HD−CLK−Pの1個目のパルスが発生すると同期して、DATAI3端子には、K−ENB信号が供給される。また、クロック信号HD−CLK−Pの1個目のパルスが発生すると同期して、DATAI1端子にはK−SEL1信号が供給され、DATAI0端子にはK−SEL0信号が供給される。さらに、K−ENB信号及びK−SEL0,1信号がDATAI3端子、DATAI1端子及びDATAI0端子に供給されるとき、DATAI2端子には供給すべき信号が存在しない為、DUMMY信号が供給される。これらK−ENB信号、K−SEL1,2信号、及びDUMMY信号は、補正データの供給時に補正データの先頭位置に割り当てられているものであるが、A部において補正データ信号bit3の第1ドット、第5ドット、第9ドット、第13ドットの信号を供給する際、及びB部において補正データ信号bit3の第2ドット、第6ドット、第10ドット、第14ドットを供給する際の両タイミングにおいて割り当てる必要は無く、いずれか一方のタイミングにおいて割り当てられていれば良い。さらに、これらK−ENB信号、K−SEL1,2信号、及びDUMMY信号が補正データ信号の先頭に割り当てられている場合は、シフトレジスタ回路は、シフトレジスタ221及びフリップフロップ回路222によって13×26段の構成となる様に切り替えられており、セレクタ回路23から出力される信号は、フリップフロップ回路222から供給された信号となっている。
A部、E部、I部、及びM部においては、図23(b)〜図23(h)に示す様にA部と同様にシフトレジスタ221及びフリップフロップ回路222によって13×26段の構成となる様なシフトレジスタ回路を形成し、13個のパルスからなるクロック信号HD−CLK−Pによって補正データ信号の記憶を行う。この場合、補正データの供給時に補正データ信号の先頭位置にK−SEL0,1信号及びK−ENB信号を割り当てる必要がない為、DATAI3〜0端子に供給される全ての信号の先頭位置にDUMMY信号を割り当てる。さらに、B部、C部、D部、F部、G部、H部、J部、K部、及びL部においては、シフトレジスタ回路21による24段のシフトレジスト回路を用い、セレクタ回路23から出力される信号は、フリップフロップ回路FFA12、FFB12、FFC12、FFD12から供給された信号となる。
次に、制御部231に供給されるK−ENB信号及びK−SEL0,1信号の種類の決定方法について詳細な説明をする。
まず、K−ENB信号及びK−SEL0,1信号がローレベル信号である場合について詳細な説明をする。このとき、クロック信号HD−CLK−Pの13個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号HD−STB−Nが供給されるタイミングでフリップフロップ回路FFD13から、フリップフロップ回路FFD13と接続されたメモリセルMEMに供給される信号はローレベル信号となる。またこのとき書き込み制御回路224のW3端子からメモリセルMEM1に供給される信号、及びE0端子からMEM1に供給される信号はハイレベル信号となり、結果として当該メモリセルMEM1に記憶される信号はローレベル信号となる。フリップフロップ回路FFB13,FFA13に接続されたメモリセルMEMについても同様に、フリップフロップ回路FFB13,FFA13からローレベル信号を供給され、書き込み制御回路24のW3端子、及びE0端子からハイレベル信号を供給され、メモリ回路MEM2,3はローレベル信号を記憶する。
次に、K−ENB信号がハイレベル信号であり、K−SEL0,1信号がローレベル信号である場合について詳細な説明をする。このとき、クロック信号HD−CLK−Pの13個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号HD−STB−Nが供給されるタイミングでフリップフロップ回路FFD13から、フリップフロップ回路FFD13と接続されたメモリセルMEMに供給される信号はローレベル信号となる。またこのとき書き込み制御回路224のW3端子から当該メモリセルMEM1に供給される信号、及びE0端子からMEM1に供給される信号はハイレベル信号となり、結果として当該メモリセルMEM1に記憶される信号はローレベル信号となる。フリップフロップ回路FFB13,FFA13に接続されたメモリセルMEMについても同様に、フリップフロップ回路FFB13,FFA13からローレベル信号を供給され、書き込み制御回路24のW3端子、及びE0端子からハイレベル信号を供給され、メモリ回路MEM2,3はローレベル信号を記憶する。
次に、K−ENB信号がハイレベル信号であり、K−SEL1信号がローレベル信号であり、K−SEL0信号がハイレベル信号である場合について詳細な説明をする。このとき、クロック信号HD−CLK−Pの13個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号HD−STB−Nが供給されるタイミングでフリップフロップ回路FFD13から、フリップフロップ回路FFD13と接続されたメモリセルMEMに供給される信号はローレベル信号となる。またこのとき書き込み制御回路224のW3端子から当該メモリセルMEM1に供給される信号、及びE0端子からMEM1に供給される信号はハイレベル信号となり、結果として当該メモリセルMEM1に記憶される信号はローレベル信号となる。フリップフロップ回路FFB13,FFA13に接続されたメモリセルMEMについても同様に、フリップフロップ回路FFB13,FFA13からローレベル信号を供給され、書き込み制御回路24のW3端子、及びE0端子からハイレベル信号を供給され、メモリ回路MEM2,3はローレベル信号を記憶する。
次に、K−ENB信号がハイレベル信号であり、K−SEL1信号がハイレベル信号であり、K−SEL0信号がローレベル信号である場合について詳細な説明をする。このとき、クロック信号HD−CLK−Pの13個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号HD−STB−Nが供給されるタイミングでフリップフロップ回路FFD13から、フリップフロップ回路FFD13と接続されたメモリセルMEMに供給される信号はハイレベル信号となる。またこのとき書き込み制御回路224のW3端子から当該メモリセルMEM1に供給される信号、及びE0端子からMEM1に供給される信号はハイレベル信号となり、結果として当該メモリセルMEM1に記憶される信号はハイレベル信号となる。フリップフロップ回路FFB13,FFA13に接続されたメモリセルMEMについても同様に、フリップフロップ回路FFB13,FFA13からハイレベル信号を供給され、書き込み制御回路24のW3端子、及びE0端子からハイレベル信号を供給され、メモリ回路MEM2はローレベル信号を記憶し、メモリ回路MEM3はハイレベル信号を記憶する。
次に、K−ENB信号、K−SEL1信号、及びK−SEL0信号がハイレベル信号である場合について詳細な説明をする。このとき、クロック信号HD−CLK−Pの13個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号HD−STB−Nが供給されるタイミングでフリップフロップ回路FFD13から、フリップフロップ回路FFD13と接続されたメモリセルMEMに供給される信号はハイレベル信号となる。またこのとき書き込み制御回路224のW3端子から当該メモリセルMEM1に供給される信号、及びE0端子からMEM1に供給される信号はハイレベル信号となり、結果として当該メモリセルMEM1に記憶される信号はハイレベル信号となる。フリップフロップ回路FFB13,FFA13に接続されたメモリセルMEMについても同様に、フリップフロップ回路FFB13,FFA13からハイレベル信号を供給され、書き込み制御回路24のW3端子、及びE0端子からハイレベル信号を供給され、メモリ回路MEM2,3はハイレベル信号を記憶する。
次に、K−ENB信号がハイレベル信号であり、K−SEL1信号がハイレベル信号であり、K−SEL0信号がローレベル信号である場合について詳細な説明をする。このとき、クロック信号HD−CLK−Pの13個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号HD−STB−Nが供給されるタイミングでフリップフロップ回路FFD13から、フリップフロップ回路FFD13と接続されたメモリセルMEMに供給される信号はローレベル信号となる。またこのとき書き込み制御回路224のW3端子から当該メモリセルMEM1に供給される信号、及びE0端子からMEM1に供給される信号はハイレベル信号となり、結果として当該メモリセルMEM1に記憶される信号はハイレベル信号となる。フリップフロップ回路FFB13,FFA13に接続されたメモリセルMEMについても同様に、フリップフロップ回路FFB13,FFA13からローレベル信号を供給され、書き込み制御回路24のW3端子、及びE0端子からハイレベル信号を供給され、メモリ回路MEM2はハイレベル信号を記憶し、メモリ回路MEM3はローレベル信号を記憶する。
次に、印刷データ信号HD−DATA3〜0をLED素子に供給し、LED素子を駆動させる際の動作について図面を参照しながら詳細な説明をする。尚、本実施の形態においては、1ラインの潜像画像を4回の分割駆動によって像担持体表面に露光するものとする。
図24(a)及び図24(b)に示す様に、LED素子を駆動するに際し印刷制御部1は、例えば負の同期信号HSYNCをHD−HYSNC端子に供給する。次に、印刷制御部1は、DATAI3〜0端子に第1ドット、第5ドット、第9ドット、及び第13ドットの印刷データを供給する。このとき、シフトレジスタ回路は、12×26段の構成となっている為、差動クロック供給回路29は、12個のパルスからなるクロック信号HD−CLK−Pを供給する。その後、12個のパルスからなるクロック信号HD−CLK−Pと同期してDATAI3〜0端子には16ドット離れた位置の印刷信号が順次供給され、12個目のパルスが入力された後、印刷制御部1からラッチ信号LOADが供給され、ストローブ信号HD−STB−Dが供給されることによりLED素子が駆動される。このとき、例えばD群のLED素子を駆動するとすれば、N型MOSトランジスタ214をオン状態にすることが必要となる為、先述の方法によりドライバIC DRV204のKDRV端子からはハイレベル信号が供給され、ドライバIC DRV201,202,DRV203のKDRV端子からはローレベル信号が供給されることとなる。
次に、印刷制御部1は、DATAI3〜0端子に第2ドット、第6ドット、第10ドット、及び第14ドットの印刷データを供給する。このとき、シフトレジスタ回路は、12×26段の構成となっている為、差動クロック供給回路29は、12個のパルスからなるクロック信号HD−CLK−Pを供給する。その後、12個のパルスからなるクロック信号HD−CLK−Pと同期してDATAI3〜0端子には16ドット離れた位置の印刷信号が順次供給され、12個目のパルスが入力された後、印刷制御部1からラッチ信号LOADが供給され、ストローブ信号HD−STB−Dが供給されることによりLED素子が駆動される。このとき、例えばC群のLED素子を駆動するとすれば、N型MOSトランジスタ213をオン状態にすることが必要となる為、先述の方法によりドライバIC DRV203のKDRV端子からはハイレベル信号が供給され、ドライバIC DRV201,202,DRV204のKDRV端子からはローレベル信号が供給されることとなる。
次に、印刷制御部1は、DATAI3〜0端子に第3ドット、第7ドット、第11ドット、及び第15ドットの印刷データを供給する。このとき、シフトレジスタ回路は、12×26段の構成となっている為、差動クロック供給回路29は、12個のパルスからなるクロック信号HD−CLK−Pを供給する。その後、12個のパルスからなるクロック信号HD−CLK−Pと同期してDATAI3〜0端子には16ドット離れた位置の印刷信号が順次供給され、12個目のパルスが入力された後、印刷制御部1からラッチ信号LOADが供給され、ストローブ信号HD−STB−Dが供給されることによりLED素子が駆動される。このとき、例えばB群のLED素子を駆動するとすれば、N型MOSトランジスタ212をオン状態にすることが必要となる為、先述の方法によりドライバIC DRV202のKDRV端子からはハイレベル信号が供給され、ドライバIC DRV201,203,DRV204のKDRV端子からはローレベル信号が供給されることとなる。
次に、印刷制御部1は、DATAI3〜0端子に第4ドット、第8ドット、第12ドット、及び第16ドットの印刷データを供給する。このとき、シフトレジスタ回路は、12×26段の構成となっている為、差動クロック供給回路29は、12個のパルスからなるクロック信号HD−CLK−Pを供給する。その後、12個のパルスからなるクロック信号HD−CLK−Pと同期してDATAI3〜0端子には16ドット離れた位置の印刷信号が順次供給され、12個目のパルスが入力された後、印刷制御部1からラッチ信号LOADが供給され、ストローブ信号HD−STB−Dが供給されることによりLED素子が駆動される。このとき、例えばA群のLED素子を駆動するとすれば、N型MOSトランジスタ211をオン状態にすることが必要となる為、先述の方法によりドライバIC DRV201のKDRV端子からはハイレベル信号が供給され、ドライバIC DRV202,203,DRV204のKDRV端子からはローレベル信号が供給されることとなる。
次に、LED素子を駆動させる際の制御回路231の動作について図25を参照しながら詳細な説明をする。
まず、R部において印刷制御部1からHSYNC端子を通じて同期信号HD−HSYNC−Nが供給され、フリップフロップ回路260,261がリセットされる。フリップフロップ回路260,261がリセットされるとAND回路262からS4端子を通じて出力される信号はハイレベル信号となり、AND回路263〜265からS1〜S3端子を通じて出力される信号はローレベル信号となる。次に、S部において印刷制御部1からラッチ信号LOADが供給され、ラッチ信号LOADがハイレベル信号へ遷移する。この状態は、図24(a)に示す1部に相当する。これによりフリップフロップ回路260のQ端子から出力される信号はハイレベル信号となり、S1端子から出力される信号はハイレベル信号となり、S2〜S3端子から出力される信号はローレベル信号となる。次に、T1部においてラッチ信号LOADがローレベル信号へと遷移し、T2部においてラッチ信号LOADがハイレベル信号へと遷移する。この状態は、図24(a)に示す2部に相当する。これにより、フリップフロップ回路260,261のQ端子から出力される信号はハイレベル信号となり、S2端子から出力される信号がハイレベル信号、S1,S3,S4端子から出力される信号はローレベル信号となる。次に、U1部においてラッチ信号LOADがローレベル信号へと遷移し、U2部においてラッチ信号LOADがハイレベル信号へと遷移する。この状態は、図24(a)に示す3部に相当する。これにより、フリップフロップ回路260のQ端子から出力される信号はローレベル信号に遷移し,261のQ端子から出力される信号はハイレベル信号となり、S3端子から出力される信号がハイレベル信号、S1,S2,S4端子から出力される信号はローレベル信号となる。次に、V1部においてラッチ信号LOADがローレベル信号へと遷移し、V2部においてラッチ信号LOADがハイレベル信号へと遷移する。この状態は、図24(a)に示す4部に相当する。これにより、フリップフロップ回路260のQ端子から出力される信号はローレベル信号となり,261のQ端子から出力される信号はローレベル信号に遷移し、S4端子から出力される信号がハイレベル信号、S1,S2,S3端子から出力される信号はローレベル信号となる。これらを表に表すと表1の様な結果となる。
尚、この場合において、Q0とは、フリップフロップ回路261のQ端子から出力される信号レベルを示し、Q1とは、フリップフロップ回路260のQ端子から出力される信号レベルを示し、K0とは、K−SEL0信号レベルを示し、K1とは、K−SEL1信号レベルを示す。さらに、説明の便宜上、K−SEL1信号及びK−SEL0信号がローレベル信号であるときは状態00とし、K−SEL1信号がハイレベル信号でありK−SEL0信号がローレベル信号であるときは状態10とし、K−SEL1信号がローレベル信号でありK−SEL0信号がハイレベル信号であるときは状態01とし、K−SEL1信号及びK−SEL0信号がハイレベル信号であるときは状態11とする。
次に、印刷データ信号HD−DATA3〜0をLED素子に供給し、LED素子を駆動させる際の動作について図26(a)及び図26(b)を参照しながら詳細な説明をする。図26(a)は、K−ENB信号をローレベル信号とした場合におけるタイムチャートである。この場合、K−ENB信号がローレベル信号であるので、AND回路268から出力される信号はローレベル信号となり、KDRV端子から出力される信号はローレベル信号となり、N型MOSトランジスタ211〜214はK−SEL0信号又はK−SEL1信号の種類によらず、オフ状態となる。
また図26(b)は、K−ENB信号をハイレベル信号とし、状態00,01,10,11におけるKDRV端子から出力される信号の遷移について説明する図である。まず、W部において印刷制御部1より同期信号HD−HSYNCが供給される。次に、印刷制御部1よりDATAI3〜0端子を通じて印刷データ信号DATA3〜0が供給される。さらにこれと同期して12個のパルスからなるクロック信号HD−CLK−Pが供給される。次に、X部においてロード信号HD−LOADが印刷制御部1より供給され、印刷データ信号HD−DATA3〜0はラッチ回路225にラッチされる。これと同期して制御回路231から切り替え信号S1がマルチプレクサ回路226に供給される。これは、メモリセルアレイ226に記憶された補正データ信号の内、第1ドット、第5ドット、第9ドット、第13ドットを読み出す為に供給されるものである。このとき、状態00においては、KDRV端子から出力される信号はハイレベル信号に遷移し、状態10においては、KDRV端子から出力される信号はローレベル信号に遷移する。次にY部において印刷制御部1からストローブ信号HD−STB−Nが供給されることによりLED素子がKDRV端子の信号の種類に基づいて駆動し、又は駆動しないこととなる。
次にZ部において、印刷データ信号HD−DATA3〜0の第2ドット、第6ドット、第10、第14ドットの信号が印刷制御部1より供給され、AA部においてロード信号HD−LOADが印刷制御部1より供給され、印刷データ信号HD−DATA3〜0の第2ドット、第6ドット、第10、第14ドットの信号がラッチ回路225にラッチされる。これと同期して制御回路231から切り替え信号S2がマルチプレクサ回路226に供給され、第2ドット、第6ドット、第10、第14ドットの補正データ信号がメモリセルアレイ226から読み出される。このとき、状態00においては、KDRV端子から出力される信号はローレベル信号に遷移し、状態01においてはKDRV端子から出力される信号はハイレベル信号に遷移する。次にAB部において印刷制御部1からストローブ信号HD−STB−Nが供給されることによりLED素子がKDRV端子の信号の種類に基づいて駆動し、又は駆動しないこととなる。
次にAF部において、印刷データ信号HD−DATA3〜0の第3ドット、第7ドット、第11、第15ドットの信号が印刷制御部1より供給され、AG部においてロード信号HD−LOADが印刷制御部1より供給され、印刷データ信号HD−DATA3〜0の第3ドット、第7ドット、第11、第15ドットの信号がラッチ回路225にラッチされる。これと同期して制御回路231から切り替え信号S4がマルチプレクサ回路226に供給され、第4ドット、第8ドット、第12、第16ドットの補正データ信号がメモリセルアレイ226から読み出される。このとき、状態01においては、KDRV端子から出力される信号はローレベル信号に遷移し、状態11においてはKDRV端子から出力される信号はハイレベル信号に遷移する。次にAH部において印刷制御部1からストローブ信号HD−STB−Nが供給されることによりLED素子がKDRV端子の信号の種類に基づいて駆動し、又は駆動しないこととなる。この様なプロセスにより、像担持体上に1ライン分の潜像画像を露光し、AI部において印刷制御部1から同期信号HD−HSYNCが供給されることで次のラインの露光を開始する。
先述のように、KDRV端子と接続されたN型MOSトランジスタ211,212,213,214は、ドライバIC DRV201,DRV202,DRV203,DRV204にのみ設けられているものであり、ドライバIC DRV205,DRV206,・・・,DRV226のKDRV端子には何も接続されないものである為、ドライバIC DRV205,DRV206,・・・,DRV226に形成されたLED素子を駆動するに当たり、KDRV端子に供給する信号のレベルを変化させる必要がない。このため、ドライバIC DRV201,DRV202,DRV203,DRV204にのみK−ENB信号を供給することで、ドライバIC DRV205,DRV206,・・・,DRV226がLED素子を駆動するのに必要な信号を供給することができる為、不必要な信号遷移を発生させることによるノイズ電圧の発生を防止することができる。
本実施例においては、パワーMOSトランジスタからなるP型MOSトランジスタ211,212,213,214を用いてコモンカソード電極を制御することとした為、小さいチップ面積のパワーMOSトランジスタであっても、オン状態で生じる抵抗を微小値に抑えることができる為、第1の実施の形態と同様に部品点数の削減による低コスト化を実現することができる。
以下、本発明の第3の実施の形態について詳細な説明をする。第3の実施の形態は、第1の実施の形態において示した制御回路33内部のバッファ回路134に相当する回路に関するものであり、バッファ回路134以外の箇所については第1の実施の形態と同一である為詳細な説明は省略する。尚、説明の便宜上、KDRV端子は、P型MOSトランジスタ11と接続されているものとして詳細な説明をする。
第3の実施の形態に係るバッファ回路334は、P型MOSトランジスタ、及びN型MOSトランジスタを組み合わせて構成される第1の回路及び第2の回路によって構成される。これら第1の回路及び第2の回路は共通の入力端子及び出力端子を持ち、入力端子はAND回路133の出力端子と接続され、出力端子はKDRV端子と接続される。この様なバッファ回路334においては、入力端子から入力された信号の電圧値を、出力端子を通じてKDRV端子に供給する際に多段階に変化させることで、高速なスイッチング動作を行うことが可能となる。具体的には、入力端子から入力された信号を、第1の回路と第2の回路の何れか一方の回路に配設された遅延回路等の遅延手段を用いることで、時間差を持たせて出力端子から出力することにより、例えばバッファ回路への入力波形がローレベル信号からハイレベル信号へ遷移する時間を短縮させ、高速なスイッチング動作を行う。
具体的にバッファ回路334は、図27に示す様にP型MOSトランジスタ301〜304と、N型MOSトランジスタ305〜308と、遅延回路309とによって構成される。P型MOSトランジスタ301〜304のソース電極はそれぞれVDD端子と接続され、N型MOSトランジスタ305〜308のソース電極はそれぞれ接地され、P型MOSトランジスタ301のドレイン電極とN型MOSトランジスタ305のドレイン電極が接続され、P型MOSトランジスタ302のドレイン電極とN型MOSトランジスタ306のドレイン電極が接続され、P型MOSトランジスタ303のドレイン電極とN型MOSトランジスタ307のドレイン電極が接続され、P型MOSトランジスタ304のドレイン電極とN型MOSトランジスタ308のドレイン電極が接続されている。また、P型MOSトランジスタ301、及びN型MOSトランジスタ305のゲート電極はAND回路133に接続され、P型MOSトランジスタ302、及びN型MOSトランジスタ306のゲート電極は、P型MOSトランジスタ301、及びN型MOSトランジスタ305のドレイン電極と接続され、P型MOSトランジスタ303、及びN型MOSトランジスタ307のゲート電極は遅延回路309に接続され、P型MOSトランジスタ304、及びN型MOSトランジスタ308のゲート電極はP型MOSトランジスタ303、及びN型MOSトランジスタ307のドレイン電極と接続され、遅延回路309の入力端子はAND回路134の出力端子と接続されている。また、KDRV端子は、P型MOSトランジスタ302、並びにN型MOSトランジスタ306のドレイン電極、及びP型MOSトランジスタ304、並びにN型MOSトランジスタ308のドレイン電極と接続されている。
図28は、バッファ回路334の入力波形等を示す図であり、波形AはAND回路133からバッファ回路334に供給される入力波形を示す。例えば時刻T1において波形Aがローレベル信号からハイレベル信号へ遷移すると、P型MOSトランジスタ301のゲート電極はオフ状態となり、N型MOSトランジスタ305のゲート電極はオン状態となり、P型MOSトランジスタ302、及びN型MOSトランジスタのゲート電極にはローレベル信号が供給される。この結果、P型MOSトランジスタ302のゲート電極はオン状態となり、N型MOSトランジスタ306のゲート電極はオフ状態となり、KDRV端子から出力される信号は、波形Bの様な形状を示し、電流波形は波形Cの様な形状を示し、KDRV端子に接続されたP型MOSトランジスタ11はオン状態となる。尚、この場合において、KDRV端子からの電流の流出を波形Cの正方向として示す。
時刻T1において波形Bの上昇具合は急峻であり、波形Cはピーク電流I1を示す。波形Cがピーク電流I1を示すのは、P型MOSトランジスタ302がオン状態になることに伴って、P型MOSトランジスタ302のゲート電極の静電容量への充電電流によるものである為、波形Bは経時的に上昇し、波形Cは減少することとなる。その後、遅延回路309に設定された遅延時間Td1を経過した後、時刻T2において波形A2が立ち上がると、P型MOSトランジスタ303がオフ状態となり、N型MOSトランジスタ307がオン状態となり、P型MOSトランジスタ304及びN型MOSトランジスタ308のゲート電極の入力波形はハイレベルからローレベルに遷移し、N型MOSトランジスタ308はオフ状態となり、P型MOSトランジスタ304はオン状態となる。
このとき、時刻T2における波形Bに示す様に、波形A2が立ち上がることにより波形Bは再度上昇を開始する為、波形Bの立ち上がり時間は時間Td1となり、波形A2を入力しないときと比較して短いものとなる。尚、このとき波形A2の立ち上がり時に、波形Cは再度、ピーク値を示すこととしているが、これはP型MOSトランジスタ302,304及びN型MOSトランジスタ306,308の選定により決定される。
さらに、P型MOSトランジスタ11をオフ状態にするとき、時刻T3において波形Aをローレベルに遷移させると、P型MOSトランジスタ301がオン状態となり、N型MOSトランジスタ305がオフ状態となり、P型MOSトランジスタ302及びN型MOSトランジスタ306のゲート電極の入力波形はローレベルからハイレベルに遷移し、P型MOSトランジスタ302はオン状態となり、N型MOSトランジスタ306はオフ状態となる。
このとき、時刻T3における波形Bに示す様に、波形Aが立ち下がることにより波形Bは立ち下がりを開始し、波形Cはピーク電流I2を示す。波形Cがピーク電流I2を示すのは、N型MOSトランジスタ306がオン状態になることに伴って、P型MOSトランジスタ306のゲート電極の静電容量への充電電流によるものである為、波形Bは経時的に減少し、波形Cは上昇することとなる。その後、遅延時間Td1を経過した後、時刻T4において波形A2が立ち下がると、P型MOSトランジスタ303がオン状態となり、N型MOSトランジスタ307がオフ状態となり、P型MOSトランジスタ304及びN型MOSトランジスタ308のゲート電極の入力波形はローレベルからハイレベルへ遷移し、P型MOSトランジスタ304はオフ状態となり、N型MOSトランジスタ308はオン状態となる。
このとき、時刻T4における波形Bに示す様に、波形A2が立ち下がることにより波形Bは再度減少を開始する為、波形Bの立ち下がり時間は時間Tf1となり、波形A2を入力しないときと比較して短いものとなる。
この様なバッファ回路334は、P型MOSトランジスタ及びN型MOSトランジスタでの信号遷移の過程において、2段階に分けて駆動を行うこととしている為、信号遷移に伴って発生するピーク電流の値を制限することができ、結果としてノイズ電圧の低減及び信号遷移時間の短縮を行うことができ、高速なスイッチング動作を実現できる。
以下、本発明の第4の実施の形態について詳細な説明をする。第4の実施の形態も、第3の実施の形態と同様にバッファ回路134に相当する回路に関するものであり、バッファ回路134以外の箇所については第1の実施の形態と同一である為詳細な説明は省略する。尚、説明の便宜上、KDRV端子は、P型MOSトランジスタ11と接続されているものとして詳細な説明をする。
第4の実施の形態に係るバッファ回路は、抵抗を介してカレントミラー回路を形成することで、入力端子から入力された信号の電圧値を、出力端子を通じてKDRV端子に供給する際になだらかに変化させることで、第3の実施の形態と同様に、高速なスイッチング動作を実現するものである。
具体的にバッファ回路434は、図29(a)及び図29(b)に示す様に、P型MOSトランジスタ401〜404と、N型MOSトランジスタ405〜408と、抵抗409とによって構成される。P型MOSトランジスタ401のドレイン電極は抵抗609の一端及びP型MOSトランジスタ403のゲート電極と接続され、ソース電極はVDD端子と接続され、ゲート電極は自身のドレイン電極と接続されている。P型MOSトランジスタ402のドレイン電極はVDD端子と接続され、ソース電極はN型MOSトランジスタ406のソース電極及びP型MOSトランジスタ404並びにN型MOSトランジスタ407のゲート電極と接続され、ゲート電極はAND回路133の出力端子と接続されている。P型MOSトランジスタ403のドレイン電極はVDDと接続され、ソース電極はP型MOSトランジスタ404のソース電極と接続され、ゲート電極はP型MOSトランジスタ401のソース電極及び抵抗409の一端と接続されている。P型MOSトランジスタ404のドレイン電極はKDRV端子及びN型MOSトランジスタのドレイン電極と接続されている。N型MOSトランジスタ405のソース電極は接地され、ドレイン電極は抵抗609の他端及びN型MOSトランジスタ408のゲート電極と接続されている。N型MOSトランジスタ406のドレイン電極はP型MOSトランジスタ404及びN型MOSトランジスタ407のゲート電極と接続され、ソース電極は接地されている。N型MOSトランジスタ407のソース電極は、N型MOSトランジスタ408のドレイン電極と接続され、N型MOSトランジスタ408のソース電極は接地されている。
この様な構成を備えるバッファ回路434において、P型MOSトランジスタ401及びN型MOSトランジスタ405は、自身のゲート電極とドレイン電極が接続されている為、飽和領域で動作している。また、P型MOSトランジスタ401及びN型MOSトランジスタ405のドレイン電極に流れる電流は、VDD端子から供給される電圧、抵抗409の抵抗値、及びP型MOSトランジスタ401並びにN型MOSトランジスタ405の閾値電圧により決定される。
また、P型MOSトランジスタ401及びP型MOSトランジスタ403のゲート電位は共にVB1であり、両者のソース電位は共にVDDであり、両者のゲート・ソース間の電圧は等しい為、両者は所謂カレントミラーの関係にある。これは、N型MOSトランジスタ405及びN型MOSトランジスタ408についても同様である。すなわち、P型MOSトランジスタ403又はN型MOSトランジスタ408に流れる電流は、抵抗409に流れる電流を調整することで任意に調整することができ、P型MOSトランジスタ404又はN型MOSトランジスタ407への依存性を低くすることができる。
図30は、バッファ回路434の入力波形を示す図であり、波形Dは波形AはAND回路133からバッファ回路434に供給される入力波形を示す。例えば時刻T5において波形Aがローレベル信号からハイレベル信号へ遷移すると、P型MOSトランジスタ402がオフ状態となり、N型MOSトランジスタ406がオン状態となり、P型MOSトランジスタ404及びN型MOSトランジスタ407のゲート電極にはローレベル信号が供給されることとなる。この結果、P型MOSトランジスタ404のゲート電極はオン状態となり、N型MOSトランジスタ407のゲート電極はオフ状態となり、KDRV端子から出力される信号は、波形Eの様な形状を示し、電流波形は波形Fの様な形状を示し、KDRV端子に接続されたP型MOSトランジスタ11はオン状態となる。時刻T5において波形Eの上昇具合は急峻であり、波形Fはピーク電流I3を示す。波形Fがピーク電流I3を示すのは、P型MOSトランジスタ404がオン状態になることに伴って、P型MOSトランジスタ403のゲート電極の静電容量への充電電流によるものである為、波形Eは初期段階で急峻な立ち上がりとなり、その後ゆっくり上昇を続ける波形となる。またこのとき、波形Fはピーク電流I3を示した後、時刻Td2間ゆっくり減少し、その後急激に減少することとなる。
次に時刻T6においてP型MOSトランジスタ11をオフ状態とする為、波形Dをハイレベルからローレベルに遷移させると、P型MOSトランジスタ402がオン状態となり、N型MOSトランジスタ406がオフ状態となり、P型MOSトランジスタ404及びN型MOSトランジスタ407のゲート電極にはハイレベル信号が供給されることとなる。この結果、P型MOSトランジスタ404のゲート電極はオフ状態となり、N型MOSトランジスタ407のゲート電極はオン状態となる。
このとき、時刻T6における波形Eに示す様に、波形Dが立ち下がることにより波形Eは立ち下がりを開始し、波形Fはピーク電流I4を示す。波形Fがピーク電流I4を示すのは、N型MOSトランジスタ407がオン状態になることに伴って、P型MOSトランジスタ408のゲート電極の静電容量への充電電流によるものである為、波形Eは経時的に減少する。またこのとき、波形Fはピーク電流I4を示した後、時刻Tf2間ゆっくり上昇し、その後急激に上昇することとなる。
上述した時刻Td2及び時刻Tf2は略定電流となる領域であり、波形Eの立ち上がり時間及び立ち下がり時間と等しいものである為、バッファ回路434を用いることにより高速なスイッチング動作を行うことができる。
尚、本発明は、上述した実施の形態に限定されるものではない。例えば、上述した実施の形態では、感光体ドラムに光を照射して露光する光源としてLED素子を用いた電子写真記録方式の画像形成装置におけるLEDヘッドについて説明したが、本発明は、同様の光源として、有機EL(Electro Luminescent)素子を用いた有機ELヘッドにも適用することができる。図31は、有機EL素子を用いた形態を示す図であり、横方向にN個のLE素子を配列し、縦方向の4個のLE素子を配列し、2次元の表示素子を示す。これらEL素子EL1−1,EL1−2,・・・,EL96−4は、上記実施の形態において用いたLED素子と同様の方法で駆動される。尚、説明の便宜上、縦方向に配列されるLE素子を4個として示すが、実際には用途に応じてLE素子の個数を増減することができることは言うまでもない。この場合において、有機EL表示装置は、上述の様に横方向の素子の配列数がLED素子の配列数に比べ多いため、その時分割数はLEDヘッドの時分割数に比べ格段に大きいものとなり、そのコモンカソード接続の制御を行う為の駆動信号の共通化を行うことの効果は非常に大きいものとなる。