JP2007076255A - 駆動回路及びそれを用いた画像形成装置 - Google Patents

Abstract

【課題】ＬＥＤ素子を実質的に同数のグループに分割し、これらをコモンカソード接続を用いてダイナミック駆動する際、ＬＥＤ素子を駆動する為に必要な端子数が増加するという問題があった。
【解決手段】ドライバＩＣ ＤＲＶ１において、ＨＤ−ＤＡＴＡ３〜０を通じて入力された補正データ信号、及びＨＤ−ＬＯＡＤ端子を通じて入力されたラッチ信号ＬＯＡＤに基づいてＬＥＤ素子にコモンカソード接続されたＰ型ＭＯＳトランジスタ１１を駆動する駆動信号を生成し、ドライバＩＣ ＤＲＶ２においてＰ型ＭＯＳトランジスタ１２を駆動する駆動信号を生成し、これらをＫＤＲＶ端子を通じてゲート電極に供給する。
【選択図】図２

Description

本発明は、ＬＥＤ（Light Emitting Diode）素子のような発光素子群を駆動する駆動回路、並びに例えば電子写真式プリンタに使用されるＬＥＤプリントヘッドのような駆動回路を用いた画像形成装置に関する。

従来の電子写真記録方式の画像形成装置においては、ＬＥＤヘッドに配設されたＬＥＤ素子を２つの群に分割し、これら２つの群に対して補正データ信号を選択的に出力し、当該補正データ信号が供給されたＬＥＤ素子をコモンカソード接続することでダイナミック駆動する画像形成装置が知られている。これを用いた画像形成装置としては、特許文献１がある。

特許第３１２４２３０公報

具体的にこの特許文献１に開示された駆動装置は、図３２に示す様に印刷データ信号ＨＤ−ＤＡＴＡ３〜０、ロード信号ＨＤ−ＬＯＡＤ、クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ、基準電圧ＶＲＥＦ、ストローブ信号ＨＤ−ＳＴＢ−Ｎ、駆動電圧ＶＤＤ、及び同期信号ＨＤ−ＨＳＹＮＣ−Ｎが入力されるドライバＩＣを備える。また、駆動装置は、この様なドライバＩＣを２６個配列（ドライバＩＣ ＤＲＶ５０１，ＤＲＶ５０２，・・・，ＤＲＶ５２６）してなり、それぞれがカスケード接続されている。また、各ドライバＩＣに対応して、１９２個のＬＥＤ素子等の発光素子を備えるＬＥＤアレイチップＣＨＰ５０１，ＣＨＰ５０２，・・・，ＣＨＰ５２６を備える。さらに、ドライバＩＣ ＤＲＶ５０２，ＤＲＶ５０３，・・・，ＤＲＶ５２６は、隣接するドライバＩＣのＤＡＴＡ０Ｏ３〜０端子から印刷データ信号ＨＤ−ＤＡＴＡ３〜０及び補正データ信号が供給されるＤＡＴＡ０Ｉ３〜０端子を備える。さらに、ＬＥＤアレイチップＣＨＰ５０１，ＣＨＰ５０２，・・・，ＣＨＰ５２６を構成するＬＥＤ素子の内、奇数番目のＬＥＤ素子のカソード電極はトランジスタ５１１のコレクタ端子と接続され、偶数番目のＬＥＤ素子のカソード電極はトランジスタ５１２のコレクタ端子と接続され、トランジスタ５１１，５１２のエミッタ端子は接地されている。また、トランジスタ５１１，５１２のベース端子にはそれぞれ、トランジスタ５１１，５１２のオン・オフ状態を切り替える制御信号ＯＤＤ，ＥＶＥＮが図示せぬ印刷制御部より選択的に供給され、制御信号ＯＤＤがハイレベル信号であり制御信号ＥＶＥＮがローレベル信号であるときは、トランジスタ５１１はオン状態となり、奇数番目のＬＥＤ素子が駆動し、反対に制御信号ＯＤＤがローレベル信号であり制御信号ＥＶＥＮがハイレベル信号であるときは、トランジスタ５１２がオン状態となり、偶数番目のＬＥＤ素子が駆動することとしている。ここで、ＬＥＤ素子を駆動する際、ドライバＩＣ ＤＲＶ５０１，ＤＲＶ５０２，・・・，ＤＲＶ５２６には、各ＬＥＤ素子に印刷データ信号を供給し、さらに記憶素子に記憶された補正データ信号をタイミング信号Ｓ１，Ｓ２に基づいて供給する。このタイミング信号Ｓ１，Ｓ２は、記憶素子に記憶された補正データ信号を選択的に読み出す為の信号であり、時分割数に対応した数の信号数が必要となり、これに付随して信号数に対応した数の端子が必要となる。

ところで、この様な駆動装置においては、タイミング信号Ｓ１，Ｓ２を補正データ信号の選択のみならず、ＬＥＤ素子のコモンカソード接続の制御にも用いる為、結果としてＬＥＤ素子を駆動する為に必要な端子数が増加してしまい、低コスト化を図れないという問題があった。

そこで本発明はこの様な実情に鑑みてなされたものであり、ＬＥＤ素子のコモンカソード接続を駆動する為に必要な端子数を減少させ、低コスト化を実現した駆動回路及びそれを用いた画像形成装置を提供することを目的とする。

上記課題を解決する為に、本発明に係る駆動回路は、複数の被駆動素子を各群が同数の被駆動素子を備える様に分割された被駆動素子群と、前記被駆動素子群に、前記被駆動素子の出力に関する第１の駆動信号を供給し、前記被駆動素子群を時分割で駆動する駆動回路とを備える駆動装置にであって、前記駆動回路は、前記第１の駆動信号を補正する補正信号を入力する入力手段と、前記入力手段から入力された前記第１の駆動信号又は前記補正信号を保持する保持手段と、前記保持手段に保持された前記補正信号を記憶する記憶手段と、前記記憶手段に、前記駆動素子群が駆動する時機に関する複数の時分割信号を選択的に供給する時分割信号供給手段と、前記保持手段に保持された第１の駆動信号、前記記憶手段に記憶された前記補正信号及び前記時分割信号供給手段から供給された時分割信号に基づいて前記被駆動素子を駆動するか否かに関する第２の駆動信号を出力する出力手段とを備えることを特徴としている。

この構成によれば、入力手段から入力された補正信号を保持し、さらに当該補正信号を記憶手段に記憶する。さらに当該記憶手段に記憶された補正信号を時分割信号に基づいて選択的に参照し、当該参照した補正信号、及び保持手段に保持された第１の駆動信号に基づいて前記被駆動素子を駆動するか否かに関する第２の駆動信号を、出力手段から出力することができる。

この場合において、前記駆動回路は、前記被駆動素子群に対応する前記駆動回路の前記出力手段及び当該駆動回路に対応する被駆動素子群は電気的に接続され、前記駆動素子群を駆動するか否かの切り替え手段を備えることが好ましい。

また、前記切り替え手段は、前記時分割信号と同期して前記駆動素子群を駆動するか否かの切り替えをすることを特徴としている。

この構成によれば、時分割信号に基づいて切り替え手段の制御を行う為、駆動回路内部に流れる信号を単純化することができる。

この場合において、前記切り替え手段は、ＭＯＳトランジスタであり、前記出力手段は、前記ＭＯＳトランジスタのゲート電極と電気的に接続されていることが好ましく、前記被駆動素子は、発光素子又はＬＥＤ素子若しくはＥＬ素子であることが好ましい。

以上の様に本発明に係る駆動回路及びそれを用いた画像形成装置は、ＬＥＤ素子のコモンカソード接続を駆動する為に必要な端子数を減少させ、低コスト化を実現することができる。

以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。この実施の形態は、静電潜像担持体としての感光体ドラムの帯電及び露光、当該感光体ドラム上に形成された静電潜像のトナーによる現像、得られたトナー画像の記録媒体上への転写、当該記録媒体上のトナー画像の定着といったプロセスを経ることにより、画像形成を行う電子写真記録方式の画像形成装置である。なお、以下では、説明の便宜上、感光体ドラムに光を照射して露光する光源（発光半導体素子）として、複数の発光ダイオード（以下、「ＬＥＤ素子」という。）からなる列を備えた画像形成装置を取り上げ、これらＬＥＤ素子を被駆動素子として本発明を適用した場合について説明するものとする。

まず本発明に係る画像形成装置の第１の実施の形態について説明をする。第１の実施の形態に係る画像形成装置は、ＬＥＤ素子を、実質的に奇数番目と偶数番目の２つの群に分け、これらの各群をＰ型ＭＯＳ（Metal-Oxide Semiconductor）トランジスタに接続されたコモンカソード構造として形成し、当該Ｐ型ＭＯＳトランジスタのゲート電極を駆動することによってダイナミック駆動を行い、さらに当該Ｐ型ＭＯＳトランジスタのゲート電極を時分割信号に基づいて開閉することによって、ＬＥＤヘッドを駆動する為に必要な端子を減らし、さらにノイズ電圧の発生を低減する。

第１の実施の形態に係る画像形成装置は、図１に示す様に、図示せぬ情報処理装置から画像情報を受信し、用紙上に当該画像情報に基づく画像を形成する為に各部の制御を行う印刷制御部１と、印刷制御部１からの指令に基づき図示せぬ像担持体表面に現像剤画像を形成する現像装置２と、当該像担持体表面の現像剤画像を用紙上に転写する転写装置３と、所定の搬送経路に従って用紙を搬送する搬送装置４と、画像形成装置内部の状況を検出するセンサ群５と、転写装置３によって用紙上に転写された現像剤画像を用紙上に定着する定着装置６と、像担持体表面に潜像画像を露光するプリントヘッド１０とによって構成されている。

印刷制御部１は、図示せぬ情報処理装置から画像情報を受信し、用紙上に当該画像情報に基づく画像を形成する為に各部の制御を行うものであり、現像装置２、転写装置３、搬送装置４、センサ群５、及びプリントヘッド１０の駆動を制御すると共に各部材に必要な信号を送信する。また、印刷制御部１は、図示せぬ情報処理装置等の上位装置にタイミング信号ＳＧ３を送信し、当該タイミング信号を受信した情報処理装置から画像形成装置を制御する為の制御信号ＳＧ１及び画像情報に関するビデオ信号ＳＧ２を受信し、情報処理装置に対して主走査同期信号、又は副主走査同期信号を送信する。

現像装置２は、図示せぬ像担持体を備え、像担持体表面に所定のバイアス電圧を印加し、当該バイアス電圧が印加した表面をプリントヘッド１０によって露光することで潜像画像を形成し、当該潜像画像に先述のバイアス電圧とは逆のバイアス電圧が印加された現像剤が付加されることで現像剤画像を形成する。さらに転写装置３は、図示せぬ転写ローラを備え、当該転写ローラには現像剤に印加されたバイアス電圧とは逆のバイアス電圧が印加され、搬送装置３によって用紙が搬送されたタイミングで像担持体とのバイアス電圧の差を利用して現像剤画像を用紙上に転写する。

センサ群５は、例えば搬送装置３によって搬送される用紙の位置を検出する用紙吸入口センサ並びに用紙排出口センサと、用紙の残量を検出する用紙残量センサと、用紙のサイズを検出する用紙サイズセンサと、定着装置６の温度を検出する定着装置温度センサによって構成され、各センサによって検出した検出結果を印刷制御部１に供給する。

定着装置６は、上面に現像剤画像が転写された用紙が、搬送装置によって搬送されてきた場合に、図示せぬ定着ローラ及び搬送ローラによって挟持搬送すると共に、定着ローラを発熱させることで用紙上に転写された現像剤画像を定着する。

プリントヘッド１０は、図２に示す様に略同一の構成を備えるＬＥＤチップが複数個配列されたものである。１個のＬＥＤチップには、例えば１９２個のＬＥＤ素子が配列されており、プリントヘッド１０は、例えばこの様なＬＥＤチップが２６個配列されている。なお、図２においては説明の便宜上、ＬＥＤチップを２個図示し、各ＬＥＤチップに配列されたＬＥＤ素子を省略する。さらに説明の便宜上、２６個のＬＥＤアレイチップをそれぞれＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６と称するとともに、２６個のドライバＩＣをそれぞれドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６と称するものとする。

ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、印刷制御部１から印刷データ信号と補正データ信号を供給され、所定の信号に基づきＬＥＤ素子を時分割で駆動するものであり、プリントヘッド１０の主走査方向に対して等ピッチで所定のプリント配線基板上に配設されている。また、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、略同一回路によって構成され、隣接するドライバＩＣとカスケード接続されている。また、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６には、印刷制御部１からそれぞれ同期信号ＨＤ−ＨＳＹＮＣ−Ｎ、クロック信号ＨＤ−ＣＬＫ−Ｐ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎ、及び基準電圧ＶＲＥＦが供給される、ＨＳＹＮＣ端子、ＣＬＫ端子、ＬＯＡＤ端子、ＳＴＢ端子、及びＶＲＥＦ端子を備える。

さらに、ドライバＩＣ ＤＲＶ１には、印刷制御部１から送信されたビデオ信号ＳＧ１に基づく第１の駆動信号としての印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力手段としてのＤＡＴＡＩ３〜０端子を通じて供給される。印刷データ信号ＨＤ−ＤＡＴＡ３〜０が供給されるデータ線の本数は４本であり、クロック信号ＨＤ−ＣＬＫ−Ｐに基づいて４ドット分の印刷データが同時にシフト入力される。またドライバＩＣ ＤＲＶ１、及びドライバＩＣ ＤＲＶ２の出力手段としてのＫＤＲＶ端子は、後述するＮ型ＭＯＳトランジスタ１１，１２のゲート電極と接続される。尚、以下の説明においては、ドライバＩＣ ＤＲＶ１，ＤＲＶ２について詳細な説明を行うものとする。また、詳細は後述するがＮ型ＭＯＳトランジスタ１１，１２は、ドライバＩＣ ＤＲＶ１，ＤＲＶ２にのみ対応して設けられており、後述するＫＤＲＶ端子、及び制御回路３３は、ドライバＩＣ ＤＲＶ１，ＤＲＶ２のみに設けられている。具体的には、本実施の形態においてはＬＥＤ素子を奇数群と偶数群の２つの群に分けて駆動する形態について説明するものである為、これら奇数群に属するＬＥＤ素子及び偶数群に属するＬＥＤ素子のコモンカソード電極を制御する為のドライバＩＣが２つ必要となる。そこで、本実施の形態においては、ドライバＩＣ ＤＲＶ１がＮ型ＭＯＳトランジスタ１１のゲート電極を制御することにより奇数群に属するＬＥＤ素子の駆動を制御するものとし、ドライバＩＣ ＤＲＶ２がＮ型ＭＯＳトランジスタ１２のゲート電極を制御することにより偶数群に属するＬＥＤ素子の駆動を制御するものとして詳細な説明を行う。

一方、ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６は、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のそれぞれと対向して、これらドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が配設されたプリント配線基板上に配設される。そして、プリントヘッド１０は、これらＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６及びドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が、それぞれ互いに接続されて構成される。また、ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６においては、それぞれ１９２個のＬＥＤ素子を、奇数番目のＬＥＤ素子群と偶数番目のＬＥＤ素子群とに分割し、奇数番（ｎ番）目のＬＥＤ素子のアノード電極と、偶数番（ｎ＋１番）目のＬＥＤ素子のアノード電極が接続され、さらにこれらの端子はドライバＩＣのＤ端子に接続されている。また、偶数番目のＬＥＤ素子のカソード電極は、当該ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６内部、及び隣接するＬＥＤアレイチップＣＨＰ内部の偶数番目のＬＥＤ素子のカソード電極と接続されている。また、奇数番目のＬＥＤ素子のカソード電極は、当該ＬＥＤアレイチップＣＨＰ内部、及び隣接するＬＥＤアレイチップＣＨＰ内部の奇数番目のＬＥＤ素子のカソード電極と接続されている。この様に、偶数番目のＬＥＤ素子、及び奇数番目のＬＥＤ素子を接続することで、奇数番目のＬＥＤ素子と偶数番目のＬＥＤ素子とが時分割駆動される。

また、プリントヘッド１０は、先述のコモンカソード接続されたＬＥＤ素子の制御を行う切り替え手段としてのＮ型ＭＯＳトランジスタ１１，１２を備える。Ｎ型ＭＯＳトランジスタ１１，１２は、前記被駆動素子群に対応する前記駆動回路の前記出力手段及び当該駆動回路に対応する被駆動素子群は電気的に接続され、前記駆動素子群を駆動するか否かの切り替えを行うものである。具体的にＮ型ＭＯＳトランジスタ１１，１２は、ドライバＩＣから供給される第２の駆動信号に基づいてＬＥＤ素子を駆動するか否かの制御を行う部材である。さらに具体的にはＮ型ＭＯＳトランジスタ１１，１２は、チップの一方の面にドレイン電極とゲート電極が形成され、他方の面にソース電極が形成された、いわゆるＮ型のパワーＭＯＳトランジスタである。また、Ｎ型ＭＯＳトランジスタ１１，１２のソース電極はグラウンドに接続され、Ｎ型ＭＯＳトランジスタ１１のドレイン電極は、奇数番目のＬＥＤ素子のカソード電極に接続され、Ｎ型ＭＯＳトランジスタ１２のドレイン電極は、偶数番目のＬＥＤ素子のカソード電極に接続されている。また、Ｎ型ＭＯＳトランジスタ１１のゲート電極は、ドライバＩＣ ＤＲＶ１のＫＤＲＶ端子に接続されており、Ｎ型ＭＯＳトランジスタ１２のゲート電極は、ドライバＩＣ ＤＲＶ２のＫＤＲＶ端子に接続されている。この様なＮ型ＭＯＳトランジスタ１１，１２のゲート電極を、ＫＤＲＶ端子から供給される第２の駆動信号に基づいて後述する方法でオン・オフ状態の切り替えを行い、ＬＥＤ素子の駆動を制御する。

また、図３に示す様にドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、データを一時的に記憶するシフトレジスタ回路２１と、保持手段としてのフリップフロップ（Ｆ／Ｆ）回路２２と、入力された信号の選択・出力を行うセレクタ（ＳＥＬ）回路２３と、時分割信号としての切り替え信号Ｓ１，Ｓ２を選択的に供給する時分割信号供給手段としての書き込み制御回路２４と、複数のラッチ素子を配列したラッチ回路２５と、メモリセルを配列した記憶手段としてのメモリセルアレイ２６と、セレクタ機能を備えるマルチプレクサ回路２７と、駆動回路２８と、入力されたクロック信号ＨＤ−ＣＬＫ−Ｐを供給する差動クロック供給回路２９と、電圧を安定させるプルアップ抵抗３０と、マルチプレクサ回路２７の制御を行う制御回路３１と、基準電流を発生させる基準電流回路３２と、ＫＤＲＶ端子を駆動する制御回路３３とによって構成されている。

シフトレジスタ回路２１は、図４に示す様に２４段の構成を有する。具体的には、シフトレジスタ回路２１は、カスケード接続されたフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４の９６個のフリップフロップ回路により構成されており、それぞれＤＡＴＡＩ３〜０端子から印刷データ信号ＨＤ−ＤＡＴＡ３〜０又は補正データ信号が、差動クロック供給回路２９からクロック信号ＨＤ−ＣＬＫ−Ｐが供給される。フリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４は、クロック信号ＨＤ−ＣＬＫ−Ｐに基づいて印刷データ信号ＨＤ−ＤＡＴＡ３〜０をラッチ回路２５に供給し、補正データ信号をメモリセルアレイ２６に供給する。また、９６個のフリップフロップ回路のうち、フリップフロップ回路ＦＦＡ１，ＦＦＢ１，ＦＦＣ１，ＦＦＤ１は、それぞれＤＡＴＡＩ３，ＤＡＴＡＩ２，ＤＡＴＡＩ１，ＤＡＴＡＩ０端子から４ビット幅の印刷データ信号ＨＤ−ＤＡＴＡ３〜０又は補正データ信号が供給される。また、フリップフロップ回路ＦＦＡ２４，ＦＦＢ２４，ＦＦＣ２４，ＦＦＤ２４は、それぞれフリップフロップ回路２２を構成するフリップフロップ回路ＦＦＡ２５，ＦＦＢ２５，ＦＦＣ２５，ＦＦＤ２５とカスケード接続されている。また、フリップフロップ回路ＦＦＡ２４，ＦＦＢ２４，ＦＦＣ２４，ＦＦＤ２４は、セレクタ回路２３と接続されており、この様なシフトレジスタ回路２１回路及びフリップフロップ回路２２によって、プリントヘッド１０全体として２４×２６段又は２５×２６段のシフトレジスト回路を構成する。この様なシフトレジスト回路において、２４×２６段のシフトレジスタ回路の出力端子、及び２５×２６段のシフトレジスタ回路の出力端子を、それぞれセレクタ回路２３の入力端子と接続することでシフト段数を切り替えることができる。このシフト段数の切り替えは、印刷制御部１から供給されるセレクタ切り替え信号Ｅ２に基づいて行われる。

セレクタ回路２３は、セレクタ切り替え信号Ｅ２に基づき先述した２４×２６段のシフトレジスタ回路２１又は２５×２６段のシフトレジスタ回路２１から供給された信号の内、何れかの一方を隣接するドライバＩＣの端子ＤＡＴＡＩ３〜０に、印刷データ信号ＨＤ−ＤＡＴＡ３〜０として供給する。シフトレジスタ回路２１を構成する２４×２６段のシフトレジスタ回路２１から印刷データ信号ＨＤ−ＤＡＴＡ３〜０が供給されるＡ３，Ａ２，Ａ１，Ａ０端子及びフリップフロップ回路２２から印刷データ信号ＨＤ−ＤＡＴＡ３〜０及び補正データ信号が供給されるＢ３，Ｂ２，Ｂ１，Ｂ０端子を備える。また、セレクタ回路２３は、Ａ３，Ａ２，Ａ１，Ａ０端子、又はＢ３，Ｂ２，Ｂ１，Ｂ０端子から供給された印刷データ信号ＨＤ−ＤＡＴＡ３〜０のうち一方を選択し、Ｙ３，Ｙ２，Ｙ１，Ｙ０端子からＤＡＴＡＯ３，ＤＡＴＡＯ２，ＤＡＴＡＯ１，ＤＡＴＡＯ０端子を通じて隣接するドライバＩＣのＤＡＴＡＩ３，ＤＡＴＡＩ２，ＤＡＴＡＩ１，ＤＡＴＡＩ０端子に印刷データ信号ＨＤ−ＤＡＴＡ３〜０及び補正データ信号を供給する。さらにセレクタ回路２３には、印刷制御部１からセレクタの切り替えを行う為のセレクタ切り替え信号Ｅ２を供給されるものであり、セレクタ切り替え信号Ｅ２がセレクタ回路２３に供給されると、セレクタ回路２３は、セレクタ切り替え信号Ｅ２の種類に基づいて自己のＤＡＴＡＩ３，ＤＡＴＡＩ２，ＤＡＴＡＩ１，ＤＡＴＡＩ０端子から出力する信号の切り替えを行うものである。具体的には、セレクタ回路２３は、印刷制御部１からセレクタ切り替え信号Ｅ２として例えばハイレベル信号を供給されると、自己のＹ３，Ｙ２，Ｙ１，Ｙ０端子から出力する信号をＡ３，Ａ２，Ａ１，Ａ０端子から供給された信号とする。また、セレクタ回路２３は、印刷制御部１からセレクタ切り替え信号Ｅ２として例えばローレベル信号を供給されると、自己のＹ３，Ｙ２，Ｙ１，Ｙ０端子から出力する信号をＢ３，Ｂ２，Ｂ１，Ｂ０端子から供給された信号とする。

書き込み制御回路２４は、印刷制御部１から供給されるストローブ信号ＨＤ−ＳＴＢ−Ｎ及びロード信号ＨＤ−ＬＯＡＤに基づいてフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４から供給された補正データ信号をメモリセルアレイ２６に記憶する動作を制御する回路であり、ストローブ信号ＨＤ−ＳＴＢ―Ｎが供給されるＳＴＢ端子と、ラッチ信号ＬＯＡＤが供給されるＬＯＡＤ端子と、後述するメモリセルアレイ２６に形成された複数のゲート電極を駆動する為の信号を供給するＷＯ３〜ＷＯ０，ＷＥ３〜ＷＥ０端子とによって構成されている。

ラッチ回路２５は、印刷制御部１からＤＡＴＡＩ３〜０端子を通じて供給された印刷データ信号をラッチ信号ＬＯＡＤに基づいてラッチする回路であり、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４の９６個のラッチ回路によって構成されている。ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４は、ＬＯＡＤ端子からラッチ信号ＨＤ−ＬＯＡＤが供給され、当該ラッチ信号ＨＤ−ＬＯＡＤに基づいて作動する。ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４は、それぞれフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４と接続されており、ラッチ状態にあるときは、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４から供給された印刷データ信号ＨＤ−ＤＡＴＡ３〜０をラッチするものである。具体的には、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４は、例えばＤＬａｔｃｈ回路であり、ラッチ信号ＨＤ−ＬＯＡＤが供給されるＧ端子と、印刷データ信号ＨＤ−ＤＡＴＡ３〜０が供給されるＤ端子と、出力端子Ｑ，ＱＮとによって構成されているものである。これらラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４のＤ端子は、シフトレジスタ回路２１を構成するフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４の内自身に対応するフリップフロップ回路のＱ端子と接続され、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４のＧ端子はＬＯＡＤ端子と接続され、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４のＱＮ端子は、駆動回路の内自身に対応する駆動回路の入力端子に接続されており、Ｇ端子から供給されたラッチ信号ＬＯＡＤに基づいて印刷データ信号ＨＤ−ＤＡＴＡ３〜０を自身に対応する駆動回路２８に供給する為の端子である。

メモリセルアレイ２６は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４から供給された補正データ信号を記憶する部材であり、図５に示す様なメモリセル回路４０を９６個配列して構成される。メモリセル回路４０は、バッファ回路４１と、インバータ４２〜５８と、Ｎ型ＭＯＳトランジスタ５９〜７４と、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４又はラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４からデータ信号が入力される補正データ信号入力端子Ｄと、奇数番目のドットに関するメモリセル選択端子ＷＯ０〜ＷＯ３と、偶数番目のドットに関するメモリセル選択端子ＷＥ１〜ＷＥ３と、奇数番目のドットに関する補正データ信号を出力する補正データ信号出力端子ＯＤＤ０１〜ＯＤＤ０３と、偶数番目のドットに関する補正データ信号を出力する補正データ信号出力端子Ｅｖｎ０〜Ｅｖｎ３とを備える。メモリセル選択端子ＷＯ０〜ＷＯ３、ＷＥ１〜ＷＥ３には、書き込み制御回路２４から書き込み制御信号が供給され、当該書き込み制御信号に基づいてそれぞれのゲート電極のオン・オフの制御を行う。補正データ信号を入力する補正データ信号入力端子Ｄは、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４と接続されており、補正データ信号入力端子Ｄから入力された補正データ信号は、バッファ回路４１に入力され、その後分岐して、一方はＮ型ＭＯＳトランジスタ５９，６１，６３，・・・，７１，７３のソース電極と接続されており、他方はインバータ４２に入力される。さらに、Ｎ型ＭＯＳトランジスタ５９，６１，６３，・・・，７１，７３のドレイン電極は、それぞれ補正データ信号出力端子ＯＤＤ０１〜ＯＤＤ０３並びに補正データ信号出力端子Ｅｖｎ０〜Ｅｖｎ３、及びインバータ４３，４５，４７，・・・，５５，５７の入力端子と接続されている。さらに、Ｎ型ＭＯＳトランジスタ５９，６１，６３，・・・，７１，７３のゲート電極は、メモリセル選択端子ＷＯ０〜ＷＯ３、ＷＥ１〜ＷＥ３と接続されている。また、インバータ４２に入力された補正データ信号は、インバータ４２から出力され、Ｎ型ＭＯＳトランジスタ６０，６２，６４，・・・，７２，７４のソース電極に入力される。また、インバータ４３並びにインバータ４４、インバータ４５並びにインバータ４６、インバータ４７並びにインバータ４８、インバータ４９並びにインバータ５０、インバータ５１並びにインバータ５２、インバータ５３並びにインバータ５４、インバータ５５並びにインバータ５６、及びインバータ５７並びにインバータ５８は、それぞれ直列に接続され、１つの補正データ信号を記憶する為のメモリセルを構成し、Ｎ型ＭＯＳトランジスタ６０，６２，６４，・・・，７２，７４のドレイン電極と接続されている。尚、詳細な説明は後述するが、メモリセル選択端子ＷＯ３は、制御回路３３と接続されている。

マルチプレクサ回路２７は、自身に対応するメモリセル回路４０から、メモリセル回路４０に記憶された補正データ信号を読み出すものである。具体的にマルチプレクサ回路２７は、書き込み制御回路２４から時分割信号としての切り替え信号Ｓ１，Ｓ２が選択的に供給されることでメモリセル回路４０から読み出す補正データ信号を選択するセレクタ機能を備えるものであり、図６に示す様にＡＮＤ回路８１〜８８、及びＯＲ回路８９〜９２によって構成されている。ＡＮＤ回路８１，８３，８５，８７の一端の入力端子はそれぞれメモリセルアレイ２６の補正データ信号出力端子ＯＤＤ０，ＯＤＤ１，ＯＤＤ２，ＯＤＤ３と接続されており、他端の入力端子は、制御回路３１の後述するＳ１端子に接続されている。また、ＡＮＤ回路８１，８３，８５，８７の出力端子はそれぞれＯＲ回路８９〜９２に入力されている。さらに、ＡＮＤ回路８２，８４，８６，８８の一端の入力端子はメモリセルアレイ２６の補正データ信号出力端子Ｅｖｎ０，Ｅｖｎ１，Ｅｖｎ２，Ｅｖｎ３と接続されており、他端の入力端子は、制御回路３１の後述するＳ１端子に接続されている。また、ＡＮＤ回路８２，８４，８６，８８の出力端子は、ＯＲ回路８９〜９２に入力される。これらＡＮＤ回路８１〜８８、及びＯＲ回路８９〜９２のうち、ＡＮＤ回路８１，並びに８２及びＯＲ回路８９によって、駆動回路２８の後述する補正データ信号入力端子Ｑ０に供給する補正データ信号用の回路を形成し、ＡＮＤ回路８３，並びに８４及びＯＲ回路９０によって、駆動回路２８の後述する補正データ信号入力端子Ｑ１に供給する補正データ信号用の回路を形成し、ＡＮＤ回路８５，並びに８６及びＯＲ回路９１によって、駆動回路２８の後述する補正データ信号入力端子Ｑ２に供給する補正データ信号用の回路を形成し、さらにＡＮＤ回路８７，並びに８８及びＯＲ回路９２によって、駆動回路２８の後述する補正データ信号入力端子Ｑ３に供給する補正データ信号用の回路を形成する。

差動クロック供給回路２９は、シフトレジスタ等にクロック信号ＨＤ−ＣＬＫ−Ｐを供給する部材であり、印刷制御部１から供給された差動クロック信号をドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６内部で使用される電圧レベルに変換する部材である。

制御回路３１は、同期信号ＨＤ−ＨＳＹＮＣ−Ｎを供給されるＨＳＹＮＣ端子と、ラッチ信号ＨＤ−ＬＯＡＤを供給されるＬＯＡＤ端子と、切り替え信号Ｓ１，Ｓ２をハイレベル信号又はローレベル信号として択一的にマルチプレクサ回路２７に供給するＳ１端子並びにＳ２端子とによって構成されている。Ｓ１端子及びＳ２端子に供給される信号の種類は制御回路により制御されるが、例えばＳ１端子に供給される信号がハイレベル信号であり、Ｓ２端子に供給される信号がローレベル信号であるとすれば、Ｓ１端子からハイレベル信号が供給されている場合はＳ２信号はオフ状態となり、反対にＳ２端子にローレベル信号が供給されている場合はＳ１信号はオフ状態となる。

このようなマルチプレクサ回路２７及び制御回路３１において、例えばＳ１端子にハイレベル信号が供給され、Ｓ２端子にローレベル信号が供給されている場合、ＡＮＤ回路８２から出力される信号はローレベル信号となり、ＡＮＤ回路８１から出力される信号は出力端子ＯＤＤ０を通じてＡＮＤ回路８１に入力される信号と同一論理レベルとなる。さらに、には、ＯＲ回路８９には上記２種類の信号が入力され、出力端子ＯＤＤ０を通じてＡＮＤ回路８１に入力される信号と同一論理レベルの信号が端子Ｑ０から出力されることとなる。また例えば、Ｓ１端子にローレベル信号が供給され、Ｓ２端子にハイレベル信号が供給されている場合、ＡＮＤ回路８２から出力される信号はハイレベル信号となり、ＡＮＤ回路８１から出力される信号は出力端子Ｅｖｎ０を通じてＡＮＤ回路８１に入力される信号と同一論理レベルとなる。さらに、ＯＲ回路８９には上記２種類の信号が入力され、出力端子Ｅｖｎ０を通じてＡＮＤ回路８１に入力される信号と同一論理レベルの信号が端子Ｑ０から出力されることとなる。この様に、制御回路３１のＳ１端子、Ｓ２端子から出力された信号に基づいて、メモリセルアレイ２６の出力端子ＯＤＤ０〜３、又は出力端子Ｅｖｎ０〜３からマルチプレクサ回路２７に入力される信号が選択され、端子Ｑ０〜３から出力されることとなる。

また、この様なマルチプレクサ回路２７は、制御回路３１から例えばハイレベル信号からなるＳ１信号を供給されると、メモリセルアレイ２６の補正データ信号出力端子ＯＤＤ０，ＯＤＤ１，ＯＤＤ２，ＯＤＤ３を通じて奇数ドットに関する補正データ信号を読み出す。また、マルチプレクサ回路２７は、制御回路３１から例えばハイレベル信号からなるＳ２信号を供給されると、メモリセルアレイ２６の補正データ信号出力端子Ｅｖｎ０，Ｅｖｎ１，Ｅｖｎ２，Ｅｖｎ３から偶数ドットに関する補正データ信号を読み出す。

駆動回路２８は、ラッチ回路２５から供給される印刷データ信号ＨＤ−ＤＡＴＡ３〜０及びメモリセルアレイ２６に記憶された補正データ信号に基づいてＬＥＤ素子を駆動するものであり、ＬＥＤ駆動回路ＤＲＶＬ１，ＤＲＶＬ２，・・・，ＤＲＶＬ９６によって構成されている。ＬＥＤ駆動回路ＤＲＶＬ１，ＤＲＶＬ２，・・・，ＤＲＶＬ９６は、図７に示す様にＰ型ＭＯＳトランジスタ９５〜９９，１０５と、ＮＯＲ回路１００と、ＮＡＮＤ回路１０１〜１０４と、Ｎ型ＭＯＳトランジスタ１０６と、基準電流回路３２から制御電圧Ｖｃｏｎｔが供給されるＶ端子と、図示せぬ電源と接続されたＶＤＤ端子と、ＬＥＤ素子のアノード電極と接続されたＤＯ端子とによって構成される。Ｐ型ＭＯＳトランジスタ９５〜９８のゲート電極はそれぞれＮＡＮＤ端子１０１〜１０４に接続され、ソース電極はＶＤＤ端子に接続され、ドレイン電極はＤＯ端子に接続されている。また、Ｐ型ＭＯＳトランジスタ９９のゲート電極はＰ型ＭＯＳトランジスタ１０５及びＮ型ＭＯＳトランジスタ１０６と接続され、ソース電極はＶＤＤ端子と接続され、ドレイン電極はＤＯ端子に接続されている。また、Ｐ型ＭＯＳトランジスタ１０５のゲート電極はＮＯＲ回路１００の出力端子と接続され、ソース電極はＶＤＤ端子と接続され、ドレイン電極はＮ型ＭＯＳトランジスタ９９のゲート電極と接続されている。ＮＯＲ回路１００は、後述するＮＡＮＤ回路１２２からＬＥＤ駆動のオン／オフ指令信号を入力されるＳ端子と、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４と接続されたＥ端子から信号を入力され、ＮＯＲ回路１００の出力端子はＮＡＮＤ回路１０１〜１０４、Ｐ型ＭＯＳトランジスタ１０５、及びＮ型ＭＯＳトランジスタ１０６の入力端子と接続されている。また、ＮＡＮＤ回路１０１の入力端子には、ＮＯＲ回路１００の出力端子、及びマルチプレクサ回路２７のＯＲ回路９２の出力端子Ｑ３が接続されおり、ＮＡＮＤ回路１０１の出力端子は、Ｐ型ＭＯＳトランジスタ９５のゲート電極と接続されている。同様にＮＡＮＤ回路１０２の入力端子には、ＮＯＲ回路１００の出力端子、及びマルチプレクサ回路２７のＯＲ回路９１の出力端子Ｑ２が接続されており、ＮＡＮＤ回路１０３の入力端子には、ＮＯＲ回路１００の出力端子、及びマルチプレクサ回路２７のＯＲ回路９０の出力端子が接続されており、ＮＡＮＤ回路１０４の入力端子には、ＮＯＲ回路１００の出力端子、及びマルチプレクサ回路２７のＯＲ回路８９の出力端子Ｑ０が接続されている。さらにＮＡＮＤ回路１０１の出力端子はＰ型ＭＯＳトランジスタ９５のゲート電極と接続されており、ＮＡＮＤ回路１０２の出力端子はＰ型ＭＯＳトランジスタ９６のゲート電極と接続されており、ＮＡＮＤ回路１０３の出力端子はＰ型ＭＯＳトランジスタ９７のゲート電極と接続されており、ＮＡＮＤ回路１０４の出力端子はＰ型ＭＯＳトランジスタ９８のゲート電極と接続されている。また、ＮＯＲ回路１００、及びＮＡＮＤ１０１〜１０４は、Ｖ端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１０５とＮ型ＭＯＳトランジスタ１０６を直列に配列されることで、ＶＤＤ端子とＶ端子とに接続されたインバータ回路を形成する。

Ｐ型ＭＯＳトランジスタ９９は、ＬＥＤ素子に主たる駆動電流を供給する主駆動トランジスタであり、Ｐ型ＭＯＳトランジスタ９５〜９８は、ＬＥＤ素子の駆動電流を調整して光量補正するための補助駆動トランジスタである。この様なＰ型ＭＯＳトランジスタ９９は、ＮＯＲ回路１００の出力からハイレベル信号が供給されると、ＮＯＲ端子１００のＥ端子から供給された印刷データ信号に基づいて駆動される。またこのとき、Ｐ型ＭＯＳトランジスタ９５〜９８は、マルチプレクサ回路２７のＱ３〜Ｑ０端子から供給された補正データ信号に基づいて駆動される。すなわち、補助駆動トランジスタであるＰ型ＭＯＳトランジスタ９５〜９８が、印刷データ信号及び補正データ信号に基づいて選択的に駆動され、主駆動トランジスタであるＰ型ＭＯＳトランジスタ９９のドレイン電極を流れる電流に、選択されたＰ型ＭＯＳトランジスタ９５〜９８のドレイン電極を流れる電流が加算され、ＤＯ端子からＬＥＤ素子に供給されることとなる。

ＮＯＲ回路１００は、図８に示す様に、Ｐ型ＭＯＳトランジスタ１１５，１１６と、Ｎ型ＭＯＳトランジスタ１１７，１１８とによって構成される。Ｐ型ＭＯＳトランジスタ１１５のゲート電極には、ＮＡＮＤ回路１２２の出力端子と接続されており、Ｐ型ＭＯＳトランジスタ１１５のソース電極はＶＤＤ端子と接続されており、Ｐ型ＭＯＳトランジスタ１１５のドレイン電極はＰ型ＭＯＳトランジスタ１１６のソース電極と接続されている。また、Ｐ型ＭＯＳトランジスタ１１６のゲート電極はラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４と接続されており、Ｐ型ＭＯＳトランジスタ１１６のソース電極はＰ型ＭＯＳトランジスタ１１５のドレイン電極と接続されており、Ｐ型ＭＯＳトランジスタ１１６のドレイン電極はＮＡＮＤ回路１０１〜１０４と接続されている。また、Ｎ型ＭＯＳトランジスタ１１７のゲート電極は、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４と接続されており、Ｎ型ＭＯＳトランジスタ１１７のドレイン電極はＮＡＮＤ回路１０１〜１０４と接続されており、Ｎ型ＭＯＳトランジスタ１１７のソース電極はＶ端子と接続されている。また、Ｎ型ＭＯＳトランジスタ１１８のゲート電極は後述するＮＡＮＤ回路１２２の出力端子と接続されており、Ｎ型ＭＯＳトランジスタ１１８のドレイン電極はＮＡＮＤ回路１０１〜１０４と接続されており、Ｎ型ＭＯＳトランジスタ１１８のソース電極はＶ端子と接続されている。

ＮＡＮＤ回路１０１〜１０４は、図９に示す様に、Ｐ型ＭＯＳトランジスタ１１０，１１１及びＮ型ＭＯＳトランジスタ１１２，１１３により構成される。Ｐ型ＭＯＳトランジスタ１１０及びＰ型ＭＯＳトランジスタ１１１は並列に配列され、Ｐ型ＭＯＳトランジスタ１１０のゲート電極は端子Ｑ３〜０に接続され、Ｐ型ＭＯＳトランジスタ１１０及びＰ型ＭＯＳトランジスタ１１１のソース電極はＶＤＤ端子と接続され、ドレイン電極はＰ型ＭＯＳトランジスタ１１１のドレイン電極と接続され、Ｐ型ＭＯＳトランジスタ１１１のゲート電極はＮＯＲ回路１００の出力端子と接続されている。さらにＰ型ＭＯＳトランジスタ１１０及びＰ型ＭＯＳトランジスタ１１１のドレイン電極はＰ型ＭＯＳトランジスタ９５〜９８のゲート電極と接続されている。また、Ｎ型ＭＯＳトランジスタ１１２及びＮ型ＭＯＳトランジスタ１１３は直列に配列され、Ｎ型ＭＯＳトランジスタ１１２のソース電極はＮ型ＭＯＳトランジスタ１１３のドレイン電極と接続され、Ｎ型ＭＯＳトランジスタ１１２のゲート電極はＮＯＲ回路１００と接続され、Ｎ型ＭＯＳトランジスタ１１２のドレイン電極はＰ型ＭＯＳトランジスタ９５〜９８のゲート電極と接続されている。さらにＮ型ＭＯＳトランジスタ１１３のゲート電極は端子Ｑ３〜０に接続され、Ｎ型ＭＯＳトランジスタ１１３のドレイン電極はＮ型ＭＯＳトランジスタ１１２のソース電極と接続され、Ｎ型ＭＯＳトランジスタ１１３のソース電極はＶ端子と接続されている。

また、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、ストローブ信号ＨＤ−ＳＴＢ−Ｎが入力されるＳＴＢ端子を備えるが、ＳＴＢ端子はプルアップ抵抗３０に接続され、さらにプルアップ抵抗３０は、インバータ回路１２１の入力端子と接続されている。さらにインバータ回路１２１の出力端子はＮＡＮＤ回路１２２の一方の入力端子と接続されている。さらにＮＡＮＤ回路１２２の他方の入力端子はインバータ１２３の出力端子と接続され、さらにインバータ回路１２３はＬＯＡＤ端子と接続されている。ＮＡＮＤ回路１２２の出力端子は、先述の様にＮＯＲ回路１００のＳ端子と接続される。

基準電流回路３２は、ＶＲＥＦ端子を通じて図示せぬ基準電圧発生回路から供給された基準電圧に基づき駆動回路２８に供給する基準電流及び制御電圧Ｖｃｏｎｔを発生させ、Ｖ端子を通じて駆動回路２８のＶ端子に供給する部材であり、図１０に示す様に、インバータ１２５と、Ｐ型ＭＯＳトランジスタ１２６と、抵抗Ｒｒｅｆとによって構成されている。具体的には、演算増幅機１２５の入力端子は、ＶＲＥＦ端子及び抵抗の一端と接続されており、演算増幅機１２５の出力端子は、駆動回路２８のＶ端子及びＰ型ＭＯＳトランジスタ１２６のゲート電極と接続されている。また、Ｏ型ＭＯＳトランジスタ１２６のソース電極はＶＤＤ端子と接続され、Ｐ型ＭＯＳトランジスタ１２６のドレイン電極は抵抗Ｒｒｅｆの一端に接続されている。また、抵抗Ｒｒｅｆの端子の内、演算増幅機１２５及びＰ型ＭＯＳトランジスタ１２６とは接続されていない端子は、接地されている。また、Ｐ型ＭＯＳトランジスタ１２６は、例えば、Ｐ型ＭＯＳトランジスタ９５，９６，・・・，９９と略同一のゲート長を備えるものである。

この様な基準電流回路３２は、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６毎に設けられているものであり、図示せぬ基準電圧発生回路より基準電圧Ｖｒｅｆが、インバータ１２５の反転入力端子より入力される。このときインバータ１２５と、Ｐ型ＭＯＳトランジスタ１２６は、所謂フィードバック制御回路を構成している為、抵抗Ｒｒｅｆに流れる電流Ｉｒｅｆは、ＶＤＤ端子より入力された電圧及び抵抗Ｒｒｅｆの抵抗値により決定されるものではなく、ＶＲＥＦ端子を通じて入力された基準電圧Ｖｒｅｆ及び抵抗Ｒｒｅｆの抵抗値により決定されるものである。

制御回路３３は、ＫＤＲＶ端子を駆動することでＮ型ＭＯＳトランジスタ１１，１２のオン・オフ状態を制御する部材であり、ラッチ回路１３０，１３１と、ＸＯＲ回路１３２と、ＡＮＤ回路１３３と、制御回路としてのバッファ回路１３４とによって構成されている。ラッチ回路１３０のＤ端子は端子ＤＡＴＡＩ３と接続されており、Ｇ端子は書き込み制御回路２４のＷＯ３端子と接続されており、ラッチ回路１３１のＤ端子は端子ＤＡＴＡＩ０と接続されており、Ｇ端子は書き込み制御回路２４のＷＯ３端子と接続されており、それぞれのラッチ回路１３０，１３１は、印刷データ信号ＨＤ―ＤＡＴＡＩ３及び印刷データ信号ＨＤ−ＤＡＴＡ１をラッチする。また、ラッチ回路１３０のＱ端子は、ＸＯＲ回路１３２の一方の入力端子と接続され、ラッチ回路１３１のＱ端子は、ＡＮＤ回路１３３の一方の入力端子と接続されている。また、ＸＯＲ回路１３２の他方の入力端子は、マルチプレクサ回路２７のＳ１端子と接続され、ＸＯＲ回路１３２の出力端子は、ＡＮＤ回路１３３の他方の出力端子と接続されている。ＡＮＤ回路１３３の出力端子は、バッファ回路１３４の入力端子に接続されており、ＡＮＤ回路１３３によって出力された信号はバッファ回路１３４に供給される。

バッファ回路１３４は、図１１に示す様に、Ｐ型ＭＯＳトランジスタ１４１，１４２と、Ｎ型ＭＯＳトランジスタ１４３，１４４と、抵抗１４５とによって構成されている。ＡＮＤ回路１３３から出力された信号は、バッファ回路１３４を通じてＫＤＲＶ端子に、第２の駆動信号として供給され、ＫＤＲＶ端子からＮ型ＭＯＳトランジスタ１１又はＮ型ＭＯＳトランジスタ１２に供給される。具体的には、Ｐ型ＭＯＳトランジスタ１４１のソース電極は電圧を発生するＶＤＤ端子と接続され、ドレイン電極はＮ型ＭＯＳトランジスタ１４３のドレイン電極と接続され、ゲート電極はＡＮＤ回路１３３の出力端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１４２のソース電極はＶＤＤ端子に接続され、ドレイン電極はＮ型ＭＯＳトランジスタ１４４のドレイン電極と接続されると共に抵抗１４５の一端と接続され、ゲート電極はＰ型ＭＯＳトランジスタ１４１、及びＮ型ＭＯＳトランジスタ１４３のドレイン電極と接続されている。また、Ｎ型ＭＯＳトランジスタ１４３，１４４のソース電極は接地されている。さらに抵抗１４５の他端はＫＤＲＶ端子と接続されている。

抵抗１４５は、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６内部を通過する電流のピーク電流値を制限することで、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の誤作動を防止する為に配設されたものである。具体的には、ＫＤＲＶ端子は、先述の様にＮ型ＭＯＳトランジスタ１１，１２のゲート電極に接続されているものであるが、例えばゲート電極の静電容量が大きい場合、これに起因して当該ゲート電極は等価的にコンデンサであるかの様に見えてしまう。図１２は、バッファ回路１３４内に抵抗１４５を設けなかった場合におけるバッファ回路１３４の入力波形等を示す図である。具体的には波形Ａは、抵抗１４５を設けなかった場合におけるバッファ回路１３４の入力波形であり、波形Ｂは、抵抗１４５を設けなかった場合におけるバッファ回路１３４の出力波形であり、波形Ｃは、抵抗１４５を設けなかった場合におけるドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６内部の電流波形である。図１２に示す様に波形Ａの立ち上がり時には、Ｎ型ＭＯＳトランジスタ１１，１２のゲート電極への電荷充電の為、波形Ｃに示す様なピーク値を持つ充電電流が流れることとなる。また、波形Ａの立ち下がり時には、Ｎ型ＭＯＳトランジスタ１１，１２のゲート電極からの電荷放電の為、波形Ｃに示す様なピーク値を持つ放電電流が流れることとなる。波形Ｃに示す様な電流が回路内を流れることによって一時的に電源ＶＤＤ電圧の低下やグランド電位の上昇等のノイズ電圧を生じ、回路に誤作動を発生させてしまう。そこで、抵抗１４５をＮ型ＭＯＳトランジスタ１１，１２のゲート電極と接続することにより、抵抗１４５によってＫＤＲＶ端子から流れる電流を制御することができ、回路の誤作動を防止することができるものである。

以下、画像形成装置の動作について詳細な説明を行う。

まず、プリントヘッド１０に対して補正データ信号を供給し、メモリセルアレイ２６に一時的に記憶する方法について図１３を参照しながら説明する。尚、説明の便宜上、フリップフロップ回路ＦＦＤ１，ＦＦＤ２，ＦＦＤ３，ＦＦＤ４及びこれらフリップフロップ回路に対応するラッチ回路ＬＴＡ１，ＬＴＡ２，ＬＴＡ３，ＬＴＡ４並びにメモリセル回路４０を用いて詳細な説明を行うが、以下に説明する方法は全てのフリップフロップ回路ＦＦＡ２〜ＦＦＡ２４，ＦＦＢ２〜ＦＦＢ２４，ＦＦＣ２〜ＦＦＣ２４，ＦＦＤ２〜ＦＦＤ２４及びこれらフリップフロップ回路に対応するラッチ回路ＬＴＡ２〜ＬＴＡ２４，ＬＴＢ２〜ＬＴＢ２４，ＬＴＣ２〜ＬＴＣ２４，ＬＴＤ２〜ＬＴＤ２４並びにメモリセル回路４０についても同様の方法を用いて補正データ信号の記憶を行うものである。

補正データ信号をメモリセルアレイ２６に記憶する際、まず印刷制御部１は、ＨＤ−ＬＯＡＤ端子を通じて、例えばハイレベル信号をプリントヘッド１０に供給する。このハイレベル信号は、プリントヘッド１０に対して、当該プリントヘッド１０に供給される情報が補正データ信号に関する情報であることを通知する為の信号であり、補正データ信号の転送が終了した後に、例えばハイレベル信号はローレベル信号に切り替えられ、これによりプリントヘッド１０は、補正データ信号に関する情報の供給が終了したことを認識する。

次に、メモリセル回路４０の補正データ信号入力端子Ｄから供給された補正データ信号を各補正データ信号に対応するメモリセルに記憶する方法について説明する。具体的には、Ａ部において示す様に、フリップフロップ回路ＦＦＤ１にクロック信号ＨＤ−ＣＬＫ−Ｐが供給されると、フリップフロップ回路ＦＦＤ１から補正データ信号がメモリセルのＤ端子を通じて供給される。例えば、４ビットからなる補正データ信号の内、奇数ドット補正データ信号Ｏｄｄ３が供給されると、これと同期して書き込み制御回路２４からの制御信号をＷＯ３端子を通じてＮ型ＭＯＳトランジスタ６５，６６のゲート電極に供給される。このとき奇数ドット補正データ信号Ｏｄｄ３は、Ｎ型ＭＯＳトランジスタ６５，６６のゲート電極が開口状態にある為、ＷＯ３端子と接続されたＮ型ＭＯＳトランジスタ６５，６６により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Ｏｄｄ３が供給された後、書き込み制御回路２４のＳＴＢ端子を通じてパルス状のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給され、該ストローブ信号ＨＤ−ＳＴＢ−Ｎをトリガとして、書き込み制御回路２４から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。

次に、Ｂ部において示す様に、フリップフロップ回路ＦＦＤ１にクロック信号ＨＤ−ＣＬＫ−Ｐが供給されると、フリップフロップ回路ＦＦＤ１から補正データ信号がメモリセルのＤ端子を通じて供給される。例えば、４ビットからなる補正データ信号の内、偶数ドット補正データ信号Ｅｖｎ３が供給されると、これと同期して書き込み制御回路２４からの制御信号をＷＥ３端子を通じてＮ型ＭＯＳトランジスタ７３，７４のゲート電極に供給される。このとき奇数ドット補正データ信号Ｅｖｎ３は、Ｎ型ＭＯＳトランジスタ７３，７４のゲート電極が開口状態にある為、ＷＥ３端子と接続されたＮ型ＭＯＳトランジスタ６５，６６により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Ｅｖｎ３が供給された後、書き込み制御回路２４のＳＴＢ端子を通じてパルス状のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給され、該ストローブ信号ＨＤ−ＳＴＢ−Ｎをトリガとして、書き込み制御回路２４から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。

次に、Ｃ部において示す様に、フリップフロップ回路ＦＦＤ１にクロック信号ＨＤ−ＣＬＫ−Ｐが供給されると、フリップフロップ回路ＦＦＤ１から補正データ信号がメモリセルのＤ端子を通じて供給される。例えば、４ビットからなる補正データ信号の内、偶数ドット補正データ信号Ｏｄｄ２が供給されると、これと同期して書き込み制御回路２４からの制御信号をＷＯ２端子を通じてＮ型ＭＯＳトランジスタ６３，６４のゲート電極に供給される。このとき奇数ドット補正データ信号Ｏｄｄ２は、Ｎ型ＭＯＳトランジスタ６３，６４のゲート電極が開口状態にある為、ＷＯ２端子と接続されたＮ型ＭＯＳトランジスタ６３，６４により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Ｏｄｄ２が供給された後、書き込み制御回路２４のＳＴＢ端子を通じてパルス状のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給され、該ストローブ信号ＨＤ−ＳＴＢ−Ｎをトリガとして、書き込み制御回路２４から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。

次に、Ｄ部において示す様に、フリップフロップ回路ＦＦＤ１にクロック信号ＨＤ−ＣＬＫ−Ｐが供給されると、フリップフロップ回路ＦＦＤ１から補正データ信号がメモリセルのＤ端子を通じて供給される。例えば、４ビットからなる補正データ信号の内、偶数ドット補正データ信号Ｅｖｎ２が供給されると、これと同期して書き込み制御回路２４からの制御信号をＷＥ２端子を通じてＮ型ＭＯＳトランジスタ７１，７２のゲート電極に供給される。このとき奇数ドット補正データ信号Ｅｖｎ２は、Ｎ型ＭＯＳトランジスタ７１，７２のゲート電極が開口状態にある為、ＷＥ２端子と接続されたＮ型ＭＯＳトランジスタ７１，７２により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Ｅｖｎ２が供給された後、書き込み制御回路２４のＳＴＢ端子を通じてパルス状のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給され、該ストローブ信号ＨＤ−ＳＴＢ−Ｎをトリガとして、書き込み制御回路２４から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。

次に、Ｅ部において示す様に、フリップフロップ回路ＦＦＤ１にクロック信号ＨＤ−ＣＬＫ−Ｐが供給されると、フリップフロップ回路ＦＦＤ１から補正データ信号がメモリセルのＤ端子を通じて供給される。例えば、４ビットからなる補正データ信号の内、偶数ドット補正データ信号Ｏｄｄ１が供給されると、これと同期して書き込み制御回路２４からの制御信号をＷＯ１端子を通じてＮ型ＭＯＳトランジスタ６１，６２のゲート電極に供給される。このとき奇数ドット補正データ信号Ｏｄｄ１は、Ｎ型ＭＯＳトランジスタ６１，６２のゲート電極が開口状態にある為、ＷＯ１端子と接続されたＮ型ＭＯＳトランジスタ６１，６２により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Ｏｄｄ１が供給された後、書き込み制御回路２４のＳＴＢ端子を通じてパルス状のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給され、該ストローブ信号ＨＤ−ＳＴＢ−Ｎをトリガとして、書き込み制御回路２４から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。

次に、Ｆ部において示す様に、フリップフロップ回路ＦＦＤ１にクロック信号ＨＤ−ＣＬＫ−Ｐが供給されると、フリップフロップ回路ＦＦＤ１から補正データ信号がメモリセルのＤ端子を通じて供給される。例えば、４ビットからなる補正データ信号の内、偶数ドット補正データ信号Ｅｖｎ１が供給されると、これと同期して書き込み制御回路２４からの制御信号をＷＥ１端子を通じてＮ型ＭＯＳトランジスタ６９，７０のゲート電極に供給される。このとき奇数ドット補正データ信号Ｅｖｎ１は、Ｎ型ＭＯＳトランジスタ６９，７０のゲート電極が開口状態にある為、ＷＥ１端子と接続されたＮ型ＭＯＳトランジスタ６９，７０により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Ｅｖｎ１が供給された後、書き込み制御回路２４のＳＴＢ端子を通じてパルス状のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給され、該ストローブ信号ＨＤ−ＳＴＢ−Ｎをトリガとして、書き込み制御回路２４から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。

次に、Ｇ部において示す様に、フリップフロップ回路ＦＦＤ１にクロック信号ＨＤ−ＣＬＫ−Ｐが供給されると、フリップフロップ回路ＦＦＤ１から補正データ信号がメモリセルのＤ端子を通じて供給される。例えば、４ビットからなる補正データ信号の内、偶数ドット補正データ信号Ｏｄｄ１が供給されると、これと同期して書き込み制御回路２４からの制御信号をＷＯ０端子を通じてＮ型ＭＯＳトランジスタ５９，６０のゲート電極に供給される。このとき奇数ドット補正データ信号Ｏｄｄ０は、Ｎ型ＭＯＳトランジスタ５９，６０のゲート電極が開口状態にある為、ＷＯ０端子と接続されたＮ型ＭＯＳトランジスタ５９，６０により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Ｏｄｄ０が供給された後、書き込み制御回路２４のＳＴＢ端子を通じてパルス状のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給され、該ストローブ信号ＨＤ−ＳＴＢ−Ｎをトリガとして、書き込み制御回路２４から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。

次に、Ｈ部において示す様に、フリップフロップ回路ＦＦＤ１にクロック信号ＨＤ−ＣＬＫ−Ｐが供給されると、フリップフロップ回路ＦＦＤ１から補正データ信号がメモリセルのＤ端子を通じて供給される。例えば、４ビットからなる補正データ信号の内、偶数ドット補正データ信号Ｅｖｎ０が供給されると、これと同期して書き込み制御回路２４からの制御信号をＷＥ０端子を通じてＮ型ＭＯＳトランジスタ６７，６８のゲート電極に供給される。このとき奇数ドット補正データ信号Ｏｄｄ０は、Ｎ型ＭＯＳトランジスタ６７，６８のゲート電極が開口状態にある為、ＷＥ０端子と接続されたＮ型ＭＯＳトランジスタ６７，６８により構成されるメモリセルに供給されることとなる。奇数ドット補正データ信号Ｏｄｄ０が供給された後、書き込み制御回路２４のＳＴＢ端子を通じてパルス状のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給され、該ストローブ信号ＨＤ−ＳＴＢ−Ｎをトリガとして、書き込み制御回路２４から補正データ信号をメモリセルに書き込む旨の書き込み指令が供給され、補正データ信号がメモリセル内に記憶されることとなる。この様にして補正データ信号Ｏｄｄ３〜０，Ｅｖｎ３〜０をメモリセル内に記憶した後、印刷制御部１は、ＨＤ−ＬＯＡＤ端子を通じて供給していたハイレベル信号をローレベル信号に切り替え、一連のプロセスを終了する。

図１４（ａ）は、上記Ａ部及びＢ部の詳細な図である。まずＤＡＴＡＩ３端子に供給される信号について見るに、クロック信号ＨＤ−ＣＬＫ−Ｐの１個目のパルスが発生すると同期して、ＤＡＴＡ３Ｉ端子には、Ｋ−ＥＮＢ信号が供給される。また、クロック信号ＨＤ−ＣＬＫ−Ｐの１個目のパルスが発生すると同期して、ＤＡＴＡＩ０端子には、Ｋ−ＳＥＬ信号が供給される。尚、Ｋ−ＳＥＬ信号とは、Ｎ型ＭＯＳトランジスタ１１，１２の何れを駆動するかを選択する為の信号であり、Ｋ−ＥＮＢ信号とは、Ｎ型ＭＯＳトランジスタ１１，１２のゲート電極を制御する信号である。さらに、Ｋ−ＥＮＢ信号及びＫ−ＳＥＬ信号がＤＡＴＡＩ３端子及びＤＡＴＡＩ１端子に供給されるとき、ＤＡＴＡＩ２端子及びＤＡＴＡＩ１端子には供給すべき信号が存在しない為、ダミー信号（以下、「ＤＵＭＭＹ信号」という）が供給される。これらＫ−ＥＮＢ信号、Ｋ−ＳＥＬ信号、及びＤＵＭＭＹ信号は、補正データの供給時に補正データの先頭位置に割り当てられているものであるが、Ａ部において補正データ信号Ｏｄｄ３を供給する際、及びＢ部において補正データ信号Ｅｖｎ３を供給する際の両タイミングにおいて割り当てる必要は無く、いずれか一方のタイミングにおいて割り当てられていれば良い。さらに、これらＫ−ＥＮＢ信号、Ｋ−ＳＥＬ信号、及びＤＵＭＭＹ信号が補正データ信号の先頭に割り当てられている場合は、シフトレジスタ回路は、シフトレジスタ回路２１及びフリップフロップ回路２２によって２５×２６段の構成となる様に切り替えられており、セレクタ回路２３から出力される信号は、フリップフロップ回路ＦＦＡ２５，ＦＦＢ２５，ＦＦＣ２５，ＦＦＤ２５から供給された信号となっている。

例えば、Ｋ−ＥＮＢ信号及びＫ−ＳＥＬ信号がローレベル信号である場合、クロック信号ＨＤ−ＣＬＫ−Ｐの２５個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されるタイミングでフリップフロップ回路ＦＦＤ２５からラッチ回路１３１のＤ端子に供給される信号はローレベル信号となる。またこのとき書き込み制御回路２４のＷＯ３端子からラッチ回路１３１のＧ端子に供給される信号はハイレベル信号となり、結果としてラッチ回路１３１にラッチされる信号はローレベル信号となる。ラッチ回路１３０についても同様に、フリップフロップ回路ＦＦＡ２５からＤ端子を通じてローレベル信号を供給され、書き込み制御回路２４のＷＯ３端子からＧ端子を通じてハイレベル信号を供給され、ローレベル信号をラッチする。これにより、少なくともラッチ回路１３１からＡＮＤ回路１３３に供給される信号がローレベル信号となる為、ＡＮＤ回路１３３から出力される信号はローレベル信号となり、ＫＤＲＶ端子に供給される信号はローレベル信号となり、Ｎ型ＭＯＳトランジスタ１１，１２はオフ状態となる。

Ｃ部、Ｅ部、及びＧ部においては、図１４（ｂ）〜図１４（ｄ）に示す様にＡ部と同様にシフトレジスタ回路２１及びフリップフロップ回路２２によって２５×２６段の構成となる様なシフトレジスタ回路を形成し、２５個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐによって補正データ信号の記憶を行う。この場合、補正データの供給時に補正データ信号の先頭位置にＫ−ＳＥＬ信号及びＫ−ＥＮＢ信号を割り当てる必要がない為、ＤＡＴＡＩ３〜０端子に供給される全ての信号の先頭位置にＤＵＭＭＹ信号を割り当てる。さらに、Ｂ部、Ｄ部、Ｆ部、及びＨ部においては、シフトレジスタ回路２１による２４段のシフトレジスト回路を用い、セレクタ回路２３から出力される信号は、フリップフロップ回路ＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４から供給された信号となる。

次に、印刷データ信号ＨＤ−ＤＡＴＡ３〜０をＬＥＤ素子に供給し、ＬＥＤ素子を駆動させる際の動作について図面を参照しながら詳細な説明をする。この場合、ドライバＩＣ ＤＲＶ１及びＤＲＶ２に供給されるＫ−ＳＥＬ信号の種類によって何れのドライバＩＣを駆動するかを選択し、Ｋ−ＥＮＢ信号の種類によって選択されたドライバＩＣを駆動するか否かを決定する。以下では、Ｋ−ＳＥＬ信号がローレベル信号であるときドライバＩＣ ＤＲＶ１が選択され、Ｋ−ＳＥＬ信号がハイレベル信号であるときはドライバＩＣ ＤＲＶ２が選択されるものとし、Ｋ−ＥＮＢ信号がハイレベル信号のときにＮ型ＭＯＳトランジスタ１１，１２が駆動するものとして説明する。

図１５（ａ）は、ドライバＩＣ ＤＲＶ１，ＤＲＶ２に供給されるＫ−ＳＥＬ信号及びＫ−ＥＮＢ信号がローレベル信号である場合におけるタイムチャートである。この場合、まず印刷制御部１は、Ｉ_１部において制御回路３１に対して同期信号ＨＤ−ＨＳＹＮＣ−Ｎを供給し、引き続き供給される信号が印刷データ信号ＨＤ−ＤＡＴＡ３〜０であることをラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に通知する。次に、印刷制御部１は、Ｊ_１部においてフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４に対して印刷データ信号ＨＤ−ＤＡＴＡ３〜０の供給を開始し、これと同期してフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４には２４個のパルス状のクロック信号ＨＤ−ＣＬＫ−Ｐが供給され、印刷データ信号ＨＤ−ＤＡＴＡ３〜０はフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４からラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に供給され、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に供給される。次に、Ｋ_１部においてラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４にラッチ信号ＨＤ−ＬＯＡＤが供給され、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に印刷データ信号ＨＤ−ＤＡＴＡ３〜０がラッチされる。また、Ｋ_１部におけるラッチ信号ＨＤ−ＬＯＡＤが供給されるのと同期して、補正データ信号の内、補正データ信号Ｏｄｄ３〜０を駆動回路２８に供給する為に制御回路３１からマルチプレクサ回路２７にストローブ信号ＨＤ−ＳＴＢ−Ｄが供給され、これによりマルチプレクサ回路２７から切り替え信号Ｓ１がメモリセルアレイ２６に供給される。

また、Ｋ−ＳＥＬ信号及びＫ−ＥＮＢ信号はローレベル信号である為、先述の様にドライバＩＣ ＤＲＶ１のＫＤＲＶ端子から供給される信号はローレベル信号となり、Ｎ型ＭＯＳトランジスタ１１，１２はオフ状態となり、係る状態を保持し続ける。先述のように、ＫＤＲＶ端子と接続されたＮ型ＭＯＳトランジスタ１１，１２は、ドライバＩＣ ＤＲＶ１，ＤＲＶ２にのみ設けられているものであり、ドライバＩＣ ＤＲＶ３，ＤＲＶ４，・・・，ＤＲＶ２６のＫＤＲＶ端子には何も接続されないものである為、ドライバＩＣ ＤＲＶ３，ＤＲＶ４，・・・，ＤＲＶ２６に形成されたＬＥＤ素子を駆動するに当たり、ＫＤＲＶ端子に供給する信号のレベルを変化させる必要がない。このため、ドライバＩＣ ＤＲＶ１，ＤＲＶ２にのみＫ−ＥＮＢ信号を供給することで、ドライバＩＣ ＤＲＶ３，ＤＲＶ４，・・・，ＤＲＶ２６がＬＥＤ素子を駆動するのに必要な信号を供給することができる為、不必要な信号遷移を発生させることによるノイズ電圧の発生を防止することができる。

さらに図１５（ｂ）は、Ｋ−ＳＥＬ信号をローレベル信号とし、Ｋ−ＥＮＢ信号をハイレベル信号とした場合におけるドライバＩＣ ＤＲＶ１のタイムチャートである。この場合、まず印刷制御部１は、Ｉ_２部において制御回路３１に対して同期信号ＨＤ−ＨＳＹＮＣ−Ｎを供給し、引き続き供給される信号が印刷データ信号ＨＤ−ＤＡＴＡ３〜０であることをラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に通知する。次に、印刷制御部１は、Ｊ_２部においてフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４に対して印刷データ信号ＨＤ−ＤＡＴＡ３〜０の供給を開始し、これと同期してフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４には２４＊２６個のパルス状のクロック信号ＨＤ−ＣＬＫ−Ｐが供給され、印刷データ信号ＨＤ−ＤＡＴＡ３〜０はフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４からラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に供給され、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に供給される。次に、Ｋ_２部においてラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４にラッチ信号ＨＤ−ＬＯＡＤが供給され、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に印刷データ信号ＨＤ−ＤＡＴＡ３〜０がラッチされる。また、Ｋ_２部におけるラッチ信号ＨＤ−ＬＯＡＤが供給されるのと同期して、補正データ信号の内、補正データ信号Ｏｄｄ３〜０を駆動回路２８に供給する為に制御回路３１からマルチプレクサ回路２７にストローブ信号ＨＤ−ＳＴＢ−Ｄが供給され、これによりマルチプレクサ回路２７から切り替え信号Ｓ１がメモリセルアレイ２６に供給される。

また、Ｋ−ＳＥＬ信号はローレベル信号であり、Ｋ−ＥＮＢ信号はハイレベル信号である為、ドライバＩＣ ＤＲＶ１のＫＤＲＶ端子から供給される信号はハイレベル信号となり、Ｎ型ＭＯＳトランジスタ１１はオン状態となる為、奇数番目のＬＥＤ素子が駆動し、Ｎ型ＭＯＳトランジスタ１２はオフ状態となる為、偶数番目のＬＥＤ素子は駆動しないこととなり、係る状態を保持し続ける。

さらに図１５（ｃ）は、Ｋ−ＳＥＬ信号、及びＫ−ＥＮＢ信号をハイレベル信号とした場合におけるドライバＩＣ ＤＲＶ２のタイムチャートである。この場合、まず印刷制御部１は、Ｍ部において制御回路３１に対して同期信号ＨＤ−ＨＳＹＮＣ−Ｎを供給し、引き続き供給される信号が印刷データ信号ＨＤ−ＤＡＴＡ３〜０であることをラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に通知する。次に、印刷制御部１は、Ｎ部においてフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４に対して印刷データ信号ＨＤ−ＤＡＴＡ３〜０の供給を開始し、これと同期してフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４には２４＊２６個のパルス状のクロック信号ＨＤ−ＣＬＫ−Ｐが供給され、印刷データ信号ＨＤ−ＤＡＴＡ３〜０はフリップフロップ回路ＦＦＡ１〜ＦＦＡ２４，ＦＦＢ１〜ＦＦＢ２４，ＦＦＣ１〜ＦＦＣ２４，ＦＦＤ１〜ＦＦＤ２４からラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に供給され、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に供給される。次に、Ｏ部においてラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４にラッチ信号ＨＤ−ＬＯＡＤが供給され、ラッチ回路ＬＴＡ１〜ＬＴＡ２４，ＬＴＢ１〜ＬＴＢ２４，ＬＴＣ１〜ＬＴＣ２４，ＬＴＤ１〜ＬＴＤ２４に印刷データ信号ＨＤ−ＤＡＴＡ３〜０がラッチされる。また、Ｏ部におけるラッチ信号ＨＤ−ＬＯＡＤが供給されるのと同期して、補正データ信号の内、補正データ信号Ｏｄｄ３〜０を駆動回路２８に供給する為に制御回路３１からマルチプレクサ回路２７にストローブ信号ＨＤ−ＳＴＢ−Ｄが供給され、これによりマルチプレクサ回路２７から切り替え信号Ｓ１がメモリセルアレイ２６に供給される。

また、Ｋ−ＳＥＬ信号、及びＫ−ＥＮＢ信号はハイレベル信号である為、ドライバＩＣ ＤＲＶ１のＫＥＲＶ端子から供給される信号はローレベル信号となる為、奇数番目のＬＥＤ素子は駆動しないこととなり、ドライバＩＣ ＤＲＶ２のＫＤＲＶ端子から供給される信号はハイレベル信号となる為、Ｎ型ＭＯＳトランジスタ１２はオン状態に遷移し、Ｐ部において、印刷制御部１から駆動回路２８にストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されることにより偶数番目のＬＥＤ素子は駆動する。

さらにその後、印刷制御部１は、Ｋ−ＥＮＢ信号をハイレベル信号に維持した状態でＫ−ＳＥＬ信号をローレベル信号に遷移させることにより、先述の方法で奇数番目のＬＥＤ素子を駆動させ、この様なプロセスを繰り返し行うことでＬＥＤ素子を発光させ、図示せぬ像担持体表面にビデオ信号ＳＧ１に基づく潜像画像を形成する。

以上、説明した様に、第１の実施の形態に係る画像形成装置に搭載されたプリントヘッド１０は、ＬＥＤ素子を奇数番目と偶数番目の２つの群に分け、これらの各群をＰ型ＭＯＳトランジスタ１１，１２に接続されたコモンカソード構造として形成し、当該Ｐ型ＭＯＳトランジスタ１１，１２のゲート電極を駆動することによってダイナミック駆動を行う。
このダイナミック駆動を行う場合、第１の駆動信号としてのＳ１並びにＳ２信号、及び印刷データ信号ＤＡＴＡＩ３〜０に基づくＫ−ＳＥＬ信号並びにＫ−ＥＮＢ信号に基づく第２の駆動信号をＫＤＲＶ端子からＮ型ＭＯＳトランジスタ１１，１２のゲート電極に供給し、当該供給された信号に基づいてＮ型ＭＯＳトランジスタ１１，１２のゲート電極を開閉することによって、ＬＥＤヘッドを駆動する為に必要な端子を減らし、低コスト化を図ることができる。さらに不必要な信号遷移を抑制することによってノイズ電圧の発生を低減することができる。

具体的には、従来のプリントヘッドの駆動装置においては、コモンカソード構造を駆動する為に、コモンカソード電極にＮＰＮバイポーラトランジスタを接続していた。しかしこの様な場合、ＮＰＮバイポーラトランジスタをオン状態にする際に、コレクタ・エミッタ間の飽和電圧が大きくなってしまうという問題があった。特に複数のＬＥＤ素子を同時に駆動する場合においては、コレクタに流れる電流が大きくなると共に、先述の飽和電圧がさらに大きくなる。この為、従来の駆動装置について電源電圧を形成する場合、通常の５Ｖの電源電圧では対応することができず、ＬＥＤ素子を駆動する為に６Ｖ又は７Ｖの電源電圧を設ける必要があった。さらに、前記バイポーラトランジスタのゲート電極を制御する為に専用の信号を制御する装置を設ける必要があった為、これら装置とＬＥＤヘッドとのコネクタ端子を別に設ける必要があり、結果としてＬＥＤヘッドを小型化できないという問題があったが、本実施の形態に係るＬＥＤヘッドではＰ型ＭＯＳトランジスタ１１，１２を駆動する為の装置及びこれをＬＥＤヘッドに接続する端子を設ける必要がなく、ＬＥＤヘッドの小型化を実現することができる。さらにまた、本実施例においては、パワーＭＯＳトランジスタからなるＰ型ＭＯＳトランジスタ１１，１２を用いてコモンカソード電極を制御することとした為、小さいチップ面積のパワーＭＯＳトランジスタであっても、オン状態で生じる抵抗を微小値に抑えることができる為、通常の５Ｖの電源電圧で対応することができる。結果として、ＬＥＤ素子を駆動する為に、６Ｖ又は７Ｖの電源電圧を設ける必要がなくなり、部品点数の削減による低コスト化を実現することができる。

以下、本発明の第２の実施の形態について詳細な説明をする。第２の実施の形態に係る駆動装置は、第１の実施の形態に係る駆動装置と同様の構成を備える箇所があるため、これらの箇所については詳細な説明を省略し、差異のある箇所について詳細な説明を行う。

第２の実施の形態に係る駆動装置としてのプリントヘッド２１０は、第１の実施の形態に係る駆動装置と同様の画像形成装置に備えられるものである。また、第１の実施の形態においては、時分割数を奇数番目のＬＥＤ素子と、偶数番目のＬＥＤ素子との２つであるとして詳細な説明を行ったが、第２の実施の形態においては時分割数を４つとして詳細な説明を行う。第２の実施の形態に係る駆動装置は、図１６に示す様に、例えば１９２のＬＥＤ素子が配列された２６個のＬＥＤアレイチップＣＨＰ２０１，ＣＨＰ２０２，・・・，ＣＨＰ２２６と、各ＬＥＤアレイチップを駆動する２６個のドライバＩＣ ＤＲＶ２０１，ＤＲＶ２０２，・・・，２２６とを備える。

先述の様に、本実施の形態においてはＬＥＤ素子を４分割駆動するものである為、４９９２個のＬＥＤ素子を、各群１２４８個のＬＥＤ素子を備える様に４つの群（Ａ群，Ｂ群，Ｃ群，Ｄ群）に分割する。具体的には、直線状に並んだ４９９２個のＬＥＤ素子を等差的に４つの群に分割し、これら群を時分割駆動する。

Ａ群，Ｂ群，Ｃ群，Ｄ群に属するＬＥＤ素子は、それぞれの群毎にコモンカソード構造を備え、これらコモンカソード電極はＮ型ＭＯＳトランジスタ２１１，２１２，２１３，２１４のドレイン電極と接続されており、ドライバＩＣ ＤＲＶ２０１，ＤＲＶ２０２，２０３，ＤＲＶ２０４を用いてＮ型ＭＯＳトランジスタ２１１，２１２，２１３，２１４のゲート電極を制御することによりＬＥＤ素子の駆動を制御する。また、Ａ群，Ｂ群，Ｃ群，Ｄ群に属するＬＥＤ素子のアノード電極は、それぞれドライバＩＣ ＤＲＶ２０１，ＤＲＶ２０２，２０３，ＤＲＶ２０４に接続され、当該接続を通じてドライバＩＣ ＤＲＶ２０１，ＤＲＶ２０２，２０３，ＤＲＶ２０４から補正データ信号ｂｉｔ３〜ｂｉｔ０又は印刷データ信号ＤＡＴＡ３〜０を供給される。

Ｎ型ＭＯＳトランジスタ２１１，２１２，２１３，２１４は、先述の様にドレイン電極が、Ａ群，Ｂ群，Ｃ群，Ｄ群に属するＬＥＤ素子のコモンカソード電極と接続され、さらにソース電極は接地されている。また、Ｎ型ＭＯＳトランジスタ２１１，２１２，２１３，２１４のゲート電極はドライバＩＣ ＤＲＶ２０１，ＤＲＶ２０２，２０３，ＤＲＶ２０４のＫＤＲＶ端子と接続されており、ＤＲＶ２０１，ＤＲＶ２０２，２０３，ＤＲＶ２０４は、ＫＤＲＶ端子から供給される信号に基づいて制御される。尚、本実施の形態においては説明の便宜上、Ｎ型ＭＯＳトランジスタ２１１がＡ群のＬＥＤ素子の駆動を制御し、Ｎ型ＭＯＳトランジスタ２１２がＢ群のＬＥＤ素子の駆動を制御し、Ｎ型ＭＯＳトランジスタ２１３がＣ群のＬＥＤ素子の駆動を制御し、Ｎ型ＭＯＳトランジスタ２１４がＤ群のＬＥＤ素子の駆動を制御するものとする。

ドライバＩＣ ＤＲＶ２０１，ＤＲＶ２０２，・・・，２２６は、図１７に示す様に、１２段のフリップフロップ回路からなるシフトレジスト回路２２１と、シフトレジスト回路２２１と共に１３段のシフトレジストを構成するフリップフロップ回路２２２と、セレクタ回路２３と、書き込み制御回路２４と、ラッチ回路２２５と、メモリセルを配列したメモリセルアレイ２２６と、セレクタ機能を備えるマルチプレクサ回路２２７と、駆動回路２８と、差動クロック供給回路２９と、プルアップ抵抗３０と、マルチプレクサ回路２７の制御を行う制御回路２３１と、基準電流回路３２と、インバータ回路１２１と、ＮＡＮＤ回路１２２と、インバータ回路１２３とによって構成されている。

シフトレジスト回路２２１は、１２段の構成を有するものであり、フリップフロップ回路を４８個備える他は、シフトレジスタ回路２１と同一の構成を備える為、詳細な説明は省略する。また、フリップフロップ回路２２２は、シフトレジスト回路２２１と共に１３段のシフトレジスタを構成するものであり、プリントヘッド全体として１２×２６段又は１３×２６段のシフトレジスト回路を構成する。また、１３段のシフトレジスト回路の出力端子の内、ＤＡＴＡＩ３端子と接続された出力端子、ＤＡＴＡＩ１端子と接続された出力端子、及びＤＡＴＡＩ０端子と接続された出力端子は、メモリセルアレイ２２６と接続されている。

メモリセルアレイ２２６は、メモリ回路ＭＥＭ４を４８個配列し、さらにメモリ回路ＭＥＭを３個配列して構成される。メモリ回路ＭＥＭ４は、シフトレジスト回路２２１から補正データ入力端子Ｄを通じて供給された補正データ信号ｂｉｔ３〜ｂｉｔ０を記憶する。メモリセル回路ＭＥＭ４に記憶された補正データ信号ｂｉｔ３〜ｂｉｔ０は、制御回路２３１からの指令により、マルチプレクサ回路２２７によって読み出される。この様なメモリ回路ＭＥＭ４は、図１８に示す様に、４つのブロックＢ１，Ｂ２，Ｂ３，Ｂ４と、バッファ回路２３３と、インバータ回路２３４とによって構成されている。これら４つのブロックは、印刷制御部１から供給される補正データ信号の種類に応じて分割されているものであり、補正データ信号ｂｉｔ３〜ｂｉｔ０の内、自身に対応する補正データ信号が供給された場合は、後述する２つのゲート電極をオン状態にすることで供給された補正データ信号を記憶する。また、メモリ回路ＭＥＭ４には、補正データ信号を記憶すべきメモリセルを選択する為の選択信号Ｗ３〜Ｗ０及びメモリセルを駆動する為の駆動信号Ｅ３〜Ｅ０が書き込み制御回路２４から供給されるＷ３〜Ｗ０，Ｅ３〜Ｅ０端子が形成されており、これら選択信号Ｗ３〜Ｗ０，Ｅ３〜Ｅ０により後述するゲート電極のオン・オフ状態の切り替えを行う。

具体的にブロックＢ１は、Ｎ型ＭＯＳトランジスタ２３５〜２５０及びバッファ回路２５１〜２５８により構成されており、Ｎ型ＭＯＳトランジスタ２３５〜２３８並びにバッファ回路２５１，２５２、Ｎ型ＭＯＳトランジスタ２３９〜２４２並びにバッファ回路２５３，２５４、Ｎ型ＭＯＳトランジスタ２４３〜２４６並びにバッファ回路２５３，２５４、Ｎ型ＭＯＳトランジスタ２４３〜２４６並びにバッファ回路２５５，２５６、及びＮ型ＭＯＳトランジスタ２４７〜２５０並びにバッファ回路２５７，２５８によってそれぞれ直列に接続され、１つの補正データ信号を記憶する為のメモリセルを構成する。具体的には、Ｎ型ＭＯＳトランジスタ２３５〜２３８並びにバッファ回路２５１，２５２により構成されたメモリセルには補正データ信号ｂｉｔ０が記憶され、Ｎ型ＭＯＳトランジスタ２３９〜２４２並びにバッファ回路２５３，２５４により記憶されたメモリセルには補正データ信号ｂｉｔ１が記憶され、Ｎ型ＭＯＳトランジスタ２４３〜２４６並びにバッファ回路２５３，２５４により構成されたメモリセルには補正データ信号ｂｉｔ２が記憶され、Ｎ型ＭＯＳトランジスタ２４７〜２５０並びにバッファ回路２５７，２５８により構成されたメモリセルには補正データ信号ｂｉｔ３が記憶される。Ｎ型ＭＯＳトランジスタ２３５〜２３８及びバッファ回路２５１，２５２により構成されるメモリセルのＮ型ＭＯＳトランジスタ２３６，２３７のゲート電極には選択信号Ｗ３が供給され、選択信号Ｗ３によりＮ型ＭＯＳトランジスタ２３６，２３７のゲート電極のオン・オフ状態を制御され、自身に記憶すべき補正データ信号が供給された際にゲート電極をオン状態にすることで当該補正データ信号を自身に供給される様に制御する。さらに、Ｎ型ＭＯＳトランジスタ２３５，２３８，２３９，２４２，２４３，２４６，２４７，２５０のゲート電極には駆動信号Ｅ１が供給され、駆動信号Ｅ１によりＮ型ＭＯＳトランジスタ２３５，２３８，２３９，２４２，２４３，２４６，２４７，２５０のゲート電極のオン・オフ状態を制御され、ゲート電極をオン状態にされることで当該メモリセルを駆動する。この様なメモリセルに供給された補正データ信号ｂｉｔ３〜ｂｉｔ０は、後述するストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されることにより直列に接続されたバッファ回路２５１，２５２に記憶されることとなる。さらに、この様にして記憶された補正データ信号ｂｉｔ３〜ｂｉｔ０は、ｄ１１，ｄ１２，ｄ１３，ｄ１４端子を通じてマルチプレクサ回路２２７に供給される。同様に、Ｎ型ＭＯＳトランジスタ２３９〜２４２及びバッファ回路２５３，２５４により構成されるメモリセルには選択信号Ｗ１が供給され、Ｎ型ＭＯＳトランジスタ２４３〜２４６及びバッファ回路２５３，２５４により構成されるメモリセルには選択信号Ｗ２が供給され、Ｎ型ＭＯＳトランジスタ２４７〜２５０並びにバッファ回路２５７，２５８により構成されるメモリセルには選択信号Ｗ３が供給されることとなり、Ｎ型ＭＯＳトランジスタ２３５〜２３８及びバッファ回路２５１，２５２により構成されるメモリセルと同様の方法で補正データ信号の記憶を行う。

ブロックＢ２，Ｂ３，Ｂ４についても同様の方法で補正データ信号の記憶を行う。この場合、ブロックＢ２には駆動信号Ｅ２が供給され、ブロックＢ３には駆動信号Ｅ３が供給され、ブロックＢ４には駆動信号Ｅ４が供給されることとなる。

メモリ回路ＭＥＭは、同一の構成を備えるメモリ回路ＭＥＭ１、メモリ回路ＭＥＭ２、及びメモリ回路ＭＥＭ３の３個のメモリ回路により構成され、選択信号Ｗ３，駆動信号Ｅ０、及び印刷データ信号ＤＡＴＡ３，ＤＡＴＡＩ１，ＤＡＴＡＩ０を記憶し、当該記憶された印刷データ信号ＤＡＴＡ３，ＤＡＴＡＩ１，ＤＡＴＡＩ０がＫ−ＥＮＢ信号，Ｋ−ＳＥＬ０信号，Ｋ−ＳＥＬ１信号として制御回路２３１により読み出される。この場合、メモリ回路ＭＥＭ１には選択信号Ｗ３，駆動信号Ｅ０、及び印刷データ信号ＤＡＴＡ３が供給され、記憶し、これら信号をＫ−ＥＮＢ信号として制御回路２３１から読み込まれる。また、メモリ回路ＭＥＭ２には選択信号Ｗ３，駆動信号Ｅ０、及び印刷データ信号ＤＡＴＡ１が供給され、記憶し、これら信号をＫ−ＳＥＬ１信号として制御回路２３１から読み込まれる。また、メモリ回路ＭＥＭ３には選択信号Ｗ３，駆動信号Ｅ０、及び印刷データ信号ＤＡＴＡ０が供給され、記憶し、これら信号をＫ−ＳＥＬ０信号として制御回路２３１から読み込まれる。具体的にメモリ回路ＭＥＭは、図１９に示す様に、Ｎ型ＭＯＳトランジスタ２６０〜２６３、インバータ回路２６４〜２６６、及びバッファ回路により構成され、この様な構成を備えるメモリ回路を３個配列することで構成される。例えば印刷データ信号ＤＡＴＡ３が供給されるメモリセルは、Ｎ型ＭＯＳトランジスタ２６０，２６３のゲート電極には駆動信号Ｅ０が供給され、Ｎ型ＭＯＳトランジスタ２６１，２６２のゲート電極には選択信号Ｅ０が供給され、Ｎ型ＭＯＳトランジスタ２６０〜２６３は当該供給された信号に基づき、メモリ回路ＭＥＭ４と同様の方法で印刷データ信号ＤＡＴＡ３を記憶し、当該記憶した印刷データ信号ＤＡＴＡ３がＫ−ＥＮＢ信号として制御回路２３１により読み出される。また、メモリ回路ＭＥＭに記憶された印刷データ信号ＤＡＴＡ１はＫ−ＳＥＬ０信号として読み出され、印刷データ信号ＤＡＴＡ０はＫ−ＳＥＬ１信号として読み出される。

マルチプレクサ回路２２７は、制御回路２３１よりラッチ信号ＬＯＡＤに基づく切り替え信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が選択的に供給され、何れかの切り替え信号が供給された場合に、当該供給された切り替え信号に対応するメモリセルアレイ２２６から先述した方法でメモリセルアレイ２２６に記憶された補正データ信号を読み出す。この場合、例えば切り替え信号Ｓ１，Ｓ２，Ｓ３，Ｓ４の内、何れかの１つの切り替え信号がハイレベル信号として供給されているときは、他の３つの切り替え信号はローレベル信号として供給されていることとなる。この場合、例えば何れかの切り替え信号がハイレベル信号であるときは、他の全ての切り替え信号がローレベル信号となる。この様なマルチプレクサ回路２２７は、図２０に示す様に、ＡＮＤ回路２７０〜２８５と、ＯＲ回路２８６〜２８９とによって構成されており、ＡＮＤ回路２８２〜２８５、及びＯＲ回路２８９により補正データ信号ｂｉｔ０用のマルチプレクサ回路を構成し、ＡＮＤ回路２７８〜２８１及びＯＲ回路２８８により補正データ信号ｂｉｔ１用のマルチプレクサ回路を構成し、ＡＮＤ回路２７４〜２７７、及びＯＲ回路２８７により補正データ信号ｂｉｔ２用の回路を構成し、ＡＮＤ回路２７０〜２７３、及びＯＲ回路２８６により補正データ信号ｂｉｔ３用の回路を構成する。ＡＮＤ回路２８２〜２８５、及びＯＲ回路２８９により構成される補正データ信号ｂｉｔ０用のマルチプレクサ回路においては、ＡＮＤ回路２８２〜２８５の一方の入力端子には、メモリセルアレイ２２６のｄ１０，ｄ２０，ｄ３０，ｄ４０端子よりそれぞれ補正データ信号ｂｉｔ０が供給される。また、ＡＮＤ回路２８２〜２８５の他方の入力端子には、制御回路２３１よりそれぞれ切り替え信号Ｓ４，Ｓ３，Ｓ２，Ｓ１が供給される。さらに、ＡＮＤ回路２８２〜２８５の出力端子は全てＯＲ回路２８９の入力端子に接続され、この様な回路構成により、制御回路２３１からの切り替え信号に対応する補正データ信号がマルチプレクサ回路の補正データ信号出力端子Ｑ０から駆動回路２８に供給されることとなる。同様の方法で、ＡＮＤ回路２７８〜２８１及びＯＲ回路２８８から補正データ信号ｂｉｔ１が補正データ信号出力端子Ｑ１から駆動回路に供給され、ＡＮＤ回路２７４〜２７７、及びＯＲ回路２８７から補正データ信号ｂｉｔ２が補正データ信号出力端子Ｑ２から駆動回路に供給され、ＡＮＤ回路２７０〜２７３、及びＯＲ回路２８６から補正データ信号ｂｉｔ３が補正データ信号出力端子Ｑ３から駆動回路に供給されることとなる。

制御回路２３１は、先述の様に切り替え信号Ｓ１，Ｓ２，Ｓ３，Ｓ４をマルチプレクサ回路２２７に選択的に供給し、メモリ回路ＭＥＭから供給されたＫ−ＥＮＢ信号、Ｋ−ＳＥＬ０信号、及びＫ−ＳＥＬ１信号に基づいてＫＤＲＶ端子からＮ型ＭＯＳトランジスタ２１１，２１２，２１３，２１４を駆動する為の信号を供給する。この様な制御回路２３１は、図２１に示す様にフリップフロップ回路２６０，２６１と、ＡＮＤ回路２６２〜２６５と、ＸＯＲ回路２６６，２６７と、ＯＲ回路２６８と、バッファ回路２６９とによって構成される。フリップフロップ回路２６０のＤ端子にはフリップフロップ回路２６１のＱＮ端子が接続され、フリップフロップ回路２６０のＱ端子はフリップフロップ回路２６１のＤ端子及びＡＮＤ回路２６４，２６５の一方の入力端子に接続され、フリップフロップ回路２６０のＱＮ端子はＡＮＤ回路２６２，２６３の一方の入力端子、及びＸＯＲ回路２６６の一方の入力端子に接続され、フリップフロップ回路２６０には印刷制御部１からラッチ信号ＬＯＡＤ及び同期信号ＨＤ−ＨＳＹＮＣ−Ｎが供給される。また、フリップフロップ回路２６１のＤ端子はフリップフロップ回路２６０のＱ端子と接続され、フリップフロップ回路２６１のＱ端子はＸＯＲ端子の一方の入力端子に接続され、フリップフロップ回路２６１のＱＮ端子は、フリップフロップ回路２６０のＤ端子、及びＡＮＤ回路２６２〜２６５の他方の入力端子と接続されている。ＸＯＲ回路２６６の入力端子はフリップフロップ回路２６０のＱ端子と接続されると共にＫ−ＳＥＬ１信号が供給され、ＸＯＲ回路２６７の入力端子はフリップフロップ回路２６１のＱ端子と接続されると共にＫ−ＳＥＬ０信号が供給され、ＯＲ回路２６８の入力端子には、ＸＯＲ回路２６６，２６７の出力端子と接続されると共にＫ−ＥＮＢ信号が供給される。また、ＯＲ回路２６８の出力端子はバッファ回路２６９と接続され、バッファ回路２６９の出力端子はＫＤＲＶ端子と接続される。また、ＡＮＤ回路２６２〜２６５から出力される信号は、切り替え信号Ｓ１〜Ｓ４信号として出力される。

まず、プリントヘッドに対して補正データ信号ｂｉｔ３〜０を供給し、メモリセルアレイ２６に一時的に記憶する方法について図２２を参照しながら説明する。まず、印刷制御部１からＨＤ−ＬＯＡＤ端子を通じて、例えばハイレベル信号を供給される。次に、Ａ部において印刷制御部１からＤＡＴＡＩ３〜０端子を通じて補正データ信号ｂｉｔ３を供給される。このとき例えば、ＤＡＴＡＩ３端子には第１ドットの信号、ＤＡＴＡＩ２端子には第５ドットの信号、ＤＡＴＡＩ９端子には第９ドットの信号、ＤＡＴＡＩ０端子には第１３ドットの信号が供給され、これら信号はシフトレジスタ２２１を構成するフリップフロップ回路に一時的に保持される。次に、印刷制御部１からクロック信号ＨＤ−ＣＬＫ−Ｐが供給されることで、フリップフロップ回路に保持された信号はメモリセルアレイ２２６へと供給され、印刷制御部１よりストローブ信号ＨＤ−ＳＴＢ−Ｎが供給され、当該ストローブ信号ＨＤ−ＳＴＢ−Ｎをトリガとして補正データ信号ｂｉｔ３の第１ドット、第５ドット、第９ドット、第１３ドットの信号がメモリセルに記憶される。

次に、Ｂ部において補正データ信号ｂｉｔ３の第２ドット、第６ドット、第１０ドット、第１４ドットの信号が印刷制御部１から供給され、同様のプロセスでこれら信号をメモリセルアレイ２２６に記憶する。さらにＣ部において補正データ信号ｂｉｔ３の第３ドット、第７ドット、第１１ドット、第１５ドットの信号が印刷制御部１から供給され、同様のプロセスでこれら信号をメモリセルアレイ２２６に記憶し、Ｄ部において補正データ信号ｂｉｔ３の第４ドット、第８ドット、第１２ドット、第１６ドットの信号が印刷制御部１から供給され、同様のプロセスでこれら信号をメモリセルアレイ２２６に記憶する。さらに補正データ信号ｂｉｔ２〜０についても同様のプロセスでメモリセルアレイ２２６に記憶し、ロード信号ＨＤ−ＬＯＡＤをローレベル信号に遷移させ、一連の処理を終了する。

図２３（ａ）は、上記Ａ部及びＢ部の詳細な図である。まずＤＡＴＡＩ３端子に供給される信号について見るに、クロック信号ＨＤ−ＣＬＫ−Ｐの１個目のパルスが発生すると同期して、ＤＡＴＡＩ３端子には、Ｋ−ＥＮＢ信号が供給される。また、クロック信号ＨＤ−ＣＬＫ−Ｐの１個目のパルスが発生すると同期して、ＤＡＴＡＩ１端子にはＫ−ＳＥＬ１信号が供給され、ＤＡＴＡＩ０端子にはＫ−ＳＥＬ０信号が供給される。さらに、Ｋ−ＥＮＢ信号及びＫ−ＳＥＬ０，１信号がＤＡＴＡＩ３端子、ＤＡＴＡＩ１端子及びＤＡＴＡＩ０端子に供給されるとき、ＤＡＴＡＩ２端子には供給すべき信号が存在しない為、ＤＵＭＭＹ信号が供給される。これらＫ−ＥＮＢ信号、Ｋ−ＳＥＬ１，２信号、及びＤＵＭＭＹ信号は、補正データの供給時に補正データの先頭位置に割り当てられているものであるが、Ａ部において補正データ信号ｂｉｔ３の第１ドット、第５ドット、第９ドット、第１３ドットの信号を供給する際、及びＢ部において補正データ信号ｂｉｔ３の第２ドット、第６ドット、第１０ドット、第１４ドットを供給する際の両タイミングにおいて割り当てる必要は無く、いずれか一方のタイミングにおいて割り当てられていれば良い。さらに、これらＫ−ＥＮＢ信号、Ｋ−ＳＥＬ１，２信号、及びＤＵＭＭＹ信号が補正データ信号の先頭に割り当てられている場合は、シフトレジスタ回路は、シフトレジスタ２２１及びフリップフロップ回路２２２によって１３×２６段の構成となる様に切り替えられており、セレクタ回路２３から出力される信号は、フリップフロップ回路２２２から供給された信号となっている。

Ａ部、Ｅ部、Ｉ部、及びＭ部においては、図２３（ｂ）〜図２３（ｈ）に示す様にＡ部と同様にシフトレジスタ２２１及びフリップフロップ回路２２２によって１３×２６段の構成となる様なシフトレジスタ回路を形成し、１３個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐによって補正データ信号の記憶を行う。この場合、補正データの供給時に補正データ信号の先頭位置にＫ−ＳＥＬ０，１信号及びＫ−ＥＮＢ信号を割り当てる必要がない為、ＤＡＴＡＩ３〜０端子に供給される全ての信号の先頭位置にＤＵＭＭＹ信号を割り当てる。さらに、Ｂ部、Ｃ部、Ｄ部、Ｆ部、Ｇ部、Ｈ部、Ｊ部、Ｋ部、及びＬ部においては、シフトレジスタ回路２１による２４段のシフトレジスト回路を用い、セレクタ回路２３から出力される信号は、フリップフロップ回路ＦＦＡ１２、ＦＦＢ１２、ＦＦＣ１２、ＦＦＤ１２から供給された信号となる。

次に、制御部２３１に供給されるＫ−ＥＮＢ信号及びＫ−ＳＥＬ０，１信号の種類の決定方法について詳細な説明をする。

まず、Ｋ−ＥＮＢ信号及びＫ−ＳＥＬ０，１信号がローレベル信号である場合について詳細な説明をする。このとき、クロック信号ＨＤ−ＣＬＫ−Ｐの１３個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されるタイミングでフリップフロップ回路ＦＦＤ１３から、フリップフロップ回路ＦＦＤ１３と接続されたメモリセルＭＥＭに供給される信号はローレベル信号となる。またこのとき書き込み制御回路２２４のＷ３端子からメモリセルＭＥＭ１に供給される信号、及びＥ０端子からＭＥＭ１に供給される信号はハイレベル信号となり、結果として当該メモリセルＭＥＭ１に記憶される信号はローレベル信号となる。フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３に接続されたメモリセルＭＥＭについても同様に、フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３からローレベル信号を供給され、書き込み制御回路２４のＷ３端子、及びＥ０端子からハイレベル信号を供給され、メモリ回路ＭＥＭ２，３はローレベル信号を記憶する。

次に、Ｋ−ＥＮＢ信号がハイレベル信号であり、Ｋ−ＳＥＬ０，１信号がローレベル信号である場合について詳細な説明をする。このとき、クロック信号ＨＤ−ＣＬＫ−Ｐの１３個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されるタイミングでフリップフロップ回路ＦＦＤ１３から、フリップフロップ回路ＦＦＤ１３と接続されたメモリセルＭＥＭに供給される信号はローレベル信号となる。またこのとき書き込み制御回路２２４のＷ３端子から当該メモリセルＭＥＭ１に供給される信号、及びＥ０端子からＭＥＭ１に供給される信号はハイレベル信号となり、結果として当該メモリセルＭＥＭ１に記憶される信号はローレベル信号となる。フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３に接続されたメモリセルＭＥＭについても同様に、フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３からローレベル信号を供給され、書き込み制御回路２４のＷ３端子、及びＥ０端子からハイレベル信号を供給され、メモリ回路ＭＥＭ２，３はローレベル信号を記憶する。

次に、Ｋ−ＥＮＢ信号がハイレベル信号であり、Ｋ−ＳＥＬ１信号がローレベル信号であり、Ｋ−ＳＥＬ０信号がハイレベル信号である場合について詳細な説明をする。このとき、クロック信号ＨＤ−ＣＬＫ−Ｐの１３個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されるタイミングでフリップフロップ回路ＦＦＤ１３から、フリップフロップ回路ＦＦＤ１３と接続されたメモリセルＭＥＭに供給される信号はローレベル信号となる。またこのとき書き込み制御回路２２４のＷ３端子から当該メモリセルＭＥＭ１に供給される信号、及びＥ０端子からＭＥＭ１に供給される信号はハイレベル信号となり、結果として当該メモリセルＭＥＭ１に記憶される信号はローレベル信号となる。フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３に接続されたメモリセルＭＥＭについても同様に、フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３からローレベル信号を供給され、書き込み制御回路２４のＷ３端子、及びＥ０端子からハイレベル信号を供給され、メモリ回路ＭＥＭ２，３はローレベル信号を記憶する。

次に、Ｋ−ＥＮＢ信号がハイレベル信号であり、Ｋ−ＳＥＬ１信号がハイレベル信号であり、Ｋ−ＳＥＬ０信号がローレベル信号である場合について詳細な説明をする。このとき、クロック信号ＨＤ−ＣＬＫ−Ｐの１３個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されるタイミングでフリップフロップ回路ＦＦＤ１３から、フリップフロップ回路ＦＦＤ１３と接続されたメモリセルＭＥＭに供給される信号はハイレベル信号となる。またこのとき書き込み制御回路２２４のＷ３端子から当該メモリセルＭＥＭ１に供給される信号、及びＥ０端子からＭＥＭ１に供給される信号はハイレベル信号となり、結果として当該メモリセルＭＥＭ１に記憶される信号はハイレベル信号となる。フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３に接続されたメモリセルＭＥＭについても同様に、フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３からハイレベル信号を供給され、書き込み制御回路２４のＷ３端子、及びＥ０端子からハイレベル信号を供給され、メモリ回路ＭＥＭ２はローレベル信号を記憶し、メモリ回路ＭＥＭ３はハイレベル信号を記憶する。

次に、Ｋ−ＥＮＢ信号、Ｋ−ＳＥＬ１信号、及びＫ−ＳＥＬ０信号がハイレベル信号である場合について詳細な説明をする。このとき、クロック信号ＨＤ−ＣＬＫ−Ｐの１３個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されるタイミングでフリップフロップ回路ＦＦＤ１３から、フリップフロップ回路ＦＦＤ１３と接続されたメモリセルＭＥＭに供給される信号はハイレベル信号となる。またこのとき書き込み制御回路２２４のＷ３端子から当該メモリセルＭＥＭ１に供給される信号、及びＥ０端子からＭＥＭ１に供給される信号はハイレベル信号となり、結果として当該メモリセルＭＥＭ１に記憶される信号はハイレベル信号となる。フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３に接続されたメモリセルＭＥＭについても同様に、フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３からハイレベル信号を供給され、書き込み制御回路２４のＷ３端子、及びＥ０端子からハイレベル信号を供給され、メモリ回路ＭＥＭ２，３はハイレベル信号を記憶する。

次に、Ｋ−ＥＮＢ信号がハイレベル信号であり、Ｋ−ＳＥＬ１信号がハイレベル信号であり、Ｋ−ＳＥＬ０信号がローレベル信号である場合について詳細な説明をする。このとき、クロック信号ＨＤ−ＣＬＫ−Ｐの１３個目のパルス信号が供給され、補正データ信号をメモリセルに書き込む為のストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されるタイミングでフリップフロップ回路ＦＦＤ１３から、フリップフロップ回路ＦＦＤ１３と接続されたメモリセルＭＥＭに供給される信号はローレベル信号となる。またこのとき書き込み制御回路２２４のＷ３端子から当該メモリセルＭＥＭ１に供給される信号、及びＥ０端子からＭＥＭ１に供給される信号はハイレベル信号となり、結果として当該メモリセルＭＥＭ１に記憶される信号はハイレベル信号となる。フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３に接続されたメモリセルＭＥＭについても同様に、フリップフロップ回路ＦＦＢ１３，ＦＦＡ１３からローレベル信号を供給され、書き込み制御回路２４のＷ３端子、及びＥ０端子からハイレベル信号を供給され、メモリ回路ＭＥＭ２はハイレベル信号を記憶し、メモリ回路ＭＥＭ３はローレベル信号を記憶する。

次に、印刷データ信号ＨＤ−ＤＡＴＡ３〜０をＬＥＤ素子に供給し、ＬＥＤ素子を駆動させる際の動作について図面を参照しながら詳細な説明をする。尚、本実施の形態においては、１ラインの潜像画像を４回の分割駆動によって像担持体表面に露光するものとする。

図２４（ａ）及び図２４（ｂ）に示す様に、ＬＥＤ素子を駆動するに際し印刷制御部１は、例えば負の同期信号ＨＳＹＮＣをＨＤ−ＨＹＳＮＣ端子に供給する。次に、印刷制御部１は、ＤＡＴＡＩ３〜０端子に第１ドット、第５ドット、第９ドット、及び第１３ドットの印刷データを供給する。このとき、シフトレジスタ回路は、１２×２６段の構成となっている為、差動クロック供給回路２９は、１２個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐを供給する。その後、１２個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐと同期してＤＡＴＡＩ３〜０端子には１６ドット離れた位置の印刷信号が順次供給され、１２個目のパルスが入力された後、印刷制御部１からラッチ信号ＬＯＡＤが供給され、ストローブ信号ＨＤ−ＳＴＢ−Ｄが供給されることによりＬＥＤ素子が駆動される。このとき、例えばＤ群のＬＥＤ素子を駆動するとすれば、Ｎ型ＭＯＳトランジスタ２１４をオン状態にすることが必要となる為、先述の方法によりドライバＩＣ ＤＲＶ２０４のＫＤＲＶ端子からはハイレベル信号が供給され、ドライバＩＣ ＤＲＶ２０１，２０２，ＤＲＶ２０３のＫＤＲＶ端子からはローレベル信号が供給されることとなる。

次に、印刷制御部１は、ＤＡＴＡＩ３〜０端子に第２ドット、第６ドット、第１０ドット、及び第１４ドットの印刷データを供給する。このとき、シフトレジスタ回路は、１２×２６段の構成となっている為、差動クロック供給回路２９は、１２個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐを供給する。その後、１２個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐと同期してＤＡＴＡＩ３〜０端子には１６ドット離れた位置の印刷信号が順次供給され、１２個目のパルスが入力された後、印刷制御部１からラッチ信号ＬＯＡＤが供給され、ストローブ信号ＨＤ−ＳＴＢ−Ｄが供給されることによりＬＥＤ素子が駆動される。このとき、例えばＣ群のＬＥＤ素子を駆動するとすれば、Ｎ型ＭＯＳトランジスタ２１３をオン状態にすることが必要となる為、先述の方法によりドライバＩＣ ＤＲＶ２０３のＫＤＲＶ端子からはハイレベル信号が供給され、ドライバＩＣ ＤＲＶ２０１，２０２，ＤＲＶ２０４のＫＤＲＶ端子からはローレベル信号が供給されることとなる。

次に、印刷制御部１は、ＤＡＴＡＩ３〜０端子に第３ドット、第７ドット、第１１ドット、及び第１５ドットの印刷データを供給する。このとき、シフトレジスタ回路は、１２×２６段の構成となっている為、差動クロック供給回路２９は、１２個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐを供給する。その後、１２個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐと同期してＤＡＴＡＩ３〜０端子には１６ドット離れた位置の印刷信号が順次供給され、１２個目のパルスが入力された後、印刷制御部１からラッチ信号ＬＯＡＤが供給され、ストローブ信号ＨＤ−ＳＴＢ−Ｄが供給されることによりＬＥＤ素子が駆動される。このとき、例えばＢ群のＬＥＤ素子を駆動するとすれば、Ｎ型ＭＯＳトランジスタ２１２をオン状態にすることが必要となる為、先述の方法によりドライバＩＣ ＤＲＶ２０２のＫＤＲＶ端子からはハイレベル信号が供給され、ドライバＩＣ ＤＲＶ２０１，２０３，ＤＲＶ２０４のＫＤＲＶ端子からはローレベル信号が供給されることとなる。

次に、印刷制御部１は、ＤＡＴＡＩ３〜０端子に第４ドット、第８ドット、第１２ドット、及び第１６ドットの印刷データを供給する。このとき、シフトレジスタ回路は、１２×２６段の構成となっている為、差動クロック供給回路２９は、１２個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐを供給する。その後、１２個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐと同期してＤＡＴＡＩ３〜０端子には１６ドット離れた位置の印刷信号が順次供給され、１２個目のパルスが入力された後、印刷制御部１からラッチ信号ＬＯＡＤが供給され、ストローブ信号ＨＤ−ＳＴＢ−Ｄが供給されることによりＬＥＤ素子が駆動される。このとき、例えばＡ群のＬＥＤ素子を駆動するとすれば、Ｎ型ＭＯＳトランジスタ２１１をオン状態にすることが必要となる為、先述の方法によりドライバＩＣ ＤＲＶ２０１のＫＤＲＶ端子からはハイレベル信号が供給され、ドライバＩＣ ＤＲＶ２０２，２０３，ＤＲＶ２０４のＫＤＲＶ端子からはローレベル信号が供給されることとなる。

次に、ＬＥＤ素子を駆動させる際の制御回路２３１の動作について図２５を参照しながら詳細な説明をする。

まず、Ｒ部において印刷制御部１からＨＳＹＮＣ端子を通じて同期信号ＨＤ−ＨＳＹＮＣ−Ｎが供給され、フリップフロップ回路２６０，２６１がリセットされる。フリップフロップ回路２６０，２６１がリセットされるとＡＮＤ回路２６２からＳ４端子を通じて出力される信号はハイレベル信号となり、ＡＮＤ回路２６３〜２６５からＳ１〜Ｓ３端子を通じて出力される信号はローレベル信号となる。次に、Ｓ部において印刷制御部１からラッチ信号ＬＯＡＤが供給され、ラッチ信号ＬＯＡＤがハイレベル信号へ遷移する。この状態は、図２４（ａ）に示す１部に相当する。これによりフリップフロップ回路２６０のＱ端子から出力される信号はハイレベル信号となり、Ｓ１端子から出力される信号はハイレベル信号となり、Ｓ２〜Ｓ３端子から出力される信号はローレベル信号となる。次に、Ｔ_１部においてラッチ信号ＬＯＡＤがローレベル信号へと遷移し、Ｔ_２部においてラッチ信号ＬＯＡＤがハイレベル信号へと遷移する。この状態は、図２４（ａ）に示す２部に相当する。これにより、フリップフロップ回路２６０，２６１のＱ端子から出力される信号はハイレベル信号となり、Ｓ２端子から出力される信号がハイレベル信号、Ｓ１，Ｓ３，Ｓ４端子から出力される信号はローレベル信号となる。次に、Ｕ_１部においてラッチ信号ＬＯＡＤがローレベル信号へと遷移し、Ｕ_２部においてラッチ信号ＬＯＡＤがハイレベル信号へと遷移する。この状態は、図２４（ａ）に示す３部に相当する。これにより、フリップフロップ回路２６０のＱ端子から出力される信号はローレベル信号に遷移し，２６１のＱ端子から出力される信号はハイレベル信号となり、Ｓ３端子から出力される信号がハイレベル信号、Ｓ１，Ｓ２，Ｓ４端子から出力される信号はローレベル信号となる。次に、Ｖ_１部においてラッチ信号ＬＯＡＤがローレベル信号へと遷移し、Ｖ_２部においてラッチ信号ＬＯＡＤがハイレベル信号へと遷移する。この状態は、図２４（ａ）に示す４部に相当する。これにより、フリップフロップ回路２６０のＱ端子から出力される信号はローレベル信号となり，２６１のＱ端子から出力される信号はローレベル信号に遷移し、Ｓ４端子から出力される信号がハイレベル信号、Ｓ１，Ｓ２，Ｓ３端子から出力される信号はローレベル信号となる。これらを表に表すと表１の様な結果となる。

尚、この場合において、Ｑ０とは、フリップフロップ回路２６１のＱ端子から出力される信号レベルを示し、Ｑ１とは、フリップフロップ回路２６０のＱ端子から出力される信号レベルを示し、Ｋ０とは、Ｋ−ＳＥＬ０信号レベルを示し、Ｋ１とは、Ｋ−ＳＥＬ１信号レベルを示す。さらに、説明の便宜上、Ｋ−ＳＥＬ１信号及びＫ−ＳＥＬ０信号がローレベル信号であるときは状態００とし、Ｋ−ＳＥＬ１信号がハイレベル信号でありＫ−ＳＥＬ０信号がローレベル信号であるときは状態１０とし、Ｋ−ＳＥＬ１信号がローレベル信号でありＫ−ＳＥＬ０信号がハイレベル信号であるときは状態０１とし、Ｋ−ＳＥＬ１信号及びＫ−ＳＥＬ０信号がハイレベル信号であるときは状態１１とする。

次に、印刷データ信号ＨＤ−ＤＡＴＡ３〜０をＬＥＤ素子に供給し、ＬＥＤ素子を駆動させる際の動作について図２６（ａ）及び図２６（ｂ）を参照しながら詳細な説明をする。図２６（ａ）は、Ｋ−ＥＮＢ信号をローレベル信号とした場合におけるタイムチャートである。この場合、Ｋ−ＥＮＢ信号がローレベル信号であるので、ＡＮＤ回路２６８から出力される信号はローレベル信号となり、ＫＤＲＶ端子から出力される信号はローレベル信号となり、Ｎ型ＭＯＳトランジスタ２１１〜２１４はＫ−ＳＥＬ０信号又はＫ−ＳＥＬ１信号の種類によらず、オフ状態となる。

また図２６（ｂ）は、Ｋ−ＥＮＢ信号をハイレベル信号とし、状態００，０１，１０，１１におけるＫＤＲＶ端子から出力される信号の遷移について説明する図である。まず、Ｗ部において印刷制御部１より同期信号ＨＤ−ＨＳＹＮＣが供給される。次に、印刷制御部１よりＤＡＴＡＩ３〜０端子を通じて印刷データ信号ＤＡＴＡ３〜０が供給される。さらにこれと同期して１２個のパルスからなるクロック信号ＨＤ−ＣＬＫ−Ｐが供給される。次に、Ｘ部においてロード信号ＨＤ−ＬＯＡＤが印刷制御部１より供給され、印刷データ信号ＨＤ−ＤＡＴＡ３〜０はラッチ回路２２５にラッチされる。これと同期して制御回路２３１から切り替え信号Ｓ１がマルチプレクサ回路２２６に供給される。これは、メモリセルアレイ２２６に記憶された補正データ信号の内、第１ドット、第５ドット、第９ドット、第１３ドットを読み出す為に供給されるものである。このとき、状態００においては、ＫＤＲＶ端子から出力される信号はハイレベル信号に遷移し、状態１０においては、ＫＤＲＶ端子から出力される信号はローレベル信号に遷移する。次にＹ部において印刷制御部１からストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されることによりＬＥＤ素子がＫＤＲＶ端子の信号の種類に基づいて駆動し、又は駆動しないこととなる。

次にＺ部において、印刷データ信号ＨＤ−ＤＡＴＡ３〜０の第２ドット、第６ドット、第１０、第１４ドットの信号が印刷制御部１より供給され、ＡＡ部においてロード信号ＨＤ−ＬＯＡＤが印刷制御部１より供給され、印刷データ信号ＨＤ−ＤＡＴＡ３〜０の第２ドット、第６ドット、第１０、第１４ドットの信号がラッチ回路２２５にラッチされる。これと同期して制御回路２３１から切り替え信号Ｓ２がマルチプレクサ回路２２６に供給され、第２ドット、第６ドット、第１０、第１４ドットの補正データ信号がメモリセルアレイ２２６から読み出される。このとき、状態００においては、ＫＤＲＶ端子から出力される信号はローレベル信号に遷移し、状態０１においてはＫＤＲＶ端子から出力される信号はハイレベル信号に遷移する。次にＡＢ部において印刷制御部１からストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されることによりＬＥＤ素子がＫＤＲＶ端子の信号の種類に基づいて駆動し、又は駆動しないこととなる。

次にＡＦ部において、印刷データ信号ＨＤ−ＤＡＴＡ３〜０の第３ドット、第７ドット、第１１、第１５ドットの信号が印刷制御部１より供給され、ＡＧ部においてロード信号ＨＤ−ＬＯＡＤが印刷制御部１より供給され、印刷データ信号ＨＤ−ＤＡＴＡ３〜０の第３ドット、第７ドット、第１１、第１５ドットの信号がラッチ回路２２５にラッチされる。これと同期して制御回路２３１から切り替え信号Ｓ４がマルチプレクサ回路２２６に供給され、第４ドット、第８ドット、第１２、第１６ドットの補正データ信号がメモリセルアレイ２２６から読み出される。このとき、状態０１においては、ＫＤＲＶ端子から出力される信号はローレベル信号に遷移し、状態１１においてはＫＤＲＶ端子から出力される信号はハイレベル信号に遷移する。次にＡＨ部において印刷制御部１からストローブ信号ＨＤ−ＳＴＢ−Ｎが供給されることによりＬＥＤ素子がＫＤＲＶ端子の信号の種類に基づいて駆動し、又は駆動しないこととなる。この様なプロセスにより、像担持体上に１ライン分の潜像画像を露光し、ＡＩ部において印刷制御部１から同期信号ＨＤ−ＨＳＹＮＣが供給されることで次のラインの露光を開始する。

先述のように、ＫＤＲＶ端子と接続されたＮ型ＭＯＳトランジスタ２１１，２１２，２１３，２１４は、ドライバＩＣ ＤＲＶ２０１，ＤＲＶ２０２，ＤＲＶ２０３，ＤＲＶ２０４にのみ設けられているものであり、ドライバＩＣ ＤＲＶ２０５，ＤＲＶ２０６，・・・，ＤＲＶ２２６のＫＤＲＶ端子には何も接続されないものである為、ドライバＩＣ ＤＲＶ２０５，ＤＲＶ２０６，・・・，ＤＲＶ２２６に形成されたＬＥＤ素子を駆動するに当たり、ＫＤＲＶ端子に供給する信号のレベルを変化させる必要がない。このため、ドライバＩＣ ＤＲＶ２０１，ＤＲＶ２０２，ＤＲＶ２０３，ＤＲＶ２０４にのみＫ−ＥＮＢ信号を供給することで、ドライバＩＣ ＤＲＶ２０５，ＤＲＶ２０６，・・・，ＤＲＶ２２６がＬＥＤ素子を駆動するのに必要な信号を供給することができる為、不必要な信号遷移を発生させることによるノイズ電圧の発生を防止することができる。

本実施例においては、パワーＭＯＳトランジスタからなるＰ型ＭＯＳトランジスタ２１１，２１２，２１３，２１４を用いてコモンカソード電極を制御することとした為、小さいチップ面積のパワーＭＯＳトランジスタであっても、オン状態で生じる抵抗を微小値に抑えることができる為、第１の実施の形態と同様に部品点数の削減による低コスト化を実現することができる。

以下、本発明の第３の実施の形態について詳細な説明をする。第３の実施の形態は、第１の実施の形態において示した制御回路３３内部のバッファ回路１３４に相当する回路に関するものであり、バッファ回路１３４以外の箇所については第１の実施の形態と同一である為詳細な説明は省略する。尚、説明の便宜上、ＫＤＲＶ端子は、Ｐ型ＭＯＳトランジスタ１１と接続されているものとして詳細な説明をする。

第３の実施の形態に係るバッファ回路３３４は、Ｐ型ＭＯＳトランジスタ、及びＮ型ＭＯＳトランジスタを組み合わせて構成される第１の回路及び第２の回路によって構成される。これら第１の回路及び第２の回路は共通の入力端子及び出力端子を持ち、入力端子はＡＮＤ回路１３３の出力端子と接続され、出力端子はＫＤＲＶ端子と接続される。この様なバッファ回路３３４においては、入力端子から入力された信号の電圧値を、出力端子を通じてＫＤＲＶ端子に供給する際に多段階に変化させることで、高速なスイッチング動作を行うことが可能となる。具体的には、入力端子から入力された信号を、第１の回路と第２の回路の何れか一方の回路に配設された遅延回路等の遅延手段を用いることで、時間差を持たせて出力端子から出力することにより、例えばバッファ回路への入力波形がローレベル信号からハイレベル信号へ遷移する時間を短縮させ、高速なスイッチング動作を行う。

具体的にバッファ回路３３４は、図２７に示す様にＰ型ＭＯＳトランジスタ３０１〜３０４と、Ｎ型ＭＯＳトランジスタ３０５〜３０８と、遅延回路３０９とによって構成される。Ｐ型ＭＯＳトランジスタ３０１〜３０４のソース電極はそれぞれＶＤＤ端子と接続され、Ｎ型ＭＯＳトランジスタ３０５〜３０８のソース電極はそれぞれ接地され、Ｐ型ＭＯＳトランジスタ３０１のドレイン電極とＮ型ＭＯＳトランジスタ３０５のドレイン電極が接続され、Ｐ型ＭＯＳトランジスタ３０２のドレイン電極とＮ型ＭＯＳトランジスタ３０６のドレイン電極が接続され、Ｐ型ＭＯＳトランジスタ３０３のドレイン電極とＮ型ＭＯＳトランジスタ３０７のドレイン電極が接続され、Ｐ型ＭＯＳトランジスタ３０４のドレイン電極とＮ型ＭＯＳトランジスタ３０８のドレイン電極が接続されている。また、Ｐ型ＭＯＳトランジスタ３０１、及びＮ型ＭＯＳトランジスタ３０５のゲート電極はＡＮＤ回路１３３に接続され、Ｐ型ＭＯＳトランジスタ３０２、及びＮ型ＭＯＳトランジスタ３０６のゲート電極は、Ｐ型ＭＯＳトランジスタ３０１、及びＮ型ＭＯＳトランジスタ３０５のドレイン電極と接続され、Ｐ型ＭＯＳトランジスタ３０３、及びＮ型ＭＯＳトランジスタ３０７のゲート電極は遅延回路３０９に接続され、Ｐ型ＭＯＳトランジスタ３０４、及びＮ型ＭＯＳトランジスタ３０８のゲート電極はＰ型ＭＯＳトランジスタ３０３、及びＮ型ＭＯＳトランジスタ３０７のドレイン電極と接続され、遅延回路３０９の入力端子はＡＮＤ回路１３４の出力端子と接続されている。また、ＫＤＲＶ端子は、Ｐ型ＭＯＳトランジスタ３０２、並びにＮ型ＭＯＳトランジスタ３０６のドレイン電極、及びＰ型ＭＯＳトランジスタ３０４、並びにＮ型ＭＯＳトランジスタ３０８のドレイン電極と接続されている。

図２８は、バッファ回路３３４の入力波形等を示す図であり、波形ＡはＡＮＤ回路１３３からバッファ回路３３４に供給される入力波形を示す。例えば時刻Ｔ１において波形Ａがローレベル信号からハイレベル信号へ遷移すると、Ｐ型ＭＯＳトランジスタ３０１のゲート電極はオフ状態となり、Ｎ型ＭＯＳトランジスタ３０５のゲート電極はオン状態となり、Ｐ型ＭＯＳトランジスタ３０２、及びＮ型ＭＯＳトランジスタのゲート電極にはローレベル信号が供給される。この結果、Ｐ型ＭＯＳトランジスタ３０２のゲート電極はオン状態となり、Ｎ型ＭＯＳトランジスタ３０６のゲート電極はオフ状態となり、ＫＤＲＶ端子から出力される信号は、波形Ｂの様な形状を示し、電流波形は波形Ｃの様な形状を示し、ＫＤＲＶ端子に接続されたＰ型ＭＯＳトランジスタ１１はオン状態となる。尚、この場合において、ＫＤＲＶ端子からの電流の流出を波形Ｃの正方向として示す。

時刻Ｔ１において波形Ｂの上昇具合は急峻であり、波形Ｃはピーク電流Ｉ１を示す。波形Ｃがピーク電流Ｉ１を示すのは、Ｐ型ＭＯＳトランジスタ３０２がオン状態になることに伴って、Ｐ型ＭＯＳトランジスタ３０２のゲート電極の静電容量への充電電流によるものである為、波形Ｂは経時的に上昇し、波形Ｃは減少することとなる。その後、遅延回路３０９に設定された遅延時間Ｔｄ１を経過した後、時刻Ｔ２において波形Ａ２が立ち上がると、Ｐ型ＭＯＳトランジスタ３０３がオフ状態となり、Ｎ型ＭＯＳトランジスタ３０７がオン状態となり、Ｐ型ＭＯＳトランジスタ３０４及びＮ型ＭＯＳトランジスタ３０８のゲート電極の入力波形はハイレベルからローレベルに遷移し、Ｎ型ＭＯＳトランジスタ３０８はオフ状態となり、Ｐ型ＭＯＳトランジスタ３０４はオン状態となる。

このとき、時刻Ｔ２における波形Ｂに示す様に、波形Ａ２が立ち上がることにより波形Ｂは再度上昇を開始する為、波形Ｂの立ち上がり時間は時間Ｔｄ１となり、波形Ａ２を入力しないときと比較して短いものとなる。尚、このとき波形Ａ２の立ち上がり時に、波形Ｃは再度、ピーク値を示すこととしているが、これはＰ型ＭＯＳトランジスタ３０２，３０４及びＮ型ＭＯＳトランジスタ３０６，３０８の選定により決定される。

さらに、Ｐ型ＭＯＳトランジスタ１１をオフ状態にするとき、時刻Ｔ３において波形Ａをローレベルに遷移させると、Ｐ型ＭＯＳトランジスタ３０１がオン状態となり、Ｎ型ＭＯＳトランジスタ３０５がオフ状態となり、Ｐ型ＭＯＳトランジスタ３０２及びＮ型ＭＯＳトランジスタ３０６のゲート電極の入力波形はローレベルからハイレベルに遷移し、Ｐ型ＭＯＳトランジスタ３０２はオン状態となり、Ｎ型ＭＯＳトランジスタ３０６はオフ状態となる。

このとき、時刻Ｔ３における波形Ｂに示す様に、波形Ａが立ち下がることにより波形Ｂは立ち下がりを開始し、波形Ｃはピーク電流Ｉ２を示す。波形Ｃがピーク電流Ｉ２を示すのは、Ｎ型ＭＯＳトランジスタ３０６がオン状態になることに伴って、Ｐ型ＭＯＳトランジスタ３０６のゲート電極の静電容量への充電電流によるものである為、波形Ｂは経時的に減少し、波形Ｃは上昇することとなる。その後、遅延時間Ｔｄ１を経過した後、時刻Ｔ４において波形Ａ２が立ち下がると、Ｐ型ＭＯＳトランジスタ３０３がオン状態となり、Ｎ型ＭＯＳトランジスタ３０７がオフ状態となり、Ｐ型ＭＯＳトランジスタ３０４及びＮ型ＭＯＳトランジスタ３０８のゲート電極の入力波形はローレベルからハイレベルへ遷移し、Ｐ型ＭＯＳトランジスタ３０４はオフ状態となり、Ｎ型ＭＯＳトランジスタ３０８はオン状態となる。

このとき、時刻Ｔ４における波形Ｂに示す様に、波形Ａ２が立ち下がることにより波形Ｂは再度減少を開始する為、波形Ｂの立ち下がり時間は時間Ｔｆ１となり、波形Ａ２を入力しないときと比較して短いものとなる。

この様なバッファ回路３３４は、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタでの信号遷移の過程において、２段階に分けて駆動を行うこととしている為、信号遷移に伴って発生するピーク電流の値を制限することができ、結果としてノイズ電圧の低減及び信号遷移時間の短縮を行うことができ、高速なスイッチング動作を実現できる。

以下、本発明の第４の実施の形態について詳細な説明をする。第４の実施の形態も、第３の実施の形態と同様にバッファ回路１３４に相当する回路に関するものであり、バッファ回路１３４以外の箇所については第１の実施の形態と同一である為詳細な説明は省略する。尚、説明の便宜上、ＫＤＲＶ端子は、Ｐ型ＭＯＳトランジスタ１１と接続されているものとして詳細な説明をする。

第４の実施の形態に係るバッファ回路は、抵抗を介してカレントミラー回路を形成することで、入力端子から入力された信号の電圧値を、出力端子を通じてＫＤＲＶ端子に供給する際になだらかに変化させることで、第３の実施の形態と同様に、高速なスイッチング動作を実現するものである。

具体的にバッファ回路４３４は、図２９（ａ）及び図２９（ｂ）に示す様に、Ｐ型ＭＯＳトランジスタ４０１〜４０４と、Ｎ型ＭＯＳトランジスタ４０５〜４０８と、抵抗４０９とによって構成される。Ｐ型ＭＯＳトランジスタ４０１のドレイン電極は抵抗６０９の一端及びＰ型ＭＯＳトランジスタ４０３のゲート電極と接続され、ソース電極はＶＤＤ端子と接続され、ゲート電極は自身のドレイン電極と接続されている。Ｐ型ＭＯＳトランジスタ４０２のドレイン電極はＶＤＤ端子と接続され、ソース電極はＮ型ＭＯＳトランジスタ４０６のソース電極及びＰ型ＭＯＳトランジスタ４０４並びにＮ型ＭＯＳトランジスタ４０７のゲート電極と接続され、ゲート電極はＡＮＤ回路１３３の出力端子と接続されている。Ｐ型ＭＯＳトランジスタ４０３のドレイン電極はＶＤＤと接続され、ソース電極はＰ型ＭＯＳトランジスタ４０４のソース電極と接続され、ゲート電極はＰ型ＭＯＳトランジスタ４０１のソース電極及び抵抗４０９の一端と接続されている。Ｐ型ＭＯＳトランジスタ４０４のドレイン電極はＫＤＲＶ端子及びＮ型ＭＯＳトランジスタのドレイン電極と接続されている。Ｎ型ＭＯＳトランジスタ４０５のソース電極は接地され、ドレイン電極は抵抗６０９の他端及びＮ型ＭＯＳトランジスタ４０８のゲート電極と接続されている。Ｎ型ＭＯＳトランジスタ４０６のドレイン電極はＰ型ＭＯＳトランジスタ４０４及びＮ型ＭＯＳトランジスタ４０７のゲート電極と接続され、ソース電極は接地されている。Ｎ型ＭＯＳトランジスタ４０７のソース電極は、Ｎ型ＭＯＳトランジスタ４０８のドレイン電極と接続され、Ｎ型ＭＯＳトランジスタ４０８のソース電極は接地されている。

この様な構成を備えるバッファ回路４３４において、Ｐ型ＭＯＳトランジスタ４０１及びＮ型ＭＯＳトランジスタ４０５は、自身のゲート電極とドレイン電極が接続されている為、飽和領域で動作している。また、Ｐ型ＭＯＳトランジスタ４０１及びＮ型ＭＯＳトランジスタ４０５のドレイン電極に流れる電流は、ＶＤＤ端子から供給される電圧、抵抗４０９の抵抗値、及びＰ型ＭＯＳトランジスタ４０１並びにＮ型ＭＯＳトランジスタ４０５の閾値電圧により決定される。

また、Ｐ型ＭＯＳトランジスタ４０１及びＰ型ＭＯＳトランジスタ４０３のゲート電位は共にＶＢ１であり、両者のソース電位は共にＶＤＤであり、両者のゲート・ソース間の電圧は等しい為、両者は所謂カレントミラーの関係にある。これは、Ｎ型ＭＯＳトランジスタ４０５及びＮ型ＭＯＳトランジスタ４０８についても同様である。すなわち、Ｐ型ＭＯＳトランジスタ４０３又はＮ型ＭＯＳトランジスタ４０８に流れる電流は、抵抗４０９に流れる電流を調整することで任意に調整することができ、Ｐ型ＭＯＳトランジスタ４０４又はＮ型ＭＯＳトランジスタ４０７への依存性を低くすることができる。

図３０は、バッファ回路４３４の入力波形を示す図であり、波形Ｄは波形ＡはＡＮＤ回路１３３からバッファ回路４３４に供給される入力波形を示す。例えば時刻Ｔ５において波形Ａがローレベル信号からハイレベル信号へ遷移すると、Ｐ型ＭＯＳトランジスタ４０２がオフ状態となり、Ｎ型ＭＯＳトランジスタ４０６がオン状態となり、Ｐ型ＭＯＳトランジスタ４０４及びＮ型ＭＯＳトランジスタ４０７のゲート電極にはローレベル信号が供給されることとなる。この結果、Ｐ型ＭＯＳトランジスタ４０４のゲート電極はオン状態となり、Ｎ型ＭＯＳトランジスタ４０７のゲート電極はオフ状態となり、ＫＤＲＶ端子から出力される信号は、波形Ｅの様な形状を示し、電流波形は波形Ｆの様な形状を示し、ＫＤＲＶ端子に接続されたＰ型ＭＯＳトランジスタ１１はオン状態となる。時刻Ｔ５において波形Ｅの上昇具合は急峻であり、波形Ｆはピーク電流Ｉ３を示す。波形Ｆがピーク電流Ｉ３を示すのは、Ｐ型ＭＯＳトランジスタ４０４がオン状態になることに伴って、Ｐ型ＭＯＳトランジスタ４０３のゲート電極の静電容量への充電電流によるものである為、波形Ｅは初期段階で急峻な立ち上がりとなり、その後ゆっくり上昇を続ける波形となる。またこのとき、波形Ｆはピーク電流Ｉ３を示した後、時刻Ｔｄ２間ゆっくり減少し、その後急激に減少することとなる。

次に時刻Ｔ６においてＰ型ＭＯＳトランジスタ１１をオフ状態とする為、波形Ｄをハイレベルからローレベルに遷移させると、Ｐ型ＭＯＳトランジスタ４０２がオン状態となり、Ｎ型ＭＯＳトランジスタ４０６がオフ状態となり、Ｐ型ＭＯＳトランジスタ４０４及びＮ型ＭＯＳトランジスタ４０７のゲート電極にはハイレベル信号が供給されることとなる。この結果、Ｐ型ＭＯＳトランジスタ４０４のゲート電極はオフ状態となり、Ｎ型ＭＯＳトランジスタ４０７のゲート電極はオン状態となる。

このとき、時刻Ｔ６における波形Ｅに示す様に、波形Ｄが立ち下がることにより波形Ｅは立ち下がりを開始し、波形Ｆはピーク電流Ｉ４を示す。波形Ｆがピーク電流Ｉ４を示すのは、Ｎ型ＭＯＳトランジスタ４０７がオン状態になることに伴って、Ｐ型ＭＯＳトランジスタ４０８のゲート電極の静電容量への充電電流によるものである為、波形Ｅは経時的に減少する。またこのとき、波形Ｆはピーク電流Ｉ４を示した後、時刻Ｔｆ２間ゆっくり上昇し、その後急激に上昇することとなる。

上述した時刻Ｔｄ２及び時刻Ｔｆ２は略定電流となる領域であり、波形Ｅの立ち上がり時間及び立ち下がり時間と等しいものである為、バッファ回路４３４を用いることにより高速なスイッチング動作を行うことができる。

尚、本発明は、上述した実施の形態に限定されるものではない。例えば、上述した実施の形態では、感光体ドラムに光を照射して露光する光源としてＬＥＤ素子を用いた電子写真記録方式の画像形成装置におけるＬＥＤヘッドについて説明したが、本発明は、同様の光源として、有機ＥＬ（Electro Luminescent）素子を用いた有機ＥＬヘッドにも適用することができる。図３１は、有機ＥＬ素子を用いた形態を示す図であり、横方向にＮ個のＬＥ素子を配列し、縦方向の４個のＬＥ素子を配列し、２次元の表示素子を示す。これらＥＬ素子ＥＬ１−１，ＥＬ１−２，・・・，ＥＬ９６−４は、上記実施の形態において用いたＬＥＤ素子と同様の方法で駆動される。尚、説明の便宜上、縦方向に配列されるＬＥ素子を４個として示すが、実際には用途に応じてＬＥ素子の個数を増減することができることは言うまでもない。この場合において、有機ＥＬ表示装置は、上述の様に横方向の素子の配列数がＬＥＤ素子の配列数に比べ多いため、その時分割数はＬＥＤヘッドの時分割数に比べ格段に大きいものとなり、そのコモンカソード接続の制御を行う為の駆動信号の共通化を行うことの効果は非常に大きいものとなる。

第１の実施の形態として示す画像形成装置を示すブロック図であり、画像形成装置の構成について説明する為の図である。 同画像形成装置のＬＥＤヘッドの要部回路構成を説明する図である。 同画像形成装置のドライバＩＣの回路構成を説明する図である。 同画像形成装置のドライバＩＣの回路構成を説明する図であり、ドライバＩＣの詳細な構成について説明する為の図である。 同画像形成装置のドライバＩＣ内部に配設されたメモリセルアレイの要部回路構成を示す図である。 同画像形成装置のドライバＩＣ内部に配設されたマルチプレクサ回路の要部回路構成を説明する図である。 同画像形成装置のドライバＩＣ内部に配設された駆動回路の要部回路構成を説明する為の図である。 同駆動回路内のＮＯＲ回路の回路構成を説明する為の図である。 同駆動回路内のＮＡＮＤ回路の回路構成を説明する為の図である。 同画像形成装置のドライバＩＣ内部に配設された基準電流回路の要部回路構成を示す図である。 同画像形成装置のドライバＩＣ内部に配設されたバッファ回路の要部回路構成を示す図である。 同バッファ回路の入力波形を示す図である。 同画像形成装置の動作を説明するタイムチャートであり、補正データ信号を記憶する為の動作について説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図１３に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図１３に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図１３に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図１３に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、印刷データ信号を駆動回路に転送する為の動作について説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、印刷データ信号を駆動回路に転送する為の動作について説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、印刷データ信号を駆動回路に転送する為の動作について説明する為の図である。 第２の実施の形態として示す画像形成装置のＬＥＤヘッドの要部回路構成を説明する図である。 同画像形成装置のドライバＩＣの回路構成を説明する図である。 同画像形成装置のドライバＩＣ内部に配設された一方のメモリ回路の要部回路構成を説明する図である。 同画像形成装置のドライバＩＣ内部に配設された他方のメモリ回路の要部回路構成を説明する図である。 同画像形成装置のドライバＩＣ内部に配設されたマルチプレクサ回路の要部回路構成を説明する図である。 同画像形成装置のドライバＩＣ内部に配設された制御回路の要部回路構成を説明する図である。 同画像形成装置の動作を説明するタイムチャートであり、補正データ信号を記憶する為の動作について説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図２２に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図２２に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図２２に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図２２に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図２２に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図２２に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図２２に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、図２２に示すタイムチャートの一部をさらに詳細に説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、ＬＥＤ素子を駆動させる際の動作について説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、ＬＥＤ素子を駆動させる際の動作について説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、ＬＥＤ素子を駆動させる際の制御回路の動作について説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、印刷データ信号を駆動回路に転送する為の動作について説明する為の図である。 同画像形成装置の動作を説明するタイムチャートであり、印刷データ信号を駆動回路に転送する為の動作について説明する為の図である。 第３の実施の形態として示す画像形成装置のドライバＩＣ内部に配設されたバッファ回路の要部回路構成を示す図である。 同バッファ回路の入力波形を示す図である。 第４の実施の形態として示す画像形成装置のドライバＩＣ内部に配設されたバッファ回路の要部回路構成を示す図である。 第４の実施の形態として示す画像形成装置のドライバＩＣ内部に配設されたバッファ回路の要部回路構成を示す図である。 同バッファ回路の入力波形を示す図である。 本発明に係る駆動装置の利用形態を説明する図であり、発光素子として有機ＥＬ素子を用いて場合の要部回路構成を示す図である。 特許文献１に記載された駆動装置のＬＥＤヘッドの要部回路構成を説明する図である。

符号の説明

１ 印刷制御部１
５ センサ群
１０ プリントヘッド
１１，１２ Ｎ型ＭＯＳトランジスタ
２１ シフトレジスタ回路
２２ フリップフロップ回路
２３ セレクタ回路
２４ 制御回路
２５ ラッチ回路
２６ メモリセルアレイ
２７ マルチプレクサ回路
２８ 駆動回路
２９ 差動クロック供給回路
３１ 制御回路
３３ 制御回路
４０ メモリセル回路
４１ バッファ回路
１３４ バッファ回路
１４５ 抵抗
２１０ プリントヘッド
２１１，２１２，２１３，２１４ Ｎ型ＭＯＳトランジスタ
２２１ シフトレジスト回路
２２２ フリップフロップ回路
２２４ 書き込み制御回路
２２６ メモリセルアレイ
２２７ マルチプレクサ回路
２３１ 制御回路
３３４ バッファ回路
３０９ 遅延回路
４３４ バッファ回路

Claims (14)

1. 複数の被駆動素子を各群が同数の被駆動素子を備える様に分割された被駆動素子群と、
   前記被駆動素子群に、前記被駆動素子の出力に関する第１の駆動信号を供給し、前記被駆動素子群を時分割で駆動する駆動回路とを備える駆動装置において、
   前記駆動回路は、
   前記駆動信号又は前記第１の駆動信号を補正する補正信号を入力する入力手段と、
   前記入力手段から入力された前記第１の駆動信号又は前記補正信号を保持する保持手段と、
   前記保持手段に保持された前記補正信号を記憶する記憶手段と、
   前記記憶手段に、前記駆動素子群が駆動する時機に関する複数の時分割信号を選択的に供給する時分割信号供給手段と、
   前記保持手段に保持された駆動信号、前記記憶手段に記憶された前記補正信号及び前記時分割信号供給手段から供給された時分割信号に基づいて前記被駆動素子を駆動するか否かに関する第２の駆動信号を出力する出力手段とを備えること
   を特徴とする駆動装置。
2. 前記被駆動素子群に対応する前記駆動回路の前記出力手段及び当該駆動回路に対応する被駆動素子群は電気的に接続され、前記駆動素子群を駆動するか否かの切り替え手段を備えること
   を特徴とする請求項１記載の駆動装置。
3. 前記切り替え手段は、前記時分割信号と同期して前記駆動素子群を駆動するか否かの切り替えをすること
   を特徴とする請求項２記載の駆動装置。
4. 前記切り替え手段は、ＭＯＳトランジスタであり、
   前記出力手段は、前記ＭＯＳトランジスタのゲート電極と電気的に接続されていること
   を特徴とする請求項３記載の駆動装置。
5. 前記出力手段は、前記ＭＯＳトランジスタのゲート電極に供給される前記第２の駆動信号の電流を制限する制御回路を備えること
   を特徴とする請求項４記載の駆動装置。
6. 前記制御回路は、抵抗であること
   を特徴とする請求項５記載の駆動装置。
7. 前記制御回路は、前記ＭＯＳトランジスタのゲート電極に供給する前記第２の駆動信号の電圧値を多段階に順次変化させること
   を特徴とする請求項５記載の駆動装置。
8. 前記制御回路は、並列に接続された第１の回路と第２の回路を備え、
   前記第１の回路又は前記第２の回路の何れかの回路は、制御回路に供給された信号が当該回路から出力されるタイミングを遅延させる遅延手段を備え、
   前記遅延手段を備える一方の回路から前記ゲート電極に供給される電流は、他方の回路から前記ゲート電極に供給される電流から一定時間遅れて前記ゲート端子に供給されること
   を特徴とする請求項５記載の駆動装置。
9. 前記被駆動素子は、発光素子であること
   を特徴とする請求項１乃至請求項８の何れかの項記載の駆動装置。
10. 前記被駆動素子は、ＬＥＤ素子であること
    を特徴とする請求項９記載の駆動装置。
11. 前記発光素子は、ＥＬ素子であること
    を特徴とする請求項９記載の駆動装置。
12. 前記制御回路は、前記ＭＯＳトランジスタに供給する前記第２の駆動信号の電圧値をなだらかに変化させること
    を特徴とする請求項５記載の駆動装置。
13. 前記制御回路は、所定の抵抗を介してカレントミラー回路を形成してなること
    を特徴とする請求項５記載の駆動装置。
14. 潜像画像を担持する像担持手段と、
    外部から供給された画像情報に基づいて像担持体手段に露光して前記潜像画像を生成する露光手段と、
    前記露光手段によって前記像担持手段に生成された前記潜像画像を現像する現像手段と、
    前記現像手段によって現像され前記潜像画像を所定の記録媒体に転写する転写手段とを備え、
    前記露光手段は、請求項１記載の駆動装置を備えること
    を特徴とする画像形成装置。