JP4588429B2 - 駆動回路、発光ダイオードヘッド、及び画像形成装置 - Google Patents

駆動回路、発光ダイオードヘッド、及び画像形成装置 Download PDF

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Description

この発明は、複数の被駆動素子、例えば電子写真プリンタにおいて光源として用いられる発光ダイオード(LED)、サーマルプリンタにおける加熱素子、例えば発熱抵抗体、表示装置における表示素子を選択的に、かつ繰り返し例えば周期的に駆動する駆動回路に関する。本発明はまた、そのような駆動回路を備えた発光ダイオードヘッド及び発光ダイオードヘッドを備えた画像形成装置に関する。
以下,被駆動素子の群が電子写真プリンタに用いられた発光ダイオードの列であるとして説明する。
電子写真プリンタにおいては、帯電した感光体ドラムを、印刷データに応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。
光照射による静電潜像の形成は例えば発光ダイオードアレイの発光ダイオードを選択的に駆動することにより行われる。発光ダイオードの選択的駆動には、形成すべき潜像に対応したビデオ信号とも呼ばれるドットデータ信号(ドットマップデータを一次元的に配列したもの)を転送するシフトレジスタと、それぞれの発光ダイオードに対応して設けられ、転送された印刷信号(各発光ダイオードのための印刷信号)をラッチするラッチ部と、ラッチ部にラッチされた印刷信号と、タイミング信号とにより発光ダイオードに駆動電流を流す駆動出力回路とを含む駆動回路が用いられる。
発光ダイオードアレイは、通常複数の発光ダイオードアレイチップを並べて構成され、複数の発光ダイオードアレイチップに対応して複数のドライバICチップが設けられ、複数の発光ダイオードアレイチップと複数のドライバICチップとで発光ダイオードヘッド(LEDヘッド)が構成されている。
図16はドライバICチップの駆動回路の一部、即ち1つの発光ダイオードLDiを駆動するためのプリバッファ回路33を、それに接続された回路とともに示す図である。
発光ダイオードアレイチップの、被駆動素子としての発光ダイオードLDiの駆動電流は、駆動用PMOSトランジスタ(PチャネルMOSトランジスタ)Triによって制御され、駆動用PMOSトランジスタTriのゲートには、プリバッファ回路33の、PMOSトランジスタ39とNMOSトランジスタ(NチャネルMOSトランジスタ)37とからなるインバータ35の出力が供給され、インバータ35の入力端子には、AND回路34の出力が供給されている。
AND回路34の電源側端子(高電位側端子)は電源ノードVDDと接続され、そのグランド側端子(低電位側端子)は、同じICチップ内の図示しないロジック部の共通グランドノードVSSに接続されている。
AND回路34の一方の入力端子には、印刷信号(各発光ダイオードをオンするかオフするかを決める信号)をラッチするラッチ回路31の出力が供給され、AND回路34の他方の入力端子には、インバータ32を介して駆動のタイミングを制御するストローブ信号STB−Nが供給される。
インバータ35の電源側端子(高電位側端子)は、電源ノードVDDに接続され、グランド側端子(低電位側端子)は制御電圧発生回路102から出力される制御電圧Vcontを受けるように接続されている。
この制御電圧発生回路102は、各ドライバICチップ毎に1個設けられている。言いかえると、制御電圧発生回路102は、各ドライバICチップ内のすべてのプリバッファ回路33に対して共通に設けられている。
制御電圧発生回路102は、演算増幅器103と、ソースが電源ノードVDDに接続されたPMOSトランジスタ104と、第1の端部がMOSトランジスタ104のドレインに接続され、第2の端部がグランドノードVSSに接続された抵抗Rrefとを含む。
演算増幅器103の反転入力端子には、図示しない基準電圧回路より発生される基準電圧VREFが供給され、非反転入力端子には、上記抵抗Rrefの上記第1の端部に接続されている。
演算増幅器103と、MOSトランジスタ104、抵抗Rrefとで、フィードバック制御回路を構成しており、これによりMOSトランジスタFET104及び抵抗Rrefに流れる電流Irefが、電源電圧VDDによらず、基準電圧VREFと抵抗Rrefの値によって定まる値に維持される。また、演算増幅器103の出力電位Vcontと電源電位VDDとの間の電位差は所定値に保たれる。
図16における駆動回路において、駆動トランジスタTriがオフ状態からオン状態に変化するときは、駆動トランジスタTriのゲート端子の駆動に伴い、トランジスタTriのゲート・ソース間の静電容量(ゲートとサブストレート間の静電容量を含む)及び制御電圧発生回路102を介して、上記静電容量に対する充電電流I1となる。従って、この充電電流の流れている時間、即ち、充電に要する時間が、発光ダイオードLDiの駆動電流の立ち上がり時間となる。
尚、トランジスタTriのゲート・ソース間の静電容量は比較的大きい。これは、電源ノードVDD及びグランドの電圧変動に対して発光ダイオードに流れる電流の変動を抑制するためにゲート幅を比較的大きくし、また発光ダイオードに対して十分な電流を流すため、ゲート幅も大きくしてあるためである。
多数の駆動トランジスタ(例えば、Tri及びそれと同様のもの)が同時にオンとなって、充電電流の合計が演算増幅器103の電流シンク能力を超えると、充電に要する時間が一層長くなり、発光ダイオードの駆動電流の立ち上がり時間がさらに長くなる。即ち、同時にオンとなる駆動トランジスタ(例えばTri及びそれと同様のもの)の数によって、充電に要する時間、したがって発光ダイオード(LDi及びそれと同様のもの)に流れる電流の立ち上がり時間が変わる。即ち、同時にオンとなる駆動トランジスタ(Triなど)の数が多いほど、発光ダイオード(LDiなど)に流れる電流の立ち上がり時間が長くなる。
一方、トランジスタTriがオン状態からオフ状態に変化するときは、トランジスタTriのゲート・ソース間の静電容量の電荷が、PMOSトランジスタ39を介して放電される。このときの放電電流を符号I2で示す。インバータ35は各駆動トランジスタ(Triなど)に対して個別に設けられているので、発光ダイオード(LDiなど)に流れる電流の立ち下がり電流は、同時にオフとなる駆動トランジスタ(Triなど)の数に依存しない。
このため、同時に駆動される発光ダイオード(LDiなど)の数によって、発光ダイオードの実効的な駆動時間が変化する(同時に駆動される発光ダイオードの数が多いほど、実効的な駆動時間が短くなる)と言う問題がある。
また、同時発光ダイオードに流れる電流の立ち下がり時間が比較的短いので、多数の発光ダイオードの電流を遮断した際の、電源ノードにおけるノイズ電圧が大きく、これによりドライバICが破壊されるおそれがあった。
すなわち図16において、発光ダイオード駆動オフ時の電流立ち下がり時間Δtとすると、この時間内に発光ダイオード駆動のための電流が短時間で遮断されるので、このときの電流変化をΔiとし、発光ダイオードをヘッド構成するために不可避的に発生するリード線のインダクタンスをLとすれば、このときそのリード線に発生するノイズ電圧ΔVは下記の式(1)
ΔV=L×(Δi/Δt) …(1)
で表され、発光ダイオード駆動オフ時の電流立ち下がり時間Δtが小さい程、大きなノイズ電圧が発生する。
図17は、下記の特許文献1に開示された別の従来例を示す。この従来例は、図16のAND回路34の代わりに、NAND回路41とインバータ42を用いたものであり、インバータ42のグランド側端子(低電位側端子)を制御電圧発生回路102の出力端子に接続したものである。
図17の回路においても、図16における場合と同様に、発光ダイオードの駆動をオンする場合に、図中の充電電流I1が流れ、発光ダイオードの駆動をオフする場合に、放電電流I2が流れる。
発光ダイオードの駆動をオフする場合、電流I2はPMOSトランジスタ39を介して流れることになるが、そのときトランジスタ39のゲート・ソース間に印加される電圧は電源電圧VDDから制御電圧発生回路102の出力電圧Vcontを減じた値(VDD−Vcont)と等しいため、図16における場合に印加される電圧VDDよりも、遥かに小さい。
このためPMOSトランジスタ39の駆動能力は著しく減少することになり、PMOSトランジスタTriのゲート・ソース間容量に蓄積されている電荷をゆっくりと放電することになる。
この様にして、発光ダイオード駆動をオフするときの電流の立ち下がり時間が長くなり、上記の式(1)におけるΔtの増加により、ノイズ電圧ΔVを減少させることが可能となる。
特開平11−291550号公報
しかしながら、図17に示す回路でも、発光ダイオードの駆動の立ち下がり時間が十分に長くはなく、発光ダイオードアレイチップ当たりの発光ダイオードの数が増加し、同時の駆動がオフとなる発光ダイオードの数が多くなるに伴い、駆動オフ時のノイズ電圧が問題となる場合があった。また、発光ダイオード駆動用トランジスタTriの駆動のためのインバータ35(このインバータのみを「プリバッファ」と呼ぶことがある)の前段に更に別のインバータ42を配置し、その前段にNAND回路41を配置していたので、全体として回路規模が大きくなってしまいLEDヘッドのコストを低減する上での支障となっていた。
本発明の目的は、発光ダイオードなどの被駆動素子の駆動をオフする際の駆動電流の立ち下がり時間を十分に長くすることができる駆動回路を提供することにある。
本発明の他の目的は、被駆動素子としての発光ダイオードの駆動回路の規模を小さくし、LEDヘッドのコストを下げることにある。
本発明は、
被駆動素子に駆動電流を供給する駆動用スイッチング素子を制御する駆動回路において、
所定の基準電流を設定するための制御電圧を出力する制御電圧発生回路と、
前記駆動用スイッチング素子の制御端子に前記制御電圧を供給して、前記駆動電流を制御する第1の前段回路と、
前記駆動用スイッチング素子を駆動するか否かを示す駆動制御信号と、駆動のタイミングを示すタイミング信号とに基づいて前記第1の前段回路を駆動する第2の前段回路とを備え、
前記第1の前段回路が、ソース電極が電源ノードに接続されたPMOSトランジスタと、ソース電極が前記制御電圧発生回路の出力に接続され、その飽和特性により定電流特性を有するNMOSトランジスタとを備えるインバータで構成され、
前記第2の前段回路が前記駆動制御信号と、前記タイミング信号とを受けるNOR回路であり、
前記NOR回路が、第1及び第2のPMOSトランジスタの直列接続回路と、第1及び第2のNMOSトランジスタの並列接続回路とを含み、
前記第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に、前記駆動制御信号が供給され、
前記第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に、前記タイミング信号が供給され、
前記直列接続回路の第1の端部が前記電源ノードに接続され、
前記直列接続回路の第2の端部が前記並列接続回路の第1の端部に接続され、
前記並列接続回路の第2の端部が前記制御電圧発生回路の出力に接続されている
ことを特徴とする駆動回路を提供する。
本発明によれば、被駆動素子の駆動をオフする際の駆動電流の立ち下がり時間を十分に長くすることができる。
以下、図面を参照して本発明の実施の形態を説明する。以下に説明する実施の形態は、駆動回路を電子写真プリンタの一部として用いるのに適したものであるが、本発明はこれに限定されない。
実施の形態1.
以下、本発明の実施の形態の駆動回路を説明する。本実施の形態の駆動回路は、電子写真プリンタの発光ダイオードアレイの駆動に用いられるものである。最初に発光ダイオードアレイを備えた電子写真プリンタについて説明する。
電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。
図1は電子写真プリンタにおける制御系のブロック図、図2は電子写真プリンタの動作を示すタイムチャートである。図1において、印刷制御部1は、マイクロプロセッサ、ROM、RAM、入出力ポート、タイマ等によって構成され、プリンタの印刷部の内部に配設されている。印刷制御部1は、図示しない上位コントローラからの制御信号SG1、ビデオ信号とも呼ばれるドットデータ信号SG2等を受け、これらによって印刷部による印刷動作を制御する。ドットデータ信号SG2は、画素(「ドット」とも呼ばれる)の二次元ビットマップを表わす一次元ディジタル信号である。
制御信号SG1によって印刷指示を受信すると、印刷制御部1は、先ず定着器温度センサ23によって定着器22が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければ定着器22に内蔵されたヒータ22aに通電し、使用可能な温度まで定着器22を加熱する。次に、印刷制御部1は、現像・転写プロセス用モータ3をドライバ2を介して回転させ、同時にチャージ信号SGCによって帯電用電圧電源25をオンにし、現像器27の帯電を行う。
そして、図示しない用紙カセットにおける用紙の有無及び種類が用紙残量センサ8、用紙サイズセンサ9によって検出され、ドライバ4により用紙が送り用モータ5の駆動により、用紙に合った用紙送りが開始される。ここで、用紙送りモータ5は、ドライバ4を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ6が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、用紙送りモータ5を正回転させて用紙をプリンタ内部の印刷部に搬送する。
印刷制御部1は、用紙が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号SG3(主走査同期信号、副走査同期信号を含む)を送信し、ドットデータ信号SG2の受信を開始する。上位コントローラにおいてページ毎に編集されたドットデータ信号SG2は、印刷制御部1に受信され、印刷データHD−DATAとして発光ダイオードヘッド(LEDヘッド)19に供給される。印刷データHD−DATAも、ドットデータ信号SG2と同じく、画素の二次元ビットマップを表わす一次元ディジタル信号であり、対応する発光ダイオードを駆動すべきかどうかを示す駆動制御信号とも呼ばれる。
LEDヘッド19はそれぞれ1ドット(画素)の印刷のために設けられた発光ダイオードを複数個線上に(列をなすように)配列したものである。LEDヘッド19への印刷データHD−DATAの転送は、クロック信号(HD−CLK)に同期して行われる。
LEDヘッド19に1水平ライン分の印刷データHD−DATAが転送されると、印刷制御部1は、LEDヘッド19にラッチ信号(HD−LOAD)を送信し、印刷データHD−DATAをLEDヘッド19内に保持させる。その結果、印刷制御部1は上位コントローラから次の水平ラインの印刷データHD−DATAを受信している間においても、LEDヘッド19内に保持された印刷データHD−DATAに基づく印刷を行わせることができる。
上記のように、LEDヘッド19における印刷データHD−DATAの送受信は、水平ライン(印刷ライン)毎に行われる。
LEDヘッド19は、負電位に帯電された感光ドラムを光照射することにより各ラインの印刷を行う。感光ドラムのうちの光照射を受けた部分(ドット)は、電位が上がり、潜像が形成される。そして、現像部27において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドット(光照射されたドット)に吸引され、トナー像が形成される。
発光ダイオードはストローブ信号HD−STB−Nに同期してオンオフされる。即ちストローブ信号HD−STB−Nは、発光ダイオードの駆動のタイミングを定める。図2は、ストローブ信号及びこれに関連する信号を示す。図2の最上部に示されたパルスSG3は、水平同期パルスである。図2には、3つの相前後する水平ラインN−1、N、N+1(Nは任意の整数)の水平ラインの印刷サイクルが示されている。
再び図1を参照し、トナー像を記録用紙に転写するには、印刷制御部1は、転写信号SG4をオンにし、これにより高電圧電源26をオンにし、正の高電圧を発生させる。記録用紙が、感光体ドラムと転写器28との間隙を通過するとき、トナー像が静電吸引力によって用紙に転写される。
転写されたトナー像を有する用紙は、内蔵のヒータ22aによって加熱された定着器22に搬送されて、定着器22の熱によってトナー像が用紙に定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構部から用紙排出口センサ7を通過してプリンタ外部に排出される。
印刷制御部1は、用紙サイズセンサ9、用紙吸入口センサ6の検知に対応して、用紙が転写器28を通過している間だけ転写用高圧電源26からの電圧を転写器28に印加する。印刷が終了し、用紙が用紙排出口センサ7を通過すると、帯電用高圧電源25による現像器27への電圧の印加を終了し、同時に現像、転写プロセス用モータ3の回転を停止させる。さらに別の用紙に印刷を行う場合には、上記の動作を繰り返す。
次に、LEDヘッド19について説明する。
図3はLEDヘッドの回路構成を示す図である。図に示すように、印刷データHD−DATAはクロック信号HD−CLKと共にLEDヘッド19のシフトレジスタSHRに入力される。例えばA4サイズの用紙に印刷可能であり1インチ当たり600ドットの解像度を持つプリンタにおいては、発光ダイオードアレイの発光ダイオードの数が例えば4992であるので、これに対応してシフトレジスタSHRは4992段のフリップフロップ回路FF1,FF2,…,FF4992を(FF1〜FF4のみが図示されている)有する。シフトレジスタSHRに入力された印刷データは、フリップフロップ回路FF1,FF2,…,FF4992内を順次転送される。
4992ビット分の印刷データがシフトレジスタSHRに入力されると、ラッチ信号HD−LOADがオンとなり、それぞれフリップフロップ回路FF1,FF2,…,FF4992にから出力されている印刷データが、対応するラッチ回路LT1,LT2,…,LT4992(LT1〜LT4のみが図示されている)にラッチされる。
次に、ストローブ信号HD−STB−Nが駆動されて低レベルとなると、ラッチ回路LT1,LT2,…,LT4992に保持された印刷データのうち、論理「1」であるビットに対応するものにより対応する発光ダイオード(LD1,LD2,…,LD4992(LD1〜LD4のみが図示されている)のうちの対応するもの)が点灯される。
この点灯は、ラッチ回路LT1,LT2,…,LT4992から出力されている信号、具体的にはラッチ回路LT1,LT2,…,LT4992の反転出力QNから出力されている信号と、ストローブ信号HD−STD−Nとを受ける駆動出力回路G1,G2,…,G4992の(G1〜G4のみが図示されている)を介して、さらにPMOSトランジスタTr1,Tr2,…,Tr4992(Tr1〜Tr4のみが図示されている)を介して対応する発光ダイオードが駆動されることにより行われる。トランジスタTr1,Tr2,…,Tr4992は、電源ノードVDDから発光ダイオードのアノードに電流を流す駆動用スイッチング素子である。
図3に示す4992個の発光ダイオードLD1〜LD4992を複数の、例えば26個の発光ダイオードアレイチップに分割して形成し、発光ダイオードを駆動する駆動出力回路G1〜G4992及びこれらに関連する回路を複数の例えば26個のドライバICチップに分割して形成することによりLEDヘッドが実現される。26個の発光ダイオードアレイチップに分割する場合、例えば各発光ダイオードアレイチップが192個の発光ダイオードを有する。
図4は、本実施の形態1の駆動回路で用いられる駆動出力回路G1,G2,…,G4992の一つ(符号101で示す)を、それに接続された回路とともに示す図であり、従来例を示す図16、図17に対応するものである。なお、従来例で用いられていたのと同一の回路素子には、同一の記号が付されている。
図4の制御電圧発生回路102は、図16、図17の制御電圧発生回路102と同様に構成されており、所定の基準電流を設定するための制御電圧Vcontを出力する。
制御電圧発生回路102は、演算増幅器103と、ソースが電源ノードVDDに接続されたPMOSトランジスタ104と、第1の端部がMOSトランジスタ104のドレインに接続され、第2の端部がグランドノードVSSに接続された抵抗Rrefとを含む。
演算増幅器103と、MOSトランジスタ104、抵抗Rrefとで、フィードバック制御回路を構成しており、これによりMOSトランジスタFET104及び抵抗Rrefに流れる電流が、電源電圧VDDによらず、基準電圧VREFと抵抗Rrefの値によって定まる値に維持される。また、演算増幅器103の出力電位Vcontと電源電位VDDとの間の電位差は所定値に保たれる。後述のように、抵抗Rrefを流れる電流の値が基準電流となり、駆動トランジスタの電流の値を決定する。
制御電圧発生回路102は、複数の駆動トランジスタTriに対して共通に設けられている。例えば、4992個の発光ダイオードが26個の発光ダイオードアレイチップに分割され、これとともに駆動出力回路及びこれに関連する回路が26個のドライバICチップに分割されている場合、各ドライバICチップに、即ち各ドライバICチップ1個につき1個の制御電圧発生回路が設けられている。
駆動出力回路101は、図16、図17におけるプリバッファ回路33に相当し、インバータ35と、NOR回路43とを有する。
インバータ35は、電源側端子(高電位側端子)35dが電源ノードVDDに接続され、グランド側端子(低電位側端子)35sが制御電圧発生回路102の出力端子102cに接続されている。インバータ35は、PMOSトランジスタ39とNMOSトランジスタ37とを有し、PMOSトランジスタ39はソース電極が電源側端子35dに接続され、NMOSトランジスタ37はソース電極がグランド側端子35sに接続され、PMOSトランジスタ39のゲート電極とNMOSトランジスタ37のゲート電極は互いに接続され、インバータ35の入力端子35aに接続され、PMOSトランジスタ39のドレイン電極とNMOSトランジスタ37のドレイン電極とは互いに接続され、インバータ35の出力端子35cに接続されている。
インバータ35の出力端子35cは、駆動用スイッチング素子としての駆動トランジスタTriのゲート電極に接続されており、インバータ35は駆動トランジスタTriの前置増幅器乃至前段回路(プリバッファ)とも呼ばれる。
インバータ35の入力端子35aは、NOR回路43の出力端子43cに接続されている。NOR回路43は、インバータ35の前置増幅器乃至前段回路(プリバッファ)とも呼ばれる。区別のためインバータ35で構成される前段回路を第1の前段回路と呼び、NOR回路43で構成される前段回路を第2の前段回路と呼ぶこともある。また、第1の前段回路と第2の前段回路とを合わせてプリバッファ回路と呼ぶこともある。
NOR回路43は、電源側端子(高電位側端子)43dが電源ノードVDDに接続され、グランド側端子(低電位側端子)43sが制御電圧発生回路102の出力端子102cに接続されている。NOR回路43はさらに、第1の入力端子43aが、ラッチ回路31(図3のLTi(iは1〜4992のいずれか)に対応する)の反転出力QNを受けるように接続され、第2の入力端子43bが、ストローブ信号HD−STB−Nを受けるように接続されている。
図5は図4と同様の回路図であるが、NOR回路43の構成の一例をより具体的に示したものである。
図示のようにこのNOR回路43は、互いに直列接続された第1及び第2のPMOSトランジスタ110及び111と、互いに並列接続された第1及び第2のNMOSトランジスタ112及び113とを有する。第1及び第2のPMOSトランジスタ110及び111の直列接続の一方の端部がNOR回路43の電源側端子43dに接続され、該直列接続の他方の端部が第1及び第2のNMOSトランジスタ112及び113の並列接続の一方の端部に接続され、該並列接続の他方の端部がNOR回路43のグランド側端子43sに接続されている。
より具体的には、第1のPMOSトランジスタ110のソースが電源側端子43dに接続され、そのドレインが第2のPMOSトランジスタ111のソースに接続され、第2のPMOSトランジスタ111のドレインが第1及び第2のNMOSトランジスタ112及び113のドレインに接続され、第1及び第2のNMOSトランジスタ112及び113のソースがグランド側端子43sに接続されている。
第1のPMOSトランジスタ110のゲート及び第1のNMOSトランジスタ112のゲートが互いに接続されて、NOR回路43の第1の入力端子43aに接続され、第2のPMOSトランジスタ111と第2のNMOSトランジスタ113のゲートが互いに接続され、NOR回路43の第2の入力端子43bに接続され、第2のPMOSトランジスタ111のドレインと第1及び第2のNMOSトランジスタ112及び113のドレインとの接続点がNOR回路43の出力端子43cに接続されている。
図4及び図5において、NMOSトランジスタ37としては、オン時における抵抗(オン抵抗)を大きくするとともに、MOSトランジスタとしての定電流特性を得るため、そのゲート長を大きく設定して飽和電流範囲を広くとったNMOSトランジスタを用いるのが好適である。
同様にトランジスタ39もオン抵抗を大きくするとともにMOSトランジスタとしての定電流特性を得るため、そのゲート長を大きく設定してある。
トランジスタ39のソースは電源側端子35dを介して電源ノードVDDに接続されており、ドレインはトランジスタTriのゲート電極に接続される。
NMOSトランジスタ37のドレインはPMOSトランジスタTriのゲート電極に接続され、ソースはグランド側端子35sを介して制御電圧発生回路102の出力端子102c、即ち演算増幅器103の出力端子に接続されている。演算増幅器103の出力端子電位がVcontとして図示されている。
PMOSトランジスタ39とNMOSトランジスタ37とで構成されるインバータ35は、PMOSトランジスタ39がオン、NMOSトランジスタ37による電流がオフとなる第1の状態と、PMOSトランジスタ39がオフ、NMOSトランジスタ37による電流がオンとなる第2の状態を持ち、該2つの状態はNOR回路43の出力論理値によって切り替えられる。
一方、トランジスタTriのソース電極は電源ノードVDDに接続され、そのドレイン電極はドライバICの出力パッドDOを介して発光ダイオードLDiのアノードに接続され、発光ダイオードLDiのカソード端子はグランドノードに接続されている。
前述したように、MOSトランジスタ39及び37は、そのゲート長を大きめに設定することにより近似的に定電流源のごとき特性をもたせることが可能である。図6はNMOSトランジスタ37の静特性の一例を示す。
図6のグラフの横軸はトランジスタのドレイン・ソース間電圧VDS、縦軸はドレイン電流Iを示していて、ゲート・ソース間電圧VGSを一定にした条件のもとでの静特性を示している。
PMOSトランジスタTriのゲート長は制御電圧発生回路102のPMOSトランジスタ104のゲート長と等しく設定されている。インバータ35のNMOSトランジスタ37がオンのとき、PMOSトランジスタ104とPMOSトランジスタTriはソース電位とゲート電位とが等しくされ、いわゆるカレントミラー回路を構成している。このため、発光ダイオード(LDi)の駆動電流は基準電流であるIrefと比例関係が保たれ、基準電圧であるVREFの値に応じた駆動電流が得られることになる。
発光ダイオードを駆動する場合において、発光ダイオードの順方向電圧の変化に対して発光ダイオードの駆動電流が変動することは望ましくない。このため駆動用スイッチング素子の出力インピーダンスを大きく構成して、その定電流特性を改善する目的でPMOSトランジスタTriのゲート長は比較的大きめに選定する。一方発光ダイオードの駆動電流は比較的大きいので、PMOSトランジスタTriのゲート幅も大きめに設定される。
このように、ゲート長とゲート幅を共に大きく設定しなければならないために、必然的にトランジスタTriのゲート配線面積は比較的に大きなものとなり、ゲート・ソース間容量が増大し、発光ダイオード駆動電流の立ち上がりに時間が掛かり、従来技術の場合、複数の駆動トランジスタに共通に設けられる制御電圧発生回路102の電流シンク能力上の制約から、同時にオンとなる駆動トランジスタの数によって発光ダイオード駆動電流の立ち上がり時間が変動する等問題が一層深刻となる。
図7は、図5と同様の図であるが、回路の動作を示すため電流の経路を示している点で異なる。図7を参照して、ストローブ信号HD−STB−Nが高レベルから低レベルとなって、再び高レベルとなる場合について考える。
この場合、発光ダイオード駆動用のPMOSトランジスタTriは、はじめにオフ状態となっていて、そのゲート・ソース間電圧は、殆どゼロとなっている。
ついでストローブ信号HD−STB−Nが高レベルから低レベルとなると、PMOSトランジスタ111のゲート及びNMOSトランジスタ113のゲート電圧が高レベルから低レベルとなる。
ラッチ回路31に保持されている印刷データが「1」である(対応する発光ダイオードを駆動すべきことを示す)と、QN出力は「0」即ち低レベルである。
このためNOR回路43の出力信号は低レベルから高レベルに遷移する。
このとき、PMOSトランジスタ39はオンからオフとなり、NMOSトランジスタ37はオフから、オンとなり、ほぼ一定の電流I1を流す状態へと遷移する。
これによりPMOSトランジスタTriのゲート・ソース間容量は前記した、ほぼ一定の電流I1で充電されることになる。
ドライバICの複数の発光ダイオード、例えばx個の発光ダイオードが同時に駆動される場合には、x個のNMOSトランジスタ37からの電流の総和が演算増幅器103の出力端子へと流入する。この電流の総和は、上記電流I1がすべての発光ダイオード間で互いに等しいと仮定すると、x×I1である。
4992個の発光ダイオードが26個の発光ダイオードアレイチップに分割され、各アレイチップが192個の発光ダイオードを有し、各アレイチップに対して制御電圧発生回路が1個形成されている場合、制御電圧発生回路に接続された発光ダイオードの全部同時に駆動される場合には、全発光ダイオード駆動回路の動作に伴い、192個のNMOSトランジスタ37からの電流(192×I1)が演算増幅器103の出力端子へと流入しようとする。
そこで、本発明では、図7の演算増幅器103の出力駆動トランジスタの駆動能力が大きくできる様に配慮して、その電流シンク能力を大きくしておく。厳密に言えば、演算増幅器103は、演算増幅器103の出力端子に充電電流が流れるように接続された複数の駆動スイッチング素子を構成するPMOSトランジスタTriの各々が単独でオンするときに(他のPMOSトランジスタがオンしないで、当該PMOSトランジスタのみがオンするときに)、PMOSトランジスタTriのゲート・ソース間静電容量及び第1の前段回路35を介して流れる上記静電容量の充電電流の、上記複数のPMOSトランジスタTriについての総和よりも大きな電流シンク能力を有するように構成される。
上記のように、前段回路35のNMOSトランジスタ37の飽和特性により定電流特性を持たせる場合には、演算増幅器103の電流シンク能力I3とNMOSトランジスタ37の飽和電流値I1との間には
I3>192×I1
とする必要がある。但し飽和電流値I1がすべての発光ダイオードの前段回路のNMOSトランジスタ(37)相互間で互いに等しいと仮定している。
本発明では、NMOSトランジスタ37のゲート長を大きくして飽和電流を比較的小さくしたので、上式の条件を満たすことが比較的容易である。
再び図7を参照し、典型的な使用条件においては、電源(VDD)電圧は5Vであり、発光ダイオードを駆動するPMOSトランジスタTriを駆動するために、そのゲート・ソース間に印加される電圧VGSは約1.6V程度である。それゆえ、図7における制御電圧VcontはVDDからVGSを減じた約3.4Vとなっている。
この制御電圧VcontはVDD電圧の増減に応じて上下するものであるが、VDDから制御電圧Vcontを減じた電圧が約1.6VのVGSを保持し続ける様に、演算増幅器103の作用により制御される。
発光ダイオードを駆動するときは、NOR回路43の出力は高レベルであって、その出力電圧は、ほぼVDDに等しい、またNMOSトランジスタ37のソース電位は制御電圧Vcontであるので、NMOSトランジスタ37に印加されるゲート・ソース間電圧VGSもまた、VDDから制御電圧Vcontを減じた約1.6Vとなって、電源電圧に依存しない一定の電圧となる。従って、図6に示す、ゲート・ソース間電圧VGSを一定とした特性を有する。
発光ダイオードの駆動開始時に、図7のNMOSトランジスタ37には該VGS電圧が印加される。図6ではこの時のVGS電圧に等しいドレイン・ソース間電圧VDSをVとして図示している(図中のA点で示す)。このときNMOSトランジスタ37に流れる電流はI1であり、この電流によりPMOSトランジスタTriのゲート・ソース間容量が充電されることによりそのゲート・ソース間電圧VGSが増加していく。それに応じてNMOSトランジスタ37のドレイン・ソース間電圧VDSは減少していき、図6の静特性曲線上の矢印で示す様にA点からB点を経由して、最終的にはC点に至ることになり、発光ダイオード駆動開始時の過渡状態の殆どの期間において電流I1に近い値の電流で、PMOSトランジスタTriのゲート・ソース間容量の充電が行われることになる。
本実施の形態の回路においては、前記充電電流を、定電流特性を備えた素子であるNMOSトランジスタ37によってI1に制限しているため、多数の(今の場合192個)トランジスタを駆動する場合においても、演算増幅器103の出力端子にはたかだか192×I1の電流が流入するのみであり、演算増幅器103にこのような電流シンク能力を持たせることは比較的容易である。
次に発光ダイオードの駆動をオフする場合を考察する。発光ダイオードを駆動しているときは、NOR回路43の出力は高レベルであって、その出力電圧は、ほぼVDDに等しい。またNMOSトランジスタ37のソース電位は制御電圧Vcontであるので、NMOSトランジスタ37に印加されるゲート・ソース間電圧VGSもまた、VDDから制御電圧Vcontを減じた約1.6Vとなって、電源電圧に依存しない一定の電圧となっている。
ストローブ信号HD−STB−Nが低レベルから高レベルへと遷移すると、これによりPMOSトランジスタ111のゲート電位は低レベルから高レベルへと遷移し、該トランジスタ111はオフ状態となり、同時にNMOSトランジスタ113はオフ状態からオン状態へと変化する。
このとき、NMOSトランジスタ113のゲート・ソース間に印加される電圧は前記したように約1.6V程度と小さいものであり、NMOSトランジスタ113の駆動能力もまた小さい。
この小さい駆動能力をもってPMOSトランジスタ39のゲート電位をVDD電位から制御電圧Vcontへと引き下げる。
これにより、PMOSトランジスタ39はオンとなる一方でNMOSトランジスタ37はオフとなり、PMOSトランジスタTriのゲート電位は制御電圧Vcontから電源ノードVDDの電位へとゆっくり上昇する。このとき、PMOSトランジスタTriのゲート・ソース間静電容量に蓄積されていた電荷が電流I2で示す経路で放電する。
この放電電流I2はPMOSトランジスタ39のゲート長、ゲート幅やゲート・ソース間電圧(いまの場合、約1.6V程度の小さい値である)等により決定されるものであり、電源電圧VDDには依らず略一定に保たれる。
このように、図7のI2にて電流制限されつつPMOSトランジスタTriのゲート・ソース間容量に蓄積された電荷をゆっくりと放電することで、そのオフ時のスイッチング速度を低下させることを可能としている。
図8は実施の形態1の効果を説明するタイムチャートであって、発光ダイオード駆動がオンされた後、再びオフ状態とされる場合の発光ダイオードの駆動電流波形を示す図である。
図8(a)に示されたストローブ信号HD−STB−Nは、時刻t11において高レベルから低レベルに変化し、その後時刻t12において低レベルから高レベルに変化する。
図8(b)に示された波形は発光ダイオード駆動電流値を示すものであり、同じドライバIC内に配置され、同じ制御電圧発生回路102に接続されたトランジスタTriによって駆動される発光ダイオード(例えば192個の発光ダイオード)のうち、同時にオンとなるものの数(同時に駆動されるドット数)を1、8、32、96、192と変化させて、そのときの一つの発光ダイオードにおける駆動電流値の立ち上がり、立ち下がり波形を示している。
図より明らかな様に、ドライバICチップ1個当たりの駆動ドット数が1ドットの場合に対して、同時駆動ドット数が増加するに従い、駆動電流の立ち上がり時間が僅かに増加する傾向があるものの、従来技術による場合の様な大きな変化は発生しておらず、また駆動電流の立ち下がり時間についても同時駆動ドット数による顕著な差は見られない。
また、駆動電流の立ち下がり波形も急峻ではなく、ゆっくりと減少しており、発光ダイオード駆動オフ時におけるノイズ電圧を低減することが可能である。
実施の形態1では、発光ダイオードを駆動するために設けられていたPMOSトランジスタTrを駆動するための前置増幅器(プリバッファ)として、定電流特性を備える第1のスイッチング素子としてのNMOSトランジスタ37及び第2のスイッチング素子としてのPMOSトランジスタ39の組み合わせからなる回路とした。
上記した定電流特性を備える第1のスイッチング素子は、発光ダイオードの駆動用トランジスタの駆動開始時における、駆動トランジスタのゲート・ソース間容量の充電電流を制限する働きをし、定電流特性を備える第2のスイッチング素子は発光ダイオードの駆動用トランジスタの駆動終了時における、駆動トランジスタのゲート・ソース間容量の放電電流の経路を提供し、放電電流値を制限して、そのスイッチング速度を制限する働きをする。
前記の定電流特性を備えるスイッチング素子の働きにより、発光ダイオードの駆動用トランジスタの駆動開始時におけるゲート・ソース間容量の充電電流は、演算増幅器の電流シンク能力よりも十分に小さい値とすることができる。
従って、複数の発光ダイオードを駆動するため複数個の駆動トランジスタTriを有し、複数個の駆動トランジスタに対応して複数個の駆動出力回路101を有するドライバICチップにおいては、該ドライバICチップ内の同時に駆動する発光ダイオードの数(ドット数)の多少によらず、同一の電流波形立ち上がり時間でもって発光ダイオードを駆動することができる。
また、発光ダイオードの駆動終了時においては、発光ダイオードの駆動用トランジスタのゲート・ソース間容量の放電電流は、スイッチング素子により各ドット毎に分散して流れるため、発光ダイオードの駆動終了時の電流波形立ち下がり時間に対する同時駆動ドット数の影響は殆どない。
また、定電流特性を備えるスイッチング素子の働きにより発光ダイオードの駆動用トランジスタのゲート・ソース間容量の放電電流は制限され、発光ダイオードの駆動電流波形はゆっくりと立ち下がることになる。
特に、本発明では前段回路を構成するインバータ35のみならず、前段回路の前段に位置する第2の前段回路を構成するNOR回路43もそのグランド側端子(低電位側端子)が制御電圧Vcontに接続されているので、発光ダイオードの駆動開始のときも、駆動終了のときも駆動電流の変化(立ち上がり、立ち下がり)を十分に小さくすることができる。
この様に、本実施の形態によるドライバICにおいては、ドライバICチップ内の同時に駆動されるドット数の多少による駆動電流の立ち上がりや立ち下がり時間の変動を抑制することができる上に、電流の立ち上がり時間と立ち下がり時間とを個別に調整可能とし、さらに立ち上がり、立ち下がりを一層ゆっくりとすることができるので、スイッチングに伴うノイズ電圧値を低く抑えることが可能となった。
さらに加えて、図17の従来例の構成によるドライバICにおいては、発光ダイオード駆動トランジスタ(Tri)の制御端子を駆動するインバータ35から成る第1のプリバッファと、該第1のプリバッファを駆動するインバータ(38、36)からなる第2のプリバッファとを設け、前記第1と第2プリバッファのグランド側端子の電位は演算増幅器103の出力電位(Vcont)に応じて決定される構成としていた。このような構成においては、ドライバICがCMOSトランジスタプロセスで製造され、ウェハーのサブストレートはN型基板内にPウエルを有し、N型基板内にPMOSトランジスタを形成し、Pウエル内にNMOSトランジスタを形成する構造をもち、第1のプリバッファ(インバータ35)及び第2のプリバッファ(インバータ(38、36))のNMOSトランジスタの形成のために、他の部分(グランド側端子がグランドノードに接続された回路、例えばソースがグランドノードに接続されたNMOSトランジスタ)が形成されたPウエルとは電気的に分離された専用
のPウエルを設ける必要があった。例えば、インバータ(38、36)のNMOSトランジスタと、インバータ(39、37)のNMOSトランジスタは、インバータ(38、36)の入力側に接続されるNAND回路41とは分離されたPウエル内に形成する必要があった。
それに対して、本実施の形態の構成においては、図17の従来例のNAND回路41とインバータ(38、36)の組み合わせの代わりに、NOR回路43を用い、それを構成するNMOSトランジスタは前記第1のプリバッファ(インバータ35)のNMOSトランジスタ37と同じPウエル内に形成している。
このように、図17の従来例の第2のプリバッファ(インバータ(38、36))を省いた構成であり、従来例の構成よりも素子数が少なく、従ってコストを低減することができる。
実施の形態2.
図9は、本発明の実施の形態2のLEDヘッドの回路構成を示すブロック図である。従来例及び実施の形態1と同様の回路部分については同じ記号が付されている。
図示のLEDヘッドは複数の、例えば26個の発光ダイオードアレイチップCHP1〜CHP26と、それぞれの発光ダイオードアレイチップに対応して設けられたドライバICチップDR1〜DR26と、複数のドライバICチップDR1〜DR26に対して共通の基準電圧発生回路209とを含む。
図9に示すLEDヘッドは、図3に示した4992個の発光ダイオードLD1〜LD4992が26個の発光ダイオードアレイチップCHP1〜CHP26に分割して形成され、発光ダイオードを駆動する駆動出力回路G1〜G4992及びこれらに関連する回路が26個のドライバICチップDR1〜DR26に分割して形成されたものの具体例とみることもできる。
発光ダイオードアレイチップCHP1〜CHP26は互いに同様の構成を有し、各々複数の、例えば192個の発光ダイオード(図9には示されていない)を有する。ドライバICチップDR1〜DR26も互いに同様の構成を有する。
各ドライバIC、例えばドライバICチップDR1は、差動増幅器で構成されたクロック信号入力回路207と、EX−NOR回路208と、制御電圧発生回路102と、シフトレジスタ回路205と、ラッチ回路204と、補正データメモリ202と、駆動出力回路201とを有する。
複数のドライバICチップDR1〜DR26に対して共通に設けられた基準電圧発生回路209は、ドライバICチップDR1〜DR26へ所定値の基準電圧VREFを供給する。
上位のコントローラから供給される第1及び第2のクロック信号HD−CLK−P及びHD−CLK−Nは、互いに相補的なものであって、一方が高レベルのとき、他方が低レベルの値を有する。
複数のドライバICチップDR1〜DR26は、符号の添え字で表わされる番号の順に並べられ、ドライバICチップDR1の側からシフトレジスタ回路205がカスケード接続されており、またドライバICチップDR1の側からクロック信号が供給されるが、奇数番目のドライバICチップDR1,DR3,…DR25においては、第1のクロック信号HD−CLK−Pが差動増幅器207の非反転入力端子に供給され、第2のクロック信号HD−CLK−Nが差動増幅器207の反転入力端子に供給される一方、偶数番目のドライバICチップDR2,DR4,…DR26においては、第2のクロック信号HD−CLKK−Nが差動増幅器207の非反転入力端子に供給され、第1のクロック信号HD−CLK−Pが差動増幅器207の反転入力端子に供給される。
第1のクロック信号HD−CLK−Pを伝達するリード線203aと、第2のクロック信号Hd−CLK−Nを伝達するリード線203bとは26番目のドライバICチップDR26の側の端部において、抵抗210で互いに接続されている。
図9の構成のLEDヘッドにおいては、各ドライバICチップDR1〜DR26において、EX−NOR回路208の第1の入力端子には、差動増幅器207の出力が供給され、EX−NOR回路208の出力がシフトレジスタ回路205に供給されている。
奇数番目のドライバICチップDR1,DR3,…DR25においては、EX−NOR回路208の第2の入力端子が開放されており(後に図10を参照して説明するように、プルアップ抵抗により電源ノードVDDに接続されている)、偶数番目のドライバICチップDR2,DR4,…DR26においては、EX−NOR回路208の第2の入力端子がグランドノードに接続されている。
図10は、奇数番目のドライバICチップDR1,DR3,…DR25の一つ(DRm(mは1〜26の範囲内の奇数)の内部の回路構成を示す。図9と同じ部材には同じ符号が付されている。(偶数番目のドライバICチップDR2,DR4,…DR26においても、差動増幅器207の入力が入れ替わって接続されていること以外は同じ構成であり、内部構成は全く同じものである。)
端子STBは、図9のストローブ信号HD−STB−Nを受ける。端子LOADIは、図9のラッチ信号HD−LOADを受ける。端子SELは、開放されている(偶数番目のドライバICチップにおいては、グランドノードに接続されている)。端子DATAI0〜DATAI3は、m−1番目のドライバICチップから(、又は印刷制御部1から(mが1の場合)、図9のデータHD−DATA0〜3を受けるものであり、端子DATAO0〜DATAO3は、次の(m+1番目の)ドライバICの端子DATAI0〜DATAI3に接続されている。端子VREFは、図9の基準電圧VREFを受ける。
図9及び図10に示すドライバICは、発光ダイオード素子の発光光量のばらつきをドット毎に補正するために駆動電流をドット毎に調整する機能を備えるものであり、補正データメモリ202には、ドットごとの補正のためのデータが格納されている。
ドライバICチップDRmは、192個の駆動出力回路DVC(図9の駆動出力回路201を構成するものであり、すべて同じ符号が付されている)と、これらにそれぞれ対応する192個のラッチ回路LTA1〜LTA48、LTB1〜LTB48、LTC1〜LTC48、LTD1〜LTD48(図9のラッチ回路204を構成する)と、これらにそれぞれ対応する192個の補正データメモリMEM(図9の補正データメモリ202を構成するものであり、すべて同じ符号で表わされている)と、これらにそれぞれ対応する192個のフリップフロップFFA1〜FFA48、FFB1〜FFB48、FFC1〜FFC48、FFD1〜FFD48と、さらなるフリップフロップFFA49、FFB49、FFC49、FFD49とを有する。フリップフロップFFA1〜FFA49、FFB1〜FFB49、FFC1〜FFC49、FFD1〜FFD49が図9のシフトレジスタ回路205を構成する。図示のドライバICチップDRmはさらにチップ補正データメモリMEMcを有する。このチップ補正データメモリMEMcは、LEDアレイチップ間のばらつきを補正するための補正データを保持する。一方、補正データメモリMEM(区別のため、「ドット補正データメモリ」と言うこともある)は、ドット間のばらつきを補正するための補正データを保持する。
ドライバICはさらに、制御電圧発生回路102と、差動増幅器からなるクロック信号入力回路207と、EX−NOR回路208と、プルアップ抵抗215、216と、インバータ212、214と、AND回路213と、制御回路217と、選択回路218とを有する。
駆動出力端子DO1乃至DO192は、発光ダイオードアレイチップのそれぞれ対応する発光ダイオードのアノードに接続されている。
ストローブ入力端子STBはプルアップ抵抗215を介して電源ノードVDDに接続されており、通常(入力信号を受けていないときは)高レベル(論理レベル)にプルアップされている。ストローブ入力端子STBは、インバータ212を介してAND回路213の一方の入力端子に接続されるとともに、制御回路217のSTB端子に接続されている。
ラッチ入力端子LOADIは、インバータ214を介してAND回路213の他方の入力端子に接続されている。
AND回路213は、端子STBに入力されたストローブ信号HD−STB−Nをインバータ212で反転した信号と、端子LOADIから入力されたラッチ信号LOAD−Pをインバータ214で反転した信号をもとに、発光ダイオード駆動部DRに対し駆動タイミング信号DRV−ONを生成する。
ラッチ入力端子LOADIはまた、制御回路217のLOAD入力端子、選択回路218のS端子、及びラッチ回路LTA1〜LTA48、LTB1〜LTB48、LTC1〜LTC48、LTD1〜LTD48のG端子に接続されている。
選択端子SELは、プルアップ抵抗216を介して電源ノードVDDに接続されており、通常(入力信号を受けていないときは)高レベル(論理レベル)にプルアップされている。上記のように、選択端子SELは、EX−NOR回路208の一方の入力端子に接続されており、EX−NOR回路208の他方の入力端子は、差動増幅器207の出力が接続されている。
図9に示すように、奇数番目のドライバICの選択端子SELは開放されており、従って、高レベルにあり、これらのドライバICにおけるEX−NOR回路208は、差動増幅器207の出力をそのまま通過させる。一方、偶数番目のドライバICの選択端子SELはグランドノードに接続されており、従って低レベルにあり、これらのドライバICにおけるEX−NOR回路208は、差動増幅器207の出力を反転して出力する。この結果、すべてのドライバICにおいて、EX−NOR回路208から出力されるクロック信号CLK−Pは、印刷制御部1から出力されるクロック信号HD−CLK及びストローブ信号HD−LOAD信号と同じ極性を有する。
クロック信号CLK−Pは、フリップフロップFFA1〜FFD48のクロック入力端子に供給されている。
フリップフロップFFA1、FFA2、FFA3、FFA4のデータ入力端子(D)はデータ入力端子DATAI0、DATAI1、DATAI2、DATAI0に接続されている。
フリップフロップFFAj、FFBj、FFCj、FFDj(j=1乃至48のいずれか)のQ出力端子はフリップフロップFFAj+1、FFBj+1、FFCj+1、FFDj+1のデータ入力端子(D)に接続されている。
フリップフロップFFA48、FFB48、FFC48、FFD48のQ出力端子は、選択回路218の第1組の入力端子A0、A1、A2、A3に接続され、フリップフロップFFA49、FFB49、FFC49、FFD49のQ出力端子は、選択回路218の第2組の入力端子B0、B1、B2、B3に接続されている。
選択回路218は、LOAD−P信号に応じて、第1組の入力端子A0、A1、A2、A3に供給されている信号又は第2組の入力端子B0、B1、B2、B3に供給されている信号を選択して出力する。後述のように印刷実行に際し、各発光ダイオードをオンすべきかどうかを示す印刷データを転送するモード(印刷データ転送モード)においては、LOAD−P信号が第1の値となり、第1組の入力端子A0、A1、A2、A3に供給されている信号が選択されて出力される。一方、補正データ及びチップ補正データを補正メモリMEM及びチップ補正メモリMEMcに書き込むため、補正データを転送するモード(補正データ転送モード)においては、LOAD−P信号が第2の値となり、第2組の入力端子B0、B1、B2、B3に供給されている信号が選択されて出力される。
選択回路218の出力は、データ出力端子DATAO0、DATAO1、DATAO2,DATAO3に接続されている。
フリップフロップFFA1〜FFD49は上記のように、それぞれ48段(選択回路218が第1組の入力を選択しているとき)又は49段(選択回路218が第2組の入力を選択しているとき)の4つの並列なシフトレジスタを構成するこのようにカスケード接続されている。
1つのドライバICチップのデータ出力端子(DATAO0〜DATAO3)が次のドライバICチップのデータ入力端子DATAI0〜DATAI3に接続されているので、26個のドライバICのフリップフロップの組合せは、それぞれ1248(=48×26)段(選択回路218が第1組の入力を選択しているとき)又は1274(=49×26)段(選択回路218が第2組の入力を選択しているとき)の4つの並列接続されたシフトレジスタを構成する。4つの並列なシフトレジスタを用いることにより、1水平ラインの印刷データを転送するのに必要なクロックサイクル数を4分の1に減らすことができる。
上記のように、シフトレジスタは補正データ及びチップ補正データを補正データメモリMEM及びチップ補正メモリMEMcに転送するためにも用いられる。2つの目的で同じシフトレジスタを用いることにより、入力端子、出力端子の数を減らし、ドライバICのサイズを減らし、ドライバIC相互間のボンディングワイヤの数を減らすことができる。
フリップフロップFFAj、FFBj、FFCj、FFDj(jは1乃至48のいずれか)のQ出力端子はラッチ回路LTAj、LTBj、LTCj、LTDjのデータ入力端子に接続されている。
LOADI端子から入力されたラッチ信号LOAD−P(HD−LOADと同じタイミングで発生され同じ極性を有する)は、ラッチ回路LTAj、LTBj、LTCj、LTDjのゲート入力端子に接続されている。
ラッチ回路LTAj、LTBj、LTCj、LTDjは、ラッチ信号LOAD−Pが高レベルから低レベルに変化したときのフリップフロップの出力をラッチする。
ラッチ回路LTA1〜LTA48は、フリップフロップFFA1〜FFA48に格納されたデータ信号HD−DATA0をラッチする。同様にラッチ回路LTB1〜LTB48、LTC1〜LTC48、LTD1〜LTD48は、フリップフロップFFB1〜FFB48、FFC1〜FFC48、FFD1〜FFD48に格納されたデータ信号HD−DATA1、HD−DATA2、HD−DATA3をそれぞれラッチする。
フリップフロップ回路FFAj、FFBj、FFCj、FFDjのQ出力端子は、対応する補正データメモリMEMのデータ(D)入力端子に接続されている。
フリップフロップ回路FFA1〜FFD48のQ出力端子は、それぞれ対応する補正データメモリMEMのD入力端子に接続されている。
フリップフロップFFA49のQ出力端子は、チップ補正データメモリMEMcのD入力端子に接続されている。
各補正データメモリMEMは、制御回路217からの書き込み制御信号b0−WR、b1−WR、b2−WR、b3−WRを受ける4つのメモリセル選択入力端子W0、W1、W2、W3と、4つの出力端子Q0、Q1、Q2、Q3とを有する。出力端子Q0、Q1、Q2、Q3は、対応する駆動出力回路DVCに接続されている。
補正データメモリMEMはすべて互いに同じ構成を有する。図11は、補正データメモリMEMn(nは1乃至191)及びその次の番号の補正データメモリMEMn+1を示す。補正データメモリMEMnは、当該ドライバICチップで駆動される発光ダイオードのうちの1つ(LDn)に対応するものである。
補正データメモリMEMnは、バッファ回路220と、インバータ221〜229と、NMOSトランジスタトランジタ230a〜230hと、補正データ入力端子Dと、メモリセル選択端子W0〜W3と、補正データ出力端子Q0〜Q3とを備えている。補正データ入力端子Dは、バッファ回路220の入力端子に接続されている。
メモリセル選択端子W0は、NMOSトランジスタ230a、230bのゲート電極に接続されている。メモリセル選択端子W1は、NMOSトランジスタ230c、230dのゲート電極に接続されている。メモリセル選択端子W2は、NMOSトランジスタ230e、230fのゲート電極に接続されている。メモリセル選択端子W3は、NMOSトランジスタ230g、230hのゲート電極に接続されている。
以下の説明では、NMOSトランジスタ230a〜230hのソース及びドレイン電極を第1及び第2の主電極と呼ぶ。バッファ回路220の出力端子は、NMOSトランジスタ230a、230c、230e、230gの第1の主電極に接続されるとともに、インバータ221を介してNMOSトランジスタ230b、230d、230f、230hの第1の主電極に接続されている。
インバータ222、223の対は、一方の入力端子が他方の出力端子に接続されて、1ビットのスタテックメモリセルを構成している。インバータ224、225の対、インバータ226、227の対、インバータ228、229の対も同様に1ビットのメモリセルを構成するように接続されている。
インバータ222の入力端子は、出力端子Q0及びNMOSトランジスタ230bの第2の主電極に接続されている。同様に、インバータ230d、230f、230hの入力端子は、出力端子Q1、Q2、Q3及びNMOSトランジスタ230d、230f、230hの第2の主電極に接続されている。インバータ222、224、227、228の出力端子は、NMOSトランジスタ230a、230c、230e、230gの第2の主電極に接続されている。
補正データメモリMEMnは、発光ダイオードLDiのための4ビットの補正データb0、b1、b2、b3を保持する。4ビットの補正データ(b0〜b3)はすべてデータ入力端子Dを介して入力される。各ビットを書き込むべきメモリセルの選択は、書き込み制御信号b0−WR、b1−WR、b2−WR、b3−WRにより行われる。
例えば書き込み制御信号b0−WRが高レベルのときは、NMOSトランジスタ230a、230bがオン状態にあり、データ入力端子Dに供給された補正データの第1ビット(最下位ビット)b0がインバータ222、223で構成されるメモリセルに書き込まれる。
同様にb1−WRが高レベルのときは、データ入力端子Dに供給された補正データの第2ビット(2番目のビット)b1がインバータ224、225で構成されるメモリセルに書き込まれ、b2−WRが高レベルのときは、データ入力端子Dに供給された補正データの第3ビット(3番目のビット)b2がインバータ226、227で構成されるメモリセルに書き込まれ、b3−WRが高レベルのときは、データ入力端子Dに供給された補正データの第4ビット(最上位ビット)b3がインバータ228、229で構成されるメモリセルに書き込まれる。
メモリセルに書込まれた補正データのそれぞれのビットb0〜b3を反転した値を有するデータb0−N〜b3−Nが出力端子Q0〜Q3から同時に出力される。
チップ補正データメモリMEMcは、補正データメモリMEMの各々と同じ構成を有する。チップ補正データメモリMEMcは、当該ドライバICチップに対応するLEDアレイチップのためのチップ補正データを保持する。
再び図10を参照し、各補正データメモリMEMnの出力端子Q0〜Q3は、対応する駆動出力回路DVCの入力端子Q0〜Q3に接続されている。
チップ補正データメモリMEMcの出力端子Q0〜Q3は、制御電圧発生回路102の入力端子Q0〜Q3に接続されている。制御電圧発生回路102は、例えば図4に示されるように構成されており、チップ補正データメモリMEMcからのチップ補正データに基いて基準電圧VREFを生成する図示しない回路を有する。
各駆動出力回路DVCはさらに、対応するラッチ回路に保持されたデータを受けるE入力端子と、AND回路213からの駆動タイミング信号DRV−ONを受けるS入力端子と、制御電圧発生回路102からの制御電圧Vcontを受けるV入力端子と、対応する出力端子DOnに接続された駆動出力端子DOとを有する。
駆動出力回路DVCは、図12に示すように、NAND回路231と、NOR回路250〜253と、インバータ262〜267と、駆動用スイッチング素子としてのPMOSトランジスタ244〜248と、駆動タイミング信号入力端子Sと、印刷データ入力端子Eと、補正データ入力端子Q0〜Q3と、制御電圧入力端子Vと、駆動電流出力端子DOとを有する。
駆動タイミング信号入力端子Sには、図10に示すようにAND回路213からの駆動タイミング信号DRV−ONが入力される。
印刷データ入力端子Eは、図10に示すように対応するラッチ回路のデータ出力端子Qに接続されている。ラッチ回路のデータ出力端子Qに現れるデータは、対応する発光ダイオードを駆動すべきときは「1」即ち「高レベル」の値を有する。
補正データ入力端子Q0、Q1、Q2、Q3は、図10に示すように対応するメモリセル回路MEMの、対応する補正データ出力端子Q0、Q1、Q2、Q3に接続されており、補正データ入力端子Q0、Q1、Q2、Q3には、それぞれ補正データの反転ビットb0−N、b1−N、b2−N、b3−Nが入力される。
制御電圧入力端子Vには、図10に示すように、制御電圧発生回路102からの制御電圧Vcontが入力される。
駆動電流出力端子DOは、図10に示すように、ドライバICの駆動電流出力端子DOnに接続されている。
NAND回路231の2つの入力端子は、それぞれ入力端子S及び入力端子Eに接続されており、入力端子Sから駆動タイミング信号DRV−ONを受け、入力端子Eから1ビットの駆動データを受ける。
NOR回路250〜253の各々の第1の入力端子は、NAND回路231の出力端子に接続されている。NOR回路250〜253の第2の入力端子は、それぞれ補正データ入力端子Q0、Q1、Q2、Q3に接続されている。
インバータ262はその入力端子262aでNAND回路231の出力を受けて、その反転信号を出力端子262cから出力する。インバータ263はその入力端子263aがインバータ262の出力端子262cに接続され、その出力端子263cがPMOSトランジスタ244のゲート電極に接続されている。インバータ264はその入力端子264aがNOR回路250の出力端子に接続され、その出力端子264cがPMOSトランジスタ245のゲート電極に接続されている。インバータ265はその入力端子265aがNOR回路251の出力端子に接続され、その出力端子265cがPMOSトランジスタ246のゲート電極に接続されている。インバータ266はその入力端子266aがNOR回路252の出力端子に接続され、その出力端子266cがPMOSトランジスタ247のゲート電極に接続されている。インバータ267はその入力端子266aがNOR回路253の出力端子に接続され、その出力端子267cがPMOSトランジスタ248のゲート電極に接続されている。
インバータ262はPMOSトランジスタ238とNMOSトランジスタ232とで構成され、PMOSトランジスタ238のソースがインバータ262の電源側端子262dを構成し、この電源側端子262dが電源ノードVDDに接続され、NMOSトランジスタ232のソースがインバータ262のグランド側端子262sを構成し、このグランド側端子262sが制御電圧入力端子Vに接続され、PMOSトランジスタ238のゲート電極とNMOSトランジスタ232のゲート電極が互いに接続されてインバータ262の入力端子262aを構成し、PMOSトランジスタ238のドレインとNMOSトランジスタ232のドレインが互いに接続されてインバータ262の出力端子262cを構成する。
同様に、インバータ263はPMOSトランジスタ239とNMOSトランジスタ233とで構成され、PMOSトランジスタ239のソースがインバータ263の電源側端子263dを構成し、この電源側端子262dが電源ノードVDDに接続され、NMOSトランジスタ233のソースがインバータ263のグランド側端子263sを構成し、このグランド側端子263sが制御電圧入力端子Vに接続され、PMOSトランジスタ239のゲート電極とNMOSトランジスタ233のゲート電極が互いに接続されてインバータ263の入力端子263aを構成し、PMOSトランジスタ239のドレインとNMOSトランジスタ233のドレインが互いに接続されてインバータ263の出力端子263cを構成する。
同様に、インバータ264はPMOSトランジスタ240とNMOSトランジスタ234とで構成され、PMOSトランジスタ240のソースがインバータ264の電源側端子264dを構成し、この電源側端子262dが電源ノードVDDに接続され、NMOSトランジスタ234のソースがインバータ264のグランド側端子264sを構成し、このグランド側端子264sが制御電圧入力端子Vに接続され、PMOSトランジスタ240のゲート電極とNMOSトランジスタ234のゲート電極が互いに接続されてインバータ264の入力端子264aを構成し、PMOSトランジスタ240のドレインとNMOSトランジスタ234のドレインが互いに接続されてインバータ264の出力端子264cを構成する。
同様に、インバータ265はPMOSトランジスタトランジスタ241とNMOSトランジスタ235とで構成され、PMOSトランジスタ241のソースがインバータ265の電源側端子265dを構成し、この電源側端子265dが電源ノードVDDに接続され、NMOSトランジスタ235のソースがインバータ265のグランド側端子265sを構成し、このグランド側端子265sが制御電圧入力端子Vに接続され、PMOSトランジスタ241のゲート電極とNMOSトランジスタ235のゲート電極が互いに接続されてインバータ265の入力端子265aを構成し、PMOSトランジスタ241のドレインとNMOSトランジスタ235のドレインが互いに接続されてインバータ265の出力端子265cを構成する。
同様に、インバータ266はPMOSトランジスタ242とNMOSトランジスタ236とで構成され、PMOSトランジスタ242のソースがインバータ266の電源側端子266dを構成し、この電源側端子266dが電源ノードVDDに接続され、NMOSトランジスタ236のソースがインバータ266のグランド側端子266sを構成し、このグランド側端子266sが制御電圧入力端子Vに接続され、PMOSトランジスタ242のゲート電極とNMOSトランジスタ236のゲート電極が互いに接続されてインバータ266の入力端子266aを構成し、PMOSトランジスタ242のドレインとNMOSトランジスタ236のドレインが互いに接続されてインバータ266の出力端子266cを構成する。
同様に、インバータ267はPMOSトランジスタ243とNMOSトランジスタ237とで構成され、PMOSトランジスタ243のソースがインバータ267の電源側端子267dを構成し、この電源側端子267dが電源ノードVDDに接続され、NMOSトランジスタ237のソースがインバータ267のグランド側端子267sを構成し、このグランド側端子267sが制御電圧入力端子Vに接続され、PMOSトランジスタ243のゲート電極とNMOSトランジスタ237のゲート電極が互いに接続されてインバータ267の入力端子267aを構成し、PMOSトランジスタ243のドレインとNMOSトランジスタ237のドレインが互いに接続されてインバータ267の出力端子267cを構成する。
NOR回路250〜253の各々は例えば図5のNOR回路43と同様に構成されており、電源側端子が電源ノードVDDに接続され、グランド側端子が制御電圧入力端子Vに接続されている。
PMOSトランジスタ244〜248の組み合わせが、図1の駆動トランジスタTriに相当する。即ちこれららのトランジスタを流れる電流が合流して出力端子DOを介して被駆動素子としての発光ダイオードに供給される。トランジスタ244〜248のうち、トランジスタ244が主たる電流を流す主駆動トランジスタであり、トランジスタ245〜248が補正データb0〜b3に従った補正電流を流す補助駆動トランジスタである。
主駆動トランジスタ244は、駆動タイミング信号DRV−ONが高レベルであるときに、印刷データ(対応するラッチ回路の端子Qからの出力でありE端子を介して供給される)に従って駆動される。補助駆動トランジスタ245〜248は、駆動タイミング信号DRV−ON(端子Sを介して供給される)及び印刷データが高レベルであるときに、それぞれ補正データのビットb0、b1、b2、b3(具体的にはその反転ビットb0−N、b1−N、b2−N、b3−N)に従って駆動される。
即ち、駆動タイミング信号DRV−ONが高レベルのときに、端子Eに入力された印刷データが高レベルであれば、主駆動トランジスタ244が駆動されるとともに、補正データb0〜b3に従って補助駆動トランジスタ245〜248が選択的に駆動され、主駆動トランジスタ244のドレイン電流に、選択された補助駆動トランジスタ(245〜248のうちの選択されたもの)のドレイン電流が加算された駆動電流が、端子DOから発光ダイオードに供給される。
補正データのビットb3、b2、b1、b0の重み付けを8:4:2:1とするために、補助駆動トランジスタ248〜245のゲート長を等しくするとともに、それらのゲート幅が、8:4:2:1の比率に設定してある。
PMOSトランジスタ244〜248が駆動されているときに、インバータ263〜267のNMOSトランジスタ233〜237はオンしているので、PMOSトランジスタ244〜248のゲート電位は、ほぼ制御電圧Vcontに等しくなる。従って、PMOSトランジスタ244〜248のドレイン電流値を、制御電圧Vcontにより一括して調整することができる。
図10において、発光ダイオードを駆動するためシフトレジスタ回路205でデータを転送して、ラッチ信号HD−LOADによりラッチ回路204にラッチさせる。
その後(ラッチ信号HD−LOADが低レベルに戻った後)、ストローブ信号HD−STB−Nがアサート(低レベルに駆動)されると、図10のインバータ212により正論理信号(高レベル信号)とされてAND回路213に入力される。このときLOADI端子に入力されたラッチ信号HD−LOAD(LOAD−P)は低レベルであるのでインバータ214の出力は高レベルであり、AND回路213の出力DRV−ONは高レベルになる(低レベルから高レベルに遷移する)。
AND回路213の出力信号DRV−ONが各駆動出力回路DRnの端子Sを介して図12のNAND回路231の第1の入力端子に入力される。
NAND回路231の第2の入力端子には印刷データが入力されているので、印刷データが高レベル(対応する発光ダイオードをオンにすべきことを示している)であれば、NAND回路231の出力は高レベルから低レベルへと変化する。
NAND回路231の出力は、インバータ262で論理反転され、さらにインバータ263で論理反転され、高レベルから低レベルへ遷移する電位がPMOSトランジスタ244のゲートに印加され、該トランジスタ244はオンする。
トランジスタ244がオフ状態からオン状態に変化するとき、トランジスタ244に流れ込む電流の一部が、図13(図12と同様の図であるが、充電電流、放電電流の経路を示す)の破線I1で示すように、トランジスタ244のゲート・ソース間静電容量を介して、NMOSトランジスタ233を介して、制御電圧入力端子Vに流れる。このため、発光ダイオードに流れる電流(駆動電流)がゆっくり立ち上がる。
トランジスタ245〜258のうち、補正データ(b0〜b3)に従ってオンとなるものにおいても、同様に、充電電流がNMOSトランジスタ234〜237(の内の該当するもの)を介して制御電圧入力端子Vに流れ、発光ダイオードに流れる電流がゆっくり立ち上がる。
実施の形態1の動作説明で明らかにしたように、NMOSトランジスタ233の各部の寸法を適切に選択して、定電流特性が得られるものとしておくことにより、演算増幅器103の出力端子に流れ込む電流は、NMOSトランジスタ233の働きによりPMOSトランジスタ244のソース・ゲート間静電容量の充電電流が十分小さい値となるよう電流制限することができるので、ドライバIC1チップ当たりの同時駆動ドット数が少ない場合はもちろんのこと、同時駆動ドット数が多くなる場合でも演算増幅器の電流シンク能力の範囲内となるようにすることができる。
またこのとき、発光ダイオード駆動電流の主成分は主たる駆動を受け持つPMOSトランジスタ244によるものであり、補正用に設けられたPMOSトランジスタ245〜248のゲート面積は主たる駆動を受け持つPMOSトランジスタ244のそれよりも小さく、各々のゲート充電電流の影響は小さい。このため、前述した発光ダイオード駆動時のゲート静電容量の充電電流を制限するための、NMOSトランジスタのゲート長を比較的大きくする対策は、主たる駆動部(PMOSトランジスタ244)についてのみ行えば十分である。
このため、ゲート・ソース間静電容量の充電にはある程度の時間を要するものの、ドライバICチップ1個当たりの同時駆動ドット数の多少によらず、その充電時間は殆ど同じ値となり、発光ダイオードの駆動電流の立ち上がり時間もまた、ドライバIC1チップ当たりの同時駆動ドット数の依存性を殆ど無視しうる程度に軽減することができる。
ストローブ信号HD−STB−N信号がディアサートされて、その信号電位が低レベルから高レベルに変化すると、図10のインバータ212の出力が低レベルとなり、AND回路212の出力DRV−ONが低レベルとなり、NAND回路231の出力が低レベルから高レベルに変化する。
その結果、インバータ262の出力が低レベルとなり、インバータ263の出力が高レベルとなる。インバータ263の出力(低レベルから高レベルに変化する)が、PMOSトランジスタ244のゲートに印加され、該トランジスタ244はオフとなる。
トランジスタ244がオン状態からオフ状態に変化するとき、トランジスタTriのゲート・ソース間の静電容量の電荷が、PMOSトランジスタ239を介して放電される。このときの放電電流を符号I2で示す。インバータ263は、各駆動トランジスタ244などに対して個別に設けられているので、発光ダイオード(LDi)などに流れる電流の立ち下がり電流は、同時にオフとなる駆動トランジスタの数に依存しない。
さらに、インバータ263の前段に接続されたインバータ262もそのグランド側端子(低電位側端子)が制御電圧Vcontに接続されているので、駆動能力が低く、従って、インバータ263のPMOSトランジスタ239、NMOSトランジスタ233がオン、オフするのに要する時間が長く、この理由でも、駆動電流の立ち上がり、立ち下がりに要する時間が一層長くなる。
トランジスタ245〜258のうち、補正データ(b0〜b3)に従ってオンとなったものも、オフとなるときには同様に、放電電流がPMOSトランジスタ239〜243(の内の該当するもの)を介して流れ、発光ダイオードに流れる電流の立ち下がりが遅れる。
さらに、インバータ264〜267の前段に接続されたNOR回路250〜253もそのグランド側端子(低電位側端子)が制御電圧Vcontに接続されているので、駆動能力が低く、従って、インバータ264〜267のPMOSトランジスタ、NMOSトランジスタがオン、オフするのに要する時間が長く、この理由でも、駆動電流の立ち上がり、立ち下がりに要する時間が一層長くなる。
図14は実施の形態2の動作を示すタイムチャートであって、発光ダイオード駆動がオンされた後、再びオフ状態とされる場合の発光ダイオードの駆動電流波形を示す図である。
図14(a)に示されたストローブ信号HD−STB−Nは、時刻t21において高レベルから低レベルに変化し、その後時刻t22において低レベルから高レベルに変化する。図14(b)に示された波形は、1個の主駆動トランジスタ(例えば、図12、図13の244)から対応する発光ダイオードに流れる主駆動電流の変化を示すものであり、同じドライバICチップ内に配置され、同じ制御電圧発生回路102に接続された主駆動トランジスタ(244など)によって駆動される発光ダイオード(例えば192個の発光ダイオード)のうち、同時にオンとなるものの数(同時に駆動されるドット数)を1、8、32、96、192と変化させて、そのときの一つの発光ダイオードにおける駆動電流値の立ち上がり、立ち下がり波形を示している。
一例として、ドライバICが192個の発光ダイオードを駆動するため192個の駆動トランジスタ(Tr)を有し、これらが4つの群に分割されている場合について、任意の1個の駆動トランジスタから供給される電流を示す。
図14(b)に示されるように、電流波形の立ち上がり、立ち下がり時間は同時に駆動されるドット数の多少に依らず、ほぼ一定であり、オーバシュートも発生していない。
また発光ダイオード駆動オフ時における電流波形の立ち下がり時間は、従来技術による場合に比べて大きくなっており、このとき発生するノイズ電圧を低減することが可能となっている。
図14(c)に示される波形は、補助駆動トランジスタ(図12、図13の245〜248)による駆動電流成分を示す。図14(b)の場合と比べ、電流値は小さいものの同様な波形となっている。但し、同時に駆動される発光ダイオードの数に依存して立ち上がり時間が若干変化していることが表されている。
図14(d)は図14(b)と図14(c)による電流波形を加算して得られる、発光ダイオードに流れる駆動電流の波形である。
発光ダイオードの主たる駆動電流波形が同時に駆動されるドット数の多少に依らず変化しない上に、駆動オフ時の立ち下がりも適度にゆっくりとしたものとなってノイズ電圧の低減を図ることが可能となっている。
実施の形態2では、発光ダイオードの主たる駆動を行うために設けられる主駆動用PMOSトランジスタを駆動する第1のプリバッファ(PMOSトランジスタ239とNMOSトランジスタ233とからなるインバータ263)の前段に、第2のプリバッファ(PMOSトランジスタ238とNMOSトランジスタ232とから成るインバータ262)を設け、複数段からなる駆動出力回路をもつ構成とし、該複数段からなる駆動出力回路のグランド側端子を(グランドノードの電位ではなく)演算増幅器の出力電位を受ける構成とした。
すなわち前記第2のプリバッファは第1のプリバッファを駆動し、第1のプリバッファは主駆動用PMOSトランジスタを駆動する。第1のプリバッファ263のNMOSトランジスタ233は、主駆動用PMOSトランジスタ244のゲート・ソース間容量を充電するときの電流制限素子の働きをする。
また第1のプリバッファ263のPMOSトランジスタ239は、主駆動用PMOSトランジスタ244のゲート・ソース間容量を放電するときの電流制限素子の働きをする。
また、発光ダイオードに補正電流を流すための補助駆動用PMOSトランジスタ(245〜248)を駆動する第1のプリバッファ(インバータ264〜267)の前段に、第2のプリバッファ(NOR回路250〜253)を設け、複数段からなるプリバッファ回路をもつ構成とし、該複数段からなる駆動出力回路のグランド側端子を、グランドノードの電位ではなく)演算増幅器の出力電位を受ける構成とした。
すなわち前記第2のプリバッファは第1のプリバッファを駆動し、第1のプリバッファは補助駆動用のPMOSトランジスタを駆動する。第1のプリバッファ(264〜267)のNMOSトランジスタ(234〜237)は、発光ダイオードを駆動するためのPMOSトランジスタ(245〜248)のゲート・ソース間容量を充電するときの電流制限素子の働きをする。
また第1のプリバッファ(264〜267)のPMOSトランジスタ(240〜243)は、補助駆動用PMOSトランジスタ(245〜248)のゲート・ソース間容量を放電するときの電流制限素子の働きをする。
このため、ドライバICの同時駆動ドット数が多くなる場合でも、合計電流が、演算増幅器の電流シンク能力よりも十分に小さな値とすることができる。
また、発光ダイオード駆動をオフする場合の電流波形の立ち下がり時間を適切に設定することにより、このとき発生するノイズ電圧を低減することができるようになる。
さらに、前述した第1のプリバッファのNMOSトランジスタによる発光ダイオード駆動用PMOSトランジスタのゲート・ソース間容量を充電するときの電流制限機能を、主たる駆動用トランジスタのプリバッファにおいてのみ行うこととすれば、プリバッファを構成するMOSトランジスタ(例えば239、233など)のゲート長の延長は、一部のトランジスタについてのみ行えばよく(補助駆動トランジスタためのプリバッファについては、ゲート長の増大を行わなくてもよく)、従って集積回路の形成に要する面積の増加を抑制することができる。
これにより、コスト上昇を最低限にとどめたうえで最良の特性を得ることが可能となるのである。
さらに、本実施の形態では、上記のように、PMOSトランジスタ244がオフからオンに変化するときのゲート・ソース間の静電容量を充電するための電流は、NMOSトランジスタ233を通して流れ、同様にPMOSトランジスタ245〜248がオフからオンに変化するときのゲート・ソース間の静電容量を充電するための電流は、それぞれNMOSトランジスタ234〜237を通して流れる。
PMOSトランジスタ244〜248のゲート・ソース間の静電容量の大きさを考慮して、NMOSトランジスタ233のゲート幅を大きくし、ゲート長を小さく設定する一方で、NMOSトランジスタ234〜237のゲート幅を比較的小さくし、ゲート長を比較的大きく設定することとしても良い。
図15は実施の形態2の駆動出力部回路DRmの一変形例を示す。図示の駆動出力回路DRmは、図12に示すものと概して同じであるが、駆動トランジスタ244〜248の前段の回路を構成するインバータ262〜267の構成が異なる。
即ち、図12の構成において、インバータ262〜267の一部を成すNMOSトランジスタ233〜237の代わりに、それぞれ直列接続された2個のNMOSトランジスタ232a、232b、233a、233b、234a、234b、235a、235b、236a、236b、237a、237bが用いられている。
これらの直列接続されたNMOSトランジスタ232aと232bとはゲートがともにインバータの入力端子に接続され、NMOSトランジスタ232aのソースがVcontに接続され、NMOSトランジスタ232bのドレインがインバータの出力端子に接続され、NMOSトランジスタ232aのドレインとNMOSトランジスタ232bのソースが互いに接続されている。
他のインバータ264〜267においても同様に直列接続された2個のNMOSトランジスタが用いられている。
このように直列接続することにより、1個のNMOSトランジスタにおいてゲート長を長くしたのと同じ効果が得られ、各NMOSトランジスタのゲート長を回路の他の部分のNMOSトランジスタのゲート長と比べ著しく大きくする必要がない。
図15に示す例(変形例)においては、NMOSトランジスタ233a、233bのゲート長をNMOSトランジスタ234a、234b〜237a、237bのゲート長よりも大きく設定しても良く、また301〜310のゲート長を同じに設定しても良い。
実施の形態1及び2では、駆動回路として光源に発光ダイオードを用いた電子写真プリンタにおける場合について説明したが、同様の構成で光源に有機EL素子を用いた有機ELヘッドや有機EL表示パネルに適用可能である。また、サーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合に適用することもできる。
電子写真プリンタにおける制御系のブロック図である。 電子写真プリンタの動作を示すタイムチャートである。 LEDヘッドの回路構成を示す図である。 本発明の実施の形態1の駆動回路で用いられる駆動出力回路及びそれに接続された回路を示す図である。 図4と同じ部分を示すであり、図4のうちNOR回路の一例をより詳細に示す図である。 NMOSトランジスタの静特性の一例を示すグラフである。 図5と同じ部分の図であり、回路の動作を示すため電流の経路を示す図である。 実施の形態1の回路において、発光ダイオード駆動がオンされた後、再びオフ状態とされる場合の発光ダイオードの駆動電流波形を示す図である。 本発明の実施の形態2のLEDヘッドの回路構成を示すブロック図である。 ドライバICチップの内部の回路構成を示すブロック図である。 図10のドライバICチップ内の補正データメモリを示す図である。 図10のドライバICチップ内の駆動出力回路を示す図である。 図12と同じ部分の図であり、回路の動作を示すため電流の経路を示す図である。 実施の形態2の回路において、発光ダイオード駆動がオンされた後、再びオフ状態とされる場合の発光ダイオードの駆動電流波形を示す図である。 実施の形態2の駆動出力部回路の一変形例を示す図である。 従来の発光ダイオードの駆動回路の一例を示す回路図である。 従来の発光ダイオードの駆動回路の他の例を示す回路図である。
符号の説明
Tri 駆動トランジスタ、 35 インバータ、 35d 電源側端子、 35s グランド側端子、 43 NOR回路、 43d 電源側端子、 43s グランド側端子、 102 制御電圧発生回路、 244 主駆動トランジスタ、 245〜248 補助駆動トランジスタ、 250〜253 NOR回路、 262〜267 インバータ。

Claims (12)

  1. 被駆動素子に駆動電流を供給する駆動用スイッチング素子を制御する駆動回路において、
    所定の基準電流を設定するための制御電圧を出力する制御電圧発生回路と、
    前記駆動用スイッチング素子の制御端子に前記制御電圧を供給して、前記駆動電流を制御する第1の前段回路と、
    前記駆動用スイッチング素子を駆動するか否かを示す駆動制御信号と、駆動のタイミングを示すタイミング信号とに基づいて前記第1の前段回路を駆動する第2の前段回路とを備え、
    前記第1の前段回路が、ソース電極が電源ノードに接続されたPMOSトランジスタと、ソース電極が前記制御電圧発生回路の出力に接続され、その飽和特性により定電流特性を有するNMOSトランジスタとを備えるインバータで構成され、
    前記第2の前段回路が前記駆動制御信号と、前記タイミング信号とを受けるNOR回路であり、
    前記NOR回路が、第1及び第2のPMOSトランジスタの直列接続回路と、第1及び第2のNMOSトランジスタの並列接続回路とを含み、
    前記第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に、前記駆動制御信号が供給され、
    前記第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に、前記タイミング信号が供給され、
    前記直列接続回路の第1の端部が前記電源ノードに接続され、
    前記直列接続回路の第2の端部が前記並列接続回路の第1の端部に接続され、
    前記並列接続回路の第2の端部が前記制御電圧発生回路の出力に接続されている
    ことを特徴とする駆動回路。
  2. 前記制御電圧発生回路が、
    反転入力端子に基準電圧を供給される演算増幅器と、
    前記演算増幅器の非反転入力端子とグランドノードとの間に接続された抵抗器と、
    前記演算増幅器の非反転入力端子にドレイン電極が接続され、前記電源ノードにソース電極が接続され、前記演算増幅器の出力端子にゲート電極が接続されたPMOSトランジスタとを備え、
    前記演算増幅器の出力端子が前記制御電圧発生回路の出力端子に接続されていることを特徴とする請求項1に記載の駆動回路。
  3. 前記被駆動素子が複数個設けられ、前記複数の被駆動素子に対応して、前記駆動用スイッチング素子、前記第1の前段回路及び前記第2の前段回路がそれぞれ複数個設けられていることを特徴とする請求項2に記載の駆動回路。
  4. 前記駆動用スイッチング素子がPMOSトランジスタであることを特徴とする請求項1に記載の駆動回路。
  5. 複数の被駆動素子にそれぞれ対応して設けられ、対応する被駆動素子に駆動電流を供給する複数の駆動用スイッチング素子を制御する駆動回路において、
    所定の基準電流を設定するための制御電圧を出力する制御電圧発生回路と、
    前記複数の駆動用スイッチング素子にそれぞれ対応して設けられた複数の第1の前段回路と、
    前記複数の駆動用スイッチング素子にそれぞれ対応して設けられた複数の第2の前段回路と
    前記複数の駆動用スイッチング素子にそれぞれ対応して設けられた複数のNAND回路とを備え、
    前記NAND回路は、対応する前記駆動用スイッチング素子を駆動するか否かを示す駆動制御信号と、駆動のタイミングを示すタイミング信号を受け、
    前記第1の前段回路の各々は、対応する前記駆動用スイッチング素子の制御端子に前記制御電圧を供給し、
    前記駆動用スイッチング素子が、対応する被駆動素子に主たる駆動電流を流す主駆動用スイッチング素子と、対応する被駆動素子にそれぞれ補正用付加電流を流す1又は2以上の補助駆動用スイッチング素子とを含み、
    前記主駆動用スイッチング素子により流される電流に、前記補助駆動用スイッチング素子により流される電流が加算された電流が、前記駆動電流として対応する前記被駆動素子に供給され、
    前記複数の第1の前段回路の各々が、
    前記主駆動用スイッチング素子に前記制御電圧を供給して前記主駆動用スイッチング素子に流れる電流を制御する第1の主駆動前段回路と、
    前記1又は2以上の補助駆動用スイッチング素子に前記制御電圧を供給して前記1又は2以上の補助駆動用スイッチング素子に流れる電流をそれぞれ制御する1又は2以上の第1の補助駆動前段回路とを含み、
    前記複数の第2の前段回路の各々が、
    前記NAND回路の出力を受け、対応する前記第1の主駆動前段回路を駆動する第2の主駆動前段回路と、
    前記1又は2以上の第1の補助駆動前段回路にそれぞれ対応して設けられ、前記NAND回路の出力を受け、対応する前記第1の補助駆動前段回路を駆動する第2の補助駆動前段回路とを含み、
    前記第1の主駆動前段回路及び前記第1の補助駆動前段回路の各々が、ソース電極が電源ノードに接続されたPMOSトランジスタと、ソース電極が前記制御電圧発生回路の出力に接続され、その飽和特性により定電流特性を有するNMOSトランジスタとを備えるインバータで構成され、
    前記第2の主駆動前段回路の各々が、ソース電極が前記電源ノードに接続されたPMOSトランジスタとソース電極が前記制御電圧発生回路の出力に接続されたNMOSトランジスタとを備え、前記NAND回路の出力を受けるインバータで構成され、
    前記第2の補助駆動前段回路の各々が前記NAND回路の出力と、前記補正用付加電流の値を決める補正データを入力とするNOR回路とで構成され、
    前記NOR回路の各々が、
    第1及び第2のPMOSトランジスタの直列接続回路と、第1及び第2のNMOSトランジスタの並列接続回路とを含み、
    前記第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に、前記NAND回路の出力が供給され、
    前記第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に、前記補正データが供給され、
    前記直列接続回路の第1の端部が前記電源ノードに接続され、
    前記直列接続回路の第2の端部が前記並列接続回路の第1の端部に接続され、
    前記並列接続回路の第2の端部が前記制御電圧発生回路の出力に接続されている
    ことを特徴とする駆動回路。
  6. 前記第1の主駆動前段回路の前記インバータを構成する前記NMOSトランジスタとして、互いに直列接続された複数のNMOSトランジスタが用いられている
    ことを特徴とする請求項5に記載の駆動回路。
  7. 前記駆動スイッチング素子及び前記補助駆動用スイッチング素子の各々がPMOSトランジスタであることを特徴とする請求項に記載の駆動回路。
  8. 前記制御電圧発生回路が、
    反転入力端子に基準電圧を供給される演算増幅器と、
    前記演算増幅器の非反転入力端子とグランドノードとの間に接続された抵抗器と、
    前記演算増幅器の非反転入力端子にドレイン電極が接続され、前記電源ノードにソース電極が接続され、前記演算増幅器の出力端子にゲート電極が接続されたPMOSトランジスタとを備え、
    前記演算増幅器の出力端子が前記制御電圧発生回路の出力端子に接続されていることを特徴とする請求項7に記載の駆動回路。
  9. 前記演算増幅器は、
    前記駆動スイッチング素子を構成するPMOSトランジスタの各々が単独でオンするときに、前記主駆動用スイッチング素子を構成するPMOSトランジスタのゲート・ソース間静電容量及び前記第1の前段回路を介して流れる前記静電容量の充電電流の、前記複数の駆動スイッチング素子についての総和よりも大きな電流シンク能力を有する
    ことを特徴とする請求項8に記載の駆動回路。
  10. 記演算増幅器は、前記複数の第1の主駆動前段回路の各々のインバータのNMOSトランジスタの飽和電流値の、前記複数の第1の主駆動前段回路についての総和よりも大きな電流シンク能力を有する
    ことを特徴とする請求項8に記載の駆動回路。
  11. 請求項3又は5に記載の駆動回路を有し、前記被駆動素子が発光ダイオードである発光ダイオードヘッド。
  12. 請求項11の発光ダイオードヘッドを備え、
    該発光ダイオードヘッドを用いて感光ドラム上に形成した静電潜像を現像し、記録媒体上に転写することを特徴とする画像形成装置。
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