JP5451342B2 - 記録素子基板、記録素子基板を備えた記録ヘッド - Google Patents

Description

本発明は、複数の記録素子を備える記録素子基板、記録素子基板を備えた記録ヘッドに関するものである。

記録ヘッドで高速に記録を行うためには、できるだけ多くのヒータ（記録素子）を同時に駆動することが望ましい。しかしながら、多くのヒータを同時に駆動すると、配線に流れる電流が増大する。その結果、配線の寄生抵抗による電圧降下が増大して、ヒータにて所望の熱エネルギーを発生することができない場合がある。熱エネルギーの変動は、吐出するインクの体積を変動させてしまうため、画像の品位の低下が生じるという課題があった。このような課題を解決する手段として、制御回路１８０１と選択回路１８０２を備え、ヒータＲ１の両端の電圧を定電圧源Ｖｒ１と等しくなるように制御していることが特許文献１に記載されている。このような回路構成にすることで、電圧変動があったとしてもヒータに与えられる熱エネルギーは一定化され、吐出するインク液滴の体積も安定化する。

特開２００１−２７７５１６号公報

特許文献１の構成では、ヒータに電圧を供給する配線のうち高電位側もしくは低電位側のいずれか一方の電圧変動に対してヒータへの印加電圧を一定化するように制御されていた。しかし、ヒータに電圧を供給する他方の電源配線に関しては、電圧変動の影響が無視できるように十分小さい配線抵抗になるように設計されるに留まっていた。このような構成では、基板上に配置される電源配線は細く長くなってきており、従来に比べ配線抵抗がより増大し、従来無視できた電源配線での電圧変動が無視できない大きさとなる。

本発明の目的は、上記課題を解決する記録素子基板、記録ヘッドを提供することである。

上記課題を解決するために、本発明の記録素子基板は、記録素子と、第１電圧を供給する第１電源線と、接地電圧を供給する第２電源線と、前記接地電圧より高い第２電圧と前記第１電圧に基づいて、入力信号の信号振幅を大きくして出力する第１電圧変換回路と、前記第１電圧より低い第３電圧と前記接地電圧に基づいて、入力信号の信号振幅を大きくして出力する第２電圧変換回路と、前記第１電源線にドレイン端子を接続し、前記記録素子の一端にソース端子を接続し、前記第２電圧変換回路の出力にゲート端子を接続するＮＭＯＳトランジスタと、前記第２電源線にドレイン端子を接続し、前記記録素子の他端にソース端子を接続し、前記第１電圧変換回路の出力にゲート端子を接続するＰＭＯＳトランジスタとを備えることを特徴とする。

本発明により、ヒータに電圧を供給する配線のうち高電位側及び低電位側の電源配線における電圧変動を抑制することができ、ヒータに安定した電圧の電力供給を実現できる。

本発明の実施形態における記録素子基板の断面図である。 第１の実施形態における記録素子基板のブロック図である。 第１の実施形態における記録素子駆動回路である。 第１の実施形態における電圧変換回路である。 第１の実施形態におけるヒータ駆動を示すフローチャートである。 第１の実施形態におけるヒータとトランジスタ電位を示すタイミングチャートである。 第２の実施形態におけるブロック図である。 第２の実施形態におけるＮＭＯＳトランジスタの断面図である。 第２の実施形態におけるＰＭＯＳトランジスタの断面図である。 第２の実施形態におけるヒータ駆動を示すフローチャートである。 第２の実施形態におけるヒータとトランジスタ電位を示すタイミングチャートである。 第３の実施形態における記録素子基板を示すブロック図である。 第３の実施形態における記録素子駆動回路である。 第４の実施形態における記録素子駆動回路である。 第４の実施形態における電源回路を示すブロック図である。 第５の実施形態における記録素子駆動回路である。 第５の実施形態における電源回路を示すブロック図である。 従来の記録素子基板における回路ブロック図である。 本発明の実施形態における記録ヘッドカートリッジを示す斜視図である。

以下添付図面を参照して本発明の好適な実施形態について説明する。

なお、説明で用いる「基板上」という表現は、単に基板の上を指し示すだけでなく、素子基体の表面、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「同一基板」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程などによって素子基体上に一体的に形成、製造し配置されていることを示すものである。

図１は、本発明の実施形態を示す記録ヘッドの一部を示す。基板１４０３にインク供給口１４０３が形成され、基板上面にヒータ１０１およびノズル１４０１が形成され、基板およびノズルの各断面を示したものである。インクは基板１４０３下面からインク供給口を通りヒータ上面に供給される。ヒータ上のインクがヒータにより加熱され発泡し、ノズル１４０１からインクが吐出される。

図７は記録装置のコントローラ１７００の構成を示すブロック図である。ＭＰＵ１７０１は、ＲＯＭ１７０２に格納されている制御プログラムに基づき記録装置を制御する。制御で処理するデータやパラメータは、ＤＲＡＭ１７０３に格納する。外部からの信号をインタフェース１７０８から入力する。ゲートアレイ（Ｇ．Ａ．）１７０４は、ヘッドドライバ１７０５やモータドライバ１７０６、１７０７の制御を行い、信号やデータを転送する。ヘッドドライバ１７０５は記録ヘッドＩＪＨを駆動し、モータドライバ１７０６は搬送モータ１７０９を駆動し、モータドライバ１７０７は搬送モータ１７１０を駆動する。

（第１の実施形態）
図２は、本発明の第１の実施形態を示す回路ブロック図を示し、図１における基板１４０３上に形成される。基板１４０３には、基板外部より入力される論理信号を展開するための記録データ供給回路２１とブロック選択回路２２が設けられ、それぞれ記録データ信号２１Ｓとブロック選択信号２２Ｓが出力される。入力される記録データ（ＤＡＴＡ）に応じて、記録データ信号線の各信号線には信号が送られ、ブロック選択信号２２Ｓによって順次、駆動するブロックが選択される。選択回路（論理回路）１０８は、記録データ信号２１Ｓとブロック選択信号２２Ｓの論理演算を行い、その結果を記録素子駆動回路２３へ出力する。つまり、選択回路１０８は、記録素子駆動回路２３へ供給する信号を生成する生成回路である。

基板１４０３に入力されるクロック信号（ＣＬＫ）、記録データ（ＤＡＴＡ）、ラッチ信号（ＬＴ）、イネーブル信号（ＨＥ１、ＨＥ２）は、図７のコントローラ１７００で生成される。また、電圧ＶＤＤ（例えば３．３ボルト）、電圧Ｘ、電圧Ｙ、電圧ＶＨ（例えば２４ボルト）は、記録装置が備える電源回路またはヘッドドライバ１７０５から供給される。この電圧ＶＤＤは、記録データ供給回路２１、ブロック選択回路２２、選択回路１０８へ供給される。記録データ供給回路２１、ブロック選択回路２２、選択回路１０８が出力する制御信号の電圧はＶＤＤである。

図３は、記録素子駆動回路２３の説明図である。この図２では、説明を簡単にするために１つのヒータ１０１の回路を表している。ヒータ１０１の一端は、ＮＭＯＳトランジスタ１０２のソース端子に接続されている。ヒータ１０１の他端は、ＰＭＯＳトランジスタ１０３のソース端子に接続されている。ＮＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ１０３のドレイン端子は、それぞれ電源配線１０４、電源配線１０５に接続される。電源配線１０４、１０５には記録素子基板が備える入力端子を介して、外部の電源から電圧が入力され、それぞれ高電位側ＶＨと低電位側ＧＮＤＨの電圧が印加される。これらの電位は外部から入力端子を介して入力されるものであり、高電圧側配線の電圧ＶＨと、低電圧側配線の電圧ＧＨＤＨになっている。電圧ＧＨＤＨは、別の表現をすると接地電圧である。記録素子駆動回路２３は２つの電圧変換回路１０６、１０７を備えている、電圧変換回路１０６は、選択回路１０８の出力信号を入力し、ＮＭＯＳトランジスタ１０２のゲートへ出力する。電圧変換回路１０７は信号ＨＥ２を入力し、ＰＭＯＳトランジスタ１０３のゲートへ出力する。なお、電圧変換回路１０６、電圧変換回路１０７が入力する信号の生成する回路は、この形態に限定するものではない。

電圧変換回路１０６の構成を図４Ａに示す。電圧変換回路１０６は、電圧ＸとＧＮＤＨを入力し、入力信号の振幅の変換を行なう。電圧変換回路１０６は、記録素子基板の外部から入力される電圧Ｘに基づいて、ＮＭＯＳトランジスタ１０２をオン状態にするためのゲート電圧を生成している。この電圧Ｘは、記録素子基板の外部からＰＭＯＳトランジスタ１０３のドレインに供給される電源電圧ＧＮＤＨとは異なる電圧である。

電圧変換回路１０７の構成を図４Ｂに示す。電圧変換回路１０７は、電圧ＹとＶＨを入力、入力信号の振幅の変換を行なう。電圧変換回路１０７は、記録素子基板の外部から入力される電圧Ｙに基づいて、ＰＭＯＳトランジスタをオン状態にするためのゲート電圧を生成している。この電圧Ｙは、ＮＭＯＳトランジスタ１０２のドレインに供給される電源電圧ＶＨとは異なる電圧である。

ＰＭＯＳトランジスタ１０３をオン状態にするためのゲート電圧と、ＮＭＯＳトランジスタ１０２をオン状態にするためのゲート電圧は、ＮＭＯＳトランジスタのドレインに供給される電源ＶＨもしくはＰＭＯＳトランジスタのドレインに供給される電源ＧＮＤＨを基準に決定される電圧になっている。選択回路１０８は画像データに応じた信号を電圧変換回路１０６へ出力する。電圧変換回路１０６は、入力信号をＮＭＯＳトランジスタ１０２の駆動電圧に変換し、電圧変換回路１０７は、入力信号をＰＭＯＳトランジスタ１０３の駆動電圧に変換する。このように、電圧変換回路１０６、１０７は、入力した信号の信号振幅を大きくする回路である。

次に、図３の回路について図５のフローチャートを用いて説明する。図６Ａ、図６Ｂは、図５の処理によるタイミングチャートである。ます、選択回路１０８により、駆動すべきヒータに対応するデータを判定する（ステップ２０１）。データが“１”であれば、ＮＭＯＳトランジスタ１０２をオンする。補足すると、ＮＭＯＳトランジスタ１０２は、信号２１Ｓと信号２２Ｓに基づいてオンする。ＰＭＯＳトランジスタ１０３は信号ＨＥ２に基づいてオンする（ステップ２０２）。補足すると、ＰＭＯＳトランジスタ１０３は信号ＨＥ２が有効の期間にオンすることが可能となる。これによりヒータが駆動される。そして所定時間のウエイトを行う（ステップ２０３）。その後、両方のトランジスタをオフする（ステップ２０４）。これによりヒータ１０１の駆動が終了する。これにより、インクがノズル１４０１より吐出する。

図６Ａは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲートへ印加する電圧の波形を示す。図６Ｂは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのソース端子電圧の波形を示す。図６Ｃは、ヒータに流れる電流を示している。

図６Ａにおいて、実線はＮＭＯＳトランジスタ１０２のゲートに印加される電圧の波形であり、破線はＰＭＯＳトランジスタ１０３のゲートに印加される電圧の波形である。タイミングＩまでの期間においては、ＮＭＯＳトランジスタのゲート電圧はＧＮＤＨ、ＰＭＯＳトランジスタのゲート電圧はＶＨの状態にある。この状態では両トランジスタがオフしており、ヒータは駆動されていない。タイミングＩにおいて、ＰＭＯＳトランジスタのゲート電圧がＹとなりＰＭＯＳトランジスタがオン状態となり、ＮＭＯＳトランジスタのゲート電圧がＸとなりＮＭＯＳトランジスタもオン状態となる。この状態にて、ヒータに電流が流れヒータが駆動される。両トランジスタがオン状態となる期間（時間）、ヒータが駆動されることになる。タイミングＩＩでは、ＮＭＯＳトランジスタのゲート電圧がＸからＧＮＤＨに変わり、ＰＭＯＳトランジスタのゲート電圧がＹからＶＨに変わり、両トランジスタがともにオフ状態となる。両トランジスタがオフ状態となり、ヒータへの電流が遮断される。ＰＭＯＳトランジスタのゲート電圧に印加されるＹとＶＨとの電位差Ｖ１が、ＰＭＯＳトランジスタがオンする閾値電圧より大きくなるように、電圧Ｙは定められている。ＮＭＯＳトランジスタのゲート電圧に印加されるＸとＧＮＤＨとの電位差Ｖ２が、ＮＭＯＳトランジスタがオンする閾値電圧より大きくなるように、電圧Ｘは定められている。

図６Ｂにおいて、タイミングＩまでの間は、両トランジスタがともにオフ状態であるため、ヒータに対する通電は行われない。タイミングＩからＩＩの間では、ヒータを駆動するデータであれば、各トランジスタのゲートに対して電圧ＸおよびＹが入力され、両方のトランジスタがオン状態となり、ヒータに電流が流れる。ＮＭＯＳトランジスタ１０２のゲートに電圧Ｘが印加されると、ＮＭＯＳトランジスタの特性として、ＮＭＯＳトランジスタ１０２のゲート電圧Ｘから一定電圧（ΔＶｎ）減じた電圧Ｘ２が、ＮＭＯＳトランジスタ１０２のソースに印加される。従って、ヒータ１０１のＮＭＯＳ側の端子には、電圧Ｘ２が印加される。また、ＰＭＯＳトランジスタ１０３のゲートに対して電圧Ｙが印加されると、ＰＭＯＳトランジスタの特性として、ＰＭＯＳトランジスタ１０３のソースにはゲート電圧Ｙから一定電圧分（ΔＶｐ）加算した電圧Ｙ２が印加される。ヒータ１０１のＰＭＯＳトランジスタ側の端子には、電圧Ｙ２が印加される。

ヒータの一方の端部にＮＭＯＳ１０２のソースが接続され、ヒータの他方の端部にＰＭＯＳトランジスタ１０３のソースが接続されているため、ヒータの一方の端部にＮＭＯＳトランジスタのソース電圧が、ヒータの他方の端部にＰＭＯＳのソース電圧が印加される。実際にヒータを流れる電流は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタそれぞれに関して、ドレイン−ソース間で定まる電圧Ｖｄｓで定まる。この電圧Ｖｄｓは、各トランジスタの飽和状態におけるドレイン−ソース間の電圧である。タイミングＩＩにおいて、ＮＭＯＳトランジスタ１０２のゲート電圧がＧＮＤＨとなり、ＰＭＯＳトランジスタ１０３のゲート電圧がＶＨになると、両トランジスタがオフ状態となり、ヒータへの電流が遮断される。ヒータに流れる電流波形を図６Ｃに示す。従って、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタがオンしているタイミングＩからＩＩの間にヒータに電流が流れる。

図６Ｂでは、タイミングＩからＩＩの区間においてヒータにかかる電圧を矢印で示している。図６ＣのタイミングＩ、ＩＩの前後において、ヒータへ印加する電流が変化する時の各ＭＯＳトランジスタのソース電圧に注目すると、先に説明したように、各トランジスタのソースドレイン間が開放状態から一定の電力が供給された状態（一定の電位）に遷移することになる。図６Ｂに示すように、ヒータを駆動するための電流遷移時に、各トランジスタのソース電圧が大きく変化する可能性があるため、ヒータに加えられている電源電圧（ＶＨ）が高電圧の場合、ＭＯＳトランジスタのソースドレイン間を高くする必要がある。従ってＮＭＯＳトランジスタ、ＰＭＯＳトランジスタともに高耐圧のデバイスが必要となってくる。

先に説明したように、タイミングＩ〜ＩＩのヒータ通電時、ＮＭＯＳトランジスタ１０２のゲートに電圧Ｘが印加され、ＰＭＯＳトランジスタ１０３のゲートには電圧Ｙが印加されている。この印加でのＮＭＯＳトランジスタのソース側にヒータが接続されている。このため、ＮＭＯＳトランジスタはソースフォロワ駆動となり、ゲート電圧から一定電圧シフトした電圧がＮＭＯＳトランジスタのソース端のヒータに印加される。ヒータ１０１の他端はＰＭＯＳのソース端子に接続されることから、ＰＭＯＳトランジスタのゲート電圧Ｙから一定電圧シフトした電圧がＰＭＯＳトランジスタのソース端子のヒータに印加される。このときＮＭＯＳトランジスタおよびＰＭＯＳトランジスタをＭＯＳトランジスタの動作特性における飽和領域で動作するように（各トランジスタの）ゲート電圧Ｘおよび電圧Ｙを設定する。この設定によりＭＯＳトランジスタのソース−ドレイン間の電圧変動に対し、各ＭＯＳトランジスタのゲート−ソース間電圧の変化量を小さくすることができる。図３において各ＭＯＳトランジスタのドレイン端子は電源配線１０４，１０５に接続されている。各ＭＯＳトランジスタのドレイン端子の電圧がそれぞれ変動したとしても、各ＭＯＳトランジスタのゲートに一定の電圧Ｘ、Ｙが印加されていれば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタそれぞれのゲート−ソース間電圧の変動を小さく抑えることができる。したがって、ヒータが接続される両端の各ＭＯＳトランジスタのソース端子の電圧変動を、各ＭＯＳトランジスタのドレイン端子の変動に対して小さくすることが可能になる。

ヒータが通電されることで、配線抵抗や電源の供給能力の影響により各ＭＯＳトランジスタのドレイン端子の電圧が変化しても、各ＭＯＳトランジスタのソース−ドレイン間の電圧変化に比べ各ＭＯＳトランジスタのゲート−ソース間の電圧変化を小さくできる。また、ヒータ両端の電圧はゲート電圧Ｘおよびゲート電圧Ｙに依存して決定されるため、電圧Ｘ、Ｙを制御することで所望の電圧をヒータに印加することも可能となる。ヒータを駆動する以外の期間では、ヒータ両端に接続されている各トランジスタがオフとなり、その結果ヒータの両端が電源から電力的に開放されることになる。つまり、ヒータへの電力供給が遮断された状態となる。

図８は、ＮＭＯＳトランジスタ１０２の断面構造である。図９は、ＰＭＯＳトランジスタ１０３の断面構造である。図８では、半導体の導電型をＰおよびＮで示しており、ソース領域にＰ型拡散領域を設け、ドレインのＮ型をゲートより遠ざけることで通常のＭＯＳトランジスタより電圧に対する耐圧（電圧耐圧）を高めることが出来る。図９に示すＰＭＯＳトランジスタ１０３は通常のＭＯＳトランジスタの構造をとっている。

（第２の実施形態）
第２の実施形態では、記録ヘッドの基板上には第１の実施形態と同様の図２の回路が形成され、図３の記録素子駆動回路が用いられる。また、第１の実施形態と同様にＮＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ１０３を使用する。

第２の実施形態ではヒータ駆動の動作が異なっている。図１０のフローチャートを用いて後述する。図１０および図１１のフローチャートおよびタイミングチャートを用いてヒータ駆動について説明する。図１０は図３の回路におけるヒータの駆動の動作と、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの動作を時系列にしたフローチャートである。

選択回路１０８により、まず駆動すべきヒータに対応する画像データがあれば（ステップ４０１）、電圧変換回路１０７を介してＰＭＯＳトランジスタ１０３のゲートに電圧が印加され、ＰＭＯＳトランジスタ１０３がオンする（ステップ４０２）。次に、電圧変換回路１０６を介してＮＭＯＳトランジスタ１０２のゲートに電圧が印加され、ＮＭＯＳトランジスタがオンする（ステップ４０３）。所定時間、ウエイトする（ステップ４０４）。これにより、画像データに対応したヒータに、ウエイト時間に対応して電圧が印加される。その後、ＮＭＯＳトランジスタのゲートがオフし（ステップ４０５）、ヒータ１０１への電圧の印加が終了する（ステップ４０６）。さらに、ＰＭＯＳトランジスタのゲートがオフする（ステップ４０７）。以上の工程をくりかえすことにより、ヒータの駆動が繰り返し実行できる。

図１１に図１０のフローチャートに従ったタイミングチャートを示す。図１１Ａは、ＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ１０３のゲートへ印加する電圧の波形である。図１１Ｂは、図１１Ａのタイミングに対応するソース端子電圧の波形である。図１１Ｃは、図１１Ａ、図１１Ｂのタイミングに対応するヒータに流れる電流を示している。

図１１Ａにおいて、実線がＮＭＯＳトランジスタ１０２のゲートに印加される電圧の波形であり、破線がＰＭＯＳ１０３のゲートに印加される電圧の波形である。タイミングＩまでの期間は、ＮＭＯＳトランジスタ１０２のゲート電圧はＧＮＤＨ、ＰＭＯＳゲート電圧ＶＨで両トランジスタがオフし、ヒータ１０１は駆動されていない。タイミングＩの後、ＰＭＯＳトランジスタ１０３のゲート電圧がＹとなり、ＰＭＯＳトランジスタ１０３がオン状態となる。このとき、ＮＭＯＳトランジスタ１０２はオフ状態であり、ヒータ１０１は駆動されない。タイミングＩＩの後、ＮＭＯＳトランジスタ１０２のゲート電圧がＸとなり、その結果ＮＭＯＳトランジスタ１０２はオン状態となる。タイミングＩＩの時点で、両トランジスタがオン状態であるため、ヒータ１０１が駆動され電流が流れる。タイミングＩＩＩにおいて、先にＮＭＯＳトランジスタ１０２がオフ状態となり、ヒータ１０１への電流が遮断される。その後、タイミングＩＶでＰＭＯＳトランジスタがオフ状態となり、ヒータ１０１の両端が開放される。なお、ＰＭＯＳトランジスタのゲート電圧に印加されるＹとＶＨとの電位差Ｖ１、ＮＭＯＳトランジスタのゲート電圧に印加されるＸとＧＮＤＨとの電位差Ｖ２は、実施形態１と同様に、それぞれのトランジスタがオンする閾値電圧より大きくなるように、電圧Ｘおよび電圧Ｙは定められている。

次に、図１１Ｂを説明する。タイミングＩまでの間、両トランジスタはオフ状態であり、ヒータ１０１は電源から電力的に開放された状態になっている。タイミングＩにおいてＰＭＯＳトランジスタ１０３のゲートに電圧Ｙが印加されるが、ＮＭＯＳトランジスタ１０２はオフ状態であるためヒータには電流は印加されない。従って、ヒータ１０１の電位はＧＮＤＨレベルである。タイミングＩＩにおいて両方のトランジスタがオン状態となり、その結果ヒータは通電される。ヒータの両端の電圧について説明する。ＮＭＯＳトランジスタ１０２のゲートに電圧Ｘが印加されている。従って、ＮＭＯＳトランジスタ１０２のゲート電圧Ｘから一定電圧（ΔＶｎ）減じた電圧Ｘ２が、ＮＭＯＳトランジスタ１０２のソースに印加される。従って、ヒータ１０１のＮＭＯＳ側の端子には、電圧Ｘ２が印加される。また、ゲートに電圧Ｙが印加されているので、ＰＭＯＳトランジスタ１０３のソースにはゲート電圧Ｙから一定電圧分（ΔＶｐ）加算した電圧Ｙ２が印加される。ヒータ１０１のＰＭＯＳトランジスタ側の端子には、電圧Ｙ２が印加される。タイミングＩＩＩにおいて、ＮＭＯＳトランジスタ１０２がオフ状態になりヒータへの電流が遮断され、タイミングＩＶでＰＭＯＳトランジスタ１０３もオフ状態となり、ヒータ１０１の両端が各電源から開放されることになる。図１１Ｂでは、タイミングＩＩからＩＩＩの区間においてヒータにかかる電圧を矢印で示している。なお、電圧ＶＨと電圧Ｘ２との電位差Ｖ３、電圧Ｙ２と電圧ＧＮＤＨとの電位差Ｖ４は、各トランジスタの動作が動作特性の飽和領域で動作するように定められる。

ヒータ１０１に流れる電流波形を図１１Ｃに示す。両方のトランジスタがオン状態となっているタイミングＩＩからタイミングＩＩＩの期間に、ヒータに対して電流が流れる。第２の実施形態は、ヒータ駆動時の前後におけるＰＭＯＳトランジスタ１０３の駆動タイミングが第１の実施形態と異なっている。ＮＭＯＳトランジスタ１０２がオン動作になる（タイミングＩＩ）の前に、ＰＭＯＳトランジスタ１０３がオンする（タイミングＩ）制御を行い、さらにＮＭＯＳトランジスタ１０２がオフした（タイミングＩＩＩ）後に、ＰＭＯＳトランジスタ１０３がオフする（タイミングＩＶ）制御を行う。第２の実施形態では、ヒータに対する実際の電流の変化時（投入あるいは遮断の前後）に、ＰＭＯＳトランジスタ１０３の状態は変化せず、ＮＭＯＳトランジスタ１０２の状態のみが変化する。

具体的には、まず、ＰＭＯＳトランジスタ１０３がオンする制御を行ってもヒータ１０１に電流が流れず、その後、ＮＭＯＳトランジスタ１０２をオンする制御を行って、はじめてヒータ１０１に電流が流れる回路構成である。すなわち、実際にヒータに電流を流すために、ヒータの両端に接続されているスイッチをオンする制御を片方ずつ行い、２つのトランジスタのスイッチングタイミングが異なるように制御する。第２の実施形態では、ヒータが駆動される時間は、ＮＭＯＳトランジスタ１０２またはＰＭＯＳトランジスタ１０３のいずれか一方のトランジスタのゲートをオンする時間の長さで決定されている。他方のトランジスタのゲートをオンする時間の長さは、ヒータの駆動時間を決定するトランジスタのゲートオン時間を包含する長さになっている。

ヒータに電流が流れる電流変化時のＮＭＯＳトランジスタ１０２のソース−ドレイン間電圧は電源配線１０４のＶＨレベルに対して、ゲート電圧Ｘから一定電圧（ΔＶｎ）下がった電圧となる。ＰＭＯＳトランジスタ１０３のソース−ドレイン間の電圧は、電源配線１０５のＧＮＤＨレベルに対して、ゲート電圧Ｙに一定電圧（ΔＶｐ）加算した電圧になる。

ＮＭＯＳソース−ドレイン間の電圧の変化量に比較して、ＰＭＯＳトランジスタ１０３のソース−ドレイン間の電圧の変化量を小さくできる。これは、ヒータに電流を流す際、スイッチングに直接利用しているＮＭＯＳトランジスタ１０２のほうが電圧変化が大きいからである。このようなタイミングで各ＭＯＳトランジスタへのゲート電圧を印加することにより、実施形態１と比較してＰＭＯＳトランジスタの耐圧を低くすることができる。

実施形態１ではＰＭＯＳトランジスタとＮＭＯＳトランジスタを同時にオンするために、ヒータに印加する電圧ＶＨによっては両トランジスタを高耐圧構造とすること必要となる。しかし、実施形態２では、ＰＭＯＳトランジスタのオンするタイミングとＮＭＯＳトランジスタがオンするタイミングとをずらすことにより、ＰＭＯＳにかかる電圧変化を小さくできることから、高耐圧のＰＭＯＳトランジスタを使用せずにすむ。よって、ＰＭＯＳトランジスタの作製にかかる工程を削減しコストを下げることができる。またＭＯＳトランジスタの占める面積を高耐圧のものと通常耐圧のものを比較すると、同一電流を得る条件においては、一般に高耐圧のＭＯＳトランジスタにくらべ通常耐圧のＭＯＳトランジスタのほうが小さくなる。実施形態２の回路においてＰＭＯＳトランジスタの面積を、第１の実施形態の回路においてＰＭＯＳトランジスタの面積をさらに小さくでき、基板全体に対してトランジスタが占める面積の割合を小さくでき、回路の小型化を実現できる。

ここで、実際にヒータにかかる電圧値は、図１１ＢのタイミングＩＩからＩＩＩの区間に示している電圧幅Ｖ５に対応する。ヒータへ印加する電圧を決める場合、この電圧幅Ｖ５の電圧を確保する。そのためには、ヒータ両端に接続されているＰＭＯＳトランジスタ１０３のソースドレイン間電圧とＮＭＯＳトランジスタ１０２のソースドレイン間電圧を決めれば良い。各トランジスタはトランジスタの動作特性における飽和領域で使用することで安定した電圧を得ることができる。

（第３の実施形態）
図１２は、第３の実施形態の回路ブロック図である。第３の実施形態では、第１の実施形態とは、記録素子駆動回路２３Ａの構成が異なっている。記録データ供給回路２１やブロック選択回路２２の構成は第１の実施形態と同様であるので説明は省く。

図１３は、図１２の記録素子駆動回路２３Ａの構成を説明する図である。複数のヒータ１０１と、ヒータの数と同じ数のＮＭＯＳトランジスタ１０２、１つのＰＭＯＳトランジスタ１０３を有している。ＮＭＯＳトランジスタ１０２にはそれぞれ電圧変換回路１０６が接続されている。電圧変換回路１０６は選択回路１０８から信号を入力し、電圧変換回路１０７は信号ＨＥ２を入力する。ＰＭＯＳトランジスタ１０３には、電圧変換回路１０７が接続されている。ヒータ１０２の一方の端子は、共通配線でＰＭＯＳ１０３のソース端子に接続されている。ヒータ１０２の他方の端子は、個別にＮＭＯＳ１０２のソース端子に接続されている。また、ＮＭＯＳトランジスタ１０２のゲート端子には、それぞれ電圧変換回路１０６が接続されている。電圧変換回路１０６は、電圧Ｘの端子、ＧＮＤＨの端子とそれぞれ共通の配線を介して接続されている。この記録素子駆動回路２３Ａは、同時に複数のヒータを通電せず、１つのヒータを選択する。このような構成により、ＰＭＯＳトランジスタ１０３の数を削減でき、回路スペースを削減できる。なお、第３の実施形態におけるＮＭＯＳトランジスタ１０２やＰＭＯＳトランジスタ１０３の制御は、第２の実施形態と同様である。従って、記録素子駆動回路２３Ａの動作の説明は省く。

（第４の実施形態）
図１４は、第４の実施形態の回路ブロック図である。第４の実施形態は、第１の実施形態と、記録素子駆動回路２３の構成が異なっている。記録データ供給回路２１やブロック選択回路２２の構成および動作は、第１の実施形態（図２）同様であるので、説明は省く。

図１４に示すように、記録素子駆動回路２３は、電圧Ｘおよび電圧Ｙを供給する電源回路６０１を備えている。電源回路６０１は記録素子基板上に、外部からの基準電圧を入力する端子６０２を備えている。

端子６０２には、記録素子基板外部より、一定電圧であるＶｒｅｆが入力され、この電圧Ｖｒｅｆを基準として基板内の電源回路６０１において、電圧Ｘおよび電圧Ｙを生成する。外部から入力した電圧を基準として、記録素子基板１４０３において電圧Ｘ、Ｙを生成し、ＮＭＯＳトランジスタ１０２、ＰＭＯＳトランジスタ１０３の各ゲートへ供給する。電源回路６０１の回路構成の一例を図１５に示す。

図１５の回路では電圧ＹはＶｒｅｆが直接出力され、電圧Ｘは
電圧Ｘ＝（Ｒ１＋Ｒ２）／Ｒ２＊Ｖｒｅｆ
が出力される。所望の電圧Ｘに応じてＲ１、Ｒ２を設定することで、任意の電圧を得ることができる。

（第５の実施形態）
第５の実施形態では、ヒータを駆動するＭＯＳトランジスタの駆動電圧を、記録素子基板内部で生成する。第５の実施形態は、第１の実施形態と、記録素子駆動回路２３の構成が異なっている。記録データ供給回路２１やブロック選択回路２２の構成および動作は、第１の実施形態（図２）同様であるので、説明は省く。

図１６において、電源回路８０１は電圧Ｘ、電圧Ｙを生成する。従って、外部からの電力を入力するための端子を省くことが出来る。図１７は、電源回路８０１の回路構成である。電圧源９０１は、基準電圧Ｖｒｅｆを生成する。電圧Ｘは、Ｖｒｅｆを増幅した電圧である。このＶｒｅｆは、バンドギャップ電圧を用いる。これにより、製造上のバラツキの少ない固有の電圧を生成できる。

（その他の実施形態）
以上、本発明の各実施形態について説明したが、電圧変換回路１０６、電圧変換回路１０７が入力する信号を生成する回路は、信号のタイミングの関係を満足すれば、上述した形態に限定するものではない。例えば、図３に示した回路構成において、電圧変換回路１０７は、記録素子基板に設けられた回路から信号を入力する形態でも構わない。あるいは、図３に示した回路構成において、電圧変換回路１０６は、コントローラ１７００が生成した信号を入力する形態でも構わない。あるいは、図３に示した回路構成において、電圧変換回路１０６はコントローラ１７００が生成した信号を入力し、電圧変換回路１０７は、選択回路１０８から入力する形態でも構わない。

本発明は上述の記録素子基板のみならず、これらの記録素子基板を備えた記録ヘッドの形態であっても構わない。さらに本発明は、図１９に示すように、記録ヘッドに対して、記録を行なうための液体を収納する液体収納部２０２を一体とした記録ヘッドカートリッジ２０１の構成であっても構わない。図１９は、記録装置と記録ヘッドが着脱可能な記録ヘッドカートリッジ２０１の構成を示す外観斜視図である。記録ヘッドカートリッジ２０１には、記録装置から供給される電気信号を受け取るための電極パッド２０４が設けられており、この電気信号によって、記録素子基板２０３上の記録素子が駆動されて記録が行われる。２０５は、記録素子基板２０３と電極２０４の間の電気接続を行なう導電性のＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）である。

１０１ 発熱抵抗素子（ヒータ）
１０２、１０３ スイッチング素子（トランジスタ）
１０６、１０７ 電圧変換回路

Claims (7)

1. 記録素子と、
   第１電圧を供給する第１電源線と、
   接地電圧を供給する第２電源線と、
   前記接地電圧より高い第２電圧と前記第１電圧に基づいて、入力信号の信号振幅を大きくして出力する第１電圧変換回路と、
   前記第１電圧より低い第３電圧と前記接地電圧に基づいて、入力信号の信号振幅を大きくして出力する第２電圧変換回路と、
   前記第１電源線にドレイン端子を接続し、前記記録素子の一端にソース端子を接続し、前記第２電圧変換回路の出力にゲート端子を接続するＮＭＯＳトランジスタと、
   前記第２電源線にドレイン端子を接続し、前記記録素子の他端にソース端子を接続し、前記第１電圧変換回路の出力にゲート端子を接続するＰＭＯＳトランジスタとを備えることを特徴とする記録素子基板。
2. 前記記録素子基板は、更に第２の記録素子を備え、
   前記ＰＭＯＳトランジスタのソース端子は、前記記録素子及び前記第２の記録素子と接続することを特徴とする請求項１に記載の記録素子基板。
3. 前記第１電圧と前記第２電圧の電位差は、前記ＰＭＯＳトランジスタをオン状態にする閾値電圧より大きくなるように、前記第２電圧は定められることを特徴とする請求項１に記載の記録素子基板。
4. 前記第３電圧と前記接地電圧の電位差は、前記ＮＭＯＳトランジスタをオン状態にする閾値電圧より大きくなるように、前記第３電圧は定められることを特徴とする請求項１に記載の記録素子基板。
5. 前記記録素子基板は、更に前記第１電源線と接続する第１端子と前記第２電源線と接続する第２端子とを備えることを特徴とする請求項１に記載の記録素子基板。
6. 前記記録素子基板は、更に、前記第１電圧変換回路、前記第２電圧変換回路へ供給する信号を生成する生成回路を備えることを特徴とする請求項１に記載の記録素子基板。
7. 請求項１に記載の記録素子基板を備えた記録ヘッド。

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