JP3761416B2 - アレイ状素子駆動回路、アレイ状素子駆動ヘッド、発光素子アレイ駆動回路、発光素子アレイヘッド、及び画像記録装置 - Google Patents

アレイ状素子駆動回路、アレイ状素子駆動ヘッド、発光素子アレイ駆動回路、発光素子アレイヘッド、及び画像記録装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、アレイ状に配列された素子、例えば、電子写真プリンタに発光源として使用されるアレイ状のＬＥＤ素子（発光ダイオード）、サーマルプリンタに発熱源として使用されるアレイ状の発熱抵抗体を駆動する回路、ヘッド及び画像記録装置に関する。
【０００２】
【従来の技術】
アレイ状素子駆動回路の例として、特開平９-１７４９１８号公報に開示された電子写真プリンタに使用されるアレイ状のＬＥＤを駆動する回路を以下に説明する。電子写真プリンタは、帯電した感光体ドラムを画像情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像することによりトナー像を形成し、該トナー像を用紙に転写・定着させるように構成される。
【０００３】
図１６は上記電子写真プリンタのプリンタ制御回路のブロック図、図１７は該制御回路における種々の信号のタイムチャートである。図１６において、１はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成される印刷制御部である。該印刷制御部１は、電子写真プリンタの印字部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号(ドットマップデータを一次元的に配列したもの)ＳＧ２等によってプリンタ全体の印刷動作のシーケンス制御を行う。
【０００４】
印刷開始を指示する制御信号ＳＧ１を受信すると、印刷制御部１は、先ずヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを定着器温度センサ２３によって検出し、該温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次に、ドライバ２を介して現像・転写プロセス用モータ３を回転させ、同時にチャージ信号ＳＧＣを帯電用高圧電源２５に送り、該電源２５をオンにし、現像器２７の帯電を行う。
【０００５】
次に、図示しない用紙の有無および種類が用紙残量センサ８、用紙サイズセンサ９によって検出され、セットされている用紙に適合した用紙送りが開始される。用紙送りモータ５はドライバ４を介して双方向に回転可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
【０００６】
印刷制御部１は、用紙が所定の位置に到達すると、上位コントローラに対してタイミング信号ＳＧ３(主走査同期信号、副走査同期信号を含む)を送信し、続いてビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集されたビデオ信号ＳＧ２は、印字データ信号ＨＤ-ＤＡＴＡとして印刷制御部１からＬＥＤヘッド１９に転送される。ＬＥＤヘッド１９はそれぞれ１ドット(ピクセル)を印字するＬＥＤを複数個、一直線上に配列したものである。
【０００７】
印刷制御部１はまた、１ライン分のビデオ信号を受信すると、ＬＥＤヘッド１９にラッチ信号ＨＤ-ＬＯＡＤを送信し、印字データ信号ＨＤ-ＤＡＴＡをＬＥＤヘッド１９内に保持させる。印刷制御部１は、上位コントローラから次のビデオ信号ＳＧ２を受信している間にも、ＬＥＤヘッド１９に保持した印字データ信号ＨＤ-ＤＡＴＡに基づき印刷を実行することができる。なお、ＨＤ-ＣＬＫは印字データ信号ＨＤ-ＤＡＴＡをＬＥＤヘッド１９に送信するタイミングを規定するクロック信号である。
【０００８】
ビデオ信号ＳＧ２の送受信は印刷ライン毎に行われる。ＬＥＤヘッド１９によって印刷される情報は、マイナス電位に帯電した図示しない感光体ドラム上の電位の高いドットの集まりとして潜像化され、現像部２７においてマイナス電位に帯電した画像形成用のトナーが電気的な吸引力によって各ドットに吸引され、これによりトナー像が形成される。
【０００９】
その後、トナー像は転写器２８に送られる。ー方、印刷制御部１は転写用高圧電源２６に転写信号ＳＧ４を送って転写用高圧電源２６をオンにし、感光体ドラムと転写器２８との隙間を通過する用紙上にトナー像を転写する。トナー像の転写された用紙は、ヒータ２２ａを内蔵する定着器２２に搬送され、該定着器２２の熱によってトナー像は用紙に定着される。トナー像の定着された用紙は、更にプリンタの印刷機構から搬送され、用紙排出口センサ７を通過して外部に排出される。
【００１０】
印刷制御部１は、用紙サイズセンサ９、用紙吸入口センサ６の検知に応答して、用紙が転写器２８を通過している間だけ転写用高圧電源２６の電圧を転写器２８に印加する。印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以降、上記の動作を繰り返す。
【００１１】
図１８は、上記の電子写真プリンタのＬＥＤヘッドの構成を示す図である。同図において、印字データ信号ＨＤ-ＤＡＴＡはクロック信号ＨＤ-ＣＬＫと共にＬＥＤヘッド１９に入力され、例えばＡ４サイズの用紙に１インチ当たり３００ドットの解像度で印刷可能な電子写真プリンタにおいては、２４９６ドット分のビットデータがフリップフロップ回路ＦＦｌ,ＦＦ２, …, ＦＦ２４９６から成るシフトレジスタを順次転送される。次に、ラッチ信号ＨＤ-ＬＯＡＤがＬＥＤヘッド１９に入力され、これらのビットデータはそれぞれのラッチ回路ＬＴｌ,ＬＴ２, …, ＬＴ２４９６にラッチされる。続いて、ビットデータと印刷駆動信号ＨＤ-ＳＴＢ-Ｎとに従い、発光素子ＬＤｌ, ＬＤ２,…, ＬＤ２４９６のうちの、Ｈｉｇｈ(高)レベルであるドットデータに対応するものが点灯される。なお、図１８におけるＧｏはインバータ、Ｇｌ，Ｇ２， …, Ｇ２４９６はプリバッファ回路、Ｔｒｌ，Ｔｒ２, …, Ｔｒ２４９６はスイッチ素子、ＶＤＤは電源である。
【００１２】
ＬＥＤヘッド１９は、図１９に示すように、複数のＬＥＤアレイチップ１０１とそれぞれのチップを駆動する複数のドライバＩＣ１００との組み合わせから構成される。本実施の形態では、ＬＥＤヘッド１９は、整列した２６個のＬＥＤアレイチップ（以下ＬＥＤアレイという）と２６個のドライバＩＣとから構成される。各ＬＥＤアレイ１０１はそれぞれ９６個のＬＥＤ素子を有する。ＬＥＤヘッド１９はまた、各ドライバＩＣ１００に基準電圧Ｖｒｅｆを供給する基準電圧発生回路１０２を有する。各ドライバＩＣ１００は同一の回路構成を有し、カスケード接続されている。
【００１３】
各ドライバＩＣ１００は、
９６個のフリップフロップ回路からなり、印刷データ（ＨＤ−ＤＡＴＡ）をクロック信号（ＨＤ−ＣＬＫ）に同期させてシフト入力させるシフトレジスタ１００ａと、
シフトレジスタ１００ａの出力信号をラッチ信号（ＨＤ−ＬＯＡＤ）に従いラッチするラッチ回路１００ｂと、
負論理信号であるストローブ信号（ＨＤ−ＳＴＢ−Ｎ）を論理反転させるインバータ１００ｅと、
ラッチ回路１００ｂとインバータ１００ｅからの出力信号が入力されその論理積を出力する論理積回路（ＡＮＤ回路）１００ｃと、
ＡＮＤ回路１００ｃの出力に応答し、電源ＶＤＤから駆動電流をＬＥＤアレイの各ＬＥＤ素子１０１に選択的に供給するＬＥＤ駆動回路１００ｄと、
駆動電流が一定の値となるように、ＬＥＤ駆動回路１００ｄに制御電圧を与える制御電圧発生回路１００ｆとを備えている。
【００１４】
ＨＤ−ＤＡＴＡ、ＨＤ-ＣＬＫ、ＨＤ−ＬＯＡＤ、ＨＤ−ＳＴＢ−Ｎの各信号は印刷時に印刷制御部１からＬＥＤヘッド１９に送られる。ＬＥＤヘッド１９の発光素子ＬＤｌ, ＬＤ２, …, ＬＤ２４９６は、印刷駆動信号ＨＤ-ＳＴＢ-Ｎに従い、同時に、同一の時間駆動されるので、スイッチ素子Ｔｒ１,Ｔｒ２, …, Ｔｒ２４９６や発光素子ＬＤ１,ＬＤ２, …, ＬＤ２４９６などの特性にばらつきがあると、駆動電流値がばらつき、発光強度にばらつきが発生してしまう。その結果、感光体ドラム上に形成される静電潜像の各ドットの大きさに差を生じ（ドット間ばらつき）、用紙に印刷される画像の各ドットの大きさにも差が生じることになる。
【００１５】
図２０に、上記のＬＥＤ駆動電流のばらつき（ドット間ばらつき）の例を示す。同図において、ＤＲＶ１〜ＤＲＶ２６はＬＥＤアレイチップＣＨＰ１〜ＣＨＰ２６をそれぞれ駆動するドライバＩＣである。各ＬＥＤアレイチップにはそれぞれ９６個のＬＥＤ素子が集積されており、各ＬＥＤアレイチップとドライバＩＣの出力端子とはワイヤーボンディングによって後述の図２３のように接続されている。図２０の例では、それぞれ９６個のＬＥＤ素子を駆動可能な２６個のドライバＩＣがカスケード接続され、外部より入力される印字データをシリアルに転送することができると仮定している。
【００１６】
ドライバＩＣであるＤＲＶ１〜ＤＲＶ２６のそれぞれのＬＥＤ素子に流れる駆動電流は、同一(均一)であることが望ましいが、素子の特性は半導体製造プロセスにおける種々の要因に依存するので駆動電流にバラツキが発生するのは避けられない。これにより各ＬＥＤ素子の光量(発光パワー)にばらつきが生じ、これは、感光体ドラムの露光時に露光エネルギーのムラとなって現れ、現像後にはドットの大きさのばらつきとなる。文字等からなる画像を印刷する場合には、ドットの大きさに差があってもほとんど知覚されないが、写真等の画像を印刷する場合にはドットの大きさに差があると印刷濃度にばらつきを生じ、印刷品位の低下が知覚されてしまうので望ましくない。
【００１７】
このため、ＬＥＤアレイヘッドを製造する際には、駆動電流のバラツキが△Ｉ以内であるドライバＩＣチップを選別すると共に、選別されたドライバＩＣチップをそれらの平均駆動電流の値に応じてグループ分けし、同一グループに属するドライバＩＣチップからヘッドを構成するようにしている。
【００１８】
図２１は図１８に示したプリバッファ回路Ｇ１,Ｇ２, …, Ｇ２４９６とその周辺回路との間の接続関係を示す図である。図２１では、代表してドット１に対応する部分(すなわちＬＴ１, Ｇ１, Ｔｒ１, ＬＤ１等で構成される部分)のみを記載している。同図に示すように、プリバッファ回路Ｇ１は、ＡＮＤ回路ＡＤ１、ＰチャネルＭＯＳトランジスタＴＰ１、ＮチヤネルＭＯＳトランジスタＴＮ１を有する。
【００１９】
図２１において一点鎖線で囲まれる部分は図１９に示した制御電圧発生回路１００ｆであって、各ドライバＩＣチップに１回路ずつ設けられている。同図に示すように、制御電圧発生回路１００ｆは、制御電圧Ｖｃｏｎｔｒｏｌを出力する演算増幅器２００、基準抵抗Ｒｒｅｆ、ＰチャネルＭＯＳトランジスタ２０１（基準トランジスタ）を有する。基準トランジスタ２０１は、図１８に示したスイッチ素子Ｔｒ１,Ｔｒ２,…,Ｔｒ２４９６を構成するＰチャネルＭＯＳトランジスタ（駆動トランジスタ）と同じゲート長を有する同じサイズの素子である。Ｖｒｅｆは図１９に示した基準電圧発生回路１０２から出力される基準電圧であり、演算増幅器２００の反転入力端子に入力される。演算増幅器２００と基準トランジスタ２０１と基準抵抗Ｒｒｅｆによりフイードバック制御回路が構成され、基準抵抗Ｒｒｅｆに流れる電流すなわち基準トランジスタ２０１に流れる電流は、電源ＶＤＤの電圧に依らず、基準電圧Ｖｒｅｆの値と基準抵抗Ｒｒｅｆの値により決定されるようにしている。
【００２０】
図２２に、特開平６−２９７７６５号公報等に開示されている、一般的なドライバＩＣ３００の概略レイアウトを示す。この略長方形に構成されたドライバＩＣ３００の一方の長辺の端部には、印字データＨＤ−ＤＡＴＡ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎなどをそれぞれ入力する電極３０１が配列され、他方の長辺の端部にはＬＥＤ素子に駆動電流を供給するための駆動電極３０８が二列に千鳥配置されている。
【００２１】
このドライバＩＣ３００には、入力電極側３０１からＬＥＤ駆動電極３０８へ向けて、シフトレジスタ３０２、ラッチ回路３０３、ＡＮＤ回路とインバータなどから成るプリバッファ回路３０４、ＰチャネルＭＯＳトランジスタからなるＬＥＤ駆動トランジスタ（スイッチ素子）３０７などが順に配列されている。これらのシフトレジスタ３０２、ラッチ回路３０３、プリバッファ回路３０４、ＬＥＤ駆動トランジスタ３０７はドライバＩＣの長手方向に配列され、その配列ピッチはＬＥＤ駆動電極３０８の配列ピッチと等しい。またこれらの回路要素には、図示しない配線により入力電極側３０１から各種制御信号が供給される。なお、３０５はプリバッファ回路３０４のグランド配線を示す。
【００２２】
また、プリバッファ回路３０４とＬＥＤ駆動トランジスタ３０７との間には、該プリバッファ回路とＬＥＤ駆動トランジスタの列に平行に、Ｗなる幅の帯状のアルミ配線で構成されたＬＥＤ駆動用電源電極３０６が設けられている。この電源電極３０６には、外部からＬＥＤ駆動用電源電圧ＶＤＤＨを供給するための複数（本図では３個）の電極パッド３０９が形成されている。本図におけるドライバＩＣは１チップで９６個のＬＥＤ素子を駆動するように構成され、ＬＥＤ駆動用電極３０８の各端子にはＤＯ１， ＤＯ２，…, ＤＯ９５， ＤＯ９６なる端子名が付与されている。電極パッド３０９は、帯状のアルミ配線からなる電極３０６上の端子ＤＯ１６， ＤＯ４８， ＤＯ８０にそれぞれ対応する位置に設けられている。
【００２３】
図２３は、図２２のドライバＩＣ３００のＡ−Ａ′矢視図である。ＬＥＤ駆動用電極３０８は、ＩＣ上に形成されたアルミ配線からなるパッドであり、ボンディングワイヤー３１１により図示しないＬＥＤアレイチップに接続される。ＬＥＤ駆動用電源電圧ＶＤＤＨを供給するための電極パッド３０９は、ＩＣ上に形成された帯状アルミ配線からなる電極３０６の上に形成される。電極パッド３０９及び信号入出力用のアルミ電極からなる入出力パッド３０１は、ボンディングワイヤー３１０により図示しないプリント基板の電極に接続される。
【００２４】
図２４は、ドライバＩＣ１個あたり９６個のＬＥＤを駆動する場合のＬＥＤアレイとドライバＩＣのスイッチ素子部分の等価回路である。同図において、Ｄ１，Ｄ２， …, Ｄ９６はＬＥＤ素子であり、図２１に示したＬＤ１に相当するものである。Ｍｌ， Ｍ２， …, Ｍ９６はＬＥＤ駆動用のＰチャネルＭＯＳトランジスタであり、図２１に示したＴｒ１に相当するものである。Ｒ２０１, Ｒ２０２， Ｒ２０３は抵抗であり、図２３に示した電源電圧ＶＤＤＨを供給するボンディングワイヤー３１０の抵抗をモデル化したものである。Ｓ１， Ｓ２，…, Ｓ９６はスイッチ素子として機能する駆動トランジスタＭ１， Ｍ２， …, Ｍ９６のソース端子位置を示すノード番号を示している。Ｒ１，Ｒ２， …, Ｒ９５は、図２２に示した幅Ｗの帯状電極３０６の抵抗をモデル化したものである。
【００２５】
図２２に示したようなレイアウトのドライバＩＣでは、ＬＥＤ駆動用電源電圧ＶＤＤＨを供給するための電極パッド３０９は端子ＤＯ１６、ＤＯ４８、及びＤＯ８０の近傍にそれぞれ配置されているので、抵抗Ｒ２０１、Ｒ２０２、及びＲ２０３は駆動トランジスタＭ１６、Ｍ４８及びＭ８０のソース端子、即ち、ノードＳ１６、ノードＳ４８、及びノードＳ８０にそれぞれ接続されることになる。一方、駆動トランジスタＭ１，Ｍ２， …, Ｍ９６のドレーン端子はそれぞれＬＥＤ素子Ｄ１，Ｄ２， …, Ｄ９６のアノード電極に接続される。駆動トランジスタＭ１，Ｍ２， …, Ｍ９６のゲート端子には、図２１に示したような制御電圧発生回路によって生成されるＬＥＤ素子に流すべきＬＥＤ駆動電流Ｉｏの値に応じた値のゲート・ソース間電圧が印加される。
【００２６】
図２４に示したトランジスタＭ０は駆動電流Ｉｏの値を制御する際の基準となるＩｒｅｆを生成する基準トランジスタであり、駆動トランジスタＭ１〜Ｍ９６と同一列に配置される。本実施の形態では、基準トランジスタＭ０は駆動トランジスタＭ１に隣接して配置され、図２２においてはハッチングされた部分に配置される。
【００２７】
【発明が解決しようとする課題】
図２２に示したレイアウトを有するドライバＩＣでは、ドライバＩＣのチップ端部に配置された基準トランジスタＭ０に流れる基準電流Ｉｒｅｆを所定の値に保つ制御が行われる。ドット１の駆動トランジスタＭ１は、基準トランジスタＭ０に隣接しており、従ってそれらのソースに印加される電圧及びそれらの特性はほぼ同じであり、駆動トランジスタＭ１に流れる電流は、基準電流Ｉｒｅｆにほぼ等しくなる。このため、従来のように、基準電流Ｉｒｅｆを所定値とするように、図２１に示したような制御電圧発生回路の出力電圧を制御すれば、駆動トランジスタＭ１に流れる電流値Ｉｏを上記の所定値に保つことができる。このとき、同一チップ内での電流バラツキが△Ｉ以内となるように、ドライバＩＣを選別して使用しているため、同一チップ内におけるバラツキ範囲は△Ｉである。
【００２８】
図２０に例を示したように、同一ドライバＩＣチップ内の隣接する駆動駆動トランジスタからそれぞれ隣接するドットに対応するＬＥＤ素子に流れる駆動電流の差は小さい。また、同一ドライバＩＣチップ内では、駆動電流は、ドット位置（駆動トランジスタのチップ上の位置）に応じて単調増加あるいは単調減少する傾向がある。
【００２９】
これは、ドライバＩＣチップが形成される円形のシリコンウェハーでは、そのチップ内のＭＯＳトランジスタの閾値電圧などの特性は、該ウェファー上でほぼ同心円状の分布を描いてばらつく傾向があるからである。このようなウェハーから平行に配列されたドライバＩＣチップを切り出すと、上記同心円の周に沿った位置に形成されたドライバＩＣチップでは、駆動電流のばらつきは小さいが、このようなチップは非常に少なく、大多数のドライバＩＣチップでは、駆動電流はドット位置により単調増加あるいは単調減少する特性となってしまう。このような理由から、図２１に示したように、ヘッド全体でみるとＬＥＤ駆動電流値は概ね一定であるが、各ドライバＩＣチップでは、駆動電流にドット間バラツキが発生することになる。また、各ドライバＩＣチップのドット間ばらつきが△Ｉ以内であっても、ヘッド全体での駆動電流バラツキの範囲は最悪、２△Ｉとなってしまうことになる。
【００３０】
隣接ドットがチップ間にまたがる場合には、駆動電流に大きな段差が生じるので、印刷結果にも印刷濃度の段差が現れる。人間の目の視覚特性上、印刷濃度が徐々に変化する場合にはその変化は知覚され難いが、急激な濃度段差がある程度継続して出現する場合には敏感に知覚されてしまう。
【００３１】
本発明は上記の問題を解消するためになされたものであり、ヘッド全体でみた駆動電流のドット間ばらつきを小さくし、且つドライバＩＣチップの継ぎ目での駆動電流の段差を小さくすることのできるアレイ状素子駆動回路を提供することを課題とする。
【００３２】
【課題を解決するための手段】
請求項１に記載の発明は、
ＩＣチップ上に形成され、それぞれ被駆動素子に駆動電流を供給する複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有する制御電圧配線部と、
前記ＩＣチップ上に形成され、前記複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有するとともに、該ノードから前記複数の駆動素子の各々に電源を供給する電源電圧配線部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の第１の端部の近傍に位置する第１のノードに第１の制御電圧を出力する第１の制御電圧出力部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の前記第１の端部とは逆の第２の端部の近傍に位置する第２のノードに第２の制御電圧を出力する第２の制御電圧出力部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードの電位に基づいて前記複数の駆動素子の駆動電流を制御する回路とを備え、
前記第１の制御電圧出力部は、前記駆動素子の列の前記第１の端部の近傍に位置する前記電源電圧配線部の第１のノードから供給される電源電圧に基づいて前記第１の制御電圧を出力し、
前記第２の制御電圧出力部は、前記駆動素子の列の前記２の端部の近傍に位置する前記電源電圧配線部の第２のノードから供給される電源電圧に基づいて前記第２の制御電圧を出力する
アレイ状素子駆動回路である。
【００３３】
請求項８に記載の発明は、
ＩＣチップ上に形成され、それぞれ被駆動素子に駆動電流を供給する複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有する制御電圧配線部と、
前記ＩＣチップ上に形成され、前記複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有するとともに、該ノードから前記複数の駆動素子の各々に電源を供給する電源電圧配線部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の中央の近傍に位置する前記第１のノードに第１の制御電圧を出力する制御電圧発生部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の第１の端部の近傍に位置する第２のノードに第２の制御電圧を出力する第１の制御電圧調整部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の前記第１の端部とは逆の側の第２の端部の近傍に位置する第３のノードに第３の制御電圧を出力する第２の制御電圧調整部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードの電位に基づいて前記複数の駆動素子の駆動電流を制御する回路とを備え、
前記第１の制御電圧出力部が、前記駆動素子の列の前記中央の近傍に位置する前記電源電圧配線部の第１のノードから供給される電源電圧に基づいて前記第１の制御電圧を発生し、
前記第１の制御電圧調整部が、前記駆動素子の列の前記第１の端部の近傍に位置する前記電源電圧配線部の第２のノードから供給される電源電圧に基づいて前記第２の制御電圧を出力し、
前記第２の制御電圧調整部が、前記駆動素子の列の前記第２の端部の近傍に位置する前記電源電圧配線部の第３のノードから供給される電源電圧に基づいて前記第３の制御電圧を出力する
アレイ状素子駆動回路である。
【００３４】
上記のアレイ状素子駆動回路を複数カスケード接続することでアレイ状素子駆動ヘッドを構成することができる。この場合、電子写真プリンタに発光源として使用されるアレイ状ＬＥＤ素子を被駆動素子としてＬＥＤヘッドを構成することができる。
【００３５】
請求項１３に記載の発光素子アレイ駆動回路は、
ＩＣチップ上に形成され、それぞれ発光素子に駆動電流を供給する複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有する制御電圧配線部と、
前記ＩＣチップ上に形成され、前記複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有するとともに、該ノードから前記複数の駆動素子の各々に電源を供給する電源電圧配線部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の第１の端部の近傍に位置する第１のノードに第１の制御電圧を出力する第１の制御電圧出力部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の前記第１の端部とは逆の第２の端部の近傍に位置する第２のノードに第２の制御電圧を出力する第２の制御電圧出力部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードの電位に基づいて前記複数の駆動素子の駆動電流を制御する回路とを備え、
前記第１の制御電圧出力部は、前記駆動素子の列の前記第１の端部の近傍に位置する前記電源電圧配線部の第１のノードから供給される電源電圧に基づいて前記第１の制御電圧を出力し、
前記第２の制御電圧出力部は、前記駆動素子の列の前記２の端部の近傍に位置する前記電源電圧配線部の第２のノードから供給される電源電圧に基づいて前記第２の制御電圧を出力する。
さらに請求項１４に記載の発光素子アレイ駆動回路は、
ＩＣチップ上に形成され、それぞれ発光素子に駆動電流を供給する複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有する制御電圧配線部と、
前記ＩＣチップ上に形成され、前記複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有するとともに、該ノードから前記複数の駆動素子の各々に電源を供給する電源電圧配線部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の中央の近傍に位置する前記第１のノードに第１の制御電圧を出力する制御電圧発生部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の第１の端部の近傍に位置する第２のノードに第２の制御電圧を出力する第１の制御電圧調整部と、
前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の前記第１の端部とは逆の側の第２の端部の近傍に位置する第３のノードに第３の制御電圧を出力する第２の制御電圧調整部と、
前記制御電圧配線部の前記複数のノードの電位に基づいて前記複数の駆動素子の駆動電流を制御する回路とを備え、
前記第１の制御電圧出力部が、前記駆動素子の列の前記中央の近傍に位置する前記電源電圧配線部の第１のノードから供給される電源電圧に基づいて前記第１の制御電圧を発生し、
前記第１の制御電圧調整部が、前記駆動素子の列の前記第１の端部の近傍に位置する前記電源電圧配線部の第２のノードから供給される電源電圧に基づいて前記第２の制御電圧を出力し、
前記第２の制御電圧調整部が、前記駆動素子の列の前記第２の端部の近傍に位置する前記電源電圧配線部の第３のノードから供給される電源電圧に基づいて前記第３の制御電圧を出力する。
請求項１３又は１４に記載の発光素子駆動回路を複数接続して発光素子アレイヘッドを構成することができる。また、このような発光素子アレイヘッドにより静電潜像を形成し、該静電潜像にトナーを付着させてトナー像を形成し、該トナー像を用紙に転写し定着させて印刷を行うことができる。
【００３６】
【発明の実施の形態】
図１に本発明のアレイ状素子駆動回路の第１の実施形態であるドライバＩＣの概略レイアウトを示す。図１において図２２と同じあるいは対応する要素には同じ符号を付し、説明を省略する。
【００３７】
図１のドライバＩＣは、ＬＥＤ駆動用電源電圧ＶＤＤＨを一カ所（ＤＯ１付近）ではなく、２カ所（ＤＯ１付近及びＤＯ９６付近）で検出し、基準電流を発生する点で図２２に示したドライバＩＣと異なる。従って図１には、２つの基準トランジスタＭ０及びＭ９７がハッチングにより示されている。また、図１の３０５は帯状配線からなるプリバッファ列Ｇ１， …, Ｇ９５， Ｇ９６のソース配線部であり、ＩＣチップ上の不純物拡散領域及びポリシリコン配線などから構成されている。
【００３８】
図２は、このドライバＩＣのＬＥＤアレイと駆動トランジスタ部分の等価回路である。同図に示すように、ＬＥＤ駆動用電源電圧ＶＤＤＨの検出は、ノードＳ１位置に加え、Ｓ９６位置でも行われるので、基準電流Ｉｒｅｆ１及びＩｒｅｆ２を発生する基準トランジスタＭ０とＭ９７のソース端子は、抵抗を介しそれぞれノードＳ１及びノードＳ９６に接続されている。
【００３９】
図３は、ドット１、ドット９５、及びドット９６に対応するプリバッファ回路、制御電圧発生回路、及びその周辺回路の間の接続関係を示す図である。ドット２〜９４については記載を省略している。図３において、Ｄ１， …, Ｄ９５， Ｄ９５は図２１に示したＬＤ１に相当するものであって、それぞれドット１、ドット９５、ドット９６に対応するＬＥＤ素子を示す。同様に、Ｍ１，…， Ｍ９５，Ｍ９６は図２１におけるＴｒ１に、ＴＰ１， …, ＴＰ９５， ＴＰ９６は図２１におけるＴＰ１に、ＴＮ１， …, ＴＮ９５， ＴＮ９６は図２１におけるＴＮ１に、ＡＤ１， …, ＡＤ９５， ＡＤ９６は図２１におけるＡＤｌに、ＬＴ１， …, ＬＴ９５， ＬＴ９６は図２１におけるＬＴ１にそれぞれ相当するものである。
【００４０】
ここで、ＡＮＤ回路であるＡＤ１， …, ＡＤ９５， ＡＤ９６の一方の入力端子は、それぞれラッチ回路ＬＴ１， …, ＬＴ９５， ＬＴ９６の出力に接続され、他の入力端子はインバータＧｏの出力端子に一括して接続されている。また、制御電圧発生回路３２１及び３２２は、図２１の制御電圧発生回路１００ｆに相当するものであり、それぞれ制御電圧Ｖｃｏｎｔｒｏｌ１、及びＶｃｏｎｔｒｏｌ２を発生する。また、基準電流Ｉｒｅｆ１及びＩｒｅｆ２をそれぞれ決定する基準抵抗Ｒｒｅｆ１及びＲｒｅｆ２は、ＩＣチップの入出力電極パッド列３０１の中央部付近に互いに近接して設けられる。ｒ１， …, ｒ９４，ｒ９５はソース配線部３０５の配線抵抗をモデル化したものである。該ソース配線部３０５は、シート抵抗がアルミ配線等よりも比較的大きいポリ・シリコン（あるいはタングステン・シリサイド等と積層化されたポリシリコン）材料などで構成されている。
【００４１】
図３に示すように、基準トランジスタＭ０はドライバＩＣチップの右側端部に配置されるＬＥＤ駆動素子に流すべき駆動電流の基準を生成するためのものであり、基準トランジスタＭ９７はドライバＩＣチップの左側端部に配置されるＬＥＤ駆動素子に流すべき駆動電流の基準を生成するためのものである。図３において、一点鎖線で囲まれた部分内の「パッド１位置ＶＤＤＨ」及び「パッド９６位置ＶＤＤＨ」は、図２におけるノードＳ１及びＳ９６にそれぞれ対応している。
【００４２】
以下、ドット１の場合について、上記ドライバＩＣの動作を説明する。なお、ここでは、上記ドライバＩＣのＬＥＤヘッドの構成は、図１８及び図１９に示した構成と同じ構成を有するものとする。
【００４３】
いま、着目するドットの印刷データがＨｉｇｈレベルであって、該ドットのＬＥＤの点灯を指令するものであったとする。このデータ信号ＨＤ−ＤＡＴＡは図１９に示したシフトレジスタによりドライバＩＣ内部を転送される。このために、クロック信号ＨＤ−ＣＬＫが１ライン分のドットのデータを転送するのに必要な数だけ印刷制御部１より発生してヘッド１９へ送られる。１ライン分のデータ転送が完了すると印刷制御部１よりラッチ信号ＨＤ−ＬＯＡＤが発生する。これにより、シフトレジスタ１００ａ内のデータはラッチ回路１００ｂにラッチされる。次いで、ＬＥＤ駆動を指令する信号であるストローブ信号ＨＤ−ＳＴＢ−Ｎが印刷制御部１より発生する。
【００４４】
図３において、ラッチ回路ＬＴ１にＨｉｇｈレベルの信号ラッチされた後、ストローブ信号ＨＤ−ＳＴＢ−Ｎが発生すると、インバータＧｏにより論理反転され、正論理のストローブ信号としてＡＮＤ回路ＡＤ１に入力される。これにより、該ＡＮＤ回路ＡＤ１から、ラッチ回路ＬＴ１にラッチされた信号とストローブ信号との論理積が出力される。ここでは、ＡＮＤ回路ＡＤ１の出力はＬｏｗからＨｉｇｈレベルへと遷移することになる。ＡＮＤ回路ＡＤ１の出力信号は，ＰチヤネルＭＯＳトランジスタＴＰ１とＮチヤネルＭＯＳトランジスタＴＮ１とで構成されるインバータ回路へ入力される。そのため、このインバータ回路の出力信号はＨｉｇｈレベルからＬｏｗレベルヘと遷移する。即ち、該出力信号はほぼＶＤＤＨに等しい電位からほぼＶｃｏｎｔｒｏｌ１に等しい電位まで下降する。これによりＰチャネルＭＯＳトランジスタＭ１のゲート電位はＶＤＤＨからＶｃｏｎｔｒｏｌ１に略等しいものとなるので、該トランジスタはオンとなり、ＬＥＤに駆動電流が流れる。
【００４５】
ここで、駆動トランジスタＭ１のゲート長とゲート幅をそれぞれＬ、Ｗとし、基準トランジスタＭ０のゲート幅をＷｒｅｆ１とする。また、基準トランジスタＭ０のゲート長は駆動トランジスタＭ１のゲート長Ｌに等しいとする。このとき、２つのＰチャネルＭＯＳトランジスタＭ１及びＭ０のゲート・ソース間電圧Ｖｇｓは同じなので、ＬＥＤ駆動電流Ｉｏと基準電流Ｉｒｅｆ１との間には次式が成り立つ。
Ｉｏ＝β.（Ｗ／Ｌ）.（Ｖｇｓ−Ｖｔ）２
Ｉｒｅｆ１＝β.（Ｗｒｅｆ１／Ｌ）.（Ｖｇｓ−Ｖｔ）２
なお、ＶｔはＭＯＳトランジスタの閾値電圧である。２つのＰチヤネルＭＯＳトランジスタＭ０及びＭ１は互いに隣接して配置されているので、両者の閾値電圧はほぼ等しく、従って同じ記号で表している。またβは比例定数であり、上記と同様の理由により同じ記号で表している。
【００４６】
上式より明らかな様に、駆動電流Ｉｏと基準電流Ｉｒｅｆ１との間には、
Ｉｏ／Ｉｒｅｆ１＝Ｗ／Ｗｒｅｆ１＝Ｋ
の関係が成り立っている。ここで両者の比（ミラー比）をＫとする。
【００４７】
演算増幅器２００、基準抵抗Ｒｒｅｆ２、基準トランジスタＭ９７などからなる、もう一つの制御電圧発生回路３２２とトランジスタＭ９６との間にも同様の関係が成立するので、駆動電流Ｉｏと基準電流Ｉｒｅｆ２との間にも
Ｉｏ／Ｉｒｅｆ２＝Ｗ／Ｗｒｅｆ２＝Ｋ
なる関係が成り立つ。ここで、Ｗｒｅｆ２はＭ９７のゲート幅であり、本実施形態ではＷｒｅｆ１に等しいが、必ずしもこれに限定されるものでない。
【００４８】
既に説明したように、基準電流Ｉｒｅｆ１を発生する基準トランジスタＭ０はドライバＩＣの一方の端部の駆動トランジスタに隣接して配置され、基準電流Ｉｒｅｆ２を発生する基準トランジスタＭ９７はドライバＩＣの他方の端部の駆動トランジスタに隣接して配置されている。また、基準抵抗Ｒｒｅｆ１及びＲｒｅｆ２を互いに近接して配置し両者の平面形状を等しく設定すれば、それらの抵抗値はほぼ等しくなる。このとき、基準電流Ｉｒｅｆ１とＩｒｅｆ２とは同じ値になるため、駆動トランジスタＭ１及びＭ９６のドレーンから流れる電流も等しい値となる。該トランジスタＭ１及びＭ９６のドレーン電流は、それぞれドット１及びドット９６を発生するためのＬＥＤであるＤ１及びＤ９６の駆動電流である。
【００４９】
従って、上記の式における比例定数βやＭＯＳトランジスタの閾値電圧ＶｔがドライバＩＣのチップ内の位置に依存してそれぞれ変動することにより、ドライバＩＣの駆動電流がドット毎にばらつくとしても、ＩＣチップの両端における駆動電流を相等しくすることができる。ＩＣを製造する過程において、基準抵抗Ｒｒｅｆ１やＲｒｅｆ２の値がばらつくのは不可避であるにしても、ドライバＩＣをその駆動電流の値により、すなわちそのＲｒｅｆの値に応じて複数のグループに分類することは容易であり、同一グループに属するＩＣからヘッドを組み立てれば、ヘッド内の各ドライバＩＣの基準抵抗をほぼ同じ値にすることができる。
【００５０】
駆動トランジスタＭ１及びＭ９６のドレーンからＬＥＤ素子にそれぞれ流れる駆動電流は、チップの端部に配置された基準トランジスタＭ０及びＭ９７にそれぞれ流れる基準電流Ｉｒｅｆ１及びＩｒｅｆ２にほぼ等しい（本実施形態では、Ｉｒｅｆ１≒Ｉｒｅｆ２）。従って、図４に示すように、各駆動トランジスタの閾値電圧Ｖｔがそのチップ上の位置により変化し、その結果、駆動電流にドット間ばらつきが生じたとしても、チップ両端の駆動トランジスタに流れる駆動電流はほぼ等しくなる。従って、ドット間ばらつきの中心の値も各チップでそれぞれ等しくなり、またヘッド全体でみたドットばらつきの範囲も、各ドライバＩＣのドットばらつきの範囲△Ｉと同じになる。
【００５１】
また、制御電圧Ｖｃｏｎｔｒｏｌ１及びＶｃｏｎｔｒｏｌ２は、抵抗ｒ１， …, ｒ９４，ｒ９５の直列接続からなる直列抵抗回路の両端に印加される電圧であり、該直列抵抗回路の各ノードの電位は、制御電圧Ｖｃｏｎｔｒｏｌ１及びＶｃｏｎｔｒｏｌ２を、そのチップ上の位置に応じて直線補間した値となる。なぜならば、抵抗ｒ１， …, ｒ９４，ｒ９５は、同一配線幅も持つ配線３０５を等ピッチで分割した区間の抵抗であり、従ってそれらの抵抗値は相等しいからである。このため、抵抗ｒ１， …, ｒ９４， ｒ９５からなる直列抵抗回路の各ノードの電位は、単調に増加あるいは減少するため、トランジスタＭ１， …, Ｍ９５， Ｍ９６のゲート・ソース間電圧も単調に増加あるいは減少し、それに応じて決まるドレーン電流の値も単調に増加あるいは減少する。図４においてＬＥＤ駆動電流がチップ内で単調増加（減少）する直線とならず、うねった特性となっているのはＩＣ製造時の種々の要因に起因するばらつきが僅かに残存しているためである。
【００５２】
しかしながら、図４から明らかなように、本実施形態に係るドライバＩＣチップでは、両端の駆動トランジスタに流れる駆動電流はほぼ等しいので、従来のようにドライバＩＣチップの継ぎ目で大きな駆動電流の段差が生じることはなく、また、ヘッド全体でみたドット間ばらつきの範囲も従来の半分になる。従って本実施形態によれば、駆動電流のドット間ばらつきに起因する印刷濃度の急変する段差部分のない高品位の印刷結果が得られる。
【００５３】
図５に本発明のアレイ状素子駆動回路の第２の実施形態に係るドライバＩＣの概略レイアウトを示す。図５において図１と同じあるいは対応する要素には同じ符号を付し、説明を省略する。
【００５４】
第２の実施形態は、基準トランジスタをチップの各端部にそれぞれ配置するのでなく、１個の基準トランジスタをチップの中央に配置するとともに、チップの両端に制御電圧調整回路を配置した点で第１の実施形態と異なる。図５には、この基準トランジスタがハッチングにより示されている。
【００５５】
図６は、このドライバＩＣのＬＥＤアレイと駆動トランジスタ部分の等価回路である。同図において、基準トランジスタＭ０は、駆動トランジスタ列の中央に配置され、そのソース端子はノードＳ４８に接続される。また、そのドレーン端子から基準電流Ｉｒｅｆが不図示の基準抵抗に流れる。
【００５６】
図７は、ドット１、ドット２、ドット４９、ドット９６のプリバッファ回路、制御電圧発生回路、及びそれらの周辺回路の間の接続関係を示す図である。上に述べたように、第２の実施形態は１個の基準トランジスタＭ０及び１個の制御電圧発生回路３３３を有する。第１の実施形態と同様、基準トランジスタＭ０は駆動トランジスタＭ１〜Ｍ９６と同じゲート長を有する。
【００５７】
図７において、３４１及び３４２は同一構成の制御電圧調整回路であって、それぞれ入力端子ＵＰ及びＤＯＷＮと、電源電圧ＶＤＤＨの検出端子、制御電圧調整出力端子を備えている。制御電圧調整回路３４２のＵＰ端子には後述する論理信号Ｌ＋が入力され、ＤＯＷＮ端子には後述する論理信号Ｌ−が入力され、また、電源電圧検出端子は駆動トランジスタＭ９６のソースに印加される電圧を検出するため図６に示したノードＳ９６に接続される。この制御電圧調整回路３４２は、その制御電圧調整出力端子から調整電圧Ｖｃｏｎｔｒｏｌ２をソース配線部の一方の端部に印加する。同様に、制御電圧調整回路３４１のＵＰ端子には後述する論理信号Ｒ＋が入力され、ＤＯＷＮ端子には後述する論理信号Ｒ−が入力され、電源電圧検出端子は駆動トランジスタＭ１のソースに印加される電圧を検出するため図６に示したノードＳ１に接続される。この制御電圧調整回路３４１は、その制御電圧調整出力端子から調整電圧Ｖｃｏｎｔｒｏｌ１をソース配線部の他方の端部に印加する。
【００５８】
図８は、制御電圧調整回路３４１及び３４２の回路構成図である。同図において、４０９及び４１０はインバータ、４０１〜４０４はＰチャネルＭＯＳトランジスタ、４０５〜４０８はＮチャネルＭＯＳトランジスタである。トランジスタ４０３とトランジスタ４０５、及びトランジスタ４０４とトランジスタ４０６とでそれぞれアナログスイッチを構成している。また、トランジスタ４０１及び４０２のソース端子は、電源電圧を検出するために図６に示したノードＳ１あるいはＳ９６に接続される。トランジスタ４０７及び４０８のソース端子はグランドに接続され、両者のゲート端子は互いに接続され、カレントミラー回路を構成している。トランジスタ４０３及び４０５で構成されるアナログスイッチがオン状態のとき、トランジスタ４０１及び４０２のゲート電位は同じになるので、トランジスタ４０１及び４０２もまたカレントミラー回路として動作する。
【００５９】
制御電圧調整回路のＤＯＷＮ端子はインバータ４０９の入力とトランジスタ４０５のゲート端子に接続され、ＵＰ端子はインバータ４１０の入力とトランジスタ４０６のゲート端子に接続される。インバータ４０９及び４１０の出力はトランジスタ４０３及び４０４のゲートにそれぞれ接続される。トランジスタ４０２のドレーンはトランジスタ４０８のドレーンに接続される。トランジスタ４０３と４０５及びトランジスタ４０４と４０６で構成されるアナログスイッチの各一方の端子と、トランジスタ４０２のゲートとに接続された制御電圧調整回路の出力端子は、調整電圧Ｖｃｏｎｔｒｏｌ１を出力する。
【００６０】
図９に、制御電圧調整回路３４１及び３４２に与える指令信号を発生する、デコーダ４２１及び４２２を示す。デコーダ４２２の入力端子Ａ１及びＡ０は、プルアップ抵抗４２５及び４２６の一端にそれぞれ接続され、また、ドライバＩＣの入力パッド列（図５の３０１）に含まれる電流傾き補正端子ＡＤＪ−Ｌ１とＡＤＪ−Ｌ０とにそれぞれ接続される。同様に、デコーダ４２１の入力端子Ａ１及びＡ０は、プルアップ抵抗４２３及び４２４にそれぞれ接続され、また、ドライバＩＣの入力パッド列に含まれる電流傾き補正端子ＡＤＪ−Ｒ１とＡＤＪ−Ｒ０とにそれぞれ接続される。抵抗４２３、４２４、４２５、４２６の他端はロジック電源ＶＤＤに接続される。デコーダ４２２及び４２１は、それらの出力端子Ｙ２及びＹ１から、Ｌ＋とＬ−、Ｒ＋とＲ−の各指令信号をそれぞれ出力する。
【００６１】
図１０は上記のデコーダの回路構成を示している。同図において、４３３及び４３４はインバータ、４３１及び４３２はＡＮＤ回路である。デコーダの入力端子Ａ１はインバータ４３３の入力とＡＮＤ回路４３１の一方の入力とに接続され、また、入力端子Ａ０はインバータ４３４の入力とＡＮＤ回路４３２の一方の入力とに接続される。インバータ４３３及び４３４の出力はＡＮＤ回路４３２及び４３１の他方の入力にそれぞれ接続される。ＡＮＤ回路４３１及び４３２から図９に示したＬ＋、Ｌ−およびＲ＋、Ｒ−の各指令信号が出力される。
【００６２】
次に制御電圧調整回路３４１及び３４２の動作を説明する。既に説明したように、図８において、トランジスタ４０１及び４０２はゲート長が相等しく、カレントミラー回路を構成している。また、トランジスタ４０１及び４０２のゲート長は駆動トランジスタＭ１〜Ｍ９６のゲート長とも等しく、トランジスタ４０１及び４０２のゲート電位とトランジスタＭ１〜Ｍ９６のゲート電位とは概ね等しいので、これらのトランジスタもカレントミラー回路を構成している。
【００６３】
最初に、ドライバＩＣの着目した側の端部のＬＥＤ素子に流れる駆動電流を減少させる調整について説明する。なお、トランジスタ４０１、４０２、４０７、４０８の各ドレーン電流をそれぞれＩｐ１、Ｉｐ２、Ｉｎ１、Ｉｎ２とする。この調整では、後述の手順によりＤＯＷＮ信号をＨｉｇｈとする。これによりインバータ４０９の出力はＬｏｗとなり、アナログスイッチを構成するトランジスタ４０３、４０５は両者とも導通状態となる。その結果、トランジスタ４０１のゲート電位はトランジスタＭ１あるいはＭ９６のゲート電位とほぼ等しくなるので、トランジスタ４０１のドレーン電流Ｉｐ１はトランジスタＭ１あるいはＭ９６のドレーン電流と比例する関係となる。
【００６４】
このときＵＰ信号はＬｏｗであるので、インバータ４１０の出力はＨｉｇｈであり、アナログスイッチを構成するトランジスタ４０４及び４０６は両者とも遮断状態となっている。従って、トランジスタ４０１のドレーン電流Ｉｐ１はソース配線３０５を伝って、制御電圧発生回路３３３のＶｃｏｎｔｒｏｌ出力端子に至り、演算増幅器２００の出力端子に流入する。既に説明したように、ソース配線３０５は配線抵抗ｒ１，ｒ２， …， ｒ９５を有するので、このドレーン電流Ｉｐ１の流入により制御電圧調整回路３４１あるいは３４２の出力端子の電圧Ｖｃｏｎｔｒｏｌ１あるいはＶｃｏｎｔｒｏｌ２が上昇し、その結果トランジスタＭ１あるいはＭ９６のゲート・ソース間電圧が減少するのでそれらのドレーン電流、即ち駆動電流が減少する。
【００６５】
この状態において、制御電圧Ｖｃｏｎｔｒｏｌ２を上昇させた場合について説明する。制御電圧Ｖｃｏｎｔｒｏｌ２は、配線抵抗ｒ１， …, ｒ９４，ｒ９５からなる直列抵抗回路の端部の抵抗ｒ９５に印加され、一方、該直列抵抗回路の中央部の抵抗ｒ４８の接続ノードの電位は制御電圧発生回路によりＶｃｏｎｔｒｏｌに保持されている。このため、該直列抵抗回路の各接続ノードの電位はＶｃｏｎｔｒｏｌ２とＶｃｏｎｔｒｏｌとを線形補間した電位に等しい。なぜならば、抵抗ｒ１， …, ｒ９４， ｒ９５は、均一な配線幅も持つソース配線３０５を等ピッチで分割したときの各区間の配線抵抗であり、それらの抵抗値は相等しいからである。従って、ドライバＩＣチップの左半分の抵抗ｒ９５， ｒ９４， …， ｒ４９からなる直列抵抗回路の各ノードの電位は、それらの位置に応じて単調変化するため、トランジスタＭ９６，Ｍ９５， …, Ｍ４９のゲート・ソース間電圧も、それらの位置に応じて単調変化し、その結果、ゲート・ソース間電圧に応じて決まる各トランジスタのドレーン電流も単調に変化する。この場合、ドレーン電流の減少量はトランジスタＭ９６が最も大きく、Ｍ９５， Ｍ９４， …, Ｍ４９の順に少なくなる。同様のことは、ドライバＩＣチップの右半分のトランジスタＭ１， Ｍ２， …, Ｍ４７、抵抗ｒ１， ｒ２， …, ｒ４７、及び制御電圧調整回路３４１についても当てはまる。
【００６６】
次に、ドライバＩＣの着目した側の端部ドットの駆動電流を増加させる調整について説明する。この調整では、後述の手順によりＵＰ信号をＨｉｇｈとする。これにより、インバータ４１０の出力はＬｏｗとなり、アナログスイッチを構成するトランジスタ４０４、４０６は両者とも導通状態となる。トランジスタ４０２のゲート端子は駆動トランジスタＭ１あるいはＭ９６のゲート端子と接続されているので、トランジスタ４０２のドレーン電流Ｉｐ２は、駆動トランジスタＭ１あるいはＭ９６と比例する関係になる。トランジスタ４０２のドレーン電流Ｉｐ２はトランジスタ４０８のドレーン電流Ｉｎ２と同じ値であり、また、トランジスタ４０８とカレントミラー回路を構成するトランジスタ４０７に流れるドレーン電流Ｉｎ１と比例関係にある。
【００６７】
このときＤＯＷＮ信号はＬｏｗであるので、インバータ４０９の出力はＨｉｇｈであり、アナログスイッチを構成するトランジスタ４０３及び４０５は両者とも遮断状態となっている。従って、トランジスタ４０７に流れるドレーン電流Ｉｎ１は、ソース配線３０５を介し制御電圧発生回路から供給される。ソース配線３０５は、配線抵抗ｒ１， ｒ２， …, ｒ９５を有するため、このドレーン電流Ｉｎ１の流出により制御電圧調整回路３４１あるいは３４２の出力端子の電圧Ｖｃｏｎｔｒｏｌ１またはＶｃｏｎｔｒｏｌ２が降下し、その結果トランジスタＭ１あるいはＭ９６のゲート・ソース間電圧が増加するのでそれらのドレーン電流、即ち駆動電流が増加する。
【００６８】
次に、ドライバＩＣの着目した側の端部の駆動トランジスタの駆動電流を増減させる必要がない場合について説明する。この場合には、後述の手順に従い、ＵＰ及びＤＯＷＮ信号は両者ともＬｏｗレベルとされる。これにより、インバータ４０９及び４１０の出力は共にＨｉｇｈとなり、トランジスタ４０３と４０５から構成されるアナログスイッチ、及びトランジスタ４０４と４０６から構成されるアナログスイッチは両者とも遮断状態となる。その結果、制御電圧調整回路の出力はソース配線３０５に供給されなくなり、駆動電流の増減の調整は行われない。
【００６９】
図１１は、上記の調整動作の種々のモードを説明する真理値表である。同図において、モード０はＬＥＤヘッドを製造した後、最初に設定されるモードである。ＬＥＤヘッドの製造時には、制御電圧調整回路に与えられる指令信号を生成するデコーダ４２１または４２２の入力端子に接続されている、ＡＤＪ-Ｌ１、ＡＤＪ−Ｌ０、ＡＤＪ-Ｒ１、ＡＤＪ−Ｒ０の各端子は、ワイヤーボンディングによりプリント配線板のグランドに接続されている。ＬＥＤヘッドの検査時には、この状態で各ＬＥＤ素子の光量が測定される。この状態では、ＡＤＪ-Ｌ１、ＡＤＪ−Ｌ０、ＡＤＪ-Ｒ１、ＡＤＪ−Ｒ０の端子電圧は全てＬｏｗであり、デコーダの出力端子Ｙ１またはＹ２から制御電圧調整回路に出力される信号はＬｏｗレベルである。即ち、この状態は、制御電圧調整回路によるドライバＣの左側あるいは右側の駆動電流値の増減が行われない、“補正なし”状態（モード０）である。
【００７０】
モード０での検査結果に基づき、ドライバＩＣの右側あるいは左側の駆動電流を増減させる必要性の有無が判定される。ここで、ドライバＩＣの左側の駆動電流を減少させる必要が生じたとする。この場合には、ボンディングワイヤーのうち端子ＡＤＪ−Ｌ０をグランドに接続しているものを取り除く。これにより、動作モード１が設定され、デコーダ４２２の端子Ｙ１から制御電圧調整回路３４２のＤＯＷＮ端子に与えられるＬ-信号がＨｉｇｈレベルとなり、ドライバＩＣの左側の駆動電流が減少する。反対に、ドライバＩＣの左側の駆動電流を増加させる必要が生じた場合には、同様にボンディングワイヤーのうち端子ＡＤＤ-Ｌ１をグランドに接続しているものを取り除く。これにより動作モード２が設定され、ＩＣの左側の駆動電流が増加する。
【００７１】
図１２は、第２の実施形態に係るＬＥＤヘッドの駆動電流のドット間ばらつきの例を示す図である。第２の実施形態では、駆動トランジスタの特性のばらつきにより駆動電流にばらつきが生じたとしても、各チップのチップ中心における駆動電流はほぼ等しい。また、上に説明したように、チップの左側及び右側のそれぞれで駆動電流を調整できるので駆動電流の傾きを補正することが可能であり、調整により、最終的には各ドットのＬＥＤの光量をほぼ同じにすることができる。この結果、各チップのドット間ばらつきの範囲△Ｉが非常に小さくなり、且つチップ中心の駆動電流もほぼ等しくなる。従って本実施形態によれば、駆動電流のドット間ばらつきに起因する印刷濃度の急変する段差部分のない高品位の印刷結果が得られる。
【００７２】
図１３に本発明のアレイ状素子駆動回路の第３の実施形態に係るドライバＩＣの概略レイアウトを示す。図１３において図５と同じあるいは対応する要素には同じ符号を付し、説明を省略する。
【００７３】
第３の実施形態は、ＬＥＤ駆動用電源電圧ＶＤＤＨをチップの中心付近で検出する一方、基準トランジスタをチップの各端部にそれぞれ配置した点で第２の実施形態と異なる。図１３では、この２個の基準トランジスタＭ０及びＭ９７はハッチングにより示されている。
【００７４】
図１４は、第３の実施形態に係るドライバＩＣのＬＥＤアレイと駆動トランジスタ部分の等価回路である。２個の基準トランジスタＭ０及びＭ９７は、ＬＥＤ駆動トランジスタＭ１〜Ｍ９６と同じゲート長を有する。
【００７５】
図１５は、第３の実施形態に係るドライバＩＣのプリバッファ回路、制御電圧発生回路、及びそれらの周辺回路の間の接続関係を示す図である。同図において、制御電圧発生回路３３３は図７に示した制御電圧発生回路３３３に相当するものであるが、第３の実施形態では、基準抵抗Ｒｒｅｆは基準トランジスタＭ０及びＭ９７のドレーンに接続され、基準トランジスタＭ０及びＭ９７のゲートはソース配線３０５に接続されている。３４１及び３４２は同一構成の制御電圧調整回路であり、第２の実施形態で説明したものと同じであるのでその説明は省略する。
【００７６】
第３の実施形態では、基準トランジスタをチップの左右端に設けているので、各ＬＥＤ素子の駆動状態（発光／非発光）によらず、チップ中心における平均化された電源電圧ＶＤＤＨを検出して基準電流を発生させるので、１個の基準トランジスタをチップの一方の端部に設ける構成で従来発生していた不具合を軽減することができる。例えば、チップの左半分と右半分とで、同時に駆動され発光するＬＥＤ素子の数に大きな相違がある場合、即ち、基準トランジスタを含む側（例えばチップの右側）では、全てのＬＥＤ素子が同時駆動され、基準トランジスタを含まない側（チップの左側）では、同時駆動されるＬＥＤ素子の数は少ない場合、従来、右側の電源配線の電位降下が大きくなるのでこれによる基準電流の減少を補償する方向にフイードバック制御が行われ、全てのＬＥＤ素子の駆動電流を著しく増加させる。本実施形態においては、チップ両端部における電源電圧を検出するようにしているため、上記の電源電圧降下の影響はチップ全体で平均化されることとなり、電源電圧降下をチップ中の１カ所のみで検出する構成に比べて、上記の電源電圧降下による不具合を軽減することができる。
【００７７】
本実施形態においては、第２の実施形態により得られる効果に加え、チップ両端部における電源電圧を検出する構成により、ＬＥＤ駆動時における電源電圧降下の影響がチップ全体で平均化されるので、電源電圧降下をチップ中の１カ所のみで検出する構成に比べて電源電圧降下による不具合現象を著しく軽減できるという効果が得られる。
【００７８】
以上説明した第１、第２および第３の実施形態では、本発明を電子写真プリンタに光源として使用されるＬＥＤヘッドに適用した場合について説明したが、本発明はこれに限定されるものではなく、サーマルプリンタにおける発熱抵抗体、マトリクス型表示装置における表示素子列等の種々のアレイ状素子を駆動する場合に適用可能である。
【００７９】
【発明の効果】
本発明によれば、ヘッド全体でみた駆動電流のドット間ばらつきが小さく、且つチップの継ぎ目での駆動電流の段差が小さいアレイ状素子駆動回路、ヘッド及び画像記録装置が提供される。
【図面の簡単な説明】
【図１】 本発明のアレイ状素子駆動回路の第１の実施形態に係るドライバＩＣの概略レイアウトである。
【図２】 上記ドライバＩＣのＬＥＤアレイと駆動トランジスタ部分の等価回路である。
【図３】 上記ドライバＩＣのプリバッファ回路、制御電圧発生回路、及びその周辺回路の間の接続関係を示す図である。
【図４】 駆動トランジスタの閾値電圧Ｖｔがチップ上の位置により変化することにより、ＬＥＤ駆動電流がばらつく様子を示す図である。
【図５】 本発明のアレイ状素子駆動回路の第２の実施形態に係るドライバＩＣの概略レイアウトである。
【図６】 上記ドライバＩＣのＬＥＤアレイと駆動トランジスタ部分の等価回路である。
【図７】 上記ドライバＩＣのプリバッファ回路、制御電圧発生回路、及びその周辺回路の間の接続関係を示す図である。
【図８】 上記ドライバＩＣの制御電圧調整回路の回路構成図である。
【図９】 制御電圧調整回路に与える指令信号を発生するデコーダの説明図である。
【図１０】 上記デコーダの回路構成図である。
【図１１】 調整動作の種々のモードを説明する真理値表である。
【図１２】 第２の実施形態に係るＬＥＤヘッドの駆動電流のドット間ばらつきの例を示す図である。
【図１３】 本発明のアレイ状素子駆動回路の第３の実施形態に係るドライバＩＣの概略レイアウトである。
【図１４】 上記ドライバＩＣのＬＥＤアレイと駆動トランジスタ部分の等価回路である。
【図１５】 第３の実施形態に係るドライバＩＣのプリバッファ回路、制御電圧発生回路、及びそれらの周辺回路の間の接続関係を示す図である。
【図１６】一般的な電子写真プリンタにおけるプリンタ制御回路のブロック図である。
【図１７】 上記制御回路における種々の信号のタイムチャートである。
【図１８】 上記の電子写真プリンタのＬＥＤヘッドの構成を示す図である。
【図１９】 上記ＬＥＤヘッドの構成図である。
【図２０】 上記ＬＥＤヘッドの駆動電流のドット間ばらつきの例を示す図である。
【図２１】 上記ＬＥＤヘッドのプリバッファ回路、制御電圧発生回路、及びその周辺回路の間の接続関係を示す図である。
【図２２】 一般的なドライバＩＣの概略レイアウトである。
【図２３】 上記ドライバＩＣの断面を示す図である。
【図２４】 上記ドライバＩＣのスイッチ素子部分の等価回路である。
【符号の説明】
３００ ＬＥＤヘッド、 ３０１ 入出力電極、 ３０２ シフトレジスタ、３０３ ラッチ回路、 ３０４ プリバッファ回路、 ３０５ ソース配線、３０６ ＬＥＤ駆動電源電極、 ３０７ ＬＥＤ駆動トランジスタ、 ３０８電極、 ３２１, ３２２, ３３３ 制御電圧発生回路、 ３４１, ３４２ 制御電圧調整回路、 ４２１, ４２２ デコーダ、 Ｄ１〜Ｄ９６ ＬＥＤ素子、Ｇ１〜Ｇ９６ プリバッファ、 ＬＴ１〜ＬＴ９６ ラッチ回路、 Ｍ１〜Ｍ９６ 駆動トランジスタ、 Ｍ０ 基準トランジスタ。

Claims (16)

  1. ＩＣチップ上に形成され、それぞれ被駆動素子に駆動電流を供給する複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有する制御電圧配線部と、
    前記ＩＣチップ上に形成され、前記複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有するとともに、該ノードから前記複数の駆動素子の各々に電源を供給する電源電圧配線部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の第１の端部の近傍に位置する第１のノードに第１の制御電圧を出力する第１の制御電圧出力部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の前記第１の端部とは逆の第２の端部の近傍に位置する第２のノードに第２の制御電圧を出力する第２の制御電圧出力部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードの電位に基づいて前記複数の駆動素子の駆動電流を制御する回路とを備え、
    前記第１の制御電圧出力部は、前記駆動素子の列の前記第１の端部の近傍に位置する前記電源電圧配線部の第１のノードから供給される電源電圧に基づいて前記第１の制御電圧を出力し、
    前記第２の制御電圧出力部は、前記駆動素子の列の前記２の端部の近傍に位置する前記電源電圧配線部の第２のノードから供給される電源電圧に基づいて前記第２の制御電圧を出力する
    アレイ状素子駆動回路。
  2. 前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうち前記第１のノードと前記第２のノードの間に、前記駆動素子の列の中央の近傍に位置する第３のノードに第３の制御電圧を出力する第３の制御電圧出力部をさらに備え、
    前記第３の制御電圧出力部が、前記駆動素子の列の中央の近傍に位置する前記電源電圧配線部の第３のノードから供給される電源電圧に基づいて前記第３の制御電圧を発生する
    ことを特徴とする請求項１に記載のアレイ状素子駆動回路。
  3. 前記第１の制御電圧と前記第２の制御電圧とが互いに異なる値を有するものであることを特徴とする請求項１に記載のアレイ状駆動素子駆動回路。
  4. 前記第１の制御電圧と前記第２の制御電圧と前記第３の制御電圧とが互いに異なるものであることを特徴とする請求項２に記載のアレイ状素子駆動回路。
  5. 前記駆動電流を制御する回路が、前記制御電圧配線部の前記複数のノードの電位と前記電源電圧配線部から供給される電源電圧との差に応じて前記駆動素子の駆動電流を制御することを特徴とする請求項１に記載のアレイ状素子駆動回路。
  6. 前記第１の制御電圧出力部は、前記複数の駆動素子のうちの前記第１の制御電圧出力部に隣接する駆動素子の駆動電流が所定の値に維持されるように前記制御電圧の値を制御し、
    前記第２の制御電圧出力部は、前記複数の駆動素子のうちの前記第２の制御電圧出力部に隣接する駆動素子の駆動電流が所定の値に維持されるように前記制御電圧の値を制御する
    ことを特徴とする請求項１に記載のアレイ状素子駆動回路。
  7. 前記第３の制御電圧出力部は、前記複数の駆動素子のうちの前記第３の制御電圧出力部に隣接する駆動素子の駆動電流が所定の値に維持されるように前記制御電圧の値を制御することを特徴とする請求項２に記載のアレイ状素子駆動回路。
  8. ＩＣチップ上に形成され、それぞれ被駆動素子に駆動電流を供給する複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有する制御電圧配線部と、
    前記ＩＣチップ上に形成され、前記複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有するととも に、該ノードから前記複数の駆動素子の各々に電源を供給する電源電圧配線部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の中央の近傍に位置する前記第１のノードに第１の制御電圧を出力する制御電圧発生部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の第１の端部の近傍に位置する第２のノードに第２の制御電圧を出力する第１の制御電圧調整部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の前記第１の端部とは逆の側の第２の端部の近傍に位置する第３のノードに第３の制御電圧を出力する第２の制御電圧調整部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードの電位に基づいて前記複数の駆動素子の駆動電流を制御する回路とを備え、
    前記第１の制御電圧出力部が、前記駆動素子の列の前記中央の近傍に位置する前記電源電圧配線部の第１のノードから供給される電源電圧に基づいて前記第１の制御電圧を発生し、
    前記第１の制御電圧調整部が、前記駆動素子の列の前記第１の端部の近傍に位置する前記電源電圧配線部の第２のノードから供給される電源電圧に基づいて前記第２の制御電圧を出力し、
    前記第２の制御電圧調整部が、前記駆動素子の列の前記第２の端部の近傍に位置する前記電源電圧配線部の第３のノードから供給される電源電圧に基づいて前記第３の制御電圧を出力する
    アレイ状素子駆動回路。
  9. 前記第１の制御電圧と前記第２の制御電圧と前記第３の制御電圧とが互いに異なる値を有するものであることを特徴とする請求項８に記載のアレイ状素子駆動回路。
  10. 前記駆動電流を制御する回路が、前記制御電圧配線部の前記複数のノードの電位と前記電源電圧配線部から供給される電源電圧との差に応じて前記駆動素子の駆動電流を制御することを特徴とする請求項８に記載のアレイ状素子駆動回路。
  11. 前記第１の制御電圧出力部は、前記複数の駆動素子のうちの前記第１の制御電圧出力部に隣接する駆動素子の駆動電流が所定の値に維持されるように前記制御電圧の値を制御することを特徴とする請求項１０に記載のアレイ状素子駆動回路。
  12. 請求項１乃至１１のいずれかに記載のアレイ状素子駆動回路が複数カスケード接続されてなるアレイ状素子駆動ヘッド。
  13. ＩＣチップ上に形成され、それぞれ発光素子に駆動電流を供給する複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有する制御電圧配線部と、
    前記ＩＣチップ上に形成され、前記複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有するとともに、該ノードから前記複数の駆動素子の各々に電源を供給する電源電圧配線部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の第１の端部の近傍に位置する第１のノードに第１の制御電圧を出力する第１の制御電圧出力部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の前記第１の端部とは逆の第２の端部の近傍に位置する第２のノードに第２の制御電圧を出力する第２の制御電圧出力部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードの電位に基づいて前記複数の駆動素子の駆動電流を制御する回路とを備え、
    前記第１の制御電圧出力部は、前記駆動素子の列の前記第１の端部の近傍に位置する前記電源電圧配線部の第１のノードから供給される電源電圧に基づいて前記第１の制御電圧を出力し、
    前記第２の制御電圧出力部は、前記駆動素子の列の前記２の端部の近傍に位置する前記電源電圧配線部の第２のノードから供給される電源電圧に基づいて前記第２の制御電圧を出力する
    発光素子アレイ駆動回路。
  14. ＩＣチップ上に形成され、それぞれ発光素子に駆動電流を供給する複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有する制御電圧配線部と、
    前記ＩＣチップ上に形成され、前記複数の駆動素子の列の方向に延在し、複数の抵抗の直列回路として表され、前記複数の抵抗の端部で構成される複数のノードを有するとともに、該ノードから前記複数の駆動素子の各々に電源を供給する電源電圧配線部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の中央の近傍に位置する前記第１のノードに第１の制御電圧を出力する制御電圧発生部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の第１の端部の近傍に位置する第２のノードに第２の制御電圧を出力する第１の制御電圧調整部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードのうちの、前記駆動素子の列の前記第１の端部とは逆の側の第２の端部の近傍に位置する第３のノードに第３の制御電圧を出力する第２の制御電圧調整部と、
    前記ＩＣチップ上に形成され、前記制御電圧配線部の前記複数のノードの電位に基づいて前記複数の駆動素子の駆動電流を制御する回路とを備え、
    前記第１の制御電圧出力部が、前記駆動素子の列の前記中央の近傍に位置する前記電源電圧配線部の第１のノードから供給される電源電圧に基づいて前記第１の制御電圧を発生し、
    前記第１の制御電圧調整部が、前記駆動素子の列の前記第１の端部の近傍に位置する前記電源電圧配線部の第２のノードから供給される電源電圧に基づいて前記第２の制御電圧を出力し、
    前記第２の制御電圧調整部が、前記駆動素子の列の前記第２の端部の近傍に位置する前記電源電圧配線部の第３のノードから供給される電源電圧に基づいて前記第３の制御電圧を出力する
    発光素子アレイ駆動回路。
  15. 請求項１３又は１４に記載の発光素子アレイ駆動回路が複数カスケード接続されてなる発光素子アレイヘッド。
  16. 請求項１５に記載の発光素子アレイヘッドにより静電潜像を形成し、該静電潜像にトナーを付着させてトナー像を形成し、該トナー像を用紙に転写し定着させて印刷を行う画像記録装置。
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