JP4183310B2 - 駆動回路ならびにこれを用いたプリンタおよびｌｅｄヘッド - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、発光素子群、発熱抵抗体群、表示素子群のような被駆動素子群を個別に駆動する駆動回路に関し、さらにこのような駆動回路を備えたプリンタに関する。
【０００２】
【従来の技術】
上記のようなプリンタとしては、電子写真プリンタがある。電子写真プリンタは、光源であるＬＥＤヘッドから帯電した感光体ドラムに、印刷データに応じて選択的に光を照射し、感光体ドラム上に静電潜像を形成し、この静電潜像にトナーを付着させ、現像して感光体ドラムにトナー像を形成し、このトナー像を用紙に転写し、定着させるプリンタである。ＬＥＤヘッドは、被駆動素子群となる複数のＬＥＤを配列したＬＥＤアレイと、これらのＬＥＤを個別に駆動するドライバＩＣ（駆動回路）とを備えている。
【０００３】
図２１は従来の電子写真プリンタのブロック構成図である。また、図２２は従来の電子写真プリンタの駆動タイミング図である。図２１の電子写真プリンタは、印刷制御部１と、モータドライバ２および４と現像転写プロセス用モータ３と、用紙送りモータ５と、用紙吸入口センサ６と、用紙排出口センサ７と、用紙残量センサ８と、用紙サイズセンサ９と、ＬＥＤヘッド１９と、定着器２２と、定着器温度センサ２３と、帯電用高圧電源２５と、転写用高圧電源２６と、現像器２７と、転写器２８とを備えている。
【０００４】
印刷制御部１は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成され、図示しない上位コントローラに従ってプリンタ全体をシーケンス制御し、プリンタの印刷動作を制御する。また、ＬＥＤヘッド１９は、それぞれ１ドット（ピクセル）の印刷のために設けられたＬＥＤを複数個線上に配列したものであり、ＬＥＤアレイチップおよびＬＥＤドライバＩＣ等により構成されている。
【０００５】
まず、印刷制御部１は、上位コントローラから印刷指令信号ＳＧ１を受信すると、まず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、使用可能な温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。
【０００６】
次に、印刷制御部１は、現像転写プロセス用モータ（ＰＭ）３をモータドライバ２を介して回転させ、図示しない感光体ドラムを回転させる。同時に、印刷制御部１は、チャージ信号ＳＧＣによって帯電用電圧電源２５をオンさせ、現像器２７をマイナス電位に帯電させる。そして、セットされている図示しない用紙の有無および種類を用紙残量センサ８、用紙サイズセンサ９によって検出し、用紙送りモータ（ＰＭ）５をモータドライバ４を介して回転させ、用紙に合った用紙送りを開始させる。ここで、用紙送りモータ５はモータドライバ４を介して双方向に回転することが可能であり、印刷制御部１は、最初に用紙送りモータ５を逆転させてセットされた用紙を用紙吸入ロセンサ６が検知するまで搬送させる。続いて、用紙送りモータ５を正回転させて用紙をプリンタ内部に搬送させる。
【０００７】
次に、印刷制御部１は、用紙が印刷可能な位置まで到達すると、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、上位コントローラにおいてページごとに編集されたビデオ信号ＳＧ２を受信する。
【０００８】
そして、印刷制御部１は、ＬＥＤヘッド１９にクロック信号ＨＤ−ＣＬＫを送信し、受信したビデオ信号ＳＧ２を印刷データ信号ＨＤ−ＤＡＴＡとして順次ＬＥＤヘッド１９内に転送し、１ライン分のデータ転送が完了すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９内に保持させる。なお、印刷制御部１は、ビデオ信号ＳＧ２を印刷ラインごとに受信する。また、印刷制御部１は、上位コントローラから次のラインのビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持した印刷データ信号ＨＤ−ＤＡＴＡについて印刷できる。
【０００９】
次に、印刷制御部１は、ＬＥＤヘッド１９にストローブ信号ＨＤ−ＳＴＢ−Ｎを送信し、ＬＥＤヘッド１９により、マイナス電位に帯電した感光体ドラム上に印刷データ信号ＨＤ−ＤＡＴＡに応じた光を選択的に照射させ、上記の感光体ドラム上に電位の上昇したドットからなる静電潜像を形成させ、現像部２７において、マイナス電位に帯電した画像形成用のトナーを上記電位の上昇した各ドットに吸引させて感光体ドラム上にトナー像を形成させ、さらに転写信号ＳＧ４によって転写用高圧電源２６をオンさせて転写器２８をプラス電位に帯電させ、感光体ドラムと転写器２８の間を通過する用紙上にトナー像を転写させる。
【００１０】
次に、印刷制御部１は、用紙送りモータ５により、上記転写されたトナー像を有する用紙を、ヒータ２２ａを内蔵する定着器２２に搬送してこれに当接させ、定着器２２が発生する熱によりトナー像を用紙に定着させ、この定着させた画像を有する用紙をさらに搬送させ、用紙排出口センサ７を通過させてプリンタ外部に排出させる。以後、上記の動作を繰り返す。なお、印刷制御部１は、用紙サイズセンサ９、用紙吸入ロセンサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧印加を終了し、同時に現像転写プロセス用モータ３の回転を停止させる。
【００１１】
次に、図２１の電子写真プリンタにおけるＬＥＤヘッド１９の構成について説明する。図２３は従来のＬＥＤヘッド１９の回路構成図である。なお、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリンタでは、１ラインは４９９２ドットからなる。図２３には、１ラインに４９９２ドットを印刷する場合の回路構成を示してある。
【００１２】
ＬＥＤヘッド１９は、フリップフロップ回路ＦＦ１〜ＦＦ４９９２と、ラッチ回路ＬＴ１〜ＬＴ４９９２と、プリバッファ回路Ｇ１〜Ｇ４９９２と、駆動トランジスタ（ＰＭＯＳトランジスタ）Ｔｒ１〜Ｔｒ４９９２と、ＬＥＤ ＬＤ１〜ＬＤ４９９２と、インバータＩＶ１〜ＩＶ２６（ＩＶ２〜ＩＶ２６は図示省略）と、制御電圧発生回路ＣＶ１〜ＣＶ２６（ＣＶ２〜ＣＶ２６は図示省略）とを備えている。また、ＬＥＤヘッド１９には、印刷制御部１（図２１参照）から印刷データ信号ＨＤ−ＤＡＴＡ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、およびストローブ信号ＨＤ−ＳＴＢ−Ｎ（それぞれ図２２参照）が入力される。また、ＬＥＤヘッド１９には、電源ＶＤＤが供給される。インバータＩＶ１〜ＩＶ２６は、負論理信号であるストローブ信号ＨＤ−ＳＴＢ−Ｎを論理反転させる。
【００１３】
フリップフロップ回路ＦＦ１〜ＦＦ４９９２は、隣り合うフリップフロップ回路のデータ入力端子Ｄと非反転データ出力端子Ｑとを相互に接続することによりカスケード接続されており、４９９２段のシフトレジスタ回路を構成している。初段のフリップフロップ回路ＦＦ１のデータ入力端子Ｄには、印刷データ信号ＨＤ−ＤＡＴＡが入力される。また、フリップフロップ回路ＦＦ１〜ＦＦ４９９２のクロック入力端子には、クロック信号ＨＤ−ＣＬＫが入力される。このシフトレジスタ回路は、初段のフリップフロップ回路ＦＦ１に入力される印刷データ信号ＨＤ−ＤＡＴＡのビットデータをクロック信号ＨＤ−ＣＬＫに同期して次段のフリップフロップ回路に順次シフトさせ、１ライン分の印刷データ信号ＨＤ−ＤＡＴＡに相当する４９９２ドット分のビットデータをフリップフロップ回路ＦＦ１〜ＦＦ４９９２にそれぞれ格納する。
【００１４】
ラッチ回路ＬＴｋ（ｋは１から４９９２までの任意の整数）のデータ入力端子Ｄは、フリップフロップ回路ＦＦｋの非反転データ出力端子Ｑに接続されている。また、ラッチ回路ＬＴ１〜ＬＴ４９９２のラッチ入力端子Ｇには、ラッチ信号ＨＤ−ＬＯＡＤが入力される。このラッチ回路ＬＴｋは、ラッチ信号ＨＤ−ＬＯＡＤが入力されると、フリップフロップ回路ＦＦｋに格納されたビットデータをラッチする。
【００１５】
プリバッファ回路Ｇｋの第１の入力端子は、ラッチ回路ＬＴｋの非反転データ出力端子Ｑに接続されている。また、プリバッファ回路Ｇ１〜Ｇ４９９２の第２の入力端子には、ストローブ信号ＨＤ−ＳＴＢ−Ｎの反転信号が入力される。また、プリバッファ回路Ｇｋの出力端子は、駆動トランジスタＴｒｋのゲート端子に接続されている。このプリバッファ回路Ｇｋは、ラッチ回路ＬＴｋから出力される１ライン分の印刷データ信号ＨＤ−ＤＡＴＡの第ｋドットのビットデータと、ストローブ信号ＨＤ−ＳＴＢ−Ｎの反転信号との論理積を生成し、この論理積に従い、対応する駆動トランジスタＴｒｋをオンさせる。
【００１６】
駆動トランジスタＴｒｋのドレイン端子は、ＬＥＤ ＬＤｋのアノード端子に接続されている。また、駆動トランジスタＴｒ１〜Ｔｒ４９９２のソース端子には、電源ＶＤＤが供給される。また、ＬＥＤ ＬＤｋのカソード端子は接地されている。駆動トランジスタＴｒｋがオンすると、対応するＬＥＤ ＬＤｋに駆動電流が供給される。これにより、ストローブ信号ＨＤ−ＳＴＢ−Ｎが入力されている期間において、ＬＥＤ ＬＤ１〜ＬＤ４９９２が上記１ライン分のビットデータに従って発光する。
【００１７】
図２４はＬＥＤヘッド１９のブロック構成図である。図２４において、ＬＥＤヘッド１９は、２６個のＬＥＤアレイ５０（ＣＨＰ１〜ＣＨＰ２６）と、２６個のドライバＩＣ５１（ＤＲＶ１〜ＤＲＶ２６）と、基準電圧発生回路５２とを備えている。なお、図２３では基準電圧発生回路５２の図示を省略してあった。
【００１８】
ＬＥＤアレイ５０は、１９２個のＬＥＤを配列したものである。ここで、例えば、ＬＥＤアレイＣＨＰ１の１９２個のＬＥＤは、図２３のＬＥＤ ＬＤ１〜ＬＤ１９２に相当し、ＬＥＤアレイＣＨＰ２６の１９２個のＬＥＤは、図２３のＬＥＤ ＬＤ４８０１〜ＬＤ４９９２に相当する。
【００１９】
ドライバＩＣ５１は、シフトレジスタ回路５３と、ラッチ回路群５４と、インバータ５５と、論理積回路群５６と、ＬＥＤ駆動回路群５７と、制御電圧発生回路５８とを備えている。
【００２０】
ここで、例えば、ドライバＩＣ ＤＲＶ１においては、シフトレジスタ回路５３は図２３のフリップフロップ回路ＦＦ１〜ＦＦ１９２に相当し、ラッチ回路群５４は図２３のラッチ回路ＬＴ１〜ＬＴ１９２に相当し、インバータ５５は図２３のインバータＩＶ１に相当し、制御電圧発生回路５８は図２３の制御電圧発生回路ＣＶ１に相当する。また、論理積回路群５６およびＬＥＤ駆動回路群５７は、図２３のプリバッファ回路Ｇ１〜Ｇ１９２および駆動トランジスタＴｒ１〜Ｔｒ１９２に相当する。同様に、ドライバＩＣ ＤＲＶ２６においては、シフトレジスタ回路５３は図２３のフリップフロップ回路ＦＦ４８０１〜ＦＦ４９９２に相当し、ラッチ回路群５４は図２３のラッチ回路ＬＴ４８０１〜ＬＴ４９９２に相当し、インバータ５５は図２３のインバータＩＶ２６に相当し、制御電圧発生回路５８は図２３の制御電圧発生回路ＣＶ２６に相当する。また、論理積回路群５６およびＬＥＤ駆動回路群５７は、図２３のプリバッファ回路Ｇ４８０１〜Ｇ４９９２および駆動トランジスタＴｒ４８０１〜Ｔｒ４９９２に相当する。
【００２１】
シフトレジスタ回路５３は、１９２個のフリップフロップ回路ＦＦ１〜ＦＦ１９２をカスケード接続したものである。また、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６のシフトレジスタ回路５３はカスケード接続されている。また、ラッチ回路群５４は、１９２個のラッチ回路ＬＴ１〜ＬＴ１９２から構成され、ラッチ信号ＨＤ−ＬＯＡＤが入力されると、シフトレジスタ回路５３に格納された印刷データ信号ＨＤ−ＤＡＴＡの１９２ドット分のビットデータをラッチする。また、インバータ５５は、負論理信号であるストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２２参照）を論理反転させる。また、論理積回路群５６およびＬＥＤ駆動回路群５７は、１９２個のプリバッファ回路Ｇ１〜Ｇ１９２および１９２個の駆動トランジスタＴｒ１〜Ｔｒ１９２から構成されている。論理積回路群５６はプリバッファ回路Ｇ１〜Ｇ１９２の１９２個のＡＮＤ回路ＡＤ１〜ＡＤ１９２から構成されている。ＬＥＤ駆動回路群５７は、それぞれ駆動トランジスタＴｒ１〜Ｔｒ１９２を備えた１９２個のＬＥＤ駆動回路ＬＤＶ１〜ＬＤＶ１９２から構成される。
【００２２】
基準電圧発生回路５２は、基準電圧ＶＲＥＦを生成し、この基準電圧ＶＲＥＦをドライバＩＣ ＤＲＶ１〜ＤＲＶ２６の制御電圧発生回路５８に供給する。また、制御電圧発生回路５８は、ＬＥＤ駆動回路群５７がＬＥＤアレイ５０に供給する駆動電流の値を制御するための制御電圧を生成し、この制御電圧をＬＥＤ駆動回路群５７に供給する。
【００２３】
図２５は制御電圧発生回路５８およびプリバッファ回路Ｇｉ（ｉは１から１９２までの任意の整数）ならびにＬＥＤ駆動回路ＬＤＶｉの回路構成図である。
【００２４】
プリバッファ回路Ｇｉは、ＡＮＤ回路ＡＤｉと、ＰＭＯＳトランジスタＴＰｉと、ＮＭＯＳトランジスタＴＮｉとを備えている。また、ＬＥＤ駆動回路ＬＤＶｉは、駆動トランジスタ（ＰＭＯＳトランジスタ）Ｔｒｉと、ＰＭＯＳトランジスタＴＰｉと、ＮＭＯＳトランジスタＴＮｉとを備えている。
【００２５】
ＡＮＤ回路ＡＤｉには、ラッチ回路ＬＴｉの出力信号（印刷データ信号ＨＤ−ＤＡＴＡのビットデータ）と、インバータ５５の出力信号（正論理のストローブ信号ＨＤ−ＳＴＢ−Ｐ）とが入力される。ＡＮＤ回路ＡＤｉの出力端子は、ＰＭＯＳトランジスタＴＰｉのゲート端子およびＮＭＯＳトランジスタＴＮｉのゲート端子に接続されている。このＡＮＤ回路ＡＤｉは、印刷データ信号ＨＤ−ＤＡＴＡのビットデータとストローブ信号ＨＤ−ＳＴＢ−Ｐとの論理積を生成する。
【００２６】
ＰＭＯＳトランジスタＴＰｉのソース端子には電源ＶＤＤが供給され、ＮＭＯＳトランジスタＴＮｉのソース端子には制御電圧発生回路５８から制御電圧Ｖｃｏｎｔが供給される。ＰＭＯＳトランジスタＴＰｉのドレイン端子およびＮＭＯＳトランジスタＴＮｉのドレイン端子は、駆動トランジスタＴｒｉのゲート端子に接続されている。ＰＭＯＳトランジスタＴＰｉとＮＭＯＳトランジスタＴＮｉとはインバータを構成している。
【００２７】
制御電圧発生回路５８は、演算増幅器６０と、ＰＭＯＳトランジスタ６１と、抵抗Ｒｒｅｆとを備えている。
【００２８】
演算増幅器６０の反転入力端子（−入力端子）には基準電圧回路５２からの基準電圧ＶＲＥＦが入力され、演算増幅器６０の非反転入力端子（＋入力端子）は抵抗Ｒｒｅｆの一端に接続されている。また、演算増幅器６０の出力端子は、制御電圧Ｖｃｏｎｔの生成端子であり、ＬＥＤ駆動回路ＬＤＶｉ（プリバッファ回路Ｇｉ）のＮＭＯＳトランジスタＴＮｉのソース端子に接続されている。
【００２９】
ＰＭＯＳトランジスタ６１は、ゲート長が駆動トランジスタ（ＰＭＯＳトランジスタ）Ｔｒｉと相等しいサイズとなるように形成されている。ＰＭＯＳトランジスタ６１のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ６１のゲート端子は演算増幅器６０の出力端子に接続され、ＰＭＯＳトランジスタ６１のドレイン端子は演算増幅器６０の非反転入力端子に接続されている。ＰＭＯＳトランジスタ６１のドレイン端子および演算増幅器６０の非反転入力端子は、抵抗Ｒｒｅｆを介してグランドに接続されている。
【００３０】
この制御電圧発生回路５８は、演算増幅器６０と、ＰＭＯＳトランジスタ６１と、抵抗Ｒｒｅｆとによりフィードバック制御回路を構成しており、ＬＥＤ駆動回路群５７のＬＥＤ駆動回路ＬＤＶ１〜ＬＤＶ１９２がＬＥＤアレイ５０のＬＥＤ ＬＤ１〜ＬＤ１９２に供給する駆動電流の値を一定にするための制御電圧Ｖｃｏｎｔを生成し、この制御電圧ＶｃｏｎｔをＬＥＤ駆動回路ＬＤＶ１〜ＬＤＶ１９２（プリバッファ回路Ｇ１〜Ｇ１９２）に供給する。なお、抵抗ＲｒｅｆおよびＰＭＯＳトランジスタ６１に流れる電流Ｉｒｅｆは、電源ＶＤＤの電圧によらず基準電圧ＶＲＥＦと抵抗Ｒｒｅｆの値のみにより決定される。
【００３１】
上記のプリバッファ回路Ｇｉは、印刷データ信号ＨＤ−ＤＡＴＡのビットデータおよびストローブ信号ＨＤ−ＳＴＢ−ＰがともにＨｉｇｈレベルのとき、駆動トランジスタＴｒｉのゲート端子に制御電圧Ｖｃｏｎｔを供給し、駆動トランジスタＴｒｉをオンさせ、駆動トランジスタＴｒｉからＬＥＤ ＬＤｉに電流Ｉｒｅｆに応じた値の駆動電流を供給させる。
【００３２】
図２６は演算増幅器６０の回路構成図である。図２６において、演算増幅器６０は、抵抗７０と、ＰＭＯＳトランジスタ７１〜７５と、ＮＭＯＳトランジスタ７６〜７８と、コンデンサ７９とを備えている。
【００３３】
抵抗７０と、ＰＭＯＳトランジスタ７１とは、ＰＭＯＳトランジスタ７２および７３に供給するゲートバイアス電圧ＶＢを生成するバイアス電圧発生回路を構成している。ＰＭＯＳトランジスタ７１のソース端子は電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタ７１のゲート端子とドレイン端子とは、互いに接続され、ゲートバイアス電圧ＶＢの生成端子となり、抵抗７０を介してグランドに接続されている。
【００３４】
また、ＰＭＯＳトランジスタ７２，７４、７５と、ＮＭＯＳトランジスタ７６，７７とは、差動増幅回路を構成している。ＰＭＯＳトランジスタ７２のゲート端子はＰＭＯＳトランジスタ７１のゲート端子およびドレイン端子（ゲートバイアス電圧ＶＢの生成端子）に接続され、ＰＭＯＳトランジスタ７２のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ７２のドレイン端子はＰＭＯＳトランジスタ７４のソース端子およびＰＭＯＳトランジスタ７５のソース端子に接続されている。
【００３５】
ＰＭＯＳトランジスタ７４のゲート端子は演算増幅回路６０の反転入力端子（−入力端子）となっており、ＰＭＯＳトランジスタ７５のゲート端子は演算増幅器６０の非反転入力端子（＋入力端子）となっている。ＰＭＯＳトランジスタ７４のドレイン端子はＮＭＯＳトランジスタ７６のドレイン端子およびゲート端子ならびにＮＭＯＳトランジスタ７７のゲート端子に接続されている。ＰＭＯＳトランジスタ７５のドレイン端子はＮＭＯＳトランジスタ７７のドレイン端子に接続されている。ＮＭＯＳトランジスタ７６のソース端子およびＮＭＯＳトランジスタ７７のソース端子は、それぞれグランドに接続されている。
【００３６】
また、ＰＭＯＳトランジスタ７３と、ＮＭＯＳトランジスタ７８と、コンデンサ７９とは、上記差動増幅回路の出力電圧を増幅し、演算増幅器６０の出力端子から出力する増幅回路を構成している。ＰＭＯＳトランジスタ７３のゲート端子はＰＭＯＳトランジスタ７１のゲート端子およびドレイン端子（ゲートバイアス電圧ＶＢの生成端子）に接続され、ＰＭＯＳトランジスタ７３のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ７３のドレイン端子はＮＭＯＳトランジスタ７８のドレイン端子に接続されている。ＮＭＯＳトランジスタ７８のゲート端子はＰＭＯＳトランジスタ７５のドレイン端子に接続され、ＮＭＯＳトランジスタ７８のソース端子はグランドに接続されている。ＮＭＯＳトランジスタ７８のゲート端子とドレイン端子の間にはコンデンサ７９が設けられている。ＰＭＯＳトランジスタ７３のドレイン端子とＮＭＯＳトランジスタ７８のドレイン端子との接続ノードは、演算増幅回路６０の出力端子となっている。
【００３７】
【発明が解決しようとする課題】
図２６の演算増幅器６０は、ＰＭＯＳトランジスタ７１〜７３が電流源として常に飽和領域で動作しているため、常に直流電流Ｉ１，Ｉ２，Ｉ３が流れる構成である。このように、従来のドライバＩＣが静止時においても電源電流が流れる構成であるために、従来のドライバＩＣおよびこれを用いたプリンタには以下に説明する問題があった。
【００３８】
第１の問題は、ドライバＩＣ単体でのテスト工程において、ＩＤＤｑテストの実施が困難であり、様々な条件で様々なテストをしなければならないので、テスト時間が長くなり、コストが高くなるという問題である。
【００３９】
ＩＣの一般的なテスト手法としては、ファンクションテストと呼ばれる、ＩＣの入力端子にテストパターンを入力し、その出力端子が回路の論理通りの正しい値を出力しているか判定する手法がとられている。従って、このテストにおいて、回路に故障個所がある場合には、出力端子からは期待される値とは異なる信号が出力されることになる。しかし近年、半導体プロセスの微細化が進展し、回路の大規模化が進むに従い、ＩＣのテストにおいて、ＩＤＤｑテストが採用されることが多くなってきている。
【００４０】
以下にＩＤＤｑテストについて、簡単に説明する。ＣＭＯＳ回路は、信号が変化するときには電流が流れるが、信号が変化しない静止時においては、電源（ＶＤＤ）とグランドの間に電流パスがなく、数［ｐＡ］から数［μＡ］の電流しか流れない。ＩＤＤｑテストとは、このようなＣＭＯＳ回路の特性を利用し、静止時における電源電流を測定し、電源電流の僅かな増加を判別することにより、隣接配線間の短絡故障などのＩＣ内部の故障を効率的に検出するという手法である。
【００４１】
しかし、従来のドライバＩＣのように、静止時にも電源電流が流れる構成であると、電源電流の僅かな増加を判別することが困難になり、従ってＩＤＤｑテストでは故障を検出できない。
【００４２】
第２の問題は、プリンタのＬＥＤヘッドは、多数のドライバＩＣを配列して構成されているため、個々のドライバＩＣの静止時消費電流が僅かであったとしても、ＬＥＤヘッド全体での消費電力は無視できないものとなり、プリンタの待機時消費電力を増大させるという問題である。
【００４３】
近年の地球環境保護に関する意識の高まりに対応して通商産業省が制定した、国際エネルギースタープログラムにおいても、情報処理装置の待機時消費電力の許容値などが規定されている。一例として、プリンタやファクシミリ装置の待機時消費電力は、１分当たりの印刷枚数が７枚以下の装置において、１５［Ｗ］以下とすることが求められている。
【００４４】
本発明は、このような従来の問題を解決するものであり、静止時に電流がほとんど流れず、ＩＤＤｑテストが可能な駆動回路を提供することを目的とする。また、待機時消費電力を低減できるプリンタを提供することを目的とする。
【００４５】
【課題を解決するための手段】
上記の目的を達成するために本発明の駆動回路は、
駆動データに従って被駆動素子群を個別に駆動する駆動出力回路群と、
外部から入力された駆動データを前記駆動出力回路群に転送する転送回路と、
前記被駆動素子群に対する駆動電流を制御するための制御電圧を生成し、この制御電圧を前記駆動出力回路群に入力する制御電圧発生回路と、
前記駆動データの転送を制御するための信号を入力する信号線または前記駆動出力回路群の駆動を制御するための信号を入力する信号線を含む複数の信号線を通じて、前記被駆動素子群の非駆動時に、駆動時とは異なる論理レベルの信号を入力することによりスタンバイモード制御信号を生成する回路とを備え、
前記制御電圧発生回路は、該制御電圧発生回路内を定常的に流れ、前記制御電圧の出力値の基準となる電流が流れる静止時電流パス上に接続されて前記静止時電流パスを短絡／遮断する第１の切替回路と、前記制御電圧の出力をグランドに対して開放／短絡する第２の切替回路とを有し、
前記スタンバイモード制御信号は、前記第１の切替回路及び第２の切替回路に供給され、スタンバイモード時に、前記第１の切替回路を遮断するとともに前記第２の切替回路を短絡させる
ことを特徴とするものである。
【００４６】
また、本発明のプリンタは、ＩＣチップ化された本発明の駆動回路を複数個備え、前記スタンバイモード制御信号を生成させる印刷制御部を備えたことを特徴とするものである。
【００４７】
【発明の実施の形態】
第１の実施形態
第１の実施形態は、スタンバイモード（待機モード）のときに静止時電流パスを遮断する切替回路をドライバＩＣに設け、この切替回路を制御するスタンバイモード制御信号を印刷制御部からドライバＩＣに入力するようにしたものである。
【００４８】
図２は本発明の第１の実施形態の電子写真プリンタのブロック構成図である。なお、図２において、図２１と同じものには同じ符号を付してある。図２の電子写真プリンタは、図２１の従来の電子写真プリンタにおいて、印刷制御部１を印刷制御部１０とし、ＬＥＤヘッド１９をＬＥＤヘッド２０としたものである。印刷制御部１０は、図２１の印刷制御部１において、スタンバイモードのときにＬＥＤヘッドにスタンバイモード制御信号ＳＴＢＹ−Ｎを入力するようにしたものである。
【００４９】
図１はＬＥＤヘッド２０のブロック構成図である。なお、図１において、図２４と同じものには同じ符号を付してある。ＬＥＤヘッド２０は、２６個のＬＥＤアレイ５０と、２６個のドライバＩＣ１００と、基準電圧発生回路５２とを備えている。つまり、ＬＥＤヘッド２０は、図２４のＬＥＤヘッド１９において、ドライバＩＣ５１をドライバＩＣ１００としたものである。
【００５０】
ドライバＩＣ１００は、シフトレジスタ回路５３と、ラッチ回路群５４と、インバータ５５と、論理積回路群５６と、ＬＥＤ駆動回路群５７と、制御電圧発生回路１０１とを備えている。つまり、ドライバＩＣ１００は、図２４の従来のドライバＩＣ５１において、制御電圧発生回路５８を制御電圧発生回路１０１としたものである。また、ドライバＩＣ１００には、印刷制御部１０（図２参照）から印刷データ信号ＨＤ−ＤＡＴＡ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎ、およびスタンバイモード制御信号ＳＴＢＹ−Ｎが入力される。スタンバイモード制御信号ＳＴＢＹ−Ｎは、制御電圧発生回路１０１に入力される。
【００５１】
図３は制御電圧発生回路１０１およびプリバッファ回路ＧｉならびにＬＥＤ駆動回路ＬＤＶｉの回路構成図である。なお、図３において、図２５と同じものには同じ符号を付してある。制御電圧発生回路１０１は、インバータ１０９と、演算増幅器１１０と、ＰＭＯＳトランジスタ６１，１１１と、抵抗Ｒｒｅｆとを備えている。つまり、制御電圧発生回路１０１は、図２５の制御電圧発生回路５８において、演算増幅器６０を演算増幅器１１０とし、インバータ１０９と、ＰＭＯＳトランジスタ１１１とを設けたものである。
【００５２】
インバータ１０９の入力端子には、印刷制御部１０（図２参照）からの負論理のスタンバイモード制御信号ＳＴＢＹ−Ｎが入力される。また、インバータ１０９の出力端子は、演算増幅器１１０の制御入力端子およびＰＭＯＳトランジスタ１１１のゲート端子に接続されている。このインバータ１０９は、負論理のスタンバイモード制御信号ＳＴＢＹ−Ｎを論理反転させ、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを生成する。
【００５３】
演算増幅器１１０は、反転入力端子（−入力端子）と、非反転入力端子（＋入力端子）と、制御入力端子と、制御電圧Ｖｃｏｎｔの生成端子となる出力端子とを備えている。演算増幅器１１０の反転入力端子には基準電圧回路５２（図１参照）からの基準電圧ＶＲＥＦが入力され、非反転入力端子は抵抗Ｒｒｅｆの一端に接続され、制御入力端子にはインバータ１０９からの正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐが入力される。また演算増幅器１１０の出力端子は、ＬＥＤ駆動回路ＬＤＶｉ（プリバッファ回路Ｇｉ）のＮＭＯＳトランジスタＴＮｉのソース端子に接続されている。
【００５４】
ＰＭＯＳトランジスタ６１のゲート端子は演算増幅器１１０の出力端子に接続され、ソース端子は電源ＶＤＤに接続され、ドレイン端子はＰＭＯＳトランジスタ１１１を介して演算増幅器１１０の非反転入力端子に接続されている。演算増幅器１１０の非反転入力端子は、抵抗Ｒｒｅｆを介してグランドに接続されている。
【００５５】
ＰＭＯＳトランジスタ１１１は、ＰＭＯＳトランジスタ６１と抵抗Ｒｒｅｆとの間を短絡／遮断するスイッチトランジスタであり、ＰＭＯＳトランジスタ１１１のソース端子はＰＭＯＳトランジスタ６１のドレイン端子に接続され、ＰＭＯＳトランジスタ１１１のドレイン端子は抵抗Ｒｒｅｆの一端（演算増幅器１１０の非反転入力端子）に接続され、ＰＭＯＳトランジスタ１１１のゲート端子にはインバータ１０９からのスタンバイモード制御信号ＳＴＢＹ−Ｐが入力される。
【００５６】
この制御電圧発生回路１０１は、演算増幅器１１０と、ＰＭＯＳトランジスタ６１，１１１と、抵抗Ｒｒｅｆとによりフィードバック制御回路を構成しており、ＬＥＤ駆動回路群５７のＬＥＤ駆動回路ＬＤＶ１〜ＬＤＶ１９２がＬＥＤアレイ５０のＬＥＤ ＬＤ１〜ＬＤ１９２に供給する駆動電流の値を一定に保持するとともに、一律に調整するための制御電圧Ｖｃｏｎｔを生成し、この制御電圧ＶｃｏｎｔをＬＥＤ駆動回路ＬＤＶ１〜ＬＤＶ１９２（プリバッファＧ１〜Ｇ１９２）に供給する。さらに、制御電圧発生回路１０１は、スタンバイモード制御信号ＳＴＢＹ−Ｐに従い、ＰＭＯＳトランジスタ６１と抵抗Ｒｒｅｆによる静止時電流パス、および演算増幅器１１０内部の静止時電流パスを遮断する。
【００５７】
図４は演算増幅器１１０の回路構成図である。なお、図４において、図２６と同じものには同じ符号を付してある。演算増幅器１１０は、抵抗７０と、ＰＭＯＳトランジスタ７１〜７５，１１２と、ＮＭＯＳトランジスタ７６〜７８，１１３，１１４と、コンデンサ７９と、インバータ１１５、１１６とを備えている。つまり、演算増幅器１１０は、図２６の演算増幅器６０に、ＰＭＯＳトランジスタ１１２と、ＮＭＯＳトランジスタ１１３，１１４と、インバータ１１５、１１６とを設けたものである。
【００５８】
インバータ１１５の入力端子は、演算増幅器１１０の制御入力端子になっていおり、インバータ１０９からのスタンバイモード制御信号ＳＴＢＹ−Ｐが入力される。また、インバータ１１５の出力端子は、インバータ１１６の入力端子、ＰＭＯＳトランジスタ１１２のゲート端子、およびＮＭＯＳトランジスタ１１３のゲート端子に接続されている。インバータ１１６の出力端子は、ＮＭＯＳトランジスタ１１４のゲート端子に接続されている。インバータ１１５は、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを論理反転させ、負論理のスタンバイモード制御信号ＳＴＢＹ−Ｎを生成する。インバータ１１６は、インバータ１１５からのスタンバイモード制御信号ＳＴＢＹ−Ｎを論理反転させ、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを生成する。
【００５９】
抵抗７０と、ＰＭＯＳトランジスタ７１，１１２と、ＮＭＯＳトランジスタ１１３とは、ＰＭＯＳトランジスタ７２および７３に供給するゲートバイアス電圧ＶＢを生成するバイアス電圧発生回路を構成している。ＰＭＯＳトランジスタ７１のソース端子は電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタ７１のゲート端子とドレイン端子とは、互いに接続され、ゲートバイアス電圧ＶＢの生成端子となり、抵抗７０およびＮＭＯＳトランジスタ１１３を介してグランドに接続されている。
【００６０】
ＰＭＯＳトランジスタ１１２は、ＰＭＯＳトランジスタ７１に並列に設けられており、ＰＭＯＳトランジスタ７１のソース端子とドレイン端子の間を開放／短絡するスイッチトランジスタであり、ＰＭＯＳトランジスタ１１２のソース端子はＰＭＯＳトランジスタ７１のソース端子（電源ＶＤＤ）に接続され、ＰＭＯＳトランジスタ１１２のドレイン端子はＰＭＯＳトランジスタ７１のドレイン端子（ゲートバイアス電圧ＶＢの生成端子）に接続され、ＰＭＯＳトランジスタ１１２のゲート端子にはインバータ１１５からのスタンバイモード制御信号ＳＴＢＹ−Ｎが入力される。ＮＭＯＳトランジスタ１１３は、抵抗７０とグランドの間を短絡／遮断するスイッチトランジスタであり、ＮＭＯＳトランジスタ１１３のドレイン端子は抵抗７０に接続され、ソース端子はグランドに接続され、ＮＭＯＳトランジスタ１１３のゲート端子にはインバータ１１５からのスタンバイモード制御信号ＳＴＢＹ−Ｎが入力される。
【００６１】
また、ＰＭＯＳトランジスタ７２，７４、７５と、ＮＭＯＳトランジスタ７６，７７とは、差動増幅回路を構成している。ＰＭＯＳトランジスタ７２のゲート端子はＰＭＯＳトランジスタ７１のゲート端子およびドレイン端子（ゲートバイアス電圧ＶＢの生成端子）に接続され、ＰＭＯＳトランジスタ７２のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ７２のドレイン端子はＰＭＯＳトランジスタ７４のソース端子およびＰＭＯＳトランジスタ７５のソース端子に接続されている。
【００６２】
ＰＭＯＳトランジスタ７４のゲート端子は演算増幅回路１１０の反転入力端子（−入力端子）となっており、ＰＭＯＳトランジスタ７５のゲート端子は演算増幅器１１０の非反転入力端子（＋入力端子）となっている。ＰＭＯＳトランジスタ７４のドレイン端子はＮＭＯＳトランジスタ７６のドレイン端子およびゲート端子ならびにＮＭＯＳトランジスタ７７のゲート端子に接続されている。ＰＭＯＳトランジスタ７５のドレイン端子はＮＭＯＳトランジスタ７７のドレイン端子に接続されている。ＮＭＯＳトランジスタ７６のソース端子およびＮＭＯＳトランジスタ７７のソース端子は、それぞれグランドに接続されている。
【００６３】
また、ＰＭＯＳトランジスタ７３と、ＮＭＯＳトランジスタ７８，１１４と、コンデンサ７９とは、上記差動増幅回路の出力電圧を増幅し、演算増幅器１１０の出力端子から出力する増幅回路を構成している。ＰＭＯＳトランジスタ７３のゲート端子はＰＭＯＳトランジスタ７１のゲート端子およびドレイン端子（ゲートバイアス電圧ＶＢの生成端子）に接続され、ＰＭＯＳトランジスタ７３のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ７３のドレイン端子はＮＭＯＳトランジスタ７８のドレイン端子に接続されている。ＮＭＯＳトランジスタ７８のゲート端子はＰＭＯＳトランジスタ７５のドレイン端子に接続され、ＮＭＯＳトランジスタ７８のソース端子はグランドに接続されている。ＮＭＯＳトランジスタ７８のゲート端子とドレイン端子の間にはコンデンサ７９が設けられている。ＰＭＯＳトランジスタ７３のドレイン端子とＮＭＯＳトランジスタ７８のドレイン端子との接続ノードは、演算増幅回路１１０の出力端子となっている。
【００６４】
ＮＭＯＳトランジスタ１１４は、ＮＭＯＳトランジスタ７８に並列に設けられており、ＮＭＯＳトランジスタ７８のドレイン端子とソース端子の間を開放／短絡するスイッチトランジスタであり、ＮＭＯＳトランジスタ１１４のドレイン端子はＮＭＯＳトランジスタ７８のドレイン端子（演算増幅器１１０の出力端子）に接続され、ＮＭＯＳトランジスタ１１４のソース端子はＮＭＯＳトランジスタ７８のソース端子（グランド）に接続されている。また、ＮＭＯＳトランジスタ１１４のゲート端子にはインバータ１１６からのスタンバイモード制御信号ＳＴＢＹ−Ｐが入力される。
【００６５】
抵抗７０と、ＰＭＯＳトランジスタ７１〜７３とは、カレントミラー回路を構成している。このカレントミラー回路において、ＰＭＯＳトランジスタ７１は制御側電流源であり、ＰＭＯＳトランジスタ７２および７３は、ＰＭＯＳトランジスタ７１のドレイン電流に応じたドレイン電流を流す被制御側電流源である。ＰＭＯＳトランジスタ１１２をオンさせ、ＰＭＯＳトランジスタ１１３をオフさせることにより、制御側電流源トランジスタをオフさせ、制御側電流源の静止時電流パスを遮断すれば、同時に被制御側電流源トランジスタをオフさせ、被制御側電流源の静止時電流パスを遮断できる。
【００６６】
次に、第１の実施形態の電子写真プリンタの動作について説明する。図５は第１の実施形態の電子写真プリンタにおいて印刷モードおよびスタンバイモードを実行するときのタイミング図である。なお、図５において、図２２と同じものには同じ符号を付してある。
【００６７】
印刷モードのときには、印刷制御部１０は、スタンバイモード制御信号ＳＴＢＹ−ＮをＨｉｇｈレベルに保持している。印刷制御部１０は、クロック信号ＨＤ−ＣＬＫを４９９２クロック発生して、４９９２ビットからなる１ライン分の印刷データＨＤ−ＤＡＴＡをＬＥＤヘッド２０の２６個のドライバＩＣ１００のシフトレジスタ回路５３に転送し、ラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈレベルにして、上記４９９２ビットの印刷データをラッチ回路５４によりラッチさせ、負論理のストローブ信号ＨＤ−ＳＴＢ−ＮをＬｏｗレベルにして、ＬＥＤ駆動回路５７によりＬＥＤアレイ５０のＬＥＤを駆動させる。ストローブ信号ＨＤ−ＳＴＢ−ＮがＬｏｗレベルとなる期間、ＬＥＤは駆動される。
【００６８】
スタンバイモード制御信号ＳＴＢＹ−ＮがＨｉｇｈレベルである印刷モードのときには、図３および図４において、スタンバイモード制御信号ＳＴＢＹ−ＰはＬｏｗレベルとなる。つまり、インバータ１０９および１１６の出力はＬｏｗレベル、インバータ１１５の出力はＨｉｇｈレベルとなる。
【００６９】
図４の演算増幅器１１０において、インバータ１１５の出力がＨｉｇｈレベルなので、ＰＭＯＳトランジスタ１１２はオフしており、ＮＭＯＳトランジスタ１１３はオンしている。また、インバータ１１６の出力がＬｏｗレベルなので、ＮＭＯＳトランジスタ１１４はオフしている。
【００７０】
従って、スタンバイモード制御信号ＳＴＢＹ−ＮがＨｉｇｈレベルである印刷モードのときには、演算増幅器１１０は、図２６の従来の演算増幅器６０と同じ回路構成となり、演算増幅器６０と同じ回路動作をする。つまり、演算増幅器１１０のＰＭＯＳトランジスタ７１〜７３は、定電流源として飽和領域で動作しており、それぞれのトランジスタには、Ｉ１，Ｉ２，Ｉ３なる電流が定常的に流れている。
【００７１】
また、図３の制御電圧発生回路１０１において、インバータ１０９の出力がＬｏｗレベルなので、ＰＭＯＳトランジスタ１１１はオンしている。従って、印刷モードのときには、制御電圧発生回路１０１は、図２６の従来の制御電圧発生回路５８と同じ回路構成となり、制御電圧発生回路５８と同じ回路動作をする。つまり、制御電圧発生回路１０１のＰＭＯＳトランジスタ６１および抵抗Ｒｒｅｆには、電流Ｉｒｅｆが定常的に流れている。
【００７２】
次に、印刷動作を終了し、プリンタをスタンバイモードにする場合には、印刷制御部１０は、ＬＥＤヘッド２０のドライバＩＣ１００にスタンバイモード実施命令を通知する。このスタンバイモード実施命令の通知は、スタンバイモード制御信号ＳＴＢＹ―ＮをＬｏｗレベルにすることによりなされる。
【００７３】
スタンバイモード制御信号ＳＴＢＹ−ＮがＬｏｗレベルとなるスタンバイモードのときには、図３および図４において、スタンバイモード制御信号ＳＴＢＹ−ＰはＨｉｇｈレベルとなる。
【００７４】
図３の制御電圧発生回路１０１において、インバータ１０９の出力がＨｉｇｈレベルになるので、ＰＭＯＳトランジスタ１１１はオフする。これにより、ＰＭＯＳ６１と抵抗Ｒｒｅｆとによる静止時電流パスが遮断される。つまり、電流Ｉｒｅｆが遮断される。
【００７５】
また、図４の演算増幅器１１０において、インバータ１１５の出力がＬｏｗレベルになるので、ＰＭＯＳトランジスタ１１２はオンし、ＮＭＯＳトランジスタ１１３はオフする。また、インバータ１１６の出力がＨｉｇｈレベルになるので、ＮＭＯＳトランジスタ１１４はオンする。
【００７６】
ＮＭＯＳトランジスタ１１３がオフすることにより、ＰＭＯＳ７１と抵抗７０とによる静止時電流パスが遮断される。つまり、電流Ｉ１が遮断される。さらに、ＰＭＯＳトランジスタ１１２がオンすることにより、ＰＭＯＳトランジスタ７１〜７３のゲート電位ＶＢは電源電位ＶＤＤまで上昇し、ＰＭＯＳトランジスタ７１〜７３はオフする。これにより、ＰＭＯＳトランジスタ７２，７３に流れる電流Ｉ２およびＩ３が遮断される。なお、ＮＭＯＳトランジスタ１１４をオンさせることにより、演算増幅器１１０の出力レベルをＬｏｗレベルとし、その出力レベルが不定となることを防止している。
【００７７】
ＬＥＤヘッド２０の２６個のドライバＩＣ１００がスタンバイモードになり、ドライバＩＣ１００の静止時電流パスが上記のように遮断されているとき、ＬＥＤヘッド２０の消費電流は数［μＡ］程度である。なお、スタンバイモードであるときに、上位コントローラからの印刷指令信号ＳＧ１（図２参照）を受信すると、印刷制御部１０は、スタンバイ制御信号ＳＴＢＹ−Ｎを再びＨｉｇｈレベルとし、プリンタを再び印刷モードにする。
【００７８】
このように第１の実施形態におけるドライバＩＣ１００によれば、スタンバイモードのときに静止時電流パスを遮断する切替回路を設け、この切替回路を制御するスタンバイモード制御信号をプリンタの印刷制御部１０から入力するようにしたことにより、ドライバＩＣの静止時電流を、ＣＭＯＳ構造のＩＣと同等に、ほとんどゼロにすることができる。これにより、ドライバＩＣを製造したあとのテストにおいて、ＩＤＤｑテストによる効率的なテストが可能となる。
【００７９】
また、第１の実施形態のプリンタによれば、複数個のドライバＩＣ１００によりＬＥＤヘッド２０を構成することにより、待機時のＬＥＤヘッドの消費電流をたかだか数［μＡ］程度にすることができ、これによりプリンタの待機時消費電力を低減することができる。
【００８０】
第２の実施形態
第２の実施形態は、切替回路を制御するスタンバイモード制御信号を、印刷制御部から入力されるストローブ信号とラッチ信号の論理レベルに基づいて、
ドライバＩＣ内部で生成するようにしたものである。
【００８１】
図６は本発明の第２の実施形態の電子写真プリンタのブロック構成図である。なお、図６において、図２１および図２と同じものには同じ符号を付してある。図６の電子写真プリンタは、図２１の従来の電子写真プリンタにおいて、印刷制御部１を印刷制御部１１とし、ＬＥＤヘッド１９をＬＥＤヘッド２１としたものである。印刷制御部１１は、図２１の印刷制御部１において、スタンバイモードのときに、ラッチ信号ＨＤ−ＬＯＡＤおよびストローブ信号ＨＤ−ＳＴＢ−Ｎを変化させることにより、スタンバイモードをＬＥＤヘッドに通知するようにしたものである。
【００８２】
図７はＬＥＤヘッド２１のブロック構成図である。なお、図７において、図１および図２４と同じものには同じ符号を付してある。ＬＥＤヘッド２１は、２６個のＬＥＤアレイ５０と、２６個のドライバＩＣ２００と、基準電圧発生回路５２とを備えている。つまり、ＬＥＤヘッド２１は、図２４のＬＥＤヘッド１９において、ドライバＩＣ５１をドライバＩＣ２００としたものである。
【００８３】
ドライバＩＣ２００は、シフトレジスタ回路５３と、ラッチ回路群５４と、論理積回路群５６と、ＬＥＤ駆動回路群５７と、制御電圧発生回路２０１と、ＮＯＲ回路２０２とを備えている。つまり、ドライバＩＣ２００は、図１のドライバＩＣ１００において、制御電圧発生回路１０１を制御電圧発生回路２０１とし、インバータ５５をＮＯＲ回路２０２としたものである。また、ドライバＩＣ２００には、印刷制御部１１（図６参照）から印刷データ信号ＨＤ−ＤＡＴＡ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。ラッチ信号ＨＤ−ＬＯＡＤとストローブ信号ＨＤ−ＳＴＢ−Ｎとは、制御電圧発生回路２０１にも入力される。ＮＯＲ回路２０２は、ラッチＨＤ−ＬＯＡＤ信号と、負論理のストローブ信号ＨＤ−ＳＴＢ−ＮとをＮＯＲ演算し、ＮＯＲ演算信号を論理積回路群５６に入力する。
【００８４】
図８は制御電圧発生回路２０１およびプリバッファ回路ＧｉならびにＬＥＤ駆動回路ＬＤＶｉの回路構成図である。なお、図８において、図３および図２５と同じものには同じ符号を付してある。
【００８５】
ＡＮＤ回路ＡＤｉは、ラッチ回路ＬＴｉの出力信号（印刷データ信号ＨＤ−ＤＡＴＡのビットデータ）と、ＮＯＲ回路２０２の出力信号との論理積を生成する。
【００８６】
制御電圧発生回路２０１は、スタンバイモード制御回路２０９と、演算増幅器１１０と、ＰＭＯＳトランジスタ６１，１１１と、抵抗Ｒｒｅｆとを備えている。つまり、制御電圧発生回路２０１は、図３の制御電圧発生回路１０１において、インバータ１０９をスタンバイモード制御回路２０９としたものである。
【００８７】
スタンバイモード制御回路２０９は、印刷制御部１１（図６参照）から入力されるラッチ信号ＨＤ−ＬＯＡＤおよび負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎに基づいて、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを生成する。
【００８８】
図９はスタンバイモード制御回路２０９および演算増幅器１１０の回路構成図である。なお、図９において、図４と同じものには同じ符号を付してある。
【００８９】
スタンバイモード制御回路２０９は、インバータ２１５と、ＡＮＤ回路２１６とを備えている。つまり、スタンバイモード制御回路２０９は、図４のスタンバイモード制御信号回路である、インバータ１１５，１１６からなる回路の前段に配置したものである。
【００９０】
インバータ２１５の入力端子には、印刷制御部１１（図６参照）からの負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。また、インバータ２１５の出力端子は、ＡＮＤ回路２１６の第１の入力端子に接続されている。ＡＮＤ回路２１６の第２の入力端子には、印刷制御部１１からのラッチ信号ＨＤ−ＬＯＡＤが入力される。また、ＡＮＤ回路２１６の出力端子は、インバータ１１５の入力端子に接続されている。インバータ１１５の出力端子は、演算増幅器１１０のＰＭＯＳトランジスタ１１２のゲート端子、ＮＭＯＳトランジスタ１１３のゲート端子に接続されるとともに、インバータ１１６の入力端子に接続され、インバータ１１６の出力端子は、ＮＭＯＳトランジスタ１１４のゲート端子に接続さている。
【００９１】
インバータ２１５は、印刷制御部１１から入力された負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎを論理反転させ、正論理のストローブ信号をＡＮＤ回路２１６に入力する。ＡＮＤ回路２１６は、インバータ２１５から入力された正論理のストローブ信号と、印刷制御部１１から入力されたラッチ信号ＨＤ−ＬＯＡＤとをＡＮＤ演算することにより、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを生成し、このスタンバイモード制御信号ＳＴＢＹ−Ｐをインバータ１１５に入力する。インバータ１１５は、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを論理反転させ、負論理のスタンバイモード信号ＳＴＢＹ−ＮをＰＭＯＳトランジスタ１１２、ＮＭＯＳトランジスタ１１３のゲート端子に入力する。
【００９２】
次に、第２の実施形態の電子写真プリンタの動作について説明する。図１０は第２の実施形態の電子写真プリンタにおいて印刷モードおよびスタンバイモードを実行するときのタイミング図である。なお、図１０において、図５と同じものには同じ符号を付してある。
【００９３】
印刷モードのときには、印刷制御部１１は、ラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈレベル、かつストローブ信号ＨＤ−ＳＴＢ−ＮをＬｏｗレベルとすることはない。この印刷モードのときには、図８および図９において、ＡＮＤ回路２１６が生成するスタンバイモード制御信号ＳＴＢＹ−ＰはＬｏｗレベルとなっている。従って、スタンバイモード制御信号ＳＴＢＹ−ＮはＨｉｇｈレベルとなる。つまり、インバータ１１５の出力はＨｉｇｈレベル、インバータ１１６の出力はＬｏｗレベルとなる。
【００９４】
図９の演算増幅器１１０において、インバータ１１５の出力がＨｉｇｈレベルなので、ＰＭＯＳトランジスタ１１２はオフしており、ＮＭＯＳトランジスタ１１３はオンしている。また、インバータ１１６の出力がＬｏｗレベルなので、ＮＭＯＳトランジスタ１１４はオフしている。
【００９５】
従って、スタンバイモード制御信号ＳＴＢＹ−ＮがＨｉｇｈレベルである印刷モードのときには、演算増幅器１１０は、図２６の従来の演算増幅器６０と同じ回路構成となり、演算増幅器６０と同じ回路動作をする。つまり、演算増幅器１１０のＰＭＯＳトランジスタ７１〜７３は、定電流源として飽和領域で動作しており、それぞれのトランジスタには、Ｉ１，Ｉ２，Ｉ３なる電流が定常的に流れている。
【００９６】
また、図８の制御電圧発生回路２０１において、ＡＮＤ回路２１６の出力がＬｏｗレベルなので、ＰＭＯＳトランジスタ１１１はオンしている。従って、印刷モードのときには、制御電圧発生回路２０１は、図２５の従来の制御電圧発生回路５８と同じ回路構成となり、制御電圧発生回路５８と同じ回路動作をする。つまり、制御電圧発生回路２０１のＰＭＯＳトランジスタ６１および抵抗Ｒｒｅｆには、電流Ｉｒｅｆが定常的に流れている。
【００９７】
次に、印刷動作を終了し、プリンタをスタンバイモードにする場合には、印刷制御部１１は、ＬＥＤヘッド２１のドライバＩＣ２００にスタンバイモード実施命令を通知する。このスタンバイモード実施命令の通知は、ラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈレベルにし、そのあとストローブ信号ＨＤ−ＳＴＢ−ＮをＬｏｗレベルにすることによりなされる。なお、このとき、図７、図８のＮＯＲ回路２０２の出力はＬｏｗレベルとなるので、プリバッファ回路５６の出力もＬｏｗレベルとなり、ＬＥＤが駆動されることはない。
【００９８】
ラッチ信号ＨＤ−ＬＯＡＤがＨｉｇｈレベルとなり、ストローブ信号ＨＤ−ＳＴＢ−ＮがＬｏｗレベルとなるスタンバイモードのときには、図８および図９において、ＡＮＤ回路２１６が生成するスタンバイモード制御信号ＳＴＢＹ−ＰはＨｉｇｈレベルとなる。従って、スタンバイモード制御信号ＳＴＢＹ−ＮはＬｏｗレベルになる。
【００９９】
図８の制御電圧発生回路２０１において、ＡＮＤ回路２１６の出力がＨｉｇｈレベルなので、ＰＭＯＳトランジスタ１１１はオフする。これにより、ＰＭＯＳ６１と抵抗Ｒｒｅｆとによる静止時電流パスが遮断される。つまり、電流Ｉｒｅｆが遮断される。
【０１００】
また、図９の演算増幅器１１０において、インバータ１１５の出力がＬｏｗレベルになるので、ＰＭＯＳトランジスタ１１２はオンし、ＮＭＯＳトランジスタ１１３はオフする。また、インバータ１１６の出力がＨｉｇｈレベルになるので、ＮＭＯＳトランジスタ１１４はオンする。
【０１０１】
ＮＭＯＳトランジスタ１１３がオフすることにより、ＰＭＯＳ７１と抵抗７０とによる静止時電流パスが遮断される。つまり、電流Ｉ１が遮断される。さらに、ＰＭＯＳトランジスタ１１２がオンすることにより、ＰＭＯＳトランジスタ７１〜７３のゲート電位ＶＢは電源電位ＶＤＤまで上昇し、ＰＭＯＳトランジスタ７１〜７３はオフする。これにより、ＰＭＯＳトランジスタ７２，７３に流れる電流Ｉ２およびＩ３が遮断される。
【０１０２】
ＬＥＤヘッド２１の２６個のドライバＩＣ２００がスタンバイモードになり、ドライバＩＣ２００の静止時電流パスが上記のように遮断されているとき、ＬＥＤヘッド２１の消費電流は数［μＡ］程度である。なお、スタンバイモードであるときに、上位コントローラからの印刷司令信号ＳＧ１（図２参照）を受信すると、印刷制御部１１は、ストローブ信号ＨＤ−ＳＴＢ−Ｎを再びＨｉｇｈレベルとし、次いでラッチ信号ＨＤ−ＬＯＡＤ信号を再びＬｏｗレベルとし、プリンタを再び印刷モードにする。
【０１０３】
このように第２の実施形態におけるドライバＩＣ２００によれば、スタンバイモードのときに静止時電流パスを遮断する切替回路を設け、この切替回路を制御するスタンバイモード制御信号を、プリンタの印刷制御部１１から入力されるストローブ信号とラッチ信号の論理レベルに基づいて、スタンバイ制御回路２０９で生成するようにしたことにより、ドライバＩＣの静止時電流をほとんどゼロにすることができ、これによりＩＤＤｑテストによる効率的なテストが可能となる。さらに、印刷動作を制御するための既存のストローブ信号とラッチ信号とにより、スタンバイモード制御信号が通知されるので、印刷制御部からスタンバイモード制御信号を通知するための信号経路を新設する必要がない。
【０１０４】
また、第２の実施形態のプリンタによれば、複数個のドライバＩＣ２００によりＬＥＤヘッド２１を構成することにより、待機時のＬＥＤヘッドの消費電流をたかだか数［μＡ］程度にすることができ、これによりプリンタの待機時消費電力を低減することができる。
【０１０５】
第３の実施形態
図２３の従来のＬＥＤヘッド１９においては、ＬＥＤ ＬＤ１〜ＬＤ４９９２がストローブ信号ＨＤ−ＳＴＢ−Ｎにより、同時に同一の時間駆動されるので、駆動トランジスタＴｒ１〜Ｔｒ４９９２やＬＥＤ ＬＤ１〜ＬＤ４９９２の特性にばらつきがあると、印刷ドットごとの発光強度にもばらつきが発生してしまう。その結果、プリンタの感光体ドラム上に形成される静電潜像の各ドットの大きさにばらつきを生じ、印刷される画像の各ドットの大きさがばらついてしまうことがあった。つまり、ＬＥＤの光量（発光パワー）のばらつきが、感光体ドラムの露光時に露光エネルギーのムラとなって現れ、ドットの大きさのばらつきとなることがあった。
【０１０６】
文字等からなる画像を印刷する場合には、ドットの大きさがばらついていてもほとんど無視することができるが、写真等の画像を印刷する場合にはドットの大きさがばらついていると、印刷濃度にばらつきを生じ、印刷品位が低下してしまうので望ましくない。この場合のように、特に高度な印刷品位を要する場合には、ＬＥＤの光量のばらつきを補正するために、ＬＥＤのドットごとの駆動電流値を調整して光パワーを平均化する光量補正が行われる。
【０１０７】
第３の実施形態は、ＬＥＤの光量のばらつきを補正するために、ＬＥＤのドットごとの駆動電流値を調整して光パワーを平均化する光量補正が行われる場合においても、スタンバイモードにおける低消費電力を実現するためのものである。
【０１０８】
この第３の実施形態は、駆動電流値を個別に補正する機能を備えたドライバＩＣに、スタンバイモード（待機モード）のときに静止時電流パスを遮断する切替回路を設け、印刷制御部から入力される信号によりカウント動作するカウンタ回路のカウント値に基づいて、上記の切替回路を制御するスタンバイモード制御信号をドライバＩＣ内部で生成するようにしたものである。上記のカウンタ回路は、光量補正データを記憶するための書き込み制御信号を生成するためにドライバＩＣ内部に設けられる回路である。
【０１０９】
図１１は本発明の第３の実施形態の電子写真プリンタのブロック構成図である。なお、図１１において、図２１と同じものには同じ符号を付してある。図１１の電子写真プリンタは、図２１の従来の電子写真プリンタにおいて、印刷制御部１を印刷制御部３０とし、ＬＥＤヘッド１９をＬＥＤヘッド３１としたものである。印刷制御部３０は、図２１の印刷制御部１において、印刷データまたは光量補正データを４ビットのパラレル信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡ３としてＬＥＤヘッドに入力し、スタンバイモードのときに、補正データの転送と同じタイミングでストローブ信号ＨＤ−ＳＴＢ−Ｎを変化させることにより、スタンバイモードをＬＥＤヘッドに通知するようにしたものである。
【０１１０】
なお、図１１の電子写真プリンタでは、ドライバＩＣに転送する補正データを記憶している手段（例えばＥＥＰＲＯＭ）、およびデータ信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡ３として、印刷データを転送するか、補正データを転送するかを制御する手段は、印刷制御部３０に設けられているものとするが、これらの手段をＬＥＤヘッド３１に設けても良い。
【０１１１】
図１２はＬＥＤヘッド３１のブロック構成図である。なお、図１２において、図２４と同じものには同じ符号を付してある。ＬＥＤヘッド３１は、２６個のＬＥＤアレイ５０（ＣＨＰ１〜ＣＨＰ２６）と、２６個のドライバＩＣ３００（ＤＲＶ１〜ＤＲＶ２６）と、基準電圧発生回路５２とを備えている。つまり、ＬＥＤヘッド３１は、図２４のＬＥＤヘッド１９において、ドライバＩＣ５１をドライバＩＣ３００としたものである。
【０１１２】
ドライバＩＣ３００は、１チップ当たり１９２個のＬＥＤを駆動するものであり、ＬＥＤアレイ５０のそれぞれのＬＥＤの駆動電流値を個別に補正（調整）する機能を備えている。また、ドライバＩＣ３００には、印刷制御部３０（図１１参照）からデータ信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡ３、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。また、ドライバＩＣ３００および基準電圧発生回路５２には、電源ＶＤＤが供給される。
【０１１３】
図１３はドライバＩＣ３００のブロック構成図である。ドライバＩＣ３００は、１９２個のフリップフロップ回路ＦＦＡ１〜ＦＦＡ４８，ＦＦＢ１〜ＦＦＢ４８，ＦＦＣ１〜ＦＦＣ４８，ＦＦＤ１〜ＦＦＤ４８と、１９２個のラッチ回路ＬＴＡ１〜ＬＴＡ４８，ＬＴＢ１〜ＬＴＢ４８，ＬＴＣ１〜ＬＴＣ４８，ＬＴＤ１〜ＬＴＤ４８と、１９２個のメモリセル回路ＭＥＭ１〜ＭＥＭ１９２と、１９２個のＬＥＤ駆動回路ＬＤＲＶ１〜ＬＤＲＶ１９２とを備えている。
【０１１４】
また、ドライバＩＣ３００は、制御回路ＣＴＲＬと、制御電圧発生回路ＡＤＪと、プルアップ抵抗３１８，３１９と、排他的ＮＯＲ（ＥＸ−ＮＯＲ）回路３２０，３２１と、インバータ３２２、３２３と、ＮＯＲ回路３２４とを備えている。
【０１１５】
また、ドライバＩＣ３００は、データ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３と、データ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３と、クロック入力端子ＣＬＫＩと、クロック出力端子ＣＬＫＯと、ラッチ入力端子ＬＯＡＤＩと、ラッチ出力端子ＬＯＡＤＯと、ストローブ入力端子ＳＴＢと、基準電圧入力端子ＶＲＥＦと、駆動電流出力端子ＤＯ１〜ＤＯ１９２と、セレクト端子ＳＥＬとを備えている。ストローブ入力端子ＳＴＢは、開放されているときには、プルアップ抵抗３１８によりＨｉｇｈレベルにプルアップされる。また、セレクト端子ＳＥＬは、開放されているときには、プルアップ抵抗３１９によりＨｉｇｈレベルにプルアップされる。
【０１１６】
ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６は、隣り合うドライバＩＣ ＤＲＶｍ（ｍは１から２５までの任意の整数）とドライバＩＣ ＤＲＶ（ｍ＋１）において、ＤＲＶｍのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３、クロック出力端子ＣＬＫＯ、ラッチ出力端子ＬＯＡＤＯを、ＤＲＶ（ｍ＋１）のデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３、クロック入力端子ＣＬＫＩ、ラッチ入力端子ＬＯＡＤＩにそれぞれ接続することにより、カスケード接続されている。初段のドライバＩＣ ＤＲＶ１のデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３には、印刷制御部３０からのデータ信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡＩ３がそれぞれ入力される。また、ドライバＩＣ ＤＲＶ１のクロック入力端子ＣＬＫＩ、ラッチ入力端子ＬＯＡＤＩには、印刷制御部３０からのクロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤがそれぞれ入力される。
【０１１７】
ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６のストローブ入力端子ＳＴＢには印刷制御部３０（図１１参照）からの負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。また、ＤＲＶ１〜ＤＲＶ２６の基準電圧入力端子ＶＲＥＦには基準電圧発生回路５２からの基準電圧ＶＲＥＦが入力される。また、ＤＲＶ１〜ＤＲＶ２６の駆動電流出力端子ＤＯ１〜ＤＯ１９２は、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６のＬＥＤのアノード端子にそれぞれ接続されており、個別に補正された駆動電流をそれぞれのＬＥＤに供給する。
【０１１８】
ドライバＩＣ３００において、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８，ＦＦＢ１〜ＦＦＢ４８，ＦＦＣ１〜ＦＦＣ４８，ＦＦＤ１〜ＦＦＤ４８は、ＥＸ−ＮＯＲ回路３２０から出力されるクロック信号ＣＬＫ−Ｐで動作する。フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８はカスケード接続されており、ＦＦＡ１のデータ入力端子ＤはドライバＩＣ３００のデータ入力端子ＤＡＴＡＩ３に接続され、ＦＦＡ４８のデータ出力端子ＱはドライバＩＣ３００のデータ出力端子ＤＡＴＡＯ３に接続されている。同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１のデータ入力端子Ｄは、ドライバＩＣ３００のデータ入力端子ＤＡＴＡＩ２、ＤＡＴＡＩ１、ＤＡＴＡＩ０にそれぞれ接続され、ＦＦＢ４８、ＦＦＣ４８、ＦＦＤ４８のデータ出力端子ＱはドライバＩＣ３００のデータ出力端子ＤＡＴＡＯ２、ＤＡＴＡＯ１、ＤＡＴＡＯ０にそれぞれ接続されている。従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８、ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８は、それぞれ４８段のシフトレジスタ回路を構成している。
【０１１９】
ドライバＩＣ ＤＲＶｍのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣ ＤＲＶ（ｍ＋１）のデータ入力端子ＤＡＴＡＯ０〜ＤＡＴＡＩ３にそれぞれ接続されている。従って、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６のフリップフロップ回路ＦＦＡ１〜ＦＦＡ４８は、印刷制御部３０から初段のドライバＩＣ ＤＲＶ１に入力されるデータ信号ＨＤ−ＤＡＴＡ３をクロック信号ＣＬＫ−Ｐに同期してシフトさせる４８×２６段のシフトレジスタ回路を構成している。同様に、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６のフリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８は、印刷制御部３０から初段のドライバＩＣ ＤＲＶ１に入力されるデータ信号ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ０をクロック信号ＣＬＫ−Ｐに同期してシフトさせる４８×２６段のシフトレジスタ回路をそれぞれ構成している。
【０１２０】
このように、４ビットパラレル入力のシフトレジスタを設け、１回のクロックにおいて隣接する４ビットデータを一括して転送する構成としたことにより、データ転送のクロック周波数（クロック信号ＨＤ−ＣＬＫの周波数）を低減することができる。また、上記の４ビットパラレル入力のシフトレジスタで印刷データだけでなく光量補正データも転送する構成としたことにより、ドライバＩＣ間をボンディングワイヤーにより接続する工程が簡単になり、ドライバＩＣのチップサイズを小さくすることができる。
【０１２１】
ラッチ回路ＬＴＡ１〜ＬＴＡ４８，ＬＴＢ１〜ＬＴＢ４８，ＬＴＣ１〜ＬＴＣ４８，ＬＴＤ１〜ＬＴＤ４８は、ＥＸ−ＮＯＲ回路３２１から出力されるラッチ信号ＬＯＡＤ−Ｐで動作する。ラッチ回路ＬＴＡ１〜ＬＴＡ４８は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ３をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８、ＬＴＤ１〜ＬＴＤ４８は、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ０をそれぞれラッチする。
【０１２２】
ＥＸ−ＮＯＲ回路３２０は、セレクト端子ＳＥＬの論理レベルに従い、端子ＣＬＫＩに入力されたクロック信号からクロック信号ＣＬＫ−Ｐを生成する。また、ＥＸ−ＮＯＲ回路３２１は、セレクト端子ＳＥＬの論理レベルに従い、端子ＬＯＡＤＩに入力されたラッチ信号からラッチ信号ＬＯＡＤ−Ｐを生成する。また、ＮＯＲ回路３２４は、端子ＳＴＢに入力されたストローブ信号ＨＤ−ＳＴＢ−Ｎと、ＥＸ−ＮＯＲ回路３２１から出力されたラッチ信号ＬＯＡＤ−ＰとをＮＯＲ演算し、駆動制御信号ＤＲＶ−ＯＮを生成する。
【０１２３】
カスケード接続されたドライバＩＣ ＤＲＶ１〜ＤＲＶ２６において、ドライバＩＣ ＤＲＶｍの端子ＣＬＫＩに入力されたクロック信号は、インバータ３２２により論理反転され、端子ＣＬＫＯから次段のドライバＩＣ ＤＲＶ（ｍ＋１）の端子ＣＬＫＩに入力される。また、ドライバＩＣ ＤＲＶｍの端子ＬＯＡＤＩに入力されたラッチ信号は、インバータ３２３により論理反転され、端子ＬＯＡＤＯから次段のドライバＩＣ ＤＲＶ（ｍ＋１）の端子ＬＯＡＤＩに入力される。従って、初段のドライバＩＣ ＤＲＶ１に入力されたクロック信号ＨＤ−ＣＬＫおよびラッチ信号ＨＤ−ＬＯＡＤは、論理反転しながらドライバＩＣ ＤＲＶ２〜ＤＲＶ２５を伝搬し、最終段のドライバＩＣ ＤＲＶ２６に達する。
【０１２４】
このようにドライバＩＣを通過するごとにクロック信号およびラッチ信号の論理を反転させる構成とすることにより、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６のインバータ３２２，３２３において出力信号のライズタイムとフォールタイムに差が発生したとしても、２個のドライバＩＣを伝搬するごとに両者は平均化され、最終段のドライバＩＣの端子ＣＬＫＩおよび端子ＬＯＡＤＩに入力されるクロック信号およびラッチ信号のパルス幅は、初段のドライバＩＣに入力されるクロック信号ＨＤ−ＣＬＫおよびラッチ信号ＨＤ−ＬＯＡＤとほとんど同じに保たれる。
【０１２５】
また、カスケード接続されたドライバＩＣ ＤＲＶ１〜ＤＲＶ２６において、初段のドライバＩＣ ＤＲＶ１のセレクト端子ＳＥＬは開放されており、２段目のドライバＩＣ ＤＲＶ２のセレクト端子ＳＥＬはグランドに接続されている。以下同様に、奇数段目のセレクト端子ＳＥＬは開放されており、偶数段目のセレクト端子ＳＥＬはグランドに接続されている。セレクト端子ＳＥＬは、プルアップ抵抗３１９によりプルアップされているため、開放されるとＨｉｇｈレベルとなる。
【０１２６】
奇数段目のドライバＩＣでは、セレクト端子ＳＥＬがＨｉｇｈレベルなので、ＥＸ−ＮＯＲ回路３２０および３２１は端子ＣＬＫＩおよびＬＯＡＤＩに入力された信号を論理反転させない。これにより、クロック信号ＣＬＫ−Ｐおよびラッチ信号ＬＯＡＤ−Ｐは、それぞれ端子ＣＬＫＩおよびＬＯＡＤＩに入力された信号と同一論理になる。また、偶数段目のドライバＩＣでは、セレクト端子ＳＥＬがＬｏｗレベルなので、ＥＸ−ＮＯＲ回路３２０および３２１は端子ＣＬＫＩおよびＬＯＡＤＩに入力された信号をそれぞれ論理反転させる。これにより、クロック信号ＣＬＫ−Ｐおよびラッチ信号ＬＯＡＤ−Ｐは、奇数段目のドライバＩＣにおけるクロック信号ＣＬＫ−Ｐおよびラッチ信号ＬＯＡＤ−Ｐと同一論理になる。さらに、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６におけるクロック信号ＣＬＫ−Ｐおよびラッチ信号ＬＯＡＤ−Ｐは、それぞれ印刷制御部３０からのクロック信号ＨＤ−ＣＬＫおよびラッチ信号ＨＤ−ＬＯＡＤと同一論理になる。
【０１２７】
図１４はメモリセル回路ＭＥＭｉ（ｉは１から１９２までの任意の整数）の回路構成図である。図１４には隣接する２個のメモリセル回路ＭＥＭｎ（ｎは１から１９１までの任意の整数）およびＭＥＭ（ｎ＋１）を示してある。
【０１２８】
メモリセル回路ＭＥＭｉは、バッファ回路３３０と、インバータ３３１〜３３９と、ＮＭＯＳトランジスタ３４０〜３４７とを備えている。また、メモリセル回路ＭＥＭｉは、補正データ入力端子Ｄと、メモリセル選択端子Ｗ０〜Ｗ３と、補正データ出力端子Ｑ０〜Ｑ３とを備えている。
【０１２９】
メモリセル回路ＭＥＭｉの補正データ入力端子Ｄは、図１３のフリップフロップ回路ＦＦＡ１，ＦＦＢ１，ＦＦＣ１，ＦＦＤ１，ＦＦＡ２…ＦＦＡ４８，ＦＦＢ４８，ＦＦＣ４８，ＦＦＤ４８をＦＦ１〜ＦＦ１９２とすると、フリップフロップ回路ＦＦｉのデータ出力端子Ｑに接続されている。また、メモリセル選択端子Ｗ０、Ｗ１、Ｗ２、Ｗ３には、制御回路ＣＴＲＬからの書き込み制御信号ｂ０−ＷＲ、ｂ１−ＷＲ、ｂ２−ＷＲ、ｂ３−ＷＲがそれぞれ入力される。
バッファ回路３３０の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路３３０の出力端子は、ＮＭＯＳトランジスタ３４０，３４２，３４４，３４６の第１端子およびインバータ３３１の入力端子に接続されている。インバータ３３１の出力端子はＮＭＯＳトランジスタ３４１，３４３，３４５，３４７の第１端子に接続されている。
【０１３０】
ＮＭＯＳトランジスタ３４０および３４１のゲート端子は、端子Ｗ０に接続されている。ＮＭＯＳトランジスタ３４２および３４３のゲート端子は、端子Ｗ１に接続されている。ＮＭＯＳトランジスタ３４４および３４５のゲート端子は、端子Ｗ２に接続されている。ＮＭＯＳトランジスタ３４６および３４７のゲート端子は、端子Ｗ３に接続されている。
【０１３１】
インバータ３３２と３３３は、互いの入力端子と出力端子とが接続され、１ビットのメモリセルを構成している。同様に、インバータ３３４と３３５、インバータ３３６と３３７、インバータ３３８と３３９も、互いの入力端子と出力端子とが接続され、それぞれ１ビットのメモリセルを構成している。
【０１３２】
インバータ３３３の入力端子は、ＮＭＯＳトランジスタ３４０の第２端子および補正データ出力端子Ｑ０に接続されている。インバータ３３５の入力端子は、ＮＭＯＳトランジスタ３４２の第２端子および補正データ出力端子Ｑ１に接続されている。インバータ３３７の入力端子は、ＮＭＯＳトランジスタ３４４の第２端子および補正データ出力端子Ｑ２に接続されている。インバータ３３９の入力端子は、ＮＭＯＳトランジスタ３４６の第２端子および補正データ出力端子Ｑ３に接続されている。インバータ３３３、３３５、３３７、３３９の出力端子は、それぞれＮＭＯＳトランジスタ３４１、３４３、３４５、３４７の第２端子に接続されている。
【０１３３】
このメモリセル回路ＭＥＭｉは、４個のメモリセルに、ＬＥＤ駆動回路ＬＤＲＶｉにより駆動されるＬＥＤアレイ５０のＬＥＤ ＬＤｉ（ドットｉ）に対する光量補正データ（ｂ０，ｂ１，ｂ２，ｂ３からなる４ビットデータ）を記憶する。光量補正データのそれぞれのビットは、書き込み制御信号ｂ０−ＷＲ〜ｂ３−ＷＲにより択一的に選択されたメモリセルに順次書き込まれる。
【０１３４】
書き込み制御信号ｂ０−ＷＲがＨｉｇｈレベルになると、ＮＭＯＳトランジスタ３４０および３４１がオンし、フリップフロップ回路ＦＦｉに格納された補正データのビットｂ０がインバータ３３２と３３３からなるメモリセルに書き込まれる。書き込み制御信号ｂ１−ＷＲがＨｉｇｈレベルになると、ＮＭＯＳトランジスタ３４２および３４３がオンし、補正データのビットｂ１がインバータ３３４と３３５からなるメモリセルに書き込まれる。書き込み制御信号ｂ２−ＷＲがＨｉｇｈレベルになると、ＮＭＯＳトランジスタ３４４および３４５がオンし、補正データのビットｂ２がインバータ３３６と３３７からなるメモリセルに書き込まれる。書き込み制御信号ｂ３−ＷＲがＨｉｇｈレベルになると、ＮＭＯＳトランジスタ３４６および３４７がオンし、補正データのビットｂ３がインバータ３３８と３３９からなるメモリセルに書き込まれる。
【０１３５】
図１５はＬＥＤ駆動回路ＬＤＲＶｉの回路構成図である。ＬＥＤ駆動回路ＬＤＲＶｉは、ＰＭＯＳトランジスタ３５０〜３５９と、ＮＭＯＳトランジスタ３６０〜３６４と、ＡＮＤ回路３６５〜３６９とを備えている。また、ＬＥＤ駆動回路ＬＤＲＶｉは、印刷データ入力端子Ｅと、入力端子Ｓと、入力端子Ｖと、補正データ入力端子Ｑ０〜Ｑ３と、駆動電流出力端子ＤＯとを備えている。
【０１３６】
ＬＥＤ駆動回路ＬＤＲＶｉの印刷データ入力端子Ｅは、図１３のラッチ回路ＬＴＡ１，ＬＴＢ１，ＬＴＣ１，ＬＴＤ１，ＬＴＡ２…ＬＴＡ４８，ＬＴＢ４８，ＬＴＣ４８，ＬＴＤ４８をＬＴ１〜ＬＴ１９２とすると、ラッチ回路ＬＴｉのデータ出力端子Ｑに接続されている。補正データ入力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３は、それぞれメモリセル回路ＭＥＭｉの補正データ出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３に接続されている。この補正データ入力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３には、それぞれ補正データのビットｂ０、ｂ１、ｂ２、ｂ３が入力される。端子Ｓには、ＮＯＲ回路３２４からの駆動制御信号ＤＲＶ−ＯＮが入力される。端子Ｖには、制御電圧発生回路ＡＤＪからの制御電圧Ｖｃｏｎｔが入力される。駆動電流出力端子ＤＯは、ドライバＩＣ３００の駆動電流出力端子ＤＯｉに接続されている。
【０１３７】
ＡＮＤ回路３６９の２個の入力端子は、それぞれ端子Ｓおよび端子Ｅに接続されている。ＡＮＤ回路３６５〜３６８の第１入力端子は、ＡＮＤ回路３６９の出力端子に接続されている。また、ＡＮＤ回路３６５、３６６、３６７、３６８の第２入力端子は、それぞれ補正データ入力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３に接続されている。
【０１３８】
ＰＭＯＳトランジスタ３５５とＮＭＯＳトランジスタ３６０、ＰＭＯＳトランジスタ３５６とＮＭＯＳトランジスタ３６１、ＰＭＯＳトランジスタ３５７とＮＭＯＳトランジスタ３６２、ＰＭＯＳトランジスタ３５８とＮＭＯＳトランジスタ３６３、ＰＭＯＳトランジスタ３５９とＮＭＯＳトランジスタ３６４とは、それぞれインバータを構成している。
【０１３９】
ＰＭＯＳトランジスタ３５５およびＮＭＯＳトランジスタ３６０のゲート電極は、ＡＮＤ回路３６９の出力端子に接続されている。ＰＭＯＳトランジスタ３５６およびＮＭＯＳトランジスタ３６１のゲート電極は、ＡＮＤ回路３６５の出力端子に接続されている。ＰＭＯＳトランジスタ３５７およびＮＭＯＳトランジスタ３６２のゲート電極は、ＡＮＤ回路３６６の出力端子に接続されている。ＰＭＯＳトランジスタ３５８およびＮＭＯＳトランジスタ３６３のゲート電極は、ＡＮＤ回路３６７の出力端子に接続されている。ＰＭＯＳトランジスタ３５９およびＮＭＯＳトランジスタ３６４のゲート電極は、ＡＮＤ回路３６８の出力端子に接続されている。
【０１４０】
ＰＭＯＳトランジスタ３５５、３５６、３５７、３５８、３５９のドレイン端子は、それぞれＮＭＯＳトランジスタ３６０、３６１、３６２、３６３、３６４のドレイン端子に接続されている。ＰＭＯＳトランジスタ３５５〜３５９のソース端子は、電源ＶＤＤに接続されている。ＮＭＯＳトランジスタ３６０〜３６４のソース端子は、制御電圧Ｖｃｏｎｔが入力される端子Ｖに接続されている。
【０１４１】
ＰＭＯＳトランジスタ３５０〜３５４は、図３の駆動トランジスタＴｒｉに相当する。ＰＭＯＳトランジスタ３５０、３５１、３５２、３５３、３５４のゲート端子は、それぞれＰＭＯＳトランジスタ３５５、３５６、３５７、３５８、３５９のドレイン端子に接続されている。また、ＰＭＯＳトランジスタ３５０〜３５４のソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタ３５０〜３５４のドレイン端子は、駆動電流出力端子ＤＯに接続されている。
【０１４２】
このＬＥＤ駆動回路ＬＤＲＶｉは、駆動制御信号ＤＲＶ−ＯＮおよび端子Ｅに入力される印刷データがＨｉｇｈレベルのときに、補正データｂ０〜ｂ３に従って個別に調整した駆動電流をＬＥＤに供給する。
【０１４３】
ＰＭＯＳトランジスタ３５０は、ＬＥＤに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ３５１〜３５４は、ＬＥＤの駆動電流を調整して光量補正するための補助駆動トランジスタである。
【０１４４】
主駆動トランジスタ３５０は、駆動制御信号ＤＲＶ−ＯＮがＨｉｇｈレベルであるときに、印刷データに従って駆動される。補助駆動トランジスタ３５１、３５２、３５３、３５４は、駆動制御信号ＤＲＶ−ＯＮおよび印刷データがＨｉｇｈレベルであるときに、それぞれ補正データのビットｂ０、ｂ１、ｂ２、ｂ３に従って駆動される。
【０１４５】
つまり、駆動制御信号ＤＲＶ−ＯＮがＨｉｇｈレベルのときに、端子Ｅに入力された印刷データがＨｉｇｈレベルであれば、主駆動トランジスタ３５０とともに、補正データｂ０〜ｂ３に従って補助駆動トランジスタ３５１〜３５４が選択的に駆動され、主駆動トランジスタ３５０のドレイン電流に、選択された補助駆動トランジスタのドレイン電流が加算された駆動電流が、端子ＤＯからＬＥＤに供給される。
【０１４６】
補正データのビットｂ３、ｂ２，ｂ１，ｂ０の重み付けを８：４：２：１とし、補助駆動トランジスタ３５１〜３５４のゲート長が等しい場合には、補助駆動トランジスタ３５４、３５３、３５２、３５１のゲート幅は、８：４：２：１の比率になっている。
【０１４７】
ＰＭＯＳトランジスタ３５０〜３５４が駆動されているとき、ＮＭＯＳトランジスタ３６０〜３６４はオンしているので、ＰＭＯＳトランジスタ３５０〜３５４のゲート電位は、ほぼ制御電圧Ｖｃｏｎｔに等しくなる。従って、ＰＭＯＳトランジスタ３５０〜３５４のドレイン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。
【０１４８】
図１６は制御回路ＣＴＲＬの回路構成図である。制御回路ＣＴＲＬは、フリップフロップ回路３８０〜３８４と、ＮＯＲ回路３８５と、インバータ３８６と、４入力のＡＮＤ回路３８７〜３９１とを備えている。また、制御回路ＣＴＲＬは、端子ＬＯＡＤと、端子ＳＴＢと、端子Ｗ０〜Ｗ３と、端子ＳＴＢＹとを備えている。
【０１４９】
制御回路ＣＴＲＬの端子ＳＴＢは、ドライバＩＣ３００のストローブ入力端子ＳＴＢに接続されており、この端子ＳＴＢには、印刷制御部３０（図１１参照）からの負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。インバータ３８６は、ストローブ信号ＨＤ−ＳＴＢ−Ｎを論理反転させ、正論理のストローブ信号ＳＴＢ−Ｐを生成する。
【０１５０】
端子ＬＯＡＤには、ＥＸ−ＮＯＲ回路３２１からのラッチ信号ＬＯＡＤ−Ｐが入力される。制御回路ＣＴＲＬの端子Ｗ０は、メモリセル回路ＭＥＭ１〜ＭＥＭ１９２の端子Ｗ０に接続されている。同様に、制御回路ＣＴＲＬの端子Ｗ１、Ｗ２、Ｗ３は、メモリセル回路ＭＥＭ１〜ＭＥＭ１９２の端子Ｗ１、Ｗ２、Ｗ３にそれぞれ接続されている。
【０１５１】
フリップフロップ回路３８０、３８１と、ＮＯＲ回路３８５とは、リングカウンタ回路を構成している。このリングカウンタ回路は、ラッチ信号ＬＯＡＤ−Ｐの立ち下がりでリセットされ、インバータ３８６からのストローブ信号ＳＴＢ−Ｐの立ち上がりで動作する。フリップフロップ回路３８０のデータ入力端子Ｄは、ＮＯＲ回路３８５の出力端子に接続されている。フリップフロップ回路３８０のデータ出力端子Ｑは、フリップフロップ回路３８１のデータ入力端子Ｄに接続されている。ＮＯＲ回路３８５の２個の入力端子は、フリップフロップ回路３８０、３８１のデータ出力端子Ｑにそれぞれ接続されている。
【０１５２】
フリップフロップ回路３８２〜３８４は、ジョンソンカウンタ回路を構成している。このジョンソンカウンタ回路は、ラッチ信号ＬＯＡＤ−Ｐの立ち下がりでリセットされ、フリップフロップ回路３８０の出力信号の立ち上がりで動作する。フリップフロップ回路３８４のデータ入力端子Ｄは、フリップフロップ回路３８２の反転データ出力端子に接続されており、フリップフロップ回路３８４のデータ出力端子Ｑは、フリップフロップ回路３８３のデータ入力端子Ｄに接続されている。フリップフロップ回路３８３のデータ出力端子Ｑは、フリップフロップ回路３８２のデータ入力端子Ｄに接続されている。
【０１５３】
ＡＮＤ回路３８７の４個の入力端子は、フリップフロップ回路３８１、３８２のデータ出力端子Ｑ、およびフリップフロップ回路３８３、３８４の反転データ出力端子にそれぞれ接続されている。ＡＮＤ回路３８８の４個の入力端子は、フリップフロップ回路３８１、３８２、３８３のデータ出力端子Ｑ、およびフリップフロップ回路３８４の反転データ出力端子にそれぞれ接続されている。ＡＮＤ回路３８９の４個の入力端子は、フリップフロップ回路３８１、３８２、３８３、３８４のデータ出力端子Ｑにそれぞれ接続されている。ＡＮＤ回路３９０の４個の入力端子は、フリップフロップ回路３８１、３８３、３８４のデータ出力端子Ｑ、およびフリップフロップ回路３８２の反転データ出力端子にそれぞれ接続されている。ＡＮＤ回路３９１の４個の入力端子は、フリップフロップ回路３８１、３８４のデータ出力端子Ｑ、およびフリップフロップ回路３８２、３８３の反転データ出力端子にそれぞれ接続されている。
【０１５４】
ＡＮＤ回路３８７の出力端子は、端子ＳＴＢＹに接続されている。このＡＮＤ回路３８７は、上記両カウンタ回路のカウント値に従い、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを生成する。ＡＮＤ回路３８８、３８９、３９０、３９１の出力端子は、端子Ｗ０、Ｗ１、Ｗ２、Ｗ３にそれぞれ接続されている。ＡＮＤ回路３８８は、上記両カウンタのカウント値に従い、補正データのビットｂ０に対する書き込み制御信号ｂ０−ＷＲを生成する。同様に、ＡＮＤ回路３８９、３９０、３９１は、上記両カウンタ回路のカウント値に従い、補正データのビットｂ１、ｂ２、ｂ３に対する書き込み制御信号ｂ１−ＷＲ、ｂ２−ＷＲ、ｂ３−ＷＲを生成する。
【０１５５】
この制御回路ＣＴＲＬは、メモリセル回路ＭＥＭ１〜１９２の補正データ書き込み動作を制御する書き込み制御信号ｂ０−ＷＲ〜ｂ３−ＷＲを生成するとともに、ドライバＩＣ３００をスタンバイモードにするためのスタンバイモード制御信号ＳＴＢＹ−Ｐを生成する。
【０１５６】
制御回路ＣＴＲＬは、前記両カウンタ回路のカウント値をデコードすることにより書き込み制御信号ｂ０−ＷＲ〜ｂ３−ＷＲを生成するデコーダ回路（ＡＮＤ回路３８８〜３９１に相当する）を備えた書き込み制御回路に、上記両カウンタ回路のカウント値をデコードすることによりスタンバイモード制御信号ＳＴＢＹ−Ｐを生成するデコーダ回路（ＡＮＤ回路３８７）を設けたものである。従って、書き込み制御信号ｂ０−ＷＲ〜ｂ３−ＷＲを生成する一連のシーケンスにより、スタンバイモード制御信号ＳＴＢＹ−Ｐを生成することができる。
【０１５７】
図１７は制御電圧発生回路ＡＤＪの回路構成図である。なお、図１７において、図３と同じものには同じ符号を付してある。制御電圧発生回路ＡＤＪは、演算増幅器１１０と、ＰＭＯＳトランジスタ６１，１１１と、抵抗Ｒｒｅｆとを備えている。また、制御電圧発生回路ＡＤＪは、電圧Ｖｃｏｎｔを出力する端子Ｖと、制御回路ＣＴＲＬからの正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐが入力される端子ＳＴＢＹと、基準電圧発生回路５２（図１２参照）からの基準電圧ＶＲＥＦが入力される端子ＶＲＥＦとを備えている。
【０１５８】
制御電圧発生回路ＡＤＪの端子ＳＴＢＹは、演算増幅器１１０の制御入力端子およびＰＭＯＳトランジスタ１１１のゲート端子に接続されている。また、端子ＶＲＥＦは、演算増幅器１１０の非反転入力端子（＋入力端子）に接続されている。つまり、制御電圧発生回路ＡＤＪは、図３の制御電圧発生回路１０１において、インバータ１０９を設けないようにしたものである。
【０１５９】
この制御電圧発生回路ＡＤＪは、ＬＥＤ駆動回路ＬＤＲＶ１〜１９２がＬＥＤアレイ５０のＬＥＤ ＬＤ１〜ＬＤ１９２に供給する駆動電流を、一定に保持するとともに、一律に調整するための制御電圧Ｖｃｏｎｔを生成し、この電圧ＶｃｏｎｔをＬＥＤ駆動回路ＬＤＲＶ１〜ＬＤＲＶ１９２に供給する。さらに、制御電圧発生回路ＡＤＪは、スタンバイモード制御信号ＳＴＢＹ−Ｐに従い、ＰＭＯＳトランジスタ６１と抵抗Ｒｒｅｆによる静止時電源電流経路、および演算増幅器１１０内部の静止時電源電流経路を遮断する。
【０１６０】
ＰＭＯＳトランジスタ１１１がオンしており、ＬＥＤ駆動回路ＬＤＲＶｉのＰＭＯＳトランジスタ３５０〜３５４（図１５参照）が駆動されているときには、制御電圧発生回路ＡＤＪのＰＭＯＳトランジスタ６１と、ＬＥＤ駆動回路ＬＤＲＶｉのＰＭＯＳトランジスタ３５０〜３５４とは、カレントミラー回路を構成している。従って、ＰＭＯＳトランジスタ３５０〜３５４のドレイン電流値は、ＰＭＯＳトランジスタ６１のドレイン電流Ｉｒｅｆ（制御電圧Ｖｃｏｎｔ）に応じて変化する。従って、電流Ｉｒｅｆを変化させ、これにより制御電圧Ｖｃｏｎｔを変化させることにより、ＬＥＤ駆動回路ＬＤＲＶ１〜１９２の駆動電流値を一律に調整することができる（ＬＥＤアレイごとに発光強度を調整できる）。
【０１６１】
次に、第３の実施形態の電子写真プリンタの動作について説明する。図１８はドライバＩＣ３００が１個のみの場合の補正データ転送タイミング図である。また、図１９は第３の電子写真プリンタにおける補正データ転送タイミング図であり、２６個のドライバＩＣ３００（ＤＲＶ１〜２６）をカスケード接続した場合の補正データ転送タイミング図である。また、図２０は第２の実施形態の電子写真プリンタにおいて補正データ転送モードおよびスタンバイモードを実行するときのタイミング図である。図１８において、ＤＯＴｉ−ｂ３（ｉは１から１９２までの任意の整数）は、メモリセル回路ＭＥＭｉに記憶される補正データのビットｂ３である。
【０１６２】
補正データ転送モードでは、印刷制御部３０は、ラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈレベルとしたあと、クロック信号ＨＤ−ＣＬＫの立ち下がりエッジに同期して、データ信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡ３により補正データのビットｂ３をドライバＩＣに転送する。
【０１６３】
次に、印刷制御部３０は、図１８〜図２０のＡ部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎを３パルス出力する。このとき、ストローブ信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、図１６の制御回路ＣＴＲＬのＡＮＤ回路３９１の出力がＨｉｇｈレベルとなり、端子Ｗ３の書き込み制御信号ｂ３−ＷＲがＨｉｇｈレベルになる。これにより、補正データのビットｂ３が図１４のメモリセル回路ＭＥＭｉのインバータ３３８および３３９からなるメモリセルに書き込まれる。書き込み制御信号ｂ３−ＷＲは、ストローブ信号ＨＤ−ＳＴＢ−Ｎの３パルス目で、Ｌｏｗレベルに戻る。
【０１６４】
次に、印刷制御部３０は、データ信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡ３により補正データのビットｂ２をドライバＩＣに転送し、Ｂ部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎを３パルス出力する。このとき、ストローブ信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、制御回路ＣＴＲＬのＡＮＤ回路３９０の出力がＨｉｇｈレベルとなり、端子Ｗ２の書き込み制御信号ｂ２−ＷＲがＨｉｇｈレベルになる。これにより、補正データのビットｂ２が図１４のメモリセル回路ＭＥＭｉの対応するメモリセルに書き込まれる。
【０１６５】
同様に、Ｃ部のストローブ信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、制御回路ＣＴＲＬのＡＮＤ回路３８９の出力がＨｉｇｈレベルとなり、端子Ｗ１の書き込み制御信号ｂ１−ＷＲがＨｉｇｈレベルになり、補正データのビットｂ１がメモリセル回路ＭＥＭｉの対応するメモリセルに書き込まれる。また、Ｄ部のストローブ信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、制御回路ＣＴＲＬのＡＮＤ回路３８８の出力がＨｉｇｈレベルとなり、端子Ｗ０の書き込み制御信号ｂ０−ＷＲがＨｉｇｈレベルになり、補正データのビットｂ０がメモリセル回路ＭＥＭｉの対応するメモリセルに書き込まれる。
【０１６６】
以上により一連の補正データ書き込みシーケンスは終了する。ここで、印刷制御部３０がラッチ信号ＬＯＡＤをＬｏｗレベルにすれば、プリンタは印刷モードとなる。しかし、図２０のようにラッチ信号ＬＯＡＤをＨｉｇｈレベルとしたまま、さらにストローブ信号ＨＤ−ＳＴＢ−Ｎを出力し、制御回路ＣＴＲＬのカウンタ回路を動作させれば、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６をスタンバイモードにすることができる。
【０１６７】
つまり、図２０のＥ部において、印刷制御部３０がストローブ信号ＨＤ−ＳＴＢ−Ｎを２パルス出力すると、２パルス目で、制御回路ＣＴＲＬのＡＮＤ回路３８７の出力がＨｉｇｈレベルとなり、端子ＳＴＢＹのスタンバイモード制御信号ＳＴＢＹ−ＰがＨｉｇｈレベルになる。これにより、図１７の制御電圧発生回路ＡＤＪにおいて、上記第１の実施形態と同様に、ＰＭＯＳトランジスタ６１の静止時電流パスおよび演算増幅器１１０内の静止時電流パスが遮断され、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６の静止時電流はほとんどゼロになる。
【０１６８】
上記のスタンバイモードは、印刷制御部３０がラッチ信号ＬＯＡＤをＬｏｗレベルにするか、あるいはストローブ信号ＨＤ−ＳＴＢ−Ｎによりさらにパルスを出力するまで保持される。ラッチ信号ＬＯＡＤがＬｏｗレベルになると、制御回路ＣＴＲＬのカウンタ回路はリセットされる。また、ストローブ信号ＨＤ−ＳＴＢ−Ｎによるパルスが入力されると、制御回路ＣＴＲＬのカウンタ回路はカウント動作をする。いずれの場合にも、制御回路ＣＴＲＬのＡＮＤ回路３８７の出力はＬｏｗレベルになり、スタンバイモード制御信号ＳＴＢＹ−ＰがＬｏｗレベルとなり、スタンバイモードは解除される。
【０１６９】
このように第３の実施形態におけるドライバＩＣ２００によれば、駆動電流値を個別に補正する機能を備えたドライバＩＣに、スタンバイモードのときに静止時電流パスを遮断する切替回路を設け、印刷制御部３０から入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎ信号によりカウント動作する、補正データの書き込み制御信号を生成するためのカウンタ回路のカウント値に基づいて、上記の切替回路を制御するスタンバイモード制御信号を制御回路ＣＴＲＬで生成するようにしたことにより、ドライバＩＣの静止時電流をほとんどゼロにすることができ、これによりＩＤＤｑテストによる効率的なテストが可能となる。さらに、書き込み制御信号を制御するためのカウンタ回路をカウント動作させることによりスタンバイモード制御信号が通知され、一連の補正データ書き込みシーケンスの自然な拡張によりスタンバイモード制御信号を生成できるので、印刷制御部からスタンバイモード制御信号を通知するための信号経路を新設する必要がない。
【０１７０】
また、第３の実施形態のプリンタによれば、複数個のドライバＩＣ３００によりＬＥＤヘッド３１を構成することにより、待機時のＬＥＤヘッドの消費電流をたかだか数［μＡ］程度にすることができ、これによりプリンタの待機時消費電力を低減することができる。
【０１７１】
なお、上記第１ないし第３の実施形態では、本発明の駆動回路およびプリンタを、ＬＥＤアレイを駆動するドライバＩＣおよび光源にＬＥＤを用いた電子写真プリンタに適用した場合について説明したが、サーマルプリンタにおける発熱抵抗体群、表示装置における表示素子群などの被駆動素子群を駆動する場合にも適用することができる。
【０１７２】
【発明の効果】
以上説明したように本発明の駆動回路によれば、静止時電流パスを遮断する切替回路と、この切替回路を制御する制御回路とを設けたことにより、駆動回路の静止時電流をＣＭＯＳ回路と同等に、ほとんどゼロにすることができる。これにより、ＩＤＤｑテストによる効率的なテストが可能となるという効果がある。
【０１７３】
またチップ化された本発明の駆動回路を複数個備えた本発明のプリンタによれば、駆動回路における静止時電流を低減できるので、待機時の消費電力を低減することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の電子写真プリンタにおけるＬＥＤヘッドのブロック構成図である。
【図２】本発明の第１の実施形態の電子写真プリンタのブロック構成図である。
【図３】本発明の第１の実施形態におけるＬＥＤヘッドを構成するドライバＩＣの制御電圧発生回路およびプリバッファ回路ならびにＬＥＤ駆動回路の回路構成図である。
【図４】本発明の第１の実施形態における制御電圧発生回路を構成する演算増幅器の回路構成図である。
【図５】本発明の第１の実施形態においてスタンバイモードを実行するときのタイミング図である。
【図６】本発明の第２の実施形態の電子写真プリンタのブロック構成図である。
【図７】本発明の第２の実施形態におけるＬＥＤヘッドのブロック構成図である。
【図８】本発明の第２の実施形態におけるＬＥＤヘッドを構成するドライバＩＣの制御電圧発生回路およびプリバッファ回路ならびにＬＥＤ駆動回路の回路構成図である。
【図９】本発明の第２の実施形態における制御電圧発生回路を構成する演算増幅器の回路構成図である。
【図１０】本発明の第２の実施形態においてスタンバイモードを実行するときのタイミング図である。
【図１１】本発明の第３の実施形態の電子写真プリンタのブロック構成図である。
【図１２】本発明の第３の実施形態におけるＬＥＤヘッドのブロック構成図である。
【図１３】本発明の第３の実施形態におけるＬＥＤヘッドを構成するドライバＩＣの回路構成図である。
【図１４】本発明の第３の実施形態におけるドライバＩＣを構成するメモリセル回路の回路構成図である。
【図１５】本発明の第３の実施形態におけるドライバＩＣを構成するＬＥＤ駆動回路の回路構成図である。
【図１６】本発明の第３の実施形態におけるドライバＩＣを構成する制御回路の回路構成図である。
【図１７】本発明の第３の実施形態におけるドライバＩＣを構成する制御電圧発生回路の回路構成図である。
【図１８】本発明の第３の実施形態における補正データ転送タイミング図である（ドライバＩＣを１個にした場合）。
【図１９】本発明の第３の実施形態における補正データ転送タイミング図である。
【図２０】本発明の第３の実施形態において補正データ転送モードおよびスタンバイモードを実行するときのタイミング図である。
【図２１】従来の電子写真プリンタのブロック構成図である。
【図２２】従来の電子写真プリンタの駆動タイミング図である。
【図２３】従来の電子写真プリンタにおけるＬＥＤヘッドの回路構成図である
【図２４】従来の電子写真プリンタにおけるＬＥＤヘッドのブロック構成図である。
【図２５】従来の電子写真プリンタにおけるＬＥＤヘッドを構成するドライバＩＣの制御電圧発生回路およびプリバッファ回路ならびにＬＥＤ駆動回路の回路構成図である。
【図２６】従来の電子写真プリンタにおける制御電圧発生回路を構成する演算増幅器の回路構成図である。
【符号の説明】
２０，２１，３１ ＬＥＤヘッド、 ５３ シフトレジスタ回路、 ５４ ラッチ回路群、 ５７， ＬＥＤ駆動回路群、 １００，２００，３００ ドライバＩＣ、 １０１，２０１，ＡＤＪ 制御電圧発生回路、 １０９ インバータ、 １１０ 演算増幅器、 １１１，１１２ ＰＭＯＳトランジスタ、 １１３ＮＭＯＳトランジスタ、 ２０９ スタンバイモード制御回路、 ＣＴＲＬ 制御回路、 ＬＤＶ，ＬＤＲＶ ＬＥＤ駆動回路、 ＭＥＭ メモリセル回路。
【発明の属する技術分野】
この発明は、発光素子群、発熱抵抗体群、表示素子群のような被駆動素子群を個別に駆動する駆動回路に関し、さらにこのような駆動回路を備えたプリンタに関する。
【０００２】
【従来の技術】
上記のようなプリンタとしては、電子写真プリンタがある。電子写真プリンタは、光源であるＬＥＤヘッドから帯電した感光体ドラムに、印刷データに応じて選択的に光を照射し、感光体ドラム上に静電潜像を形成し、この静電潜像にトナーを付着させ、現像して感光体ドラムにトナー像を形成し、このトナー像を用紙に転写し、定着させるプリンタである。ＬＥＤヘッドは、被駆動素子群となる複数のＬＥＤを配列したＬＥＤアレイと、これらのＬＥＤを個別に駆動するドライバＩＣ（駆動回路）とを備えている。
【０００３】
図２１は従来の電子写真プリンタのブロック構成図である。また、図２２は従来の電子写真プリンタの駆動タイミング図である。図２１の電子写真プリンタは、印刷制御部１と、モータドライバ２および４と現像転写プロセス用モータ３と、用紙送りモータ５と、用紙吸入口センサ６と、用紙排出口センサ７と、用紙残量センサ８と、用紙サイズセンサ９と、ＬＥＤヘッド１９と、定着器２２と、定着器温度センサ２３と、帯電用高圧電源２５と、転写用高圧電源２６と、現像器２７と、転写器２８とを備えている。
【０００４】
印刷制御部１は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成され、図示しない上位コントローラに従ってプリンタ全体をシーケンス制御し、プリンタの印刷動作を制御する。また、ＬＥＤヘッド１９は、それぞれ１ドット（ピクセル）の印刷のために設けられたＬＥＤを複数個線上に配列したものであり、ＬＥＤアレイチップおよびＬＥＤドライバＩＣ等により構成されている。
【０００５】
まず、印刷制御部１は、上位コントローラから印刷指令信号ＳＧ１を受信すると、まず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、使用可能な温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。
【０００６】
次に、印刷制御部１は、現像転写プロセス用モータ（ＰＭ）３をモータドライバ２を介して回転させ、図示しない感光体ドラムを回転させる。同時に、印刷制御部１は、チャージ信号ＳＧＣによって帯電用電圧電源２５をオンさせ、現像器２７をマイナス電位に帯電させる。そして、セットされている図示しない用紙の有無および種類を用紙残量センサ８、用紙サイズセンサ９によって検出し、用紙送りモータ（ＰＭ）５をモータドライバ４を介して回転させ、用紙に合った用紙送りを開始させる。ここで、用紙送りモータ５はモータドライバ４を介して双方向に回転することが可能であり、印刷制御部１は、最初に用紙送りモータ５を逆転させてセットされた用紙を用紙吸入ロセンサ６が検知するまで搬送させる。続いて、用紙送りモータ５を正回転させて用紙をプリンタ内部に搬送させる。
【０００７】
次に、印刷制御部１は、用紙が印刷可能な位置まで到達すると、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、上位コントローラにおいてページごとに編集されたビデオ信号ＳＧ２を受信する。
【０００８】
そして、印刷制御部１は、ＬＥＤヘッド１９にクロック信号ＨＤ−ＣＬＫを送信し、受信したビデオ信号ＳＧ２を印刷データ信号ＨＤ−ＤＡＴＡとして順次ＬＥＤヘッド１９内に転送し、１ライン分のデータ転送が完了すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９内に保持させる。なお、印刷制御部１は、ビデオ信号ＳＧ２を印刷ラインごとに受信する。また、印刷制御部１は、上位コントローラから次のラインのビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持した印刷データ信号ＨＤ−ＤＡＴＡについて印刷できる。
【０００９】
次に、印刷制御部１は、ＬＥＤヘッド１９にストローブ信号ＨＤ−ＳＴＢ−Ｎを送信し、ＬＥＤヘッド１９により、マイナス電位に帯電した感光体ドラム上に印刷データ信号ＨＤ−ＤＡＴＡに応じた光を選択的に照射させ、上記の感光体ドラム上に電位の上昇したドットからなる静電潜像を形成させ、現像部２７において、マイナス電位に帯電した画像形成用のトナーを上記電位の上昇した各ドットに吸引させて感光体ドラム上にトナー像を形成させ、さらに転写信号ＳＧ４によって転写用高圧電源２６をオンさせて転写器２８をプラス電位に帯電させ、感光体ドラムと転写器２８の間を通過する用紙上にトナー像を転写させる。
【００１０】
次に、印刷制御部１は、用紙送りモータ５により、上記転写されたトナー像を有する用紙を、ヒータ２２ａを内蔵する定着器２２に搬送してこれに当接させ、定着器２２が発生する熱によりトナー像を用紙に定着させ、この定着させた画像を有する用紙をさらに搬送させ、用紙排出口センサ７を通過させてプリンタ外部に排出させる。以後、上記の動作を繰り返す。なお、印刷制御部１は、用紙サイズセンサ９、用紙吸入ロセンサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧印加を終了し、同時に現像転写プロセス用モータ３の回転を停止させる。
【００１１】
次に、図２１の電子写真プリンタにおけるＬＥＤヘッド１９の構成について説明する。図２３は従来のＬＥＤヘッド１９の回路構成図である。なお、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリンタでは、１ラインは４９９２ドットからなる。図２３には、１ラインに４９９２ドットを印刷する場合の回路構成を示してある。
【００１２】
ＬＥＤヘッド１９は、フリップフロップ回路ＦＦ１〜ＦＦ４９９２と、ラッチ回路ＬＴ１〜ＬＴ４９９２と、プリバッファ回路Ｇ１〜Ｇ４９９２と、駆動トランジスタ（ＰＭＯＳトランジスタ）Ｔｒ１〜Ｔｒ４９９２と、ＬＥＤ ＬＤ１〜ＬＤ４９９２と、インバータＩＶ１〜ＩＶ２６（ＩＶ２〜ＩＶ２６は図示省略）と、制御電圧発生回路ＣＶ１〜ＣＶ２６（ＣＶ２〜ＣＶ２６は図示省略）とを備えている。また、ＬＥＤヘッド１９には、印刷制御部１（図２１参照）から印刷データ信号ＨＤ−ＤＡＴＡ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、およびストローブ信号ＨＤ−ＳＴＢ−Ｎ（それぞれ図２２参照）が入力される。また、ＬＥＤヘッド１９には、電源ＶＤＤが供給される。インバータＩＶ１〜ＩＶ２６は、負論理信号であるストローブ信号ＨＤ−ＳＴＢ−Ｎを論理反転させる。
【００１３】
フリップフロップ回路ＦＦ１〜ＦＦ４９９２は、隣り合うフリップフロップ回路のデータ入力端子Ｄと非反転データ出力端子Ｑとを相互に接続することによりカスケード接続されており、４９９２段のシフトレジスタ回路を構成している。初段のフリップフロップ回路ＦＦ１のデータ入力端子Ｄには、印刷データ信号ＨＤ−ＤＡＴＡが入力される。また、フリップフロップ回路ＦＦ１〜ＦＦ４９９２のクロック入力端子には、クロック信号ＨＤ−ＣＬＫが入力される。このシフトレジスタ回路は、初段のフリップフロップ回路ＦＦ１に入力される印刷データ信号ＨＤ−ＤＡＴＡのビットデータをクロック信号ＨＤ−ＣＬＫに同期して次段のフリップフロップ回路に順次シフトさせ、１ライン分の印刷データ信号ＨＤ−ＤＡＴＡに相当する４９９２ドット分のビットデータをフリップフロップ回路ＦＦ１〜ＦＦ４９９２にそれぞれ格納する。
【００１４】
ラッチ回路ＬＴｋ（ｋは１から４９９２までの任意の整数）のデータ入力端子Ｄは、フリップフロップ回路ＦＦｋの非反転データ出力端子Ｑに接続されている。また、ラッチ回路ＬＴ１〜ＬＴ４９９２のラッチ入力端子Ｇには、ラッチ信号ＨＤ−ＬＯＡＤが入力される。このラッチ回路ＬＴｋは、ラッチ信号ＨＤ−ＬＯＡＤが入力されると、フリップフロップ回路ＦＦｋに格納されたビットデータをラッチする。
【００１５】
プリバッファ回路Ｇｋの第１の入力端子は、ラッチ回路ＬＴｋの非反転データ出力端子Ｑに接続されている。また、プリバッファ回路Ｇ１〜Ｇ４９９２の第２の入力端子には、ストローブ信号ＨＤ−ＳＴＢ−Ｎの反転信号が入力される。また、プリバッファ回路Ｇｋの出力端子は、駆動トランジスタＴｒｋのゲート端子に接続されている。このプリバッファ回路Ｇｋは、ラッチ回路ＬＴｋから出力される１ライン分の印刷データ信号ＨＤ−ＤＡＴＡの第ｋドットのビットデータと、ストローブ信号ＨＤ−ＳＴＢ−Ｎの反転信号との論理積を生成し、この論理積に従い、対応する駆動トランジスタＴｒｋをオンさせる。
【００１６】
駆動トランジスタＴｒｋのドレイン端子は、ＬＥＤ ＬＤｋのアノード端子に接続されている。また、駆動トランジスタＴｒ１〜Ｔｒ４９９２のソース端子には、電源ＶＤＤが供給される。また、ＬＥＤ ＬＤｋのカソード端子は接地されている。駆動トランジスタＴｒｋがオンすると、対応するＬＥＤ ＬＤｋに駆動電流が供給される。これにより、ストローブ信号ＨＤ−ＳＴＢ−Ｎが入力されている期間において、ＬＥＤ ＬＤ１〜ＬＤ４９９２が上記１ライン分のビットデータに従って発光する。
【００１７】
図２４はＬＥＤヘッド１９のブロック構成図である。図２４において、ＬＥＤヘッド１９は、２６個のＬＥＤアレイ５０（ＣＨＰ１〜ＣＨＰ２６）と、２６個のドライバＩＣ５１（ＤＲＶ１〜ＤＲＶ２６）と、基準電圧発生回路５２とを備えている。なお、図２３では基準電圧発生回路５２の図示を省略してあった。
【００１８】
ＬＥＤアレイ５０は、１９２個のＬＥＤを配列したものである。ここで、例えば、ＬＥＤアレイＣＨＰ１の１９２個のＬＥＤは、図２３のＬＥＤ ＬＤ１〜ＬＤ１９２に相当し、ＬＥＤアレイＣＨＰ２６の１９２個のＬＥＤは、図２３のＬＥＤ ＬＤ４８０１〜ＬＤ４９９２に相当する。
【００１９】
ドライバＩＣ５１は、シフトレジスタ回路５３と、ラッチ回路群５４と、インバータ５５と、論理積回路群５６と、ＬＥＤ駆動回路群５７と、制御電圧発生回路５８とを備えている。
【００２０】
ここで、例えば、ドライバＩＣ ＤＲＶ１においては、シフトレジスタ回路５３は図２３のフリップフロップ回路ＦＦ１〜ＦＦ１９２に相当し、ラッチ回路群５４は図２３のラッチ回路ＬＴ１〜ＬＴ１９２に相当し、インバータ５５は図２３のインバータＩＶ１に相当し、制御電圧発生回路５８は図２３の制御電圧発生回路ＣＶ１に相当する。また、論理積回路群５６およびＬＥＤ駆動回路群５７は、図２３のプリバッファ回路Ｇ１〜Ｇ１９２および駆動トランジスタＴｒ１〜Ｔｒ１９２に相当する。同様に、ドライバＩＣ ＤＲＶ２６においては、シフトレジスタ回路５３は図２３のフリップフロップ回路ＦＦ４８０１〜ＦＦ４９９２に相当し、ラッチ回路群５４は図２３のラッチ回路ＬＴ４８０１〜ＬＴ４９９２に相当し、インバータ５５は図２３のインバータＩＶ２６に相当し、制御電圧発生回路５８は図２３の制御電圧発生回路ＣＶ２６に相当する。また、論理積回路群５６およびＬＥＤ駆動回路群５７は、図２３のプリバッファ回路Ｇ４８０１〜Ｇ４９９２および駆動トランジスタＴｒ４８０１〜Ｔｒ４９９２に相当する。
【００２１】
シフトレジスタ回路５３は、１９２個のフリップフロップ回路ＦＦ１〜ＦＦ１９２をカスケード接続したものである。また、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６のシフトレジスタ回路５３はカスケード接続されている。また、ラッチ回路群５４は、１９２個のラッチ回路ＬＴ１〜ＬＴ１９２から構成され、ラッチ信号ＨＤ−ＬＯＡＤが入力されると、シフトレジスタ回路５３に格納された印刷データ信号ＨＤ−ＤＡＴＡの１９２ドット分のビットデータをラッチする。また、インバータ５５は、負論理信号であるストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２２参照）を論理反転させる。また、論理積回路群５６およびＬＥＤ駆動回路群５７は、１９２個のプリバッファ回路Ｇ１〜Ｇ１９２および１９２個の駆動トランジスタＴｒ１〜Ｔｒ１９２から構成されている。論理積回路群５６はプリバッファ回路Ｇ１〜Ｇ１９２の１９２個のＡＮＤ回路ＡＤ１〜ＡＤ１９２から構成されている。ＬＥＤ駆動回路群５７は、それぞれ駆動トランジスタＴｒ１〜Ｔｒ１９２を備えた１９２個のＬＥＤ駆動回路ＬＤＶ１〜ＬＤＶ１９２から構成される。
【００２２】
基準電圧発生回路５２は、基準電圧ＶＲＥＦを生成し、この基準電圧ＶＲＥＦをドライバＩＣ ＤＲＶ１〜ＤＲＶ２６の制御電圧発生回路５８に供給する。また、制御電圧発生回路５８は、ＬＥＤ駆動回路群５７がＬＥＤアレイ５０に供給する駆動電流の値を制御するための制御電圧を生成し、この制御電圧をＬＥＤ駆動回路群５７に供給する。
【００２３】
図２５は制御電圧発生回路５８およびプリバッファ回路Ｇｉ（ｉは１から１９２までの任意の整数）ならびにＬＥＤ駆動回路ＬＤＶｉの回路構成図である。
【００２４】
プリバッファ回路Ｇｉは、ＡＮＤ回路ＡＤｉと、ＰＭＯＳトランジスタＴＰｉと、ＮＭＯＳトランジスタＴＮｉとを備えている。また、ＬＥＤ駆動回路ＬＤＶｉは、駆動トランジスタ（ＰＭＯＳトランジスタ）Ｔｒｉと、ＰＭＯＳトランジスタＴＰｉと、ＮＭＯＳトランジスタＴＮｉとを備えている。
【００２５】
ＡＮＤ回路ＡＤｉには、ラッチ回路ＬＴｉの出力信号（印刷データ信号ＨＤ−ＤＡＴＡのビットデータ）と、インバータ５５の出力信号（正論理のストローブ信号ＨＤ−ＳＴＢ−Ｐ）とが入力される。ＡＮＤ回路ＡＤｉの出力端子は、ＰＭＯＳトランジスタＴＰｉのゲート端子およびＮＭＯＳトランジスタＴＮｉのゲート端子に接続されている。このＡＮＤ回路ＡＤｉは、印刷データ信号ＨＤ−ＤＡＴＡのビットデータとストローブ信号ＨＤ−ＳＴＢ−Ｐとの論理積を生成する。
【００２６】
ＰＭＯＳトランジスタＴＰｉのソース端子には電源ＶＤＤが供給され、ＮＭＯＳトランジスタＴＮｉのソース端子には制御電圧発生回路５８から制御電圧Ｖｃｏｎｔが供給される。ＰＭＯＳトランジスタＴＰｉのドレイン端子およびＮＭＯＳトランジスタＴＮｉのドレイン端子は、駆動トランジスタＴｒｉのゲート端子に接続されている。ＰＭＯＳトランジスタＴＰｉとＮＭＯＳトランジスタＴＮｉとはインバータを構成している。
【００２７】
制御電圧発生回路５８は、演算増幅器６０と、ＰＭＯＳトランジスタ６１と、抵抗Ｒｒｅｆとを備えている。
【００２８】
演算増幅器６０の反転入力端子（−入力端子）には基準電圧回路５２からの基準電圧ＶＲＥＦが入力され、演算増幅器６０の非反転入力端子（＋入力端子）は抵抗Ｒｒｅｆの一端に接続されている。また、演算増幅器６０の出力端子は、制御電圧Ｖｃｏｎｔの生成端子であり、ＬＥＤ駆動回路ＬＤＶｉ（プリバッファ回路Ｇｉ）のＮＭＯＳトランジスタＴＮｉのソース端子に接続されている。
【００２９】
ＰＭＯＳトランジスタ６１は、ゲート長が駆動トランジスタ（ＰＭＯＳトランジスタ）Ｔｒｉと相等しいサイズとなるように形成されている。ＰＭＯＳトランジスタ６１のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ６１のゲート端子は演算増幅器６０の出力端子に接続され、ＰＭＯＳトランジスタ６１のドレイン端子は演算増幅器６０の非反転入力端子に接続されている。ＰＭＯＳトランジスタ６１のドレイン端子および演算増幅器６０の非反転入力端子は、抵抗Ｒｒｅｆを介してグランドに接続されている。
【００３０】
この制御電圧発生回路５８は、演算増幅器６０と、ＰＭＯＳトランジスタ６１と、抵抗Ｒｒｅｆとによりフィードバック制御回路を構成しており、ＬＥＤ駆動回路群５７のＬＥＤ駆動回路ＬＤＶ１〜ＬＤＶ１９２がＬＥＤアレイ５０のＬＥＤ ＬＤ１〜ＬＤ１９２に供給する駆動電流の値を一定にするための制御電圧Ｖｃｏｎｔを生成し、この制御電圧ＶｃｏｎｔをＬＥＤ駆動回路ＬＤＶ１〜ＬＤＶ１９２（プリバッファ回路Ｇ１〜Ｇ１９２）に供給する。なお、抵抗ＲｒｅｆおよびＰＭＯＳトランジスタ６１に流れる電流Ｉｒｅｆは、電源ＶＤＤの電圧によらず基準電圧ＶＲＥＦと抵抗Ｒｒｅｆの値のみにより決定される。
【００３１】
上記のプリバッファ回路Ｇｉは、印刷データ信号ＨＤ−ＤＡＴＡのビットデータおよびストローブ信号ＨＤ−ＳＴＢ−ＰがともにＨｉｇｈレベルのとき、駆動トランジスタＴｒｉのゲート端子に制御電圧Ｖｃｏｎｔを供給し、駆動トランジスタＴｒｉをオンさせ、駆動トランジスタＴｒｉからＬＥＤ ＬＤｉに電流Ｉｒｅｆに応じた値の駆動電流を供給させる。
【００３２】
図２６は演算増幅器６０の回路構成図である。図２６において、演算増幅器６０は、抵抗７０と、ＰＭＯＳトランジスタ７１〜７５と、ＮＭＯＳトランジスタ７６〜７８と、コンデンサ７９とを備えている。
【００３３】
抵抗７０と、ＰＭＯＳトランジスタ７１とは、ＰＭＯＳトランジスタ７２および７３に供給するゲートバイアス電圧ＶＢを生成するバイアス電圧発生回路を構成している。ＰＭＯＳトランジスタ７１のソース端子は電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタ７１のゲート端子とドレイン端子とは、互いに接続され、ゲートバイアス電圧ＶＢの生成端子となり、抵抗７０を介してグランドに接続されている。
【００３４】
また、ＰＭＯＳトランジスタ７２，７４、７５と、ＮＭＯＳトランジスタ７６，７７とは、差動増幅回路を構成している。ＰＭＯＳトランジスタ７２のゲート端子はＰＭＯＳトランジスタ７１のゲート端子およびドレイン端子（ゲートバイアス電圧ＶＢの生成端子）に接続され、ＰＭＯＳトランジスタ７２のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ７２のドレイン端子はＰＭＯＳトランジスタ７４のソース端子およびＰＭＯＳトランジスタ７５のソース端子に接続されている。
【００３５】
ＰＭＯＳトランジスタ７４のゲート端子は演算増幅回路６０の反転入力端子（−入力端子）となっており、ＰＭＯＳトランジスタ７５のゲート端子は演算増幅器６０の非反転入力端子（＋入力端子）となっている。ＰＭＯＳトランジスタ７４のドレイン端子はＮＭＯＳトランジスタ７６のドレイン端子およびゲート端子ならびにＮＭＯＳトランジスタ７７のゲート端子に接続されている。ＰＭＯＳトランジスタ７５のドレイン端子はＮＭＯＳトランジスタ７７のドレイン端子に接続されている。ＮＭＯＳトランジスタ７６のソース端子およびＮＭＯＳトランジスタ７７のソース端子は、それぞれグランドに接続されている。
【００３６】
また、ＰＭＯＳトランジスタ７３と、ＮＭＯＳトランジスタ７８と、コンデンサ７９とは、上記差動増幅回路の出力電圧を増幅し、演算増幅器６０の出力端子から出力する増幅回路を構成している。ＰＭＯＳトランジスタ７３のゲート端子はＰＭＯＳトランジスタ７１のゲート端子およびドレイン端子（ゲートバイアス電圧ＶＢの生成端子）に接続され、ＰＭＯＳトランジスタ７３のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ７３のドレイン端子はＮＭＯＳトランジスタ７８のドレイン端子に接続されている。ＮＭＯＳトランジスタ７８のゲート端子はＰＭＯＳトランジスタ７５のドレイン端子に接続され、ＮＭＯＳトランジスタ７８のソース端子はグランドに接続されている。ＮＭＯＳトランジスタ７８のゲート端子とドレイン端子の間にはコンデンサ７９が設けられている。ＰＭＯＳトランジスタ７３のドレイン端子とＮＭＯＳトランジスタ７８のドレイン端子との接続ノードは、演算増幅回路６０の出力端子となっている。
【００３７】
【発明が解決しようとする課題】
図２６の演算増幅器６０は、ＰＭＯＳトランジスタ７１〜７３が電流源として常に飽和領域で動作しているため、常に直流電流Ｉ１，Ｉ２，Ｉ３が流れる構成である。このように、従来のドライバＩＣが静止時においても電源電流が流れる構成であるために、従来のドライバＩＣおよびこれを用いたプリンタには以下に説明する問題があった。
【００３８】
第１の問題は、ドライバＩＣ単体でのテスト工程において、ＩＤＤｑテストの実施が困難であり、様々な条件で様々なテストをしなければならないので、テスト時間が長くなり、コストが高くなるという問題である。
【００３９】
ＩＣの一般的なテスト手法としては、ファンクションテストと呼ばれる、ＩＣの入力端子にテストパターンを入力し、その出力端子が回路の論理通りの正しい値を出力しているか判定する手法がとられている。従って、このテストにおいて、回路に故障個所がある場合には、出力端子からは期待される値とは異なる信号が出力されることになる。しかし近年、半導体プロセスの微細化が進展し、回路の大規模化が進むに従い、ＩＣのテストにおいて、ＩＤＤｑテストが採用されることが多くなってきている。
【００４０】
以下にＩＤＤｑテストについて、簡単に説明する。ＣＭＯＳ回路は、信号が変化するときには電流が流れるが、信号が変化しない静止時においては、電源（ＶＤＤ）とグランドの間に電流パスがなく、数［ｐＡ］から数［μＡ］の電流しか流れない。ＩＤＤｑテストとは、このようなＣＭＯＳ回路の特性を利用し、静止時における電源電流を測定し、電源電流の僅かな増加を判別することにより、隣接配線間の短絡故障などのＩＣ内部の故障を効率的に検出するという手法である。
【００４１】
しかし、従来のドライバＩＣのように、静止時にも電源電流が流れる構成であると、電源電流の僅かな増加を判別することが困難になり、従ってＩＤＤｑテストでは故障を検出できない。
【００４２】
第２の問題は、プリンタのＬＥＤヘッドは、多数のドライバＩＣを配列して構成されているため、個々のドライバＩＣの静止時消費電流が僅かであったとしても、ＬＥＤヘッド全体での消費電力は無視できないものとなり、プリンタの待機時消費電力を増大させるという問題である。
【００４３】
近年の地球環境保護に関する意識の高まりに対応して通商産業省が制定した、国際エネルギースタープログラムにおいても、情報処理装置の待機時消費電力の許容値などが規定されている。一例として、プリンタやファクシミリ装置の待機時消費電力は、１分当たりの印刷枚数が７枚以下の装置において、１５［Ｗ］以下とすることが求められている。
【００４４】
本発明は、このような従来の問題を解決するものであり、静止時に電流がほとんど流れず、ＩＤＤｑテストが可能な駆動回路を提供することを目的とする。また、待機時消費電力を低減できるプリンタを提供することを目的とする。
【００４５】
【課題を解決するための手段】
上記の目的を達成するために本発明の駆動回路は、
駆動データに従って被駆動素子群を個別に駆動する駆動出力回路群と、
外部から入力された駆動データを前記駆動出力回路群に転送する転送回路と、
前記被駆動素子群に対する駆動電流を制御するための制御電圧を生成し、この制御電圧を前記駆動出力回路群に入力する制御電圧発生回路と、
前記駆動データの転送を制御するための信号を入力する信号線または前記駆動出力回路群の駆動を制御するための信号を入力する信号線を含む複数の信号線を通じて、前記被駆動素子群の非駆動時に、駆動時とは異なる論理レベルの信号を入力することによりスタンバイモード制御信号を生成する回路とを備え、
前記制御電圧発生回路は、該制御電圧発生回路内を定常的に流れ、前記制御電圧の出力値の基準となる電流が流れる静止時電流パス上に接続されて前記静止時電流パスを短絡／遮断する第１の切替回路と、前記制御電圧の出力をグランドに対して開放／短絡する第２の切替回路とを有し、
前記スタンバイモード制御信号は、前記第１の切替回路及び第２の切替回路に供給され、スタンバイモード時に、前記第１の切替回路を遮断するとともに前記第２の切替回路を短絡させる
ことを特徴とするものである。
【００４６】
また、本発明のプリンタは、ＩＣチップ化された本発明の駆動回路を複数個備え、前記スタンバイモード制御信号を生成させる印刷制御部を備えたことを特徴とするものである。
【００４７】
【発明の実施の形態】
第１の実施形態
第１の実施形態は、スタンバイモード（待機モード）のときに静止時電流パスを遮断する切替回路をドライバＩＣに設け、この切替回路を制御するスタンバイモード制御信号を印刷制御部からドライバＩＣに入力するようにしたものである。
【００４８】
図２は本発明の第１の実施形態の電子写真プリンタのブロック構成図である。なお、図２において、図２１と同じものには同じ符号を付してある。図２の電子写真プリンタは、図２１の従来の電子写真プリンタにおいて、印刷制御部１を印刷制御部１０とし、ＬＥＤヘッド１９をＬＥＤヘッド２０としたものである。印刷制御部１０は、図２１の印刷制御部１において、スタンバイモードのときにＬＥＤヘッドにスタンバイモード制御信号ＳＴＢＹ−Ｎを入力するようにしたものである。
【００４９】
図１はＬＥＤヘッド２０のブロック構成図である。なお、図１において、図２４と同じものには同じ符号を付してある。ＬＥＤヘッド２０は、２６個のＬＥＤアレイ５０と、２６個のドライバＩＣ１００と、基準電圧発生回路５２とを備えている。つまり、ＬＥＤヘッド２０は、図２４のＬＥＤヘッド１９において、ドライバＩＣ５１をドライバＩＣ１００としたものである。
【００５０】
ドライバＩＣ１００は、シフトレジスタ回路５３と、ラッチ回路群５４と、インバータ５５と、論理積回路群５６と、ＬＥＤ駆動回路群５７と、制御電圧発生回路１０１とを備えている。つまり、ドライバＩＣ１００は、図２４の従来のドライバＩＣ５１において、制御電圧発生回路５８を制御電圧発生回路１０１としたものである。また、ドライバＩＣ１００には、印刷制御部１０（図２参照）から印刷データ信号ＨＤ−ＤＡＴＡ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎ、およびスタンバイモード制御信号ＳＴＢＹ−Ｎが入力される。スタンバイモード制御信号ＳＴＢＹ−Ｎは、制御電圧発生回路１０１に入力される。
【００５１】
図３は制御電圧発生回路１０１およびプリバッファ回路ＧｉならびにＬＥＤ駆動回路ＬＤＶｉの回路構成図である。なお、図３において、図２５と同じものには同じ符号を付してある。制御電圧発生回路１０１は、インバータ１０９と、演算増幅器１１０と、ＰＭＯＳトランジスタ６１，１１１と、抵抗Ｒｒｅｆとを備えている。つまり、制御電圧発生回路１０１は、図２５の制御電圧発生回路５８において、演算増幅器６０を演算増幅器１１０とし、インバータ１０９と、ＰＭＯＳトランジスタ１１１とを設けたものである。
【００５２】
インバータ１０９の入力端子には、印刷制御部１０（図２参照）からの負論理のスタンバイモード制御信号ＳＴＢＹ−Ｎが入力される。また、インバータ１０９の出力端子は、演算増幅器１１０の制御入力端子およびＰＭＯＳトランジスタ１１１のゲート端子に接続されている。このインバータ１０９は、負論理のスタンバイモード制御信号ＳＴＢＹ−Ｎを論理反転させ、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを生成する。
【００５３】
演算増幅器１１０は、反転入力端子（−入力端子）と、非反転入力端子（＋入力端子）と、制御入力端子と、制御電圧Ｖｃｏｎｔの生成端子となる出力端子とを備えている。演算増幅器１１０の反転入力端子には基準電圧回路５２（図１参照）からの基準電圧ＶＲＥＦが入力され、非反転入力端子は抵抗Ｒｒｅｆの一端に接続され、制御入力端子にはインバータ１０９からの正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐが入力される。また演算増幅器１１０の出力端子は、ＬＥＤ駆動回路ＬＤＶｉ（プリバッファ回路Ｇｉ）のＮＭＯＳトランジスタＴＮｉのソース端子に接続されている。
【００５４】
ＰＭＯＳトランジスタ６１のゲート端子は演算増幅器１１０の出力端子に接続され、ソース端子は電源ＶＤＤに接続され、ドレイン端子はＰＭＯＳトランジスタ１１１を介して演算増幅器１１０の非反転入力端子に接続されている。演算増幅器１１０の非反転入力端子は、抵抗Ｒｒｅｆを介してグランドに接続されている。
【００５５】
ＰＭＯＳトランジスタ１１１は、ＰＭＯＳトランジスタ６１と抵抗Ｒｒｅｆとの間を短絡／遮断するスイッチトランジスタであり、ＰＭＯＳトランジスタ１１１のソース端子はＰＭＯＳトランジスタ６１のドレイン端子に接続され、ＰＭＯＳトランジスタ１１１のドレイン端子は抵抗Ｒｒｅｆの一端（演算増幅器１１０の非反転入力端子）に接続され、ＰＭＯＳトランジスタ１１１のゲート端子にはインバータ１０９からのスタンバイモード制御信号ＳＴＢＹ−Ｐが入力される。
【００５６】
この制御電圧発生回路１０１は、演算増幅器１１０と、ＰＭＯＳトランジスタ６１，１１１と、抵抗Ｒｒｅｆとによりフィードバック制御回路を構成しており、ＬＥＤ駆動回路群５７のＬＥＤ駆動回路ＬＤＶ１〜ＬＤＶ１９２がＬＥＤアレイ５０のＬＥＤ ＬＤ１〜ＬＤ１９２に供給する駆動電流の値を一定に保持するとともに、一律に調整するための制御電圧Ｖｃｏｎｔを生成し、この制御電圧ＶｃｏｎｔをＬＥＤ駆動回路ＬＤＶ１〜ＬＤＶ１９２（プリバッファＧ１〜Ｇ１９２）に供給する。さらに、制御電圧発生回路１０１は、スタンバイモード制御信号ＳＴＢＹ−Ｐに従い、ＰＭＯＳトランジスタ６１と抵抗Ｒｒｅｆによる静止時電流パス、および演算増幅器１１０内部の静止時電流パスを遮断する。
【００５７】
図４は演算増幅器１１０の回路構成図である。なお、図４において、図２６と同じものには同じ符号を付してある。演算増幅器１１０は、抵抗７０と、ＰＭＯＳトランジスタ７１〜７５，１１２と、ＮＭＯＳトランジスタ７６〜７８，１１３，１１４と、コンデンサ７９と、インバータ１１５、１１６とを備えている。つまり、演算増幅器１１０は、図２６の演算増幅器６０に、ＰＭＯＳトランジスタ１１２と、ＮＭＯＳトランジスタ１１３，１１４と、インバータ１１５、１１６とを設けたものである。
【００５８】
インバータ１１５の入力端子は、演算増幅器１１０の制御入力端子になっていおり、インバータ１０９からのスタンバイモード制御信号ＳＴＢＹ−Ｐが入力される。また、インバータ１１５の出力端子は、インバータ１１６の入力端子、ＰＭＯＳトランジスタ１１２のゲート端子、およびＮＭＯＳトランジスタ１１３のゲート端子に接続されている。インバータ１１６の出力端子は、ＮＭＯＳトランジスタ１１４のゲート端子に接続されている。インバータ１１５は、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを論理反転させ、負論理のスタンバイモード制御信号ＳＴＢＹ−Ｎを生成する。インバータ１１６は、インバータ１１５からのスタンバイモード制御信号ＳＴＢＹ−Ｎを論理反転させ、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを生成する。
【００５９】
抵抗７０と、ＰＭＯＳトランジスタ７１，１１２と、ＮＭＯＳトランジスタ１１３とは、ＰＭＯＳトランジスタ７２および７３に供給するゲートバイアス電圧ＶＢを生成するバイアス電圧発生回路を構成している。ＰＭＯＳトランジスタ７１のソース端子は電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタ７１のゲート端子とドレイン端子とは、互いに接続され、ゲートバイアス電圧ＶＢの生成端子となり、抵抗７０およびＮＭＯＳトランジスタ１１３を介してグランドに接続されている。
【００６０】
ＰＭＯＳトランジスタ１１２は、ＰＭＯＳトランジスタ７１に並列に設けられており、ＰＭＯＳトランジスタ７１のソース端子とドレイン端子の間を開放／短絡するスイッチトランジスタであり、ＰＭＯＳトランジスタ１１２のソース端子はＰＭＯＳトランジスタ７１のソース端子（電源ＶＤＤ）に接続され、ＰＭＯＳトランジスタ１１２のドレイン端子はＰＭＯＳトランジスタ７１のドレイン端子（ゲートバイアス電圧ＶＢの生成端子）に接続され、ＰＭＯＳトランジスタ１１２のゲート端子にはインバータ１１５からのスタンバイモード制御信号ＳＴＢＹ−Ｎが入力される。ＮＭＯＳトランジスタ１１３は、抵抗７０とグランドの間を短絡／遮断するスイッチトランジスタであり、ＮＭＯＳトランジスタ１１３のドレイン端子は抵抗７０に接続され、ソース端子はグランドに接続され、ＮＭＯＳトランジスタ１１３のゲート端子にはインバータ１１５からのスタンバイモード制御信号ＳＴＢＹ−Ｎが入力される。
【００６１】
また、ＰＭＯＳトランジスタ７２，７４、７５と、ＮＭＯＳトランジスタ７６，７７とは、差動増幅回路を構成している。ＰＭＯＳトランジスタ７２のゲート端子はＰＭＯＳトランジスタ７１のゲート端子およびドレイン端子（ゲートバイアス電圧ＶＢの生成端子）に接続され、ＰＭＯＳトランジスタ７２のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ７２のドレイン端子はＰＭＯＳトランジスタ７４のソース端子およびＰＭＯＳトランジスタ７５のソース端子に接続されている。
【００６２】
ＰＭＯＳトランジスタ７４のゲート端子は演算増幅回路１１０の反転入力端子（−入力端子）となっており、ＰＭＯＳトランジスタ７５のゲート端子は演算増幅器１１０の非反転入力端子（＋入力端子）となっている。ＰＭＯＳトランジスタ７４のドレイン端子はＮＭＯＳトランジスタ７６のドレイン端子およびゲート端子ならびにＮＭＯＳトランジスタ７７のゲート端子に接続されている。ＰＭＯＳトランジスタ７５のドレイン端子はＮＭＯＳトランジスタ７７のドレイン端子に接続されている。ＮＭＯＳトランジスタ７６のソース端子およびＮＭＯＳトランジスタ７７のソース端子は、それぞれグランドに接続されている。
【００６３】
また、ＰＭＯＳトランジスタ７３と、ＮＭＯＳトランジスタ７８，１１４と、コンデンサ７９とは、上記差動増幅回路の出力電圧を増幅し、演算増幅器１１０の出力端子から出力する増幅回路を構成している。ＰＭＯＳトランジスタ７３のゲート端子はＰＭＯＳトランジスタ７１のゲート端子およびドレイン端子（ゲートバイアス電圧ＶＢの生成端子）に接続され、ＰＭＯＳトランジスタ７３のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ７３のドレイン端子はＮＭＯＳトランジスタ７８のドレイン端子に接続されている。ＮＭＯＳトランジスタ７８のゲート端子はＰＭＯＳトランジスタ７５のドレイン端子に接続され、ＮＭＯＳトランジスタ７８のソース端子はグランドに接続されている。ＮＭＯＳトランジスタ７８のゲート端子とドレイン端子の間にはコンデンサ７９が設けられている。ＰＭＯＳトランジスタ７３のドレイン端子とＮＭＯＳトランジスタ７８のドレイン端子との接続ノードは、演算増幅回路１１０の出力端子となっている。
【００６４】
ＮＭＯＳトランジスタ１１４は、ＮＭＯＳトランジスタ７８に並列に設けられており、ＮＭＯＳトランジスタ７８のドレイン端子とソース端子の間を開放／短絡するスイッチトランジスタであり、ＮＭＯＳトランジスタ１１４のドレイン端子はＮＭＯＳトランジスタ７８のドレイン端子（演算増幅器１１０の出力端子）に接続され、ＮＭＯＳトランジスタ１１４のソース端子はＮＭＯＳトランジスタ７８のソース端子（グランド）に接続されている。また、ＮＭＯＳトランジスタ１１４のゲート端子にはインバータ１１６からのスタンバイモード制御信号ＳＴＢＹ−Ｐが入力される。
【００６５】
抵抗７０と、ＰＭＯＳトランジスタ７１〜７３とは、カレントミラー回路を構成している。このカレントミラー回路において、ＰＭＯＳトランジスタ７１は制御側電流源であり、ＰＭＯＳトランジスタ７２および７３は、ＰＭＯＳトランジスタ７１のドレイン電流に応じたドレイン電流を流す被制御側電流源である。ＰＭＯＳトランジスタ１１２をオンさせ、ＰＭＯＳトランジスタ１１３をオフさせることにより、制御側電流源トランジスタをオフさせ、制御側電流源の静止時電流パスを遮断すれば、同時に被制御側電流源トランジスタをオフさせ、被制御側電流源の静止時電流パスを遮断できる。
【００６６】
次に、第１の実施形態の電子写真プリンタの動作について説明する。図５は第１の実施形態の電子写真プリンタにおいて印刷モードおよびスタンバイモードを実行するときのタイミング図である。なお、図５において、図２２と同じものには同じ符号を付してある。
【００６７】
印刷モードのときには、印刷制御部１０は、スタンバイモード制御信号ＳＴＢＹ−ＮをＨｉｇｈレベルに保持している。印刷制御部１０は、クロック信号ＨＤ−ＣＬＫを４９９２クロック発生して、４９９２ビットからなる１ライン分の印刷データＨＤ−ＤＡＴＡをＬＥＤヘッド２０の２６個のドライバＩＣ１００のシフトレジスタ回路５３に転送し、ラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈレベルにして、上記４９９２ビットの印刷データをラッチ回路５４によりラッチさせ、負論理のストローブ信号ＨＤ−ＳＴＢ−ＮをＬｏｗレベルにして、ＬＥＤ駆動回路５７によりＬＥＤアレイ５０のＬＥＤを駆動させる。ストローブ信号ＨＤ−ＳＴＢ−ＮがＬｏｗレベルとなる期間、ＬＥＤは駆動される。
【００６８】
スタンバイモード制御信号ＳＴＢＹ−ＮがＨｉｇｈレベルである印刷モードのときには、図３および図４において、スタンバイモード制御信号ＳＴＢＹ−ＰはＬｏｗレベルとなる。つまり、インバータ１０９および１１６の出力はＬｏｗレベル、インバータ１１５の出力はＨｉｇｈレベルとなる。
【００６９】
図４の演算増幅器１１０において、インバータ１１５の出力がＨｉｇｈレベルなので、ＰＭＯＳトランジスタ１１２はオフしており、ＮＭＯＳトランジスタ１１３はオンしている。また、インバータ１１６の出力がＬｏｗレベルなので、ＮＭＯＳトランジスタ１１４はオフしている。
【００７０】
従って、スタンバイモード制御信号ＳＴＢＹ−ＮがＨｉｇｈレベルである印刷モードのときには、演算増幅器１１０は、図２６の従来の演算増幅器６０と同じ回路構成となり、演算増幅器６０と同じ回路動作をする。つまり、演算増幅器１１０のＰＭＯＳトランジスタ７１〜７３は、定電流源として飽和領域で動作しており、それぞれのトランジスタには、Ｉ１，Ｉ２，Ｉ３なる電流が定常的に流れている。
【００７１】
また、図３の制御電圧発生回路１０１において、インバータ１０９の出力がＬｏｗレベルなので、ＰＭＯＳトランジスタ１１１はオンしている。従って、印刷モードのときには、制御電圧発生回路１０１は、図２６の従来の制御電圧発生回路５８と同じ回路構成となり、制御電圧発生回路５８と同じ回路動作をする。つまり、制御電圧発生回路１０１のＰＭＯＳトランジスタ６１および抵抗Ｒｒｅｆには、電流Ｉｒｅｆが定常的に流れている。
【００７２】
次に、印刷動作を終了し、プリンタをスタンバイモードにする場合には、印刷制御部１０は、ＬＥＤヘッド２０のドライバＩＣ１００にスタンバイモード実施命令を通知する。このスタンバイモード実施命令の通知は、スタンバイモード制御信号ＳＴＢＹ―ＮをＬｏｗレベルにすることによりなされる。
【００７３】
スタンバイモード制御信号ＳＴＢＹ−ＮがＬｏｗレベルとなるスタンバイモードのときには、図３および図４において、スタンバイモード制御信号ＳＴＢＹ−ＰはＨｉｇｈレベルとなる。
【００７４】
図３の制御電圧発生回路１０１において、インバータ１０９の出力がＨｉｇｈレベルになるので、ＰＭＯＳトランジスタ１１１はオフする。これにより、ＰＭＯＳ６１と抵抗Ｒｒｅｆとによる静止時電流パスが遮断される。つまり、電流Ｉｒｅｆが遮断される。
【００７５】
また、図４の演算増幅器１１０において、インバータ１１５の出力がＬｏｗレベルになるので、ＰＭＯＳトランジスタ１１２はオンし、ＮＭＯＳトランジスタ１１３はオフする。また、インバータ１１６の出力がＨｉｇｈレベルになるので、ＮＭＯＳトランジスタ１１４はオンする。
【００７６】
ＮＭＯＳトランジスタ１１３がオフすることにより、ＰＭＯＳ７１と抵抗７０とによる静止時電流パスが遮断される。つまり、電流Ｉ１が遮断される。さらに、ＰＭＯＳトランジスタ１１２がオンすることにより、ＰＭＯＳトランジスタ７１〜７３のゲート電位ＶＢは電源電位ＶＤＤまで上昇し、ＰＭＯＳトランジスタ７１〜７３はオフする。これにより、ＰＭＯＳトランジスタ７２，７３に流れる電流Ｉ２およびＩ３が遮断される。なお、ＮＭＯＳトランジスタ１１４をオンさせることにより、演算増幅器１１０の出力レベルをＬｏｗレベルとし、その出力レベルが不定となることを防止している。
【００７７】
ＬＥＤヘッド２０の２６個のドライバＩＣ１００がスタンバイモードになり、ドライバＩＣ１００の静止時電流パスが上記のように遮断されているとき、ＬＥＤヘッド２０の消費電流は数［μＡ］程度である。なお、スタンバイモードであるときに、上位コントローラからの印刷指令信号ＳＧ１（図２参照）を受信すると、印刷制御部１０は、スタンバイ制御信号ＳＴＢＹ−Ｎを再びＨｉｇｈレベルとし、プリンタを再び印刷モードにする。
【００７８】
このように第１の実施形態におけるドライバＩＣ１００によれば、スタンバイモードのときに静止時電流パスを遮断する切替回路を設け、この切替回路を制御するスタンバイモード制御信号をプリンタの印刷制御部１０から入力するようにしたことにより、ドライバＩＣの静止時電流を、ＣＭＯＳ構造のＩＣと同等に、ほとんどゼロにすることができる。これにより、ドライバＩＣを製造したあとのテストにおいて、ＩＤＤｑテストによる効率的なテストが可能となる。
【００７９】
また、第１の実施形態のプリンタによれば、複数個のドライバＩＣ１００によりＬＥＤヘッド２０を構成することにより、待機時のＬＥＤヘッドの消費電流をたかだか数［μＡ］程度にすることができ、これによりプリンタの待機時消費電力を低減することができる。
【００８０】
第２の実施形態
第２の実施形態は、切替回路を制御するスタンバイモード制御信号を、印刷制御部から入力されるストローブ信号とラッチ信号の論理レベルに基づいて、
ドライバＩＣ内部で生成するようにしたものである。
【００８１】
図６は本発明の第２の実施形態の電子写真プリンタのブロック構成図である。なお、図６において、図２１および図２と同じものには同じ符号を付してある。図６の電子写真プリンタは、図２１の従来の電子写真プリンタにおいて、印刷制御部１を印刷制御部１１とし、ＬＥＤヘッド１９をＬＥＤヘッド２１としたものである。印刷制御部１１は、図２１の印刷制御部１において、スタンバイモードのときに、ラッチ信号ＨＤ−ＬＯＡＤおよびストローブ信号ＨＤ−ＳＴＢ−Ｎを変化させることにより、スタンバイモードをＬＥＤヘッドに通知するようにしたものである。
【００８２】
図７はＬＥＤヘッド２１のブロック構成図である。なお、図７において、図１および図２４と同じものには同じ符号を付してある。ＬＥＤヘッド２１は、２６個のＬＥＤアレイ５０と、２６個のドライバＩＣ２００と、基準電圧発生回路５２とを備えている。つまり、ＬＥＤヘッド２１は、図２４のＬＥＤヘッド１９において、ドライバＩＣ５１をドライバＩＣ２００としたものである。
【００８３】
ドライバＩＣ２００は、シフトレジスタ回路５３と、ラッチ回路群５４と、論理積回路群５６と、ＬＥＤ駆動回路群５７と、制御電圧発生回路２０１と、ＮＯＲ回路２０２とを備えている。つまり、ドライバＩＣ２００は、図１のドライバＩＣ１００において、制御電圧発生回路１０１を制御電圧発生回路２０１とし、インバータ５５をＮＯＲ回路２０２としたものである。また、ドライバＩＣ２００には、印刷制御部１１（図６参照）から印刷データ信号ＨＤ−ＤＡＴＡ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。ラッチ信号ＨＤ−ＬＯＡＤとストローブ信号ＨＤ−ＳＴＢ−Ｎとは、制御電圧発生回路２０１にも入力される。ＮＯＲ回路２０２は、ラッチＨＤ−ＬＯＡＤ信号と、負論理のストローブ信号ＨＤ−ＳＴＢ−ＮとをＮＯＲ演算し、ＮＯＲ演算信号を論理積回路群５６に入力する。
【００８４】
図８は制御電圧発生回路２０１およびプリバッファ回路ＧｉならびにＬＥＤ駆動回路ＬＤＶｉの回路構成図である。なお、図８において、図３および図２５と同じものには同じ符号を付してある。
【００８５】
ＡＮＤ回路ＡＤｉは、ラッチ回路ＬＴｉの出力信号（印刷データ信号ＨＤ−ＤＡＴＡのビットデータ）と、ＮＯＲ回路２０２の出力信号との論理積を生成する。
【００８６】
制御電圧発生回路２０１は、スタンバイモード制御回路２０９と、演算増幅器１１０と、ＰＭＯＳトランジスタ６１，１１１と、抵抗Ｒｒｅｆとを備えている。つまり、制御電圧発生回路２０１は、図３の制御電圧発生回路１０１において、インバータ１０９をスタンバイモード制御回路２０９としたものである。
【００８７】
スタンバイモード制御回路２０９は、印刷制御部１１（図６参照）から入力されるラッチ信号ＨＤ−ＬＯＡＤおよび負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎに基づいて、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを生成する。
【００８８】
図９はスタンバイモード制御回路２０９および演算増幅器１１０の回路構成図である。なお、図９において、図４と同じものには同じ符号を付してある。
【００８９】
スタンバイモード制御回路２０９は、インバータ２１５と、ＡＮＤ回路２１６とを備えている。つまり、スタンバイモード制御回路２０９は、図４のスタンバイモード制御信号回路である、インバータ１１５，１１６からなる回路の前段に配置したものである。
【００９０】
インバータ２１５の入力端子には、印刷制御部１１（図６参照）からの負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。また、インバータ２１５の出力端子は、ＡＮＤ回路２１６の第１の入力端子に接続されている。ＡＮＤ回路２１６の第２の入力端子には、印刷制御部１１からのラッチ信号ＨＤ−ＬＯＡＤが入力される。また、ＡＮＤ回路２１６の出力端子は、インバータ１１５の入力端子に接続されている。インバータ１１５の出力端子は、演算増幅器１１０のＰＭＯＳトランジスタ１１２のゲート端子、ＮＭＯＳトランジスタ１１３のゲート端子に接続されるとともに、インバータ１１６の入力端子に接続され、インバータ１１６の出力端子は、ＮＭＯＳトランジスタ１１４のゲート端子に接続さている。
【００９１】
インバータ２１５は、印刷制御部１１から入力された負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎを論理反転させ、正論理のストローブ信号をＡＮＤ回路２１６に入力する。ＡＮＤ回路２１６は、インバータ２１５から入力された正論理のストローブ信号と、印刷制御部１１から入力されたラッチ信号ＨＤ−ＬＯＡＤとをＡＮＤ演算することにより、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを生成し、このスタンバイモード制御信号ＳＴＢＹ−Ｐをインバータ１１５に入力する。インバータ１１５は、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを論理反転させ、負論理のスタンバイモード信号ＳＴＢＹ−ＮをＰＭＯＳトランジスタ１１２、ＮＭＯＳトランジスタ１１３のゲート端子に入力する。
【００９２】
次に、第２の実施形態の電子写真プリンタの動作について説明する。図１０は第２の実施形態の電子写真プリンタにおいて印刷モードおよびスタンバイモードを実行するときのタイミング図である。なお、図１０において、図５と同じものには同じ符号を付してある。
【００９３】
印刷モードのときには、印刷制御部１１は、ラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈレベル、かつストローブ信号ＨＤ−ＳＴＢ−ＮをＬｏｗレベルとすることはない。この印刷モードのときには、図８および図９において、ＡＮＤ回路２１６が生成するスタンバイモード制御信号ＳＴＢＹ−ＰはＬｏｗレベルとなっている。従って、スタンバイモード制御信号ＳＴＢＹ−ＮはＨｉｇｈレベルとなる。つまり、インバータ１１５の出力はＨｉｇｈレベル、インバータ１１６の出力はＬｏｗレベルとなる。
【００９４】
図９の演算増幅器１１０において、インバータ１１５の出力がＨｉｇｈレベルなので、ＰＭＯＳトランジスタ１１２はオフしており、ＮＭＯＳトランジスタ１１３はオンしている。また、インバータ１１６の出力がＬｏｗレベルなので、ＮＭＯＳトランジスタ１１４はオフしている。
【００９５】
従って、スタンバイモード制御信号ＳＴＢＹ−ＮがＨｉｇｈレベルである印刷モードのときには、演算増幅器１１０は、図２６の従来の演算増幅器６０と同じ回路構成となり、演算増幅器６０と同じ回路動作をする。つまり、演算増幅器１１０のＰＭＯＳトランジスタ７１〜７３は、定電流源として飽和領域で動作しており、それぞれのトランジスタには、Ｉ１，Ｉ２，Ｉ３なる電流が定常的に流れている。
【００９６】
また、図８の制御電圧発生回路２０１において、ＡＮＤ回路２１６の出力がＬｏｗレベルなので、ＰＭＯＳトランジスタ１１１はオンしている。従って、印刷モードのときには、制御電圧発生回路２０１は、図２５の従来の制御電圧発生回路５８と同じ回路構成となり、制御電圧発生回路５８と同じ回路動作をする。つまり、制御電圧発生回路２０１のＰＭＯＳトランジスタ６１および抵抗Ｒｒｅｆには、電流Ｉｒｅｆが定常的に流れている。
【００９７】
次に、印刷動作を終了し、プリンタをスタンバイモードにする場合には、印刷制御部１１は、ＬＥＤヘッド２１のドライバＩＣ２００にスタンバイモード実施命令を通知する。このスタンバイモード実施命令の通知は、ラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈレベルにし、そのあとストローブ信号ＨＤ−ＳＴＢ−ＮをＬｏｗレベルにすることによりなされる。なお、このとき、図７、図８のＮＯＲ回路２０２の出力はＬｏｗレベルとなるので、プリバッファ回路５６の出力もＬｏｗレベルとなり、ＬＥＤが駆動されることはない。
【００９８】
ラッチ信号ＨＤ−ＬＯＡＤがＨｉｇｈレベルとなり、ストローブ信号ＨＤ−ＳＴＢ−ＮがＬｏｗレベルとなるスタンバイモードのときには、図８および図９において、ＡＮＤ回路２１６が生成するスタンバイモード制御信号ＳＴＢＹ−ＰはＨｉｇｈレベルとなる。従って、スタンバイモード制御信号ＳＴＢＹ−ＮはＬｏｗレベルになる。
【００９９】
図８の制御電圧発生回路２０１において、ＡＮＤ回路２１６の出力がＨｉｇｈレベルなので、ＰＭＯＳトランジスタ１１１はオフする。これにより、ＰＭＯＳ６１と抵抗Ｒｒｅｆとによる静止時電流パスが遮断される。つまり、電流Ｉｒｅｆが遮断される。
【０１００】
また、図９の演算増幅器１１０において、インバータ１１５の出力がＬｏｗレベルになるので、ＰＭＯＳトランジスタ１１２はオンし、ＮＭＯＳトランジスタ１１３はオフする。また、インバータ１１６の出力がＨｉｇｈレベルになるので、ＮＭＯＳトランジスタ１１４はオンする。
【０１０１】
ＮＭＯＳトランジスタ１１３がオフすることにより、ＰＭＯＳ７１と抵抗７０とによる静止時電流パスが遮断される。つまり、電流Ｉ１が遮断される。さらに、ＰＭＯＳトランジスタ１１２がオンすることにより、ＰＭＯＳトランジスタ７１〜７３のゲート電位ＶＢは電源電位ＶＤＤまで上昇し、ＰＭＯＳトランジスタ７１〜７３はオフする。これにより、ＰＭＯＳトランジスタ７２，７３に流れる電流Ｉ２およびＩ３が遮断される。
【０１０２】
ＬＥＤヘッド２１の２６個のドライバＩＣ２００がスタンバイモードになり、ドライバＩＣ２００の静止時電流パスが上記のように遮断されているとき、ＬＥＤヘッド２１の消費電流は数［μＡ］程度である。なお、スタンバイモードであるときに、上位コントローラからの印刷司令信号ＳＧ１（図２参照）を受信すると、印刷制御部１１は、ストローブ信号ＨＤ−ＳＴＢ−Ｎを再びＨｉｇｈレベルとし、次いでラッチ信号ＨＤ−ＬＯＡＤ信号を再びＬｏｗレベルとし、プリンタを再び印刷モードにする。
【０１０３】
このように第２の実施形態におけるドライバＩＣ２００によれば、スタンバイモードのときに静止時電流パスを遮断する切替回路を設け、この切替回路を制御するスタンバイモード制御信号を、プリンタの印刷制御部１１から入力されるストローブ信号とラッチ信号の論理レベルに基づいて、スタンバイ制御回路２０９で生成するようにしたことにより、ドライバＩＣの静止時電流をほとんどゼロにすることができ、これによりＩＤＤｑテストによる効率的なテストが可能となる。さらに、印刷動作を制御するための既存のストローブ信号とラッチ信号とにより、スタンバイモード制御信号が通知されるので、印刷制御部からスタンバイモード制御信号を通知するための信号経路を新設する必要がない。
【０１０４】
また、第２の実施形態のプリンタによれば、複数個のドライバＩＣ２００によりＬＥＤヘッド２１を構成することにより、待機時のＬＥＤヘッドの消費電流をたかだか数［μＡ］程度にすることができ、これによりプリンタの待機時消費電力を低減することができる。
【０１０５】
第３の実施形態
図２３の従来のＬＥＤヘッド１９においては、ＬＥＤ ＬＤ１〜ＬＤ４９９２がストローブ信号ＨＤ−ＳＴＢ−Ｎにより、同時に同一の時間駆動されるので、駆動トランジスタＴｒ１〜Ｔｒ４９９２やＬＥＤ ＬＤ１〜ＬＤ４９９２の特性にばらつきがあると、印刷ドットごとの発光強度にもばらつきが発生してしまう。その結果、プリンタの感光体ドラム上に形成される静電潜像の各ドットの大きさにばらつきを生じ、印刷される画像の各ドットの大きさがばらついてしまうことがあった。つまり、ＬＥＤの光量（発光パワー）のばらつきが、感光体ドラムの露光時に露光エネルギーのムラとなって現れ、ドットの大きさのばらつきとなることがあった。
【０１０６】
文字等からなる画像を印刷する場合には、ドットの大きさがばらついていてもほとんど無視することができるが、写真等の画像を印刷する場合にはドットの大きさがばらついていると、印刷濃度にばらつきを生じ、印刷品位が低下してしまうので望ましくない。この場合のように、特に高度な印刷品位を要する場合には、ＬＥＤの光量のばらつきを補正するために、ＬＥＤのドットごとの駆動電流値を調整して光パワーを平均化する光量補正が行われる。
【０１０７】
第３の実施形態は、ＬＥＤの光量のばらつきを補正するために、ＬＥＤのドットごとの駆動電流値を調整して光パワーを平均化する光量補正が行われる場合においても、スタンバイモードにおける低消費電力を実現するためのものである。
【０１０８】
この第３の実施形態は、駆動電流値を個別に補正する機能を備えたドライバＩＣに、スタンバイモード（待機モード）のときに静止時電流パスを遮断する切替回路を設け、印刷制御部から入力される信号によりカウント動作するカウンタ回路のカウント値に基づいて、上記の切替回路を制御するスタンバイモード制御信号をドライバＩＣ内部で生成するようにしたものである。上記のカウンタ回路は、光量補正データを記憶するための書き込み制御信号を生成するためにドライバＩＣ内部に設けられる回路である。
【０１０９】
図１１は本発明の第３の実施形態の電子写真プリンタのブロック構成図である。なお、図１１において、図２１と同じものには同じ符号を付してある。図１１の電子写真プリンタは、図２１の従来の電子写真プリンタにおいて、印刷制御部１を印刷制御部３０とし、ＬＥＤヘッド１９をＬＥＤヘッド３１としたものである。印刷制御部３０は、図２１の印刷制御部１において、印刷データまたは光量補正データを４ビットのパラレル信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡ３としてＬＥＤヘッドに入力し、スタンバイモードのときに、補正データの転送と同じタイミングでストローブ信号ＨＤ−ＳＴＢ−Ｎを変化させることにより、スタンバイモードをＬＥＤヘッドに通知するようにしたものである。
【０１１０】
なお、図１１の電子写真プリンタでは、ドライバＩＣに転送する補正データを記憶している手段（例えばＥＥＰＲＯＭ）、およびデータ信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡ３として、印刷データを転送するか、補正データを転送するかを制御する手段は、印刷制御部３０に設けられているものとするが、これらの手段をＬＥＤヘッド３１に設けても良い。
【０１１１】
図１２はＬＥＤヘッド３１のブロック構成図である。なお、図１２において、図２４と同じものには同じ符号を付してある。ＬＥＤヘッド３１は、２６個のＬＥＤアレイ５０（ＣＨＰ１〜ＣＨＰ２６）と、２６個のドライバＩＣ３００（ＤＲＶ１〜ＤＲＶ２６）と、基準電圧発生回路５２とを備えている。つまり、ＬＥＤヘッド３１は、図２４のＬＥＤヘッド１９において、ドライバＩＣ５１をドライバＩＣ３００としたものである。
【０１１２】
ドライバＩＣ３００は、１チップ当たり１９２個のＬＥＤを駆動するものであり、ＬＥＤアレイ５０のそれぞれのＬＥＤの駆動電流値を個別に補正（調整）する機能を備えている。また、ドライバＩＣ３００には、印刷制御部３０（図１１参照）からデータ信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡ３、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。また、ドライバＩＣ３００および基準電圧発生回路５２には、電源ＶＤＤが供給される。
【０１１３】
図１３はドライバＩＣ３００のブロック構成図である。ドライバＩＣ３００は、１９２個のフリップフロップ回路ＦＦＡ１〜ＦＦＡ４８，ＦＦＢ１〜ＦＦＢ４８，ＦＦＣ１〜ＦＦＣ４８，ＦＦＤ１〜ＦＦＤ４８と、１９２個のラッチ回路ＬＴＡ１〜ＬＴＡ４８，ＬＴＢ１〜ＬＴＢ４８，ＬＴＣ１〜ＬＴＣ４８，ＬＴＤ１〜ＬＴＤ４８と、１９２個のメモリセル回路ＭＥＭ１〜ＭＥＭ１９２と、１９２個のＬＥＤ駆動回路ＬＤＲＶ１〜ＬＤＲＶ１９２とを備えている。
【０１１４】
また、ドライバＩＣ３００は、制御回路ＣＴＲＬと、制御電圧発生回路ＡＤＪと、プルアップ抵抗３１８，３１９と、排他的ＮＯＲ（ＥＸ−ＮＯＲ）回路３２０，３２１と、インバータ３２２、３２３と、ＮＯＲ回路３２４とを備えている。
【０１１５】
また、ドライバＩＣ３００は、データ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３と、データ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３と、クロック入力端子ＣＬＫＩと、クロック出力端子ＣＬＫＯと、ラッチ入力端子ＬＯＡＤＩと、ラッチ出力端子ＬＯＡＤＯと、ストローブ入力端子ＳＴＢと、基準電圧入力端子ＶＲＥＦと、駆動電流出力端子ＤＯ１〜ＤＯ１９２と、セレクト端子ＳＥＬとを備えている。ストローブ入力端子ＳＴＢは、開放されているときには、プルアップ抵抗３１８によりＨｉｇｈレベルにプルアップされる。また、セレクト端子ＳＥＬは、開放されているときには、プルアップ抵抗３１９によりＨｉｇｈレベルにプルアップされる。
【０１１６】
ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６は、隣り合うドライバＩＣ ＤＲＶｍ（ｍは１から２５までの任意の整数）とドライバＩＣ ＤＲＶ（ｍ＋１）において、ＤＲＶｍのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３、クロック出力端子ＣＬＫＯ、ラッチ出力端子ＬＯＡＤＯを、ＤＲＶ（ｍ＋１）のデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３、クロック入力端子ＣＬＫＩ、ラッチ入力端子ＬＯＡＤＩにそれぞれ接続することにより、カスケード接続されている。初段のドライバＩＣ ＤＲＶ１のデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３には、印刷制御部３０からのデータ信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡＩ３がそれぞれ入力される。また、ドライバＩＣ ＤＲＶ１のクロック入力端子ＣＬＫＩ、ラッチ入力端子ＬＯＡＤＩには、印刷制御部３０からのクロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤがそれぞれ入力される。
【０１１７】
ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６のストローブ入力端子ＳＴＢには印刷制御部３０（図１１参照）からの負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。また、ＤＲＶ１〜ＤＲＶ２６の基準電圧入力端子ＶＲＥＦには基準電圧発生回路５２からの基準電圧ＶＲＥＦが入力される。また、ＤＲＶ１〜ＤＲＶ２６の駆動電流出力端子ＤＯ１〜ＤＯ１９２は、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６のＬＥＤのアノード端子にそれぞれ接続されており、個別に補正された駆動電流をそれぞれのＬＥＤに供給する。
【０１１８】
ドライバＩＣ３００において、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８，ＦＦＢ１〜ＦＦＢ４８，ＦＦＣ１〜ＦＦＣ４８，ＦＦＤ１〜ＦＦＤ４８は、ＥＸ−ＮＯＲ回路３２０から出力されるクロック信号ＣＬＫ−Ｐで動作する。フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８はカスケード接続されており、ＦＦＡ１のデータ入力端子ＤはドライバＩＣ３００のデータ入力端子ＤＡＴＡＩ３に接続され、ＦＦＡ４８のデータ出力端子ＱはドライバＩＣ３００のデータ出力端子ＤＡＴＡＯ３に接続されている。同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１のデータ入力端子Ｄは、ドライバＩＣ３００のデータ入力端子ＤＡＴＡＩ２、ＤＡＴＡＩ１、ＤＡＴＡＩ０にそれぞれ接続され、ＦＦＢ４８、ＦＦＣ４８、ＦＦＤ４８のデータ出力端子ＱはドライバＩＣ３００のデータ出力端子ＤＡＴＡＯ２、ＤＡＴＡＯ１、ＤＡＴＡＯ０にそれぞれ接続されている。従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８、ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８は、それぞれ４８段のシフトレジスタ回路を構成している。
【０１１９】
ドライバＩＣ ＤＲＶｍのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣ ＤＲＶ（ｍ＋１）のデータ入力端子ＤＡＴＡＯ０〜ＤＡＴＡＩ３にそれぞれ接続されている。従って、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６のフリップフロップ回路ＦＦＡ１〜ＦＦＡ４８は、印刷制御部３０から初段のドライバＩＣ ＤＲＶ１に入力されるデータ信号ＨＤ−ＤＡＴＡ３をクロック信号ＣＬＫ−Ｐに同期してシフトさせる４８×２６段のシフトレジスタ回路を構成している。同様に、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６のフリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８は、印刷制御部３０から初段のドライバＩＣ ＤＲＶ１に入力されるデータ信号ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ０をクロック信号ＣＬＫ−Ｐに同期してシフトさせる４８×２６段のシフトレジスタ回路をそれぞれ構成している。
【０１２０】
このように、４ビットパラレル入力のシフトレジスタを設け、１回のクロックにおいて隣接する４ビットデータを一括して転送する構成としたことにより、データ転送のクロック周波数（クロック信号ＨＤ−ＣＬＫの周波数）を低減することができる。また、上記の４ビットパラレル入力のシフトレジスタで印刷データだけでなく光量補正データも転送する構成としたことにより、ドライバＩＣ間をボンディングワイヤーにより接続する工程が簡単になり、ドライバＩＣのチップサイズを小さくすることができる。
【０１２１】
ラッチ回路ＬＴＡ１〜ＬＴＡ４８，ＬＴＢ１〜ＬＴＢ４８，ＬＴＣ１〜ＬＴＣ４８，ＬＴＤ１〜ＬＴＤ４８は、ＥＸ−ＮＯＲ回路３２１から出力されるラッチ信号ＬＯＡＤ−Ｐで動作する。ラッチ回路ＬＴＡ１〜ＬＴＡ４８は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ３をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８、ＬＴＤ１〜ＬＴＤ４８は、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ０をそれぞれラッチする。
【０１２２】
ＥＸ−ＮＯＲ回路３２０は、セレクト端子ＳＥＬの論理レベルに従い、端子ＣＬＫＩに入力されたクロック信号からクロック信号ＣＬＫ−Ｐを生成する。また、ＥＸ−ＮＯＲ回路３２１は、セレクト端子ＳＥＬの論理レベルに従い、端子ＬＯＡＤＩに入力されたラッチ信号からラッチ信号ＬＯＡＤ−Ｐを生成する。また、ＮＯＲ回路３２４は、端子ＳＴＢに入力されたストローブ信号ＨＤ−ＳＴＢ−Ｎと、ＥＸ−ＮＯＲ回路３２１から出力されたラッチ信号ＬＯＡＤ−ＰとをＮＯＲ演算し、駆動制御信号ＤＲＶ−ＯＮを生成する。
【０１２３】
カスケード接続されたドライバＩＣ ＤＲＶ１〜ＤＲＶ２６において、ドライバＩＣ ＤＲＶｍの端子ＣＬＫＩに入力されたクロック信号は、インバータ３２２により論理反転され、端子ＣＬＫＯから次段のドライバＩＣ ＤＲＶ（ｍ＋１）の端子ＣＬＫＩに入力される。また、ドライバＩＣ ＤＲＶｍの端子ＬＯＡＤＩに入力されたラッチ信号は、インバータ３２３により論理反転され、端子ＬＯＡＤＯから次段のドライバＩＣ ＤＲＶ（ｍ＋１）の端子ＬＯＡＤＩに入力される。従って、初段のドライバＩＣ ＤＲＶ１に入力されたクロック信号ＨＤ−ＣＬＫおよびラッチ信号ＨＤ−ＬＯＡＤは、論理反転しながらドライバＩＣ ＤＲＶ２〜ＤＲＶ２５を伝搬し、最終段のドライバＩＣ ＤＲＶ２６に達する。
【０１２４】
このようにドライバＩＣを通過するごとにクロック信号およびラッチ信号の論理を反転させる構成とすることにより、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６のインバータ３２２，３２３において出力信号のライズタイムとフォールタイムに差が発生したとしても、２個のドライバＩＣを伝搬するごとに両者は平均化され、最終段のドライバＩＣの端子ＣＬＫＩおよび端子ＬＯＡＤＩに入力されるクロック信号およびラッチ信号のパルス幅は、初段のドライバＩＣに入力されるクロック信号ＨＤ−ＣＬＫおよびラッチ信号ＨＤ−ＬＯＡＤとほとんど同じに保たれる。
【０１２５】
また、カスケード接続されたドライバＩＣ ＤＲＶ１〜ＤＲＶ２６において、初段のドライバＩＣ ＤＲＶ１のセレクト端子ＳＥＬは開放されており、２段目のドライバＩＣ ＤＲＶ２のセレクト端子ＳＥＬはグランドに接続されている。以下同様に、奇数段目のセレクト端子ＳＥＬは開放されており、偶数段目のセレクト端子ＳＥＬはグランドに接続されている。セレクト端子ＳＥＬは、プルアップ抵抗３１９によりプルアップされているため、開放されるとＨｉｇｈレベルとなる。
【０１２６】
奇数段目のドライバＩＣでは、セレクト端子ＳＥＬがＨｉｇｈレベルなので、ＥＸ−ＮＯＲ回路３２０および３２１は端子ＣＬＫＩおよびＬＯＡＤＩに入力された信号を論理反転させない。これにより、クロック信号ＣＬＫ−Ｐおよびラッチ信号ＬＯＡＤ−Ｐは、それぞれ端子ＣＬＫＩおよびＬＯＡＤＩに入力された信号と同一論理になる。また、偶数段目のドライバＩＣでは、セレクト端子ＳＥＬがＬｏｗレベルなので、ＥＸ−ＮＯＲ回路３２０および３２１は端子ＣＬＫＩおよびＬＯＡＤＩに入力された信号をそれぞれ論理反転させる。これにより、クロック信号ＣＬＫ−Ｐおよびラッチ信号ＬＯＡＤ−Ｐは、奇数段目のドライバＩＣにおけるクロック信号ＣＬＫ−Ｐおよびラッチ信号ＬＯＡＤ−Ｐと同一論理になる。さらに、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６におけるクロック信号ＣＬＫ−Ｐおよびラッチ信号ＬＯＡＤ−Ｐは、それぞれ印刷制御部３０からのクロック信号ＨＤ−ＣＬＫおよびラッチ信号ＨＤ−ＬＯＡＤと同一論理になる。
【０１２７】
図１４はメモリセル回路ＭＥＭｉ（ｉは１から１９２までの任意の整数）の回路構成図である。図１４には隣接する２個のメモリセル回路ＭＥＭｎ（ｎは１から１９１までの任意の整数）およびＭＥＭ（ｎ＋１）を示してある。
【０１２８】
メモリセル回路ＭＥＭｉは、バッファ回路３３０と、インバータ３３１〜３３９と、ＮＭＯＳトランジスタ３４０〜３４７とを備えている。また、メモリセル回路ＭＥＭｉは、補正データ入力端子Ｄと、メモリセル選択端子Ｗ０〜Ｗ３と、補正データ出力端子Ｑ０〜Ｑ３とを備えている。
【０１２９】
メモリセル回路ＭＥＭｉの補正データ入力端子Ｄは、図１３のフリップフロップ回路ＦＦＡ１，ＦＦＢ１，ＦＦＣ１，ＦＦＤ１，ＦＦＡ２…ＦＦＡ４８，ＦＦＢ４８，ＦＦＣ４８，ＦＦＤ４８をＦＦ１〜ＦＦ１９２とすると、フリップフロップ回路ＦＦｉのデータ出力端子Ｑに接続されている。また、メモリセル選択端子Ｗ０、Ｗ１、Ｗ２、Ｗ３には、制御回路ＣＴＲＬからの書き込み制御信号ｂ０−ＷＲ、ｂ１−ＷＲ、ｂ２−ＷＲ、ｂ３−ＷＲがそれぞれ入力される。
バッファ回路３３０の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路３３０の出力端子は、ＮＭＯＳトランジスタ３４０，３４２，３４４，３４６の第１端子およびインバータ３３１の入力端子に接続されている。インバータ３３１の出力端子はＮＭＯＳトランジスタ３４１，３４３，３４５，３４７の第１端子に接続されている。
【０１３０】
ＮＭＯＳトランジスタ３４０および３４１のゲート端子は、端子Ｗ０に接続されている。ＮＭＯＳトランジスタ３４２および３４３のゲート端子は、端子Ｗ１に接続されている。ＮＭＯＳトランジスタ３４４および３４５のゲート端子は、端子Ｗ２に接続されている。ＮＭＯＳトランジスタ３４６および３４７のゲート端子は、端子Ｗ３に接続されている。
【０１３１】
インバータ３３２と３３３は、互いの入力端子と出力端子とが接続され、１ビットのメモリセルを構成している。同様に、インバータ３３４と３３５、インバータ３３６と３３７、インバータ３３８と３３９も、互いの入力端子と出力端子とが接続され、それぞれ１ビットのメモリセルを構成している。
【０１３２】
インバータ３３３の入力端子は、ＮＭＯＳトランジスタ３４０の第２端子および補正データ出力端子Ｑ０に接続されている。インバータ３３５の入力端子は、ＮＭＯＳトランジスタ３４２の第２端子および補正データ出力端子Ｑ１に接続されている。インバータ３３７の入力端子は、ＮＭＯＳトランジスタ３４４の第２端子および補正データ出力端子Ｑ２に接続されている。インバータ３３９の入力端子は、ＮＭＯＳトランジスタ３４６の第２端子および補正データ出力端子Ｑ３に接続されている。インバータ３３３、３３５、３３７、３３９の出力端子は、それぞれＮＭＯＳトランジスタ３４１、３４３、３４５、３４７の第２端子に接続されている。
【０１３３】
このメモリセル回路ＭＥＭｉは、４個のメモリセルに、ＬＥＤ駆動回路ＬＤＲＶｉにより駆動されるＬＥＤアレイ５０のＬＥＤ ＬＤｉ（ドットｉ）に対する光量補正データ（ｂ０，ｂ１，ｂ２，ｂ３からなる４ビットデータ）を記憶する。光量補正データのそれぞれのビットは、書き込み制御信号ｂ０−ＷＲ〜ｂ３−ＷＲにより択一的に選択されたメモリセルに順次書き込まれる。
【０１３４】
書き込み制御信号ｂ０−ＷＲがＨｉｇｈレベルになると、ＮＭＯＳトランジスタ３４０および３４１がオンし、フリップフロップ回路ＦＦｉに格納された補正データのビットｂ０がインバータ３３２と３３３からなるメモリセルに書き込まれる。書き込み制御信号ｂ１−ＷＲがＨｉｇｈレベルになると、ＮＭＯＳトランジスタ３４２および３４３がオンし、補正データのビットｂ１がインバータ３３４と３３５からなるメモリセルに書き込まれる。書き込み制御信号ｂ２−ＷＲがＨｉｇｈレベルになると、ＮＭＯＳトランジスタ３４４および３４５がオンし、補正データのビットｂ２がインバータ３３６と３３７からなるメモリセルに書き込まれる。書き込み制御信号ｂ３−ＷＲがＨｉｇｈレベルになると、ＮＭＯＳトランジスタ３４６および３４７がオンし、補正データのビットｂ３がインバータ３３８と３３９からなるメモリセルに書き込まれる。
【０１３５】
図１５はＬＥＤ駆動回路ＬＤＲＶｉの回路構成図である。ＬＥＤ駆動回路ＬＤＲＶｉは、ＰＭＯＳトランジスタ３５０〜３５９と、ＮＭＯＳトランジスタ３６０〜３６４と、ＡＮＤ回路３６５〜３６９とを備えている。また、ＬＥＤ駆動回路ＬＤＲＶｉは、印刷データ入力端子Ｅと、入力端子Ｓと、入力端子Ｖと、補正データ入力端子Ｑ０〜Ｑ３と、駆動電流出力端子ＤＯとを備えている。
【０１３６】
ＬＥＤ駆動回路ＬＤＲＶｉの印刷データ入力端子Ｅは、図１３のラッチ回路ＬＴＡ１，ＬＴＢ１，ＬＴＣ１，ＬＴＤ１，ＬＴＡ２…ＬＴＡ４８，ＬＴＢ４８，ＬＴＣ４８，ＬＴＤ４８をＬＴ１〜ＬＴ１９２とすると、ラッチ回路ＬＴｉのデータ出力端子Ｑに接続されている。補正データ入力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３は、それぞれメモリセル回路ＭＥＭｉの補正データ出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３に接続されている。この補正データ入力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３には、それぞれ補正データのビットｂ０、ｂ１、ｂ２、ｂ３が入力される。端子Ｓには、ＮＯＲ回路３２４からの駆動制御信号ＤＲＶ−ＯＮが入力される。端子Ｖには、制御電圧発生回路ＡＤＪからの制御電圧Ｖｃｏｎｔが入力される。駆動電流出力端子ＤＯは、ドライバＩＣ３００の駆動電流出力端子ＤＯｉに接続されている。
【０１３７】
ＡＮＤ回路３６９の２個の入力端子は、それぞれ端子Ｓおよび端子Ｅに接続されている。ＡＮＤ回路３６５〜３６８の第１入力端子は、ＡＮＤ回路３６９の出力端子に接続されている。また、ＡＮＤ回路３６５、３６６、３６７、３６８の第２入力端子は、それぞれ補正データ入力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３に接続されている。
【０１３８】
ＰＭＯＳトランジスタ３５５とＮＭＯＳトランジスタ３６０、ＰＭＯＳトランジスタ３５６とＮＭＯＳトランジスタ３６１、ＰＭＯＳトランジスタ３５７とＮＭＯＳトランジスタ３６２、ＰＭＯＳトランジスタ３５８とＮＭＯＳトランジスタ３６３、ＰＭＯＳトランジスタ３５９とＮＭＯＳトランジスタ３６４とは、それぞれインバータを構成している。
【０１３９】
ＰＭＯＳトランジスタ３５５およびＮＭＯＳトランジスタ３６０のゲート電極は、ＡＮＤ回路３６９の出力端子に接続されている。ＰＭＯＳトランジスタ３５６およびＮＭＯＳトランジスタ３６１のゲート電極は、ＡＮＤ回路３６５の出力端子に接続されている。ＰＭＯＳトランジスタ３５７およびＮＭＯＳトランジスタ３６２のゲート電極は、ＡＮＤ回路３６６の出力端子に接続されている。ＰＭＯＳトランジスタ３５８およびＮＭＯＳトランジスタ３６３のゲート電極は、ＡＮＤ回路３６７の出力端子に接続されている。ＰＭＯＳトランジスタ３５９およびＮＭＯＳトランジスタ３６４のゲート電極は、ＡＮＤ回路３６８の出力端子に接続されている。
【０１４０】
ＰＭＯＳトランジスタ３５５、３５６、３５７、３５８、３５９のドレイン端子は、それぞれＮＭＯＳトランジスタ３６０、３６１、３６２、３６３、３６４のドレイン端子に接続されている。ＰＭＯＳトランジスタ３５５〜３５９のソース端子は、電源ＶＤＤに接続されている。ＮＭＯＳトランジスタ３６０〜３６４のソース端子は、制御電圧Ｖｃｏｎｔが入力される端子Ｖに接続されている。
【０１４１】
ＰＭＯＳトランジスタ３５０〜３５４は、図３の駆動トランジスタＴｒｉに相当する。ＰＭＯＳトランジスタ３５０、３５１、３５２、３５３、３５４のゲート端子は、それぞれＰＭＯＳトランジスタ３５５、３５６、３５７、３５８、３５９のドレイン端子に接続されている。また、ＰＭＯＳトランジスタ３５０〜３５４のソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタ３５０〜３５４のドレイン端子は、駆動電流出力端子ＤＯに接続されている。
【０１４２】
このＬＥＤ駆動回路ＬＤＲＶｉは、駆動制御信号ＤＲＶ−ＯＮおよび端子Ｅに入力される印刷データがＨｉｇｈレベルのときに、補正データｂ０〜ｂ３に従って個別に調整した駆動電流をＬＥＤに供給する。
【０１４３】
ＰＭＯＳトランジスタ３５０は、ＬＥＤに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ３５１〜３５４は、ＬＥＤの駆動電流を調整して光量補正するための補助駆動トランジスタである。
【０１４４】
主駆動トランジスタ３５０は、駆動制御信号ＤＲＶ−ＯＮがＨｉｇｈレベルであるときに、印刷データに従って駆動される。補助駆動トランジスタ３５１、３５２、３５３、３５４は、駆動制御信号ＤＲＶ−ＯＮおよび印刷データがＨｉｇｈレベルであるときに、それぞれ補正データのビットｂ０、ｂ１、ｂ２、ｂ３に従って駆動される。
【０１４５】
つまり、駆動制御信号ＤＲＶ−ＯＮがＨｉｇｈレベルのときに、端子Ｅに入力された印刷データがＨｉｇｈレベルであれば、主駆動トランジスタ３５０とともに、補正データｂ０〜ｂ３に従って補助駆動トランジスタ３５１〜３５４が選択的に駆動され、主駆動トランジスタ３５０のドレイン電流に、選択された補助駆動トランジスタのドレイン電流が加算された駆動電流が、端子ＤＯからＬＥＤに供給される。
【０１４６】
補正データのビットｂ３、ｂ２，ｂ１，ｂ０の重み付けを８：４：２：１とし、補助駆動トランジスタ３５１〜３５４のゲート長が等しい場合には、補助駆動トランジスタ３５４、３５３、３５２、３５１のゲート幅は、８：４：２：１の比率になっている。
【０１４７】
ＰＭＯＳトランジスタ３５０〜３５４が駆動されているとき、ＮＭＯＳトランジスタ３６０〜３６４はオンしているので、ＰＭＯＳトランジスタ３５０〜３５４のゲート電位は、ほぼ制御電圧Ｖｃｏｎｔに等しくなる。従って、ＰＭＯＳトランジスタ３５０〜３５４のドレイン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。
【０１４８】
図１６は制御回路ＣＴＲＬの回路構成図である。制御回路ＣＴＲＬは、フリップフロップ回路３８０〜３８４と、ＮＯＲ回路３８５と、インバータ３８６と、４入力のＡＮＤ回路３８７〜３９１とを備えている。また、制御回路ＣＴＲＬは、端子ＬＯＡＤと、端子ＳＴＢと、端子Ｗ０〜Ｗ３と、端子ＳＴＢＹとを備えている。
【０１４９】
制御回路ＣＴＲＬの端子ＳＴＢは、ドライバＩＣ３００のストローブ入力端子ＳＴＢに接続されており、この端子ＳＴＢには、印刷制御部３０（図１１参照）からの負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。インバータ３８６は、ストローブ信号ＨＤ−ＳＴＢ−Ｎを論理反転させ、正論理のストローブ信号ＳＴＢ−Ｐを生成する。
【０１５０】
端子ＬＯＡＤには、ＥＸ−ＮＯＲ回路３２１からのラッチ信号ＬＯＡＤ−Ｐが入力される。制御回路ＣＴＲＬの端子Ｗ０は、メモリセル回路ＭＥＭ１〜ＭＥＭ１９２の端子Ｗ０に接続されている。同様に、制御回路ＣＴＲＬの端子Ｗ１、Ｗ２、Ｗ３は、メモリセル回路ＭＥＭ１〜ＭＥＭ１９２の端子Ｗ１、Ｗ２、Ｗ３にそれぞれ接続されている。
【０１５１】
フリップフロップ回路３８０、３８１と、ＮＯＲ回路３８５とは、リングカウンタ回路を構成している。このリングカウンタ回路は、ラッチ信号ＬＯＡＤ−Ｐの立ち下がりでリセットされ、インバータ３８６からのストローブ信号ＳＴＢ−Ｐの立ち上がりで動作する。フリップフロップ回路３８０のデータ入力端子Ｄは、ＮＯＲ回路３８５の出力端子に接続されている。フリップフロップ回路３８０のデータ出力端子Ｑは、フリップフロップ回路３８１のデータ入力端子Ｄに接続されている。ＮＯＲ回路３８５の２個の入力端子は、フリップフロップ回路３８０、３８１のデータ出力端子Ｑにそれぞれ接続されている。
【０１５２】
フリップフロップ回路３８２〜３８４は、ジョンソンカウンタ回路を構成している。このジョンソンカウンタ回路は、ラッチ信号ＬＯＡＤ−Ｐの立ち下がりでリセットされ、フリップフロップ回路３８０の出力信号の立ち上がりで動作する。フリップフロップ回路３８４のデータ入力端子Ｄは、フリップフロップ回路３８２の反転データ出力端子に接続されており、フリップフロップ回路３８４のデータ出力端子Ｑは、フリップフロップ回路３８３のデータ入力端子Ｄに接続されている。フリップフロップ回路３８３のデータ出力端子Ｑは、フリップフロップ回路３８２のデータ入力端子Ｄに接続されている。
【０１５３】
ＡＮＤ回路３８７の４個の入力端子は、フリップフロップ回路３８１、３８２のデータ出力端子Ｑ、およびフリップフロップ回路３８３、３８４の反転データ出力端子にそれぞれ接続されている。ＡＮＤ回路３８８の４個の入力端子は、フリップフロップ回路３８１、３８２、３８３のデータ出力端子Ｑ、およびフリップフロップ回路３８４の反転データ出力端子にそれぞれ接続されている。ＡＮＤ回路３８９の４個の入力端子は、フリップフロップ回路３８１、３８２、３８３、３８４のデータ出力端子Ｑにそれぞれ接続されている。ＡＮＤ回路３９０の４個の入力端子は、フリップフロップ回路３８１、３８３、３８４のデータ出力端子Ｑ、およびフリップフロップ回路３８２の反転データ出力端子にそれぞれ接続されている。ＡＮＤ回路３９１の４個の入力端子は、フリップフロップ回路３８１、３８４のデータ出力端子Ｑ、およびフリップフロップ回路３８２、３８３の反転データ出力端子にそれぞれ接続されている。
【０１５４】
ＡＮＤ回路３８７の出力端子は、端子ＳＴＢＹに接続されている。このＡＮＤ回路３８７は、上記両カウンタ回路のカウント値に従い、正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐを生成する。ＡＮＤ回路３８８、３８９、３９０、３９１の出力端子は、端子Ｗ０、Ｗ１、Ｗ２、Ｗ３にそれぞれ接続されている。ＡＮＤ回路３８８は、上記両カウンタのカウント値に従い、補正データのビットｂ０に対する書き込み制御信号ｂ０−ＷＲを生成する。同様に、ＡＮＤ回路３８９、３９０、３９１は、上記両カウンタ回路のカウント値に従い、補正データのビットｂ１、ｂ２、ｂ３に対する書き込み制御信号ｂ１−ＷＲ、ｂ２−ＷＲ、ｂ３−ＷＲを生成する。
【０１５５】
この制御回路ＣＴＲＬは、メモリセル回路ＭＥＭ１〜１９２の補正データ書き込み動作を制御する書き込み制御信号ｂ０−ＷＲ〜ｂ３−ＷＲを生成するとともに、ドライバＩＣ３００をスタンバイモードにするためのスタンバイモード制御信号ＳＴＢＹ−Ｐを生成する。
【０１５６】
制御回路ＣＴＲＬは、前記両カウンタ回路のカウント値をデコードすることにより書き込み制御信号ｂ０−ＷＲ〜ｂ３−ＷＲを生成するデコーダ回路（ＡＮＤ回路３８８〜３９１に相当する）を備えた書き込み制御回路に、上記両カウンタ回路のカウント値をデコードすることによりスタンバイモード制御信号ＳＴＢＹ−Ｐを生成するデコーダ回路（ＡＮＤ回路３８７）を設けたものである。従って、書き込み制御信号ｂ０−ＷＲ〜ｂ３−ＷＲを生成する一連のシーケンスにより、スタンバイモード制御信号ＳＴＢＹ−Ｐを生成することができる。
【０１５７】
図１７は制御電圧発生回路ＡＤＪの回路構成図である。なお、図１７において、図３と同じものには同じ符号を付してある。制御電圧発生回路ＡＤＪは、演算増幅器１１０と、ＰＭＯＳトランジスタ６１，１１１と、抵抗Ｒｒｅｆとを備えている。また、制御電圧発生回路ＡＤＪは、電圧Ｖｃｏｎｔを出力する端子Ｖと、制御回路ＣＴＲＬからの正論理のスタンバイモード制御信号ＳＴＢＹ−Ｐが入力される端子ＳＴＢＹと、基準電圧発生回路５２（図１２参照）からの基準電圧ＶＲＥＦが入力される端子ＶＲＥＦとを備えている。
【０１５８】
制御電圧発生回路ＡＤＪの端子ＳＴＢＹは、演算増幅器１１０の制御入力端子およびＰＭＯＳトランジスタ１１１のゲート端子に接続されている。また、端子ＶＲＥＦは、演算増幅器１１０の非反転入力端子（＋入力端子）に接続されている。つまり、制御電圧発生回路ＡＤＪは、図３の制御電圧発生回路１０１において、インバータ１０９を設けないようにしたものである。
【０１５９】
この制御電圧発生回路ＡＤＪは、ＬＥＤ駆動回路ＬＤＲＶ１〜１９２がＬＥＤアレイ５０のＬＥＤ ＬＤ１〜ＬＤ１９２に供給する駆動電流を、一定に保持するとともに、一律に調整するための制御電圧Ｖｃｏｎｔを生成し、この電圧ＶｃｏｎｔをＬＥＤ駆動回路ＬＤＲＶ１〜ＬＤＲＶ１９２に供給する。さらに、制御電圧発生回路ＡＤＪは、スタンバイモード制御信号ＳＴＢＹ−Ｐに従い、ＰＭＯＳトランジスタ６１と抵抗Ｒｒｅｆによる静止時電源電流経路、および演算増幅器１１０内部の静止時電源電流経路を遮断する。
【０１６０】
ＰＭＯＳトランジスタ１１１がオンしており、ＬＥＤ駆動回路ＬＤＲＶｉのＰＭＯＳトランジスタ３５０〜３５４（図１５参照）が駆動されているときには、制御電圧発生回路ＡＤＪのＰＭＯＳトランジスタ６１と、ＬＥＤ駆動回路ＬＤＲＶｉのＰＭＯＳトランジスタ３５０〜３５４とは、カレントミラー回路を構成している。従って、ＰＭＯＳトランジスタ３５０〜３５４のドレイン電流値は、ＰＭＯＳトランジスタ６１のドレイン電流Ｉｒｅｆ（制御電圧Ｖｃｏｎｔ）に応じて変化する。従って、電流Ｉｒｅｆを変化させ、これにより制御電圧Ｖｃｏｎｔを変化させることにより、ＬＥＤ駆動回路ＬＤＲＶ１〜１９２の駆動電流値を一律に調整することができる（ＬＥＤアレイごとに発光強度を調整できる）。
【０１６１】
次に、第３の実施形態の電子写真プリンタの動作について説明する。図１８はドライバＩＣ３００が１個のみの場合の補正データ転送タイミング図である。また、図１９は第３の電子写真プリンタにおける補正データ転送タイミング図であり、２６個のドライバＩＣ３００（ＤＲＶ１〜２６）をカスケード接続した場合の補正データ転送タイミング図である。また、図２０は第２の実施形態の電子写真プリンタにおいて補正データ転送モードおよびスタンバイモードを実行するときのタイミング図である。図１８において、ＤＯＴｉ−ｂ３（ｉは１から１９２までの任意の整数）は、メモリセル回路ＭＥＭｉに記憶される補正データのビットｂ３である。
【０１６２】
補正データ転送モードでは、印刷制御部３０は、ラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈレベルとしたあと、クロック信号ＨＤ−ＣＬＫの立ち下がりエッジに同期して、データ信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡ３により補正データのビットｂ３をドライバＩＣに転送する。
【０１６３】
次に、印刷制御部３０は、図１８〜図２０のＡ部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎを３パルス出力する。このとき、ストローブ信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、図１６の制御回路ＣＴＲＬのＡＮＤ回路３９１の出力がＨｉｇｈレベルとなり、端子Ｗ３の書き込み制御信号ｂ３−ＷＲがＨｉｇｈレベルになる。これにより、補正データのビットｂ３が図１４のメモリセル回路ＭＥＭｉのインバータ３３８および３３９からなるメモリセルに書き込まれる。書き込み制御信号ｂ３−ＷＲは、ストローブ信号ＨＤ−ＳＴＢ−Ｎの３パルス目で、Ｌｏｗレベルに戻る。
【０１６４】
次に、印刷制御部３０は、データ信号ＨＤ−ＤＡＴＡ０〜ＨＤ−ＤＡＴＡ３により補正データのビットｂ２をドライバＩＣに転送し、Ｂ部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎを３パルス出力する。このとき、ストローブ信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、制御回路ＣＴＲＬのＡＮＤ回路３９０の出力がＨｉｇｈレベルとなり、端子Ｗ２の書き込み制御信号ｂ２−ＷＲがＨｉｇｈレベルになる。これにより、補正データのビットｂ２が図１４のメモリセル回路ＭＥＭｉの対応するメモリセルに書き込まれる。
【０１６５】
同様に、Ｃ部のストローブ信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、制御回路ＣＴＲＬのＡＮＤ回路３８９の出力がＨｉｇｈレベルとなり、端子Ｗ１の書き込み制御信号ｂ１−ＷＲがＨｉｇｈレベルになり、補正データのビットｂ１がメモリセル回路ＭＥＭｉの対応するメモリセルに書き込まれる。また、Ｄ部のストローブ信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、制御回路ＣＴＲＬのＡＮＤ回路３８８の出力がＨｉｇｈレベルとなり、端子Ｗ０の書き込み制御信号ｂ０−ＷＲがＨｉｇｈレベルになり、補正データのビットｂ０がメモリセル回路ＭＥＭｉの対応するメモリセルに書き込まれる。
【０１６６】
以上により一連の補正データ書き込みシーケンスは終了する。ここで、印刷制御部３０がラッチ信号ＬＯＡＤをＬｏｗレベルにすれば、プリンタは印刷モードとなる。しかし、図２０のようにラッチ信号ＬＯＡＤをＨｉｇｈレベルとしたまま、さらにストローブ信号ＨＤ−ＳＴＢ−Ｎを出力し、制御回路ＣＴＲＬのカウンタ回路を動作させれば、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６をスタンバイモードにすることができる。
【０１６７】
つまり、図２０のＥ部において、印刷制御部３０がストローブ信号ＨＤ−ＳＴＢ−Ｎを２パルス出力すると、２パルス目で、制御回路ＣＴＲＬのＡＮＤ回路３８７の出力がＨｉｇｈレベルとなり、端子ＳＴＢＹのスタンバイモード制御信号ＳＴＢＹ−ＰがＨｉｇｈレベルになる。これにより、図１７の制御電圧発生回路ＡＤＪにおいて、上記第１の実施形態と同様に、ＰＭＯＳトランジスタ６１の静止時電流パスおよび演算増幅器１１０内の静止時電流パスが遮断され、ドライバＩＣ ＤＲＶ１〜ＤＲＶ２６の静止時電流はほとんどゼロになる。
【０１６８】
上記のスタンバイモードは、印刷制御部３０がラッチ信号ＬＯＡＤをＬｏｗレベルにするか、あるいはストローブ信号ＨＤ−ＳＴＢ−Ｎによりさらにパルスを出力するまで保持される。ラッチ信号ＬＯＡＤがＬｏｗレベルになると、制御回路ＣＴＲＬのカウンタ回路はリセットされる。また、ストローブ信号ＨＤ−ＳＴＢ−Ｎによるパルスが入力されると、制御回路ＣＴＲＬのカウンタ回路はカウント動作をする。いずれの場合にも、制御回路ＣＴＲＬのＡＮＤ回路３８７の出力はＬｏｗレベルになり、スタンバイモード制御信号ＳＴＢＹ−ＰがＬｏｗレベルとなり、スタンバイモードは解除される。
【０１６９】
このように第３の実施形態におけるドライバＩＣ２００によれば、駆動電流値を個別に補正する機能を備えたドライバＩＣに、スタンバイモードのときに静止時電流パスを遮断する切替回路を設け、印刷制御部３０から入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎ信号によりカウント動作する、補正データの書き込み制御信号を生成するためのカウンタ回路のカウント値に基づいて、上記の切替回路を制御するスタンバイモード制御信号を制御回路ＣＴＲＬで生成するようにしたことにより、ドライバＩＣの静止時電流をほとんどゼロにすることができ、これによりＩＤＤｑテストによる効率的なテストが可能となる。さらに、書き込み制御信号を制御するためのカウンタ回路をカウント動作させることによりスタンバイモード制御信号が通知され、一連の補正データ書き込みシーケンスの自然な拡張によりスタンバイモード制御信号を生成できるので、印刷制御部からスタンバイモード制御信号を通知するための信号経路を新設する必要がない。
【０１７０】
また、第３の実施形態のプリンタによれば、複数個のドライバＩＣ３００によりＬＥＤヘッド３１を構成することにより、待機時のＬＥＤヘッドの消費電流をたかだか数［μＡ］程度にすることができ、これによりプリンタの待機時消費電力を低減することができる。
【０１７１】
なお、上記第１ないし第３の実施形態では、本発明の駆動回路およびプリンタを、ＬＥＤアレイを駆動するドライバＩＣおよび光源にＬＥＤを用いた電子写真プリンタに適用した場合について説明したが、サーマルプリンタにおける発熱抵抗体群、表示装置における表示素子群などの被駆動素子群を駆動する場合にも適用することができる。
【０１７２】
【発明の効果】
以上説明したように本発明の駆動回路によれば、静止時電流パスを遮断する切替回路と、この切替回路を制御する制御回路とを設けたことにより、駆動回路の静止時電流をＣＭＯＳ回路と同等に、ほとんどゼロにすることができる。これにより、ＩＤＤｑテストによる効率的なテストが可能となるという効果がある。
【０１７３】
またチップ化された本発明の駆動回路を複数個備えた本発明のプリンタによれば、駆動回路における静止時電流を低減できるので、待機時の消費電力を低減することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の電子写真プリンタにおけるＬＥＤヘッドのブロック構成図である。
【図２】本発明の第１の実施形態の電子写真プリンタのブロック構成図である。
【図３】本発明の第１の実施形態におけるＬＥＤヘッドを構成するドライバＩＣの制御電圧発生回路およびプリバッファ回路ならびにＬＥＤ駆動回路の回路構成図である。
【図４】本発明の第１の実施形態における制御電圧発生回路を構成する演算増幅器の回路構成図である。
【図５】本発明の第１の実施形態においてスタンバイモードを実行するときのタイミング図である。
【図６】本発明の第２の実施形態の電子写真プリンタのブロック構成図である。
【図７】本発明の第２の実施形態におけるＬＥＤヘッドのブロック構成図である。
【図８】本発明の第２の実施形態におけるＬＥＤヘッドを構成するドライバＩＣの制御電圧発生回路およびプリバッファ回路ならびにＬＥＤ駆動回路の回路構成図である。
【図９】本発明の第２の実施形態における制御電圧発生回路を構成する演算増幅器の回路構成図である。
【図１０】本発明の第２の実施形態においてスタンバイモードを実行するときのタイミング図である。
【図１１】本発明の第３の実施形態の電子写真プリンタのブロック構成図である。
【図１２】本発明の第３の実施形態におけるＬＥＤヘッドのブロック構成図である。
【図１３】本発明の第３の実施形態におけるＬＥＤヘッドを構成するドライバＩＣの回路構成図である。
【図１４】本発明の第３の実施形態におけるドライバＩＣを構成するメモリセル回路の回路構成図である。
【図１５】本発明の第３の実施形態におけるドライバＩＣを構成するＬＥＤ駆動回路の回路構成図である。
【図１６】本発明の第３の実施形態におけるドライバＩＣを構成する制御回路の回路構成図である。
【図１７】本発明の第３の実施形態におけるドライバＩＣを構成する制御電圧発生回路の回路構成図である。
【図１８】本発明の第３の実施形態における補正データ転送タイミング図である（ドライバＩＣを１個にした場合）。
【図１９】本発明の第３の実施形態における補正データ転送タイミング図である。
【図２０】本発明の第３の実施形態において補正データ転送モードおよびスタンバイモードを実行するときのタイミング図である。
【図２１】従来の電子写真プリンタのブロック構成図である。
【図２２】従来の電子写真プリンタの駆動タイミング図である。
【図２３】従来の電子写真プリンタにおけるＬＥＤヘッドの回路構成図である
【図２４】従来の電子写真プリンタにおけるＬＥＤヘッドのブロック構成図である。
【図２５】従来の電子写真プリンタにおけるＬＥＤヘッドを構成するドライバＩＣの制御電圧発生回路およびプリバッファ回路ならびにＬＥＤ駆動回路の回路構成図である。
【図２６】従来の電子写真プリンタにおける制御電圧発生回路を構成する演算増幅器の回路構成図である。
【符号の説明】
２０，２１，３１ ＬＥＤヘッド、 ５３ シフトレジスタ回路、 ５４ ラッチ回路群、 ５７， ＬＥＤ駆動回路群、 １００，２００，３００ ドライバＩＣ、 １０１，２０１，ＡＤＪ 制御電圧発生回路、 １０９ インバータ、 １１０ 演算増幅器、 １１１，１１２ ＰＭＯＳトランジスタ、 １１３ＮＭＯＳトランジスタ、 ２０９ スタンバイモード制御回路、 ＣＴＲＬ 制御回路、 ＬＤＶ，ＬＤＲＶ ＬＥＤ駆動回路、 ＭＥＭ メモリセル回路。
Claims (10)
- 駆動データに従って被駆動素子群を個別に駆動する駆動出力回路群と、
外部から入力された駆動データを前記駆動出力回路群に転送する転送回路と、
前記被駆動素子群に対する駆動電流を制御するための制御電圧を生成し、この制御電圧を前記駆動出力回路群に入力する制御電圧発生回路と、
前記駆動データの転送を制御するための信号を入力する信号線または前記駆動出力回路群の駆動を制御するための信号を入力する信号線を含む複数の信号線を通じて、前記被駆動素子群の非駆動時に、駆動時とは異なる論理レベルの信号を入力することによりスタンバイモード制御信号を生成する回路とを備え、
前記制御電圧発生回路は、該制御電圧発生回路内を定常的に流れ、前記制御電圧の出力値の基準となる電流が流れる静止時電流パス上に接続されて前記静止時電流パスを短絡／遮断する第１の切替回路と、前記制御電圧の出力をグランドに対して開放／短絡する第２の切替回路とを有し、
前記スタンバイモード制御信号は、前記第１の切替回路及び第２の切替回路に供給され、スタンバイモード時に、前記第１の切替回路を遮断するとともに前記第２の切替回路を短絡させる
ことを特徴とする駆動回路。 - 前記スタンバイモード制御信号を生成する回路は、前記駆動データの転送を制御するための信号を入力する信号線を通じて入力される信号及び前記駆動出力回路群の駆動を制御するための信号を入力する信号線を通じて入力される信号に基づいて前記スタンバイモード制御信号を生成する
ことを特徴とする請求項１記載の駆動回路。 - 駆動データに従って被駆動素子群を個別に駆動する駆動出力回路群と、
外部から入力された駆動データを前記駆動出力回路群に転送する転送回路と、
前記被駆動素子群に対する駆動電流を制御するための制御電圧を生成し、この制御電圧を前記駆動出力回路群に入力する制御電圧発生回路と、
前記駆動データの転送を制御するための信号を入力する信号線を通じて入力される信号によりカウント動作するカウンタ回路と、
前記カウンタ回路のカウント値をデコードし、前記カウント値に基づいて、書き込み制御信号かまたはスタンバイモード制御信号を生成するデコーダ回路と、
前記書き込み制御信号に従って補正データを記憶する記憶回路群と
を備え、
前記転送回路は、外部から入力された駆動データを前記駆動出力回路群に転送するとともに、外部から入力された補正データを前記記憶回路群に転送するものであり、
前記駆動出力回路群は、前記記憶回路群に記憶された補正データに従って前記被駆動素子群に対する駆動電流を個別に調整するものであり、
前記制御電圧発生回路は、該制御電圧発生回路内を定常的に流れ、前記制御電圧の出力値の基準となる電流が流れる静止時電流パス上に接続されて前記静止時電流パスを短絡／遮断する第１の切替回路と、前記制御電圧の出力をグランドに対して開放／短絡する第２の切替回路とを有し、
前記スタンバイモード制御信号は、前記第１の切替回路及び第２の切替回路に供給され、スタンバイモード時に、前記第１の切替回路を遮断するとともに前記第２の切替回路を短絡させる
ことを特徴とする駆動回路。 - 前記制御電圧発生回路が、
カレントミラー回路の制御電流源トランジスタの静止時電流パスの途中に設けられた第１のスイッチトランジスタと、前記カレントミラー回路の制御電流源トランジスタおよび被制御電流源トランジスタに並列に設けられた第２のトランジスタとをさらに有し、
前記スタンバイモード制御信号により前記第１のトランジスタをオフさせ、前記第２のトランジスタをオンさせることにより、前記カレントミラー回路の静止時電流パスを遮断する
ことを特徴とする請求項１ないし３のいずれかに記載の駆動回路。 - 複数のＬＥＤを個別に駆動することを特徴とする請求項１ないし４のいずれかに記載の駆動回路。
- ＩＣチップ化されていることを特徴とする請求項１ないし４のいずれかに記載の駆動回路。
- 請求項６記載の駆動回路を複数個備え、
前記スタンバイモード制御信号を生成し、このスタンバイモード制御信号を前記駆動回路に入力する印刷制御部を備えた
ことを特徴とするプリンタ。 - ＬＥＤアレイおよびこのＬＥＤアレイを駆動する前記複数個の駆動回路とにより構成されたＬＥＤヘッドを備えた
ことを特徴とする請求項７記載のプリンタ。 - 請求項５記載の駆動回路と、前記複数のＬＥＤとを備えたことを特徴とするＬＥＤヘッド。
- 複数のＬＥＤと、前記複数のＬＥＤを個別に駆動する請求項６記載の駆動回路とを備えたことを特徴とするＬＥＤヘッド。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28643798A JP4183310B2 (ja) | 1998-10-08 | 1998-10-08 | 駆動回路ならびにこれを用いたプリンタおよびｌｅｄヘッド |
| US09/415,309 US6388695B1 (en) | 1998-10-08 | 1999-10-08 | Driving circuit with switching element on static current path, and printer using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28643798A JP4183310B2 (ja) | 1998-10-08 | 1998-10-08 | 駆動回路ならびにこれを用いたプリンタおよびｌｅｄヘッド |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000108407A JP2000108407A (ja) | 2000-04-18 |
| JP2000108407A5 JP2000108407A5 (ja) | 2005-06-02 |
| JP4183310B2 true JP4183310B2 (ja) | 2008-11-19 |
Family
ID=17704384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28643798A Expired - Fee Related JP4183310B2 (ja) | 1998-10-08 | 1998-10-08 | 駆動回路ならびにこれを用いたプリンタおよびｌｅｄヘッド |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6388695B1 (ja) |
| JP (1) | JP4183310B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6418070B1 (en) * | 1999-09-02 | 2002-07-09 | Micron Technology, Inc. | Memory device tester and method for testing reduced power states |
| JP4043703B2 (ja) * | 2000-09-04 | 2008-02-06 | 株式会社ルネサステクノロジ | 半導体装置、マイクロコンピュータ、及びフラッシュメモリ |
| JP4659235B2 (ja) * | 2001-02-28 | 2011-03-30 | 浜松ホトニクス株式会社 | 発光素子駆動回路 |
| JP2002341605A (ja) * | 2001-05-14 | 2002-11-29 | Murata Mach Ltd | 画像形成装置 |
| KR100401520B1 (ko) * | 2001-09-20 | 2003-10-17 | 주식회사 하이닉스반도체 | 저전력 동작모드용 내부 강압 전원 드라이버 회로 |
| US7118244B2 (en) * | 2004-03-05 | 2006-10-10 | Kurtz John D | Emergency light |
| US6998904B2 (en) * | 2004-03-17 | 2006-02-14 | Texas Instruments Incorporated | Circuit and method for turn-on of an internal voltage rail |
| JP4274097B2 (ja) | 2004-09-29 | 2009-06-03 | セイコーエプソン株式会社 | 発光装置、及び画像形成装置 |
| JP4536526B2 (ja) * | 2005-01-14 | 2010-09-01 | 株式会社沖データ | 駆動装置並びにこれを用いたｌｅｄヘッド及び画像形成装置 |
| JP4817774B2 (ja) | 2005-09-14 | 2011-11-16 | 株式会社沖データ | 半導体複合装置光プリントヘッドおよび画像形成装置 |
| KR100787223B1 (ko) * | 2005-09-27 | 2007-12-21 | 삼성전자주식회사 | 초절전형 팩시밀리 장치 |
| JP4894333B2 (ja) * | 2006-04-05 | 2012-03-14 | 富士ゼロックス株式会社 | 液滴吐出ヘッドの駆動装置 |
| JP4260176B2 (ja) * | 2006-08-31 | 2009-04-30 | 株式会社沖データ | レベルシフト回路、駆動装置、ｌｅｄヘッド及び画像形成装置 |
| JP5102529B2 (ja) * | 2007-02-19 | 2012-12-19 | 株式会社沖データ | ドライバｉｃチップ、駆動装置、プリントヘッド、画像形成装置、及び表示装置 |
| JP2008218910A (ja) * | 2007-03-07 | 2008-09-18 | Mitsumi Electric Co Ltd | 発光ダイオード駆動回路 |
| JP4420949B2 (ja) * | 2007-09-20 | 2010-02-24 | 株式会社沖データ | 駆動装置、駆動回路、ｌｅｄヘッド及び画像形成装置 |
| JP4847486B2 (ja) * | 2008-03-25 | 2011-12-28 | 株式会社沖データ | 駆動回路、ｌｅｄヘッドおよび画像形成装置 |
| JP4857367B2 (ja) * | 2009-07-06 | 2012-01-18 | 株式会社沖データ | 駆動回路及び画像形成装置 |
| JP5130316B2 (ja) * | 2010-04-23 | 2013-01-30 | 株式会社沖データ | 基準電圧発生回路とこれを用いた駆動装置、プリントヘッド及び画像形成装置 |
| JP5479290B2 (ja) * | 2010-09-30 | 2014-04-23 | 株式会社沖データ | 光プリントヘッド及び画像形成装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58199176A (ja) * | 1982-05-17 | 1983-11-19 | Nippon Telegr & Teleph Corp <Ntt> | サ−マルヘツドにおける蓄熱温度の抑圧方法 |
| US4780730A (en) * | 1986-04-11 | 1988-10-25 | Itek Graphix Corp. | Led-array image printer |
| US5253934A (en) * | 1990-06-26 | 1993-10-19 | Eastman Kodak Company | L.E.D. array printer with extra driver channel |
| JP3142414B2 (ja) * | 1993-05-06 | 2001-03-07 | 株式会社東芝 | 消費電流削減機能を有する半導体集積回路 |
| US5668483A (en) * | 1995-06-21 | 1997-09-16 | Micron Quantum Devices, Inc. | CMOS buffer having stable threshold voltage |
| JP3124230B2 (ja) * | 1995-08-11 | 2001-01-15 | 株式会社沖データ | 駆動装置 |
| US6018265A (en) * | 1997-12-10 | 2000-01-25 | Lexar Media, Inc. | Internal CMOS reference generator and voltage regulator |
-
1998
- 1998-10-08 JP JP28643798A patent/JP4183310B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-08 US US09/415,309 patent/US6388695B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000108407A (ja) | 2000-04-18 |
| US6388695B1 (en) | 2002-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040820 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040820 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050927 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070105 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071228 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080902 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
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