JP3124230B2 - 駆動装置 - Google Patents
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Description
を各駆動サイクル毎に選択的に駆動する駆動装置に関す
る。被駆動素子の群は例えばLEDを用いた電子写真プ
リンタにおけるLEDの列、サーマルプリンタにおける
発熱抵抗体の列、表示装置における表示素子の列であ
る。
ンタに適用した場合について述べる。
は、帯電した感光体ドラムを、プリント情報に応じて選
択的に照射して静電潜像を形成し、該静電潜像にトナー
を付着させて現像をおこなってトナー像を形成し、該ト
ナー像を用紙に転写し、定着させるようになっている。
プリンタ部制御回路のブロック図、図47は従来の電子
写真プリンタのタイムチャートである。
サ、ROM、RAM、入出力ポート、タイマ等によって
構成される印刷制御部であり、プリンタの印刷部の内部
に配設され、図示しない上位コントローラからの制御信
号SG1、ビデオ信号(ドットマップデータを一次元的
に配列したもの)SG2等によってプリンタ全体をシー
ケンス制御し、印刷動作を行う。上記制御信号SG1に
よって印刷指示を受信すると、印刷制御部1は、先ず定
着器温度センサ23によってヒータ22aを内蔵した定
着器22が使用可能な温度範囲にあるか否かを検出し、
該温度範囲になければヒータ22aに通電し、使用可能
な温度まで定着器22を加熱する。次に、現像・転写プ
ロセス用モータ(PM)3をドライバ2を介して回転さ
せ、同時にチャージ信号SGCによって帯電用電圧電源
25をオンにし、現像器27の帯電を行う。
の有無および種類が用紙残量センサ8、用紙サイズセン
サ9によって検出され、該用紙に合った用紙送りが開始
される。ここで、用紙送りモータ(PM)5はドライバ
4を介して双方向に回転させることが可能であり、最初
に逆回転させて、用紙吸入口センサ6が検知するまで、
セットされた用紙をあらかじめ設定された量だけ送る。
続いて、正回転させて用紙をプリンタ内部の印刷機構内
に搬送する。
到達した時点において、上位コントローラに対してタイ
ミング信号SG3(主走査同期信号、副走査同期信号を
含む)を送信し、ビデオ信号SG2を受信する。上位コ
ントローラにおいてページ毎に編集され、印刷制御部1
によって受信されたビデオ信号SG2は、印字データ信
号HD−DATAとしてLEDヘッド19に転送され
る。LEDヘッド19はそれぞれ1ドット(ピクセル)
の印字のために設けられたLEDを複数個線状に配列し
たものである。
オ信号を受信すると、LEDヘッド19にラッチ信号H
D−LOADを送信し、印字データ信号HD−DATA
をLEDヘッド19内に保持させる。また、印刷制御部
1は上位コントローラから次のビデオ信号SG2を受信
している最中においても、LEDヘッド19に保持した
印字データ信号HD−DATAについて印刷することが
できる。なお、HD−CLKは印字データ信号HD−D
ATAをLEDヘッド19に送信するためのクロック信
号である。
毎に行われる。LEDヘッド19によって印刷される情
報は、マイナス電位に帯電させられた図示しない感光体
ドラム上において電位の上昇したドットとして潜像化さ
れる。そして、現像部27において、マイナス電位に帯
電させられた画像形成用のトナーが、電気的に吸引力に
よって各ドットに吸引され、トナー像が形成される。
れ、一方、転写信号SG4によってプラス電位の転写用
高圧電源26がオンになり、転写器28は感光体ドラム
と転写器28との間隙を通過する用紙上にトナー像を転
写する。
タ22aを内蔵する定着器22に当接して搬送され、該
定着器22の熱によって用紙に定着される。この定着さ
れた画像を有する用紙は、更に搬送されてプリンタの印
刷機構から用紙排出口センサ7を通過してプリンタ外部
に排出される。
吸入口センサ6の検知に対応して、用紙が転写器28を
通過している間だけ転写用高圧電源26からの電圧を転
写器28に印加する。そして、印刷が終了し、用紙が用
紙排出口センサ7を通過すると、帯電用高圧電源25に
よる現像器27への電圧の印加を終了し、同時に現像・
転写プロセス用モータ3の回転を停止させる。
る。図48は従来のLEDヘッドの構造を示す図であ
る。図に示す様に、印字データ信号HD−DATAはク
ロック信号HD−CLKと共にLEDヘッド19に入力
され、例えば、A4サイズの用紙に印字可能であり1イ
ンチ当たり300ドットの解像度を持つプリンタにおい
ては、2496ドット分のビットデータがフリップフロ
ップ回路FF1、FF2、…、FF2496から成るシフトレ
ジスタを順次転送される。次に、ラッチ信号HD−LO
ADがLEDヘッド19に入力され、上記ビットデータ
は各ラッチ回路LT1、LT2、…、LT2496にラッチさ
れる。続いて、ビットデータと印刷駆動信号HD−ST
B−Nとによって、発光素子LD1、LD2、…、LD
2496のうち、High(高)レベルであるドットデータ
に対応するものが点灯される。なお、G0はインバータ
回路、G1、G2、…、G2496はNANDゲート回路、T
r1、Tr2、…、Tr2496はスイッチ素子、VDDは電源
である。
においては、LEDヘッド19のすべての発光素子LD
1、LD2、…、LD2496が印刷駆動信号HD−STB−
Nにより同時に、同一の時間駆動されるので、各発光素
子LD1、LD2、…LD2496ごとに配設されたスイッチ
素子Tr1、Tr2、…、Tr2496や発光素子LD1、L
D2、…、LD2496などの特性にばらつきがあると各印
刷ドットごとの発光強度にもばらつきが発生してしま
う。その結果、感光体ドラム上に形成される静電潜像の
各ドットの大きさに差を生じ、実際に印刷される画像の
各ドットの大きさにも差が生じることになる。
各ドットごとの光量(発光パワー)のばらつきを対比さ
せて描いたグラフである。
プCHP1〜CHP26をそれぞれ駆動するためのドラ
イバICである。
にはそれぞれ96個のLED素子が集積されており、各
LED素子とドライバICの出力端子とはワイヤーボン
ディング接続されている。
個のLED素子が駆動でき、これらが26チップ分カス
ケードに接続され、外部より入力される印字データをシ
リアルに転送することができるものとしている。
置と発光パワーの関係をLEDアレイチップ(CHP1
〜CHP26)と対比させて描いたものである。
に属するドットについての発光パワーのばらつきの範囲
を示している。(ドット間ばらつき) 一方、一点鎖線はLEDの各チップに属するドットごと
の平均発光パワーのばらつき(チップ間ばらつき)の範
囲を示している。
構成するドライバICやLEDアレイ内におけるドット
間の発光ばらつきに比べ、ドライバIC相互やLEDア
レイチップ相互の平均的な発光パワーのばらつきの方が
大きいため、チップ毎の平均発光パワーの測定結果を元
に複数のグループにランク分けし、同一のランクに属す
るチップのみを集めてLEDヘッドを組み立てることが
行なわれている。
きは感光ドラムの露光時に露光エネルギーのむらとなっ
て現われ、現像後にはドットの大きさのばらつきとな
る。
ットの大きさに差があってもほとんど無視することがで
きるが、写真等の画像を印刷する場合にはドットの大き
さに差があると印刷濃度にばらつきが生じ印刷品位が低
下してしまうので望ましくない。
が生じないように、LEDヘッド19を複数のLEDド
ライバICによって構成し各発光素子LD1、LD2、
…、LD2496に所定の発光出力を生じさせるために必要
な電流値の平均値を各LEDドライバICごとに求め上
記平均値によってLEDドライバICを選別、ランク分
けし同じレベルのLEDドライバを使用してLEDヘッ
ド19を構成するようにしている。
に開示されている、LEDヘッド19の別の従来例を示
す。44は印字データ転送用のシフトレジスタであり、
Q1からQNのN個の出力端子を備えている。48は印字
データ用のデータ入力端子、49はクロック入力端子で
ある。39−1、40−1、41−1はLEDの光量補
正データ用シフトレジスタを構成するフリップフロップ
回路であり、フリップフロップ回路39−1、40−
1、41−1とで1ドットの光量補正のための補正デー
タを保持する。
目の光量補正のための補正データを保持するフリップフ
ロップ回路である。46は補正データのデータ入力端
子、47は補正データ用シフトレジスタのクロック入力
端子である。43はストローブ信号発生回路、42−
1、…、42−NはAND回路である。
り、31−1、32−1、33−1、34−1、〜31
−N、32−N、33−N、34−NはLED38−
1、…、38−Nを駆動するためのトランジスタであ
る。そのうち、31−1、…、31−NはLEDの駆動
のオン、オフを決定する主駆動MOSトランジスタであ
る。32−1、33−1、34−1はLED38−1駆
動時に発光光量の補正のために駆動電流値を増加させる
目的で設けられている補助MOSトランジスタである。
32−N、33−N、34−N等も同様である。
であり、主MOSトランジスタ31−1、…、31−N
を駆動制御する。35−1、36−1、37−1はNA
ND回路であり、補助MOSトランジスタ32−1、3
3−1、34−1をそれぞれ駆動制御する。35−N、
36−N、37−N等も同様である。45は電源端子で
ある。
めのフリップフロップ回路の一構成例を示す。51はフ
リップフロップ回路のロジックシンボルである。52〜
55はPチャネルMOSトランジスタとNチャネルMO
Sトランジスタとを並列に接続してなるトランスミッシ
ョンゲートである。56〜61はインバータ回路であ
る。
Nチャネルの2個のMOSトランジスタから構成される
ので、フリップフロップ回路51を構成するトランジス
タの総数として20個を要している。
のLEDヘッドでは、印字データの転送のためのシフト
レジスタとは別個に補正データの転送および保持のため
にフリップフロップ回路39−1〜41−Nの列を用い
ており、さらにこれに伴い、各ドライバICにおいて、
印字データの入出力のための端子の他に補正データの入
出力のための端子を必要としていた。補正データの転送
および保持のためのフリップフロップ回路は、1回路当
たり上記のように20個のトランジスタで構成され、回
路規模が大きくなると言う問題があった。
量補正のため3個のフリップフロップ回路と、3個の補
助MOSトランジスタなどを設け、1ドット当り3ビッ
トからなる補正データを入力することにより、光量補正
を8段階に行なう構成としている。このため、仮に1段
階あたり2%ずつのステップで補正を行なうとすると補
正可能なレベルとして−6%、−4%、−2%、0%、
+2%、+4%、+6%、+8%となり、−6%〜+8
%の範囲でしか補正が行なえないという問題があった。
は同一のLEDアレイチップに属する1ドットごとのば
らつきの他、LEDアレイチップ間での平均光量の差も
発生するため、上記の補正可能範囲をはずれて十分な光
量補正ができない場合が発生する。
子写真プリンタのプリントヘッド、より広くは被駆動素
子の群の駆動のための駆動装置の回路規模を小さくする
ことにある。
に転送し、また補正データ記憶素子に効率的に書込むこ
とのできる駆動装置を提供することにある。
接続された複数のチップにより構成されている場合に、
チップ間のバラツキをも効率的に補正し得る駆動装置を
提供することにある。
駆動素子の駆動量の補正を簡単な回路で行ない得るよう
にすることにある。
装置は、それぞれドットの印字または表示のために駆動
される被駆動素子の群を各駆動サイクル毎に選択的に駆
動する駆動装置において、上記被駆動素子の各々に対応
して設けられた駆動素子の群と、上記駆動素子の各々に
対応して設けられ、上記駆動素子から上記被駆動素子に
供給される駆動エネルギーの補正に用いられる補正デー
タを蓄えるドット補正データ記憶素子と、上記の被駆動
素子の各々を各駆動サイクル毎に駆動すべきかどうかを
示す駆動データを上記駆動素子の群に与えるとともに、
上記駆動素子による上記被駆動素子の駆動に先立って上
記ドット補正データ記憶素子に上記補正データを与える
データ転送手段とを備え上記駆動素子は、それぞれ対応
する駆動データ、および対応するドット補正データ記憶
素子に蓄えられた補正データに基づいて、対応する被駆
動素子を駆動し、上記被駆動素子の群が、互いに縦続接
続され各々複数の被駆動素子を有する複数のチップによ
り構成され、上記駆動装置が、各チップに対応して設け
られ各チップの補正のためのデータを記憶するチップ補
正データ記憶素子を含み、上記各チップの補正データが
上記データ転送手段により上記チップ補正データ記憶素
子に書込まれ、上記データ転送手段が、上記駆動素子に
対応して設けられた段を有するシフトレジスタを含み、
該シフトレジスタの各段の出力が、対応する駆動素子お
よび対応するドット補正データ記憶素子に接続されてお
り、上記駆動データおよび上記補正データがともに上記
シフトレジスタにより転送されて上記駆動素子およびド
ット補正データ記憶素子に供給され、上記シフトレジス
タが、上記チップ補正データ記憶素子に対応する段をも
含み、上記シフトレジスタが、上記チップ補正データ及
びドット補正データを転送するときは上記チップ補正デ
ータ記憶素子に対応した段を通して転送を行ない、上 記
駆動データを転送するときは、上記チップ補正データ記
憶素子に対応した段をバイパスして転送を行なうための
切換え手段を有することを特徴とする。
トの印字または表示のために駆動される被駆動素子の群
を各駆動サイクル毎に選択的に駆動する駆動装置におい
て、上記被駆動素子の各々に対応して設けられた駆動素
子の群と、上記駆動素子の各々に対応して設けられ、上
記駆動素子から上記被駆動素子に供給される駆動エネル
ギーの補正に用いられる補正データを蓄えるドット補正
データ記憶素子と、上記の被駆動素子の各々を各駆動サ
イクル毎に駆動すべきかどうかを示す駆動データを上記
駆動素子の群に対応させるとともに、上記駆動素子によ
る上記被駆動素子の駆動に先立って上記ドット補正デー
タ記憶素子に上記補正データを対応させるデータ転送手
段と、該データ転送手段と上記駆動素子の群をそれぞれ
対応させて接続する第1の配線と、上記データ転送手段
から上記第1の配線に伝えられる信号の反転論理の信号
を伝える第2の配線とを備え、上記補正データ記憶素子
は、少なくとも一つのメモリセルを有し、上記メモリセ
ルは、 第1のインバータと第2のインバータとから成
り、それぞれ一方のインバータの出力を他方のインバー
タの入力に接続し、これら接続端がそれぞれ第1の端子
及び第2の端子となるよう構成された記憶部と、上記第
1の端子と上記第1の配線との間に位置する第1のスイ
ッチ素子と、上記第2の端子と上記第2の配線との間に
位置する第2のスイッチ素子とから成り、上記第1及び
第2の配線と上記記憶部の上記第1及び第2の端子とを
選択的に接続する一組のスイッチ素子とから成り、上記
記憶部に接続され、該記憶部の情報を上記スイッチ素子
を介することなく上記駆動素子に伝達する伝達手段とを
備え、上記駆動素子は、それぞれ対応する駆動データ、
および対応するドット補正データ記憶素子から上記伝達
手段を経由して入力された補正データに基づいて、対応
する被駆動素子を駆動することを特徴とする。
の形態を説明する。以下の説明で、信号に関し、例えば
LOAD−Pの如く最後に「−P」が付された信号は正
論理の信号(Highレベルのときアクティブ)、LO
AD−Nの如く最後に「−N」が付された信号は負論理
の信号(Lowレベルのときアクティブ)であり、LO
AD−PとLOAD−Nとは相補的(一方が他方の反転
信号)である。
あって、100はLEDヘッドのドットごとの発光ばら
つきを補正するための補正値が格納されたEE−PRO
M(電気的な消去・書き込みが可能な不揮発性メモリ)
およびその制御回路からなる制御ICである。
に縦続接続されたLEDのドライバICであって、1チ
ップ当り96素子のLEDを配列したLEDアレイ素子
(図1には示されていないが、図50の38−1〜38
−Nと同様のもの)と1対1に接続され、ドライバIC
1チップにてLEDアレイ素子1チップの96ドット分
の発光素子を駆動する。
ライバICチップ101〜126を用いているので、そ
の全ドット数は 96ドット/チップ×26チップ=2496ドット となる。
電圧VDDを降圧して、LED素子を定電流駆動するため
の定電流回路の基準電圧Vrefを発生する。レギュレー
タ回路127で発生した基準電圧VrefはドライバIC
101〜126に供給される。
にプルアップ抵抗が設けられている。そして1段目のド
ライバIC101のSEL入力端子は開放されており、
2段目のドライバIC102のSEL入力端子はグラン
ドに接続されている。以下同様に奇数段目のドライバI
CのSEL入力端子は開放とされ、偶数段目のドライバ
ICのSEL入力端子はグランドに接続されている。
ーフェース信号、すなわちデータ信号HD−DATA3
〜HD−DATA0、クロック信号HD−CLK、ラッ
チ信号HD−LOAD、ストローブ信号HD−STB−
Nは図示しないLEDヘッドの端子電極よりヘッドの制
御IC100の入力端子DATA3〜DATA0、CLK
I、LOADI、STBIにそれぞれ接続される。制御
IC100の出力信号DATAO3〜DATAO0、CL
KO、LOADOはドライバIC101のDATAI3
〜DATAI0、CLKI、LOADI入力端子にそれ
ぞれ接続される。制御IC100の出力信号STBOは
ドライバIC101〜126の入力端子STBのそれぞ
れに接続される。
LKI、LOADI端子からの入力信号はそれぞれドラ
イバIC101内部に設けられたインバータ回路を通過
して、CLKO、LOADO端子より出力される。これ
ら信号は次段のドライバIC102の入力端子CLK
I、LOADIに供給される。以下同様に26段目のド
ライバIC126までドライバICの縦続接続回路によ
り信号伝搬される。
TA3〜HD−DATA0には2値データからなる印字デ
ータが入力される。これは印字用紙上において隣接する
4画素のデータをHD−CLK信号に従って1度に入力
できるよう、4ビットのパラレルデータとしている。こ
れにより同一印字速度のときヘッドのデータ線数を1本
とする場合に比べてヘッドのクロック周波数を1/4と
することができ、LEDヘッドの印字データ転送時に発
生する不要な電磁放射ノイズを低減する工夫がなされて
いる。
光量のばらつきを補正するための光量のドット補正デー
タは各ドット当り4ビットからなり、これによりドット
ごとの光量ばらつきを16段階に補正することができ
る。
ばらつき補正データ等のデータは、ヘッドの印字データ
入力端子HD−DATA3〜HD−DATA0を用いて図
示しないプリンタ制御回路を介して受信される。
タ入力・出力端子DATAI3〜DATAI0、DATA
O3〜DATAO0もまた印字データとLEDのドット間
ばらつき補正データの入力・出力にも兼用される構成と
なっており、これにより以下の効果を得ている。
搭載されたプリント配線板を介してワイヤーボンディン
グ接続するときの接続ワイヤー本数が少なく、ヘッドの
組み立て時間が短縮される。
われるプリント配線板の信号パターン本数が少なくなり
プリント配線板サイズの縮小とそれによるLEDヘッド
の小形化が図れる。
工程において印刷パターンの完全性を検証することによ
りドライバIC相互間の接続の正しさが判定できるの
で、これによりドライバIC相互間の補正データの伝達
についても正常であると判定でき、補正データ専用の信
号線の接続が不完全な不良ヘッドが不良と判定されない
まま、次のLED光量測定工程へ送られ、検査されると
いう無駄な作業を省くことができる。
正のためのデータが格納されているEE−PROM素子
とそれを制御する回路とを含んだ制御回路IC100の
ブロック図である。
E−PROMの制御回路部、100cはEE−PROM
への書き込みや読み出し時のアドレス信号を発生するカ
ウンタ回路である。100aは各回路部へのクロック信
号の発生を行なうクロック制御部である。100bはモ
ード制御部であって、LEDヘッドに対して与えられる
コマンド信号に対して、これをデコードして保持しそれ
にもとづく回路動作を指令する。
号端子よりHD−DATA3〜HD−DATA0、HD−
CLK、HD−LOAD、HD−STB−Nの信号は制
御IC100のDATA3〜DATA0、CLKI、LO
ADI、STBI端子にそれぞれ接続される。
DO、CLKO、STBOなどの出力信号はドライバI
C101へ入力される。
回路100内を通りLOADO信号として出力される構
成としているが、LEDヘッドのコネクタ端子部より直
接ドライバIC101に接続する構成としてもよい。S
TBI信号についても同様である。
構成を示す。200はシフトレジスタ、201はデコー
ダ回路、202はラッチ回路、203はインバータ回
路、204はカウンタ回路である。
シフトレジスタ200のデータ入力端子DIに接続され
る。LOADI信号はシフトレジスタ200とラッチ回
路202及びカウンタ回路204のリセット端子Rに接
続される。CLKI信号はインバータ203を通してシ
フトレジスタ200のクロック入力に接続される。ま
た、CLKI信号はカウンタ回路204に入力され、カ
ウンタ回路204からの出力信号であるコマンドラッチ
はラッチ回路202に入力される。
ドラッチ信号はラッチ回路202のクロック入力に接続
される。CLKI信号に同期してHD−DATAI0信
号によりシリアルに入力されたコマンドデータはシフト
レジスタ200に入る。シフトレジスタ200にてシリ
アル−パラレル変換され、デコーダ回路201に入力さ
れ、ここでデコードされる。デコーダ回路201の出力
はラッチ回路202に入力される。この信号がコマンド
ラッチ信号によりラッチされ、HD−DATAI0信号
を用いて入力されたコマンドによりDIRECTモー
ド、WRモード、RDモード、TRANSモードの信号
として出力される。これら信号は択一信号であり、同時
にアクティブ(Highレベル)になることはない。L
OADI信号がイナクティブ(Lowレベル)のときに
はラッチ回路202はリセットされDIRECTモー
ド、WRモード、RDモード、TRANSモードなどの
信号はすべてOFF状態となる。
す。4ビットからなるデータ入力端子DI3〜DI0とデ
ータ出力端子DO3〜DO0を備えている。A11〜A0は
アドレス入力端子であり、この図の例では1語4ビット
からなるデータを最大4096個まで格納できる。CE
端子はチップイネーブル信号が入力される。WE端子は
ライトイネーブル信号が入力される。カウンタ100c
からの出力がアドレス信号A11〜A0としてEE−PR
OMへ供給される。
3〜DATA0の端子の周辺回路部即ち該端子に接続され
た回路部分を示す。205は入力バッファ回路、206
はスリーステート出力バッファ回路である。205およ
び206はDATA3〜DATA0の4つの端子にそれぞ
れ接続される4個の回路を代表して表わしている。4個
のスリーステート出力バッファ回路206の出力イネー
ブル端子CのそれぞれにはRDモード信号が供給され
る。
内部で作成されたHD−DATAO3〜HD−DATA
O0信号がDATA3〜DATA0端子より出力される。
RDモード信号がLOWレベルのときスリーステート出
力バッファ206の出力はハイインピーダンス状態とな
り、制御IC100のDATA3〜DATA0端子に入力
された信号がHD−DATAI3〜HD−DATAI0と
して制御IC100内部の各部へ供給される。
O3〜DATAO0の出力端子の周辺回路部分即ち該端子
に接続された回路部分を示す。210、212はAND
回路、211はインバータ、213はセレクタ回路であ
る。ここで、210は4個のAND回路を示し、入力端
子の一方にはTRANSモード信号が供給される。
レクタ回路213のS端子入力はLowレベルとなり、
DATA3〜DATA0端子より入力された信号HD−D
ATAI3〜HD−DATAI0はDATAO3〜DAT
AO0端子よりドライバIC101へ出力される。この
ため通常印刷時にはプリンタ制御回路が出力する印字デ
ータはドライバICにそのまま伝達される。
号はEE−PROM100eのデータ出力を図示しない
ラッチ回路によりラッチしたものである。
き、即ちDIRECモード信号がHighレベルのとき
には、セレクタ回路213のS端子入力はLowレベル
となり、HD−DATAI3〜HD−DATAI0信号が
DATAO3〜DATAO0端子よりドライバIC101
へ出力される。
OMのデータをラッチした信号であるLATCH−DO
3〜LATCH−DO0信号がDATAO3〜DATAO0
端子よりドライバIC101へ出力される。
15、219はバッファ回路、217はOR回路、21
8はAND回路、216はインバータ回路である。LO
ADI信号がLowのとき、あるいはTRANSモー
ド、DIRECTモードのときにCLKI端子に入力さ
れたクロック信号はCLKO信号としてドライバIC1
01へ供給される。
発生を行なうカウンタ回路100cを示す。221はセ
ット入力端子を備えたフリップフロップ回路、222は
セレクタ回路、223はフリップフロップ回路、224
はラッチ回路、225はカウンタ回路である。
00に入力されたCLKI信号は221によって2分周
され、EE−PROM100eの書き込み指令信号WE
−Nが作られる。同様に223によりCLKI信号は2
分周されCLK2信号として222や224に供給され
る。WRモード信号がHighレベルのとき222に入
力されたCLK2信号はY端子より出力されカウンタ2
25のクロック端子に供給される。
I3〜HD−DATAI0信号はラッチ回路224により
ラッチされ、DI3〜DI0信号として図4に示すEE−
PROM100eのデータ入力端子に供給される。カウ
ンタ回路225の出力A11〜A0もまたEE−PROM
100eのアドレス入力端子に接続される。
してヘッドの動作モードを設定する様子を示すタイムチ
ャートである。動作モードの設定に先だち、モード設定
回路のリセット状態を解除するためHD−LOAD信号
をHighレベルとする。次いで、HD−CLK信号に
同期してd3、d2、d1、d0からなるデータ列をHD−
DATA0端子より入力する。
て、図3のカウンタ回路204からコマンドラッチ信号
が発生する。入力データ列d3〜d0はデコードされ、ラ
ッチ回路202に入力され、上記の信号によりラッチさ
れる。動作モードの設定状態は、(再びHD−LOAD
信号がLowレベルとなるまでの間)保持される。続い
て入力されるHD−CLK信号は論理回路各部を、設定
された動作モードの状態により動作させるためのクロッ
ク信号として用いられる。
の割り当てを示す。本実施の形態においては4種の動作
モードを持つ。WRモード(書込みモード)はLED素
子の発光量測定結果より得られた補正データをEE−P
ROM100eへ書き込むためのものである。TRAN
Sモード(送信モード)はEE−PROMに格納された
補正データを読み出してドライバICへ転送するための
ものである。DIRECTモード(直接モード)はLE
Dヘッドの光量測定結果にもとづいて作成された補正デ
ータを、EE−PROMに格納することなく直接にドラ
イバICへ送出するためのものである。後述するように
WRモードとTRANSモードとを行なう場合に比べ
(特にWRモード)ドライバICへの補正データの送出
が高速化できる。従って、ヘッド製造時の光量測定と補
正データ作成、補正の効果確認作業の効率化のために設
けられている。RDモード(読出しモード)はEE−P
ROMに格納されたデータを、LEDヘッドに備えられ
たコネクタ部端子より読み出し、外部出力するために設
けている。
後、EE−PROMのデータを読み出す場合の動作を示
すタイムチャートである。RDモードを設定するため
“1”、“0”、“0”、“0”なるデータ列を送出し
た後、プリンタの制御回路はHD−DATA3〜HD−
DATA0をハイインピーダンス状態にする(A部)、
次いで5番目のHD−CLK信号を出力する。HD−C
LK信号の5クロック目の後縁においてRDモードが設
定され、HD−DATA3〜HD−DATA0端子は出力
状態となる。この出力状態はHD−LOAD信号がLo
wレベルとなってRDモードが解除される(B部)まで
継続される。RDモード状態において、HD−CLK信
号が入力されるとEE−PROMのアドレスが順次変化
する。これにより、各アドレス値に格納されたデータが
ラッチされHD−DATA3〜HD−DATA0端子より
出力される。
出し状況を示すタイムチャートである。アドレスA11〜
A0にADRn、ADRn+1、ADRn+2なるアドレス列が
発生するものとしている。アドレスADRn+1に格納さ
れていたデータDATAn+1はEE−PROMのDO3〜
DO0端子より出力される。このデータはクロック制御
回路より出力されるLATCH CLK信号により図示
しないラッチ回路にラッチされる。ラッチされた信号が
LATCH−DO3〜LATCH−DO0信号である。こ
の信号はまた図6の回路へ供給される。RDモードのと
きにはHD−DATAO3〜HD−DATAO0信号はL
EDヘッドのコネクタ部より外部制御回路へ出力され
る。
みの状況を示すタイムチャートである。ヘッドへのシリ
アルコマンドデータによりWRモードが設定され、次い
で入力されるHD−CLK信号とHD−DATA3〜H
D−DATA0信号とによりEE−PROMへのデータ
格納が行なわれる。WRモードのときHD−CLK信号
が入力されると、それを2分周した信号であるCLK2
信号が発生し、これによりEE−PROMのアドレス信
号としてA11〜A0端子にADRn、ADRn+1、ADR
n+2なるアドレス列が発生するものとする。LEDヘッ
ドの外部より与えられたデータ信号HD−DATA3〜
HD−DATA0はHD−DATAI3〜HD−DATA
I0となりDATAn、DATAn+1、DATAn+2のデー
タ列であるとする。これらデータ列はCLK2信号によ
りラッチされEE−PROMへのデータ入力DI3〜D
I0が作られる。また、HD−CLK信号を2分周して
EE−PROMへの書き込み指示信号WE−Nが発生す
る。WE−N信号によりEE−PROMへ32個のデー
タ列を格納するとEE−PROMの図示しないメモリセ
ルに上記32個のデータが書き込まれる。1回のデータ
の書き込みには10mS程度の時間を要する。この間L
EDヘッドの外部の図示しない制御回路はHD−CLK
信号を停止して回路動作を休止させる。10mSの待ち
時間の後、再び図13のタイムチャートの様に32個の
データを設定すると(これにより32個のWE−N信号
が発生する)HD−CLK信号を停止して10mSを待
つ。以後この動作をくり返す。
成を示すブロック図である。破線内がドライバICを示
す。図1のドライバIC102〜126も同様に構成さ
れている。230aは印字データおよび補正データの転
送を行なうシフトレジスタ、230bは転送された印字
データおよび補正データを一時的にラッチするラッチ回
路群、230cは、ラッチされた補正データを記憶する
補正データ記憶回路、230dは補正データに基づき補
正された駆動電流で各LED素子を駆動するドライブ回
路である。
チ回路群の接続を示し、図16は、上記シフトレジスタ
230a、ラッチ回路群230b、補正データ記憶回路
230c内のメモリセルアレイCM1a、CM1
b、...、ドライブ回路230dの相互接続を示す図
である。図16にはシフトレジスタ230aの初段のフ
リップフロップ回路およびその近くの部分と、それらに
接続されたラッチ回路群230b、補正データ記憶回路
230cおよびドライブ回路230dの部分が示されて
いる。
タ230aは印字データおよび補正データを4ビットパ
ラレルに転送するものであり、縦続接続された24段の
フリップフロップ回路301a、301b、301c、
301d、...324a、324b、324c、32
4dを備えている。
回路のクロック端子にはS/R−CLK信号が供給され
る。
230aのフリップフロップ回路301a〜324dの
出力を受けて一時的に記憶するラッチ素子401a〜4
24dを有する。同じ段の4つのフリップフロップ回路
の出力を受けて記憶する4つのラッチ素子により一つの
ラッチ回路が形成されている。例えば、1段目のラッチ
素子401a〜401dにより一つのラッチ回路401
が形成されている。
ラッチ素子401a〜424dの出力を受け、これらを
記憶するメモリセルアレイCM1a〜CM24d(図1
8)を有する。各メモリセルアレイは各々4つのメモリ
セル(例えばメモリセルアレイCM1aの4つのメモリ
セルc0〜c3)に4ビットのデータを記憶するもの
で、入力されるデータの各ビットをどのメモリセルに記
憶するかは書込みタイミング発生回路(図22〜図2
4)の出力bit0−WR〜bit3−WRにより指定
される。
セルアレイCM1a〜CM24dの出力およびフリップ
フロップ301a〜324dの出力を受け、これらに基
づいてそれぞれ対応する出力端子を介して、図示しない
対応するLED素子に対する駆動電流を供給する。
例えばLEDヘッドの電源を投入したときに行なわれ、
補正データ記憶回路230cに書込まれた補正データ
は、その後電源遮断まで保持されて、印字の際に繰返し
利用される。補正データ記憶回路230cへの書込みの
際、シフトレジスタ230aは、制御IC100内のE
E−PROM100e内の補正データを転送する。シフ
トレジスタ230aは、印字動作中はプリンタ制御部か
ら供給される印字データHD−DATA3〜HD−DA
TA0を転送する。転送された印字データは、それぞれd
ot 1 〜 dot 96としてラッチ回路401a〜424dを
介して、ドライブ回路230dに供給される。
転送は上記のように4ビット並列に行なわれる。並列転
送を行なうのはデータ全体の転送時間の短縮のためであ
る。並列転送される4ビットのうちの1ビットのデー
タ、例えば、図15、図16でS/R−I0を介して入
力されるデータは、各ドライバIC内のフリップフロッ
プ301a〜324aにより順次転送される。
リップフロップにそれぞれ1ビットのデータが保持され
ると、これらが対応するラッチ回路群230bのラッチ
回路401〜424に一斉にラッチされる。
ED素子についての補正データを構成する4ビットが順
次転送され、対応するメモリセルアレイCM1a〜CM
24dに書込まれる。これは以下のような順序で行なわ
れる。
の補正データの内の第1のビット(b3)の列が全ての
ドライバICの順次フリップフロップ301a〜324
dを通して転送される。全てのドライバIC内の全ての
フリップフロップにそれぞれ1ビットのデータ(第1の
ビットb3)が保持されると、これらが対応するラッチ
回路のラッチ素子に一斉にラッチされる。ラッチされた
補正データはそれぞれ対応するメモリセルアレイの第1
のメモリセル(c3)に順次書込まれる。
補正データの内の第2のビット(b2)の列が全てのド
ライバICの順次フリップフロップ301a〜324d
を通して転送される。全てのドライバIC内の全てのフ
リップフロップにそれぞれ1ビットのデータ(第2のビ
ットb2)が保持されると、これらが対応するラッチ回
路のラッチ素子に一斉にラッチされる。ラッチされた補
正データはそれぞれ対応するメモリセルアレイの第2の
メモリセル(c2)に順次書込まれる。
補正データの内の第3のビット(b1)の列が全てのド
ライバICの順次フリップフロップ301a〜324d
を通して転送される。全てのドライバIC内の全てのフ
リップフロップにそれぞれ1ビットのデータ(第3のビ
ットb1)が保持されると、これらが対応するラッチ回
路のラッチ素子に一斉にラッチされる。ラッチされた補
正データはそれぞれ対応するメモリセルアレイの第3の
メモリセル(c1)に順次書込まれる。
の補正データの内の第4のビット(b0)の列が全ての
ドライバICの順次フリップフロップ301a〜324
dを通して転送される。全てのドライバIC内の全ての
フリップフロップにそれぞれ1ビットのデータ(第4の
ビットb0)が保持されると、これらが対応するラッチ
回路のラッチ素子に一斉にラッチされる。ラッチされた
補正データはそれぞれ対応するメモリセルアレイの第4
のメモリセル(c0)に順次書込まれる。
対する印字データ(各LED素子に対して1ビット)の
列が全てのドライバICの順次フリップフロップ301
a〜324dを通して転送される。全てのドライバIC
内の全てのフリップフロップにそれぞれ1ビットのデー
タが保持されると、これらが対応するラッチ回路のラッ
チ素子に一斉にラッチされる。ラッチされた印字データ
はドライブ回路内230d内の、対応するそれぞれ対応
する駆動回路DRCに供給され、それぞれ対応するメモ
リセルアレイに記憶されている補正データとともに、L
ED素子の駆動に用いられる。
スタティックメモリセルの回路構成を有し、入力ビット
線を共通にする。また、印字データのドライブ回路23
0dへの印字データの供給にもこの入力ビット線が利用
される。
ファ回路であり、ドライバIC101の入力端子DAT
AI3〜DATAI0に接続されている。235〜238
は出力バッファ回路であり、ドライバIC101の出力
端子DATAO3〜DATAO0に接続される。239、
241、242、245、246はインバータ回路であ
る。240、244はEX−OR回路である。243は
ドライバIC101の内部に設けられたプルアップ抵抗
である。247は基準電流回路で、VREF端子に接続さ
れレギュレータ回路127により作成された基準電圧V
refが供給される。
タ回路239により反転されCLKO端子よりIC10
1の外部へ出力される。LOADI端子に入力された信
号はインバータ回路242により反転されLOADO端
子より出力される。CLKO、LOADO端子からの信
号は次段のドライバIC(図14の例ではドライバIC
102)のCLKI、LOADI端子に入力される。以
下同様に縦続接続されたドライバICを信号伝搬してド
ライバIC126に達する。
の論理が反転する構成であるため、インバータ回路23
9や242においてライズタイムとフォールタイムに差
が発生したとしてもドライバIC101〜126を伝搬
するごとに両者は平均化され、ドライバICの最終段1
26においてもCLKI、LOADI信号のパルス幅は
1段目のドライバIC101におけるものとほとんど同
じに保たれる。
れているため、ドライバIC101の如く、SEL端子
を開放するとSEL端子レベルはHighレベルとな
り、CLKI端子に入力された信号とS/R−CLK信
号とは同一論理となる。同様にLOADI端子に入力さ
れた信号とLOAD−P信号とは同一論理となる。一
方、ドライバIC102における如く、SEL端子をグ
ランドに接続すると、ドライバIC101のCLKI端
子信号とドライバIC102の図示しないS/R−CL
K信号とは同一の論理となる。ドライバIC102の図
示しないLOAD−P信号についても同様である。
の回路を示す。401a〜401d、…、424a〜4
24dはそれぞれラッチ回路であり、ラッチ回路のイネ
ーブル信号であるG端子にはLOAD−P信号が供給さ
れる。
メモリセルアレイ(CM1a〜CM24dのうちの二
つ)を示す。これらはそれぞれドット番号1および2の
LED素子に対応して設けられている。他のメモリセル
アレイも各々一つのLED素子に対応して設けられてい
る。
々において、451〜458はインバータ回路である。
471〜478はNチャネルMOSトランジスタであ
る。491はバッファ回路で、それぞれデータラッチd
ot1、データラッチdot2が入力される。バッファ
回路491の出力はそれぞれデータdot1、データd
ot2として図20のAND回路504へ接続される。
ト番号1および2の補正ビット(b0)のデータを保持
し、NチャネルMOSトランジスタ471および472
で保持すべきデータの書き込み制御を行なう。Nチャネ
ルMOSトランジスタ471、472のゲート端子には
補正データのLSB(bit0)のデータ書き込みを指
令する信号“補正bit0−WR”が接続される。その
他のビット(bit1〜bit3)についても同様であ
る。
チdot96信号はCM1a、CM1bと同様の構成か
らなる図示しないメモリセルアレイ回路に接続されてい
る。
を格納するメモリセルアレイにおいて、1ビットのデー
タを保持する回路は2個のインバータと2個のMOSト
ランジスタによって構成されている。インバータ回路は
2個のトランジスタにより構成されるので補正データ1
ビットを格納する回路には6個のトランジスタを要して
いることになる。従来技術によるドライバICにおいて
用いられていたフリップフロップ回路を構成するために
20個のトランジスタを要していたことと比べると、本
実施の形態による回路においては素子数が大幅に削減さ
れている。図18のメモリセルは周知のSRAMのセル
と類似である。但し、SRAMでは、共通のバスを介し
てデータが読み出される。従って、同時に読み出される
ビットの数はバスの幅により限定される。図18では、
各メモリセルが独自の読み出し線を有している。従っ
て、LEDヘッド内の全メモリセルに記憶された1万ビ
ット近くのビットを同時に読み出すことができる。
である。501は演算増幅器であり、反転入力端子
(−)はドライバIC101の基準電圧入力端子VREF
に接続される。該端子にはLEDヘッドの基準電圧発生
用レギュレータ回路127の出力電圧Vrefが供給され
る。演算増幅器501の非反転入力端子(+)は基準抵
抗Rrefが接続されている。502はPチャネルMOS
トランジスタであり、基準抵抗Rrefに接続されてい
る。トランジスタ502のゲート端子には演算増幅回路
501の出力電圧Vcontrolが印加される。トランジス
タ502には次式で示されるIrefなる電流が流れる。
の、一個のLED(n番目のドット)の駆動のための回
路部分を示す。525はドライバIC101のLED駆
動用出力端子であり、図示しないLEDのアノード端子
と接続される。
ッファ回路、510〜514はPチャネルMOSトラン
ジスタ、515〜519はNチャネルMOSトランジス
タ、520〜524はLED駆動用のPチャネルMOS
トランジスタである。
dotn”信号とLED−DRV−ON信号とが入力さ
れる。AND回路505〜508およびバッフア回路5
09の入力端子はAND回路504の出力端子に接続さ
れ、AND回路505〜508の他の入力端子には補正
b3〜補正b0信号が入力される。この信号は図18に示
すメモリセルアレイ回路部より出力されている。MOS
トランジスタ515〜519のソース端子は、図19の
回路より出力される制御電圧Vcontrolに接続されてい
る。
電流を供給する主駆動用トランジスタで、一方トランジ
スタ520〜523はLEDの駆動電流を調整して光量
補正するための補助駆動トランジスタである。トランジ
スタ520〜523のゲート長は等しく、またそのゲー
ト幅は補正データのb3〜b0に対応して8、4、2、1
の比率となっている。(なお、トランジスタ502のゲ
ート長はトランジスタ520〜524のそれと等しく設
定されている。) LED駆動のための補正用トランジスタ520〜523
は上記の様に重み付けされたトランジスタ寸法からな
り、これより決まる駆動電流値を対応する(図示しな
い)LEDに供給することになる。
オフはそれぞれのドットごとの補正b3〜補正b0信号に
より決定され、LED駆動時(すなわち、対象とするド
ットnのデータdotn信号がHighレベルであり、
かつLED−DRV−ON信号がHighとなるとき)
に、トランジスタ524とともに補正b3〜補正b0信号
に対応してトランジスタ520〜523が選択的に駆動
され、それぞれのトランジスタからのドレーン電流の加
算された電流がLED素子の駆動電流となる。
スタ502に流れる電流に等しい。演算増幅器501の
出力電圧Vcontrolはトランジスタ502のゲート端子
に印加されている。演算増幅器501は前式(1)によ
る電流が流れる様Vcontrolを変化させてトランジスタ
502を制御する。Vcontrolは図20に示す、終段ト
ランジスタを駆動するプリバッファ回路を構成している
トランジスタ515〜519のソース電位となってい
る。
回路のNチャネルトランジスタは導通状態にあるので終
段トランジスタ520〜524のうち、補正bit3〜
補正bit0信号により選択されるトランジスタのゲー
ト電位はほぼVcontrolに等しいものとなる。LED駆
動時には、駆動用トランジスタ520〜524のゲート
電位は基準電流作成用トランジスタ502のゲート電位
Vcontrolとほぼ等しい電圧が印加される。即ちトラン
ジスタ502とトランジスタ520〜524とでカレン
トミラー回路を構成している。このためトランジスタ5
20〜524のうち、駆動されるトランジスタの各ドレ
ーン電流はトランジスタ502とそれぞれのトランジス
タとのゲート幅寸法の比率によって決定される。従っ
て、Vref電圧を変えてVcontrolを調整することによ
り、ドライバICの各LED駆動電流値を一括して調整
することができる。
は、メモリセルアレイ中に格納されたチップ補正データ
S3〜S0により16段階に変化させることもできるの
で、これによりLEDの駆動電流値もLEDアレイチッ
プごとに調整可能になる。
とに補正する回路(図20)の動作を説明するための模
式図である。図21の棒グラフは図20におけるPチャ
ネルMOSトランジスタ520,521,522,52
3,524のそれぞれが駆動されたときの駆動電流を示
し、それぞれ補正b3電流、補正b2電流、補正b1電
流、補正b0電流、主駆動電流として、各電流値を 8ΔI,4ΔI,2ΔI,ΔI,I0 として記載している。
主たる駆動電流はI0であり、この電流がLEDの駆動
電流を増減させて発光光量を補正するときの電流の下限
値となっている。それに対して、電流を増減するときの
調整単位がΔIであり(この電流は図20のトランジス
タ523による駆動電流である)、補正b0電流として
表現されている。
は4ΔI、補正b3電流は8ΔIであり、それぞれの駆
動電流値を加算したものがLED1素子の駆動電流とな
る。
付けられた電流値をとるので、それらの任意の組み合わ
せである合成電流(補正電流)は、 0,ΔI,2ΔI,3ΔI,…,14ΔI,15ΔI の16段階の値をとりうる。
タによる指令に従い、I0,I0+ΔI,I0+2ΔI,
I0+3ΔI,…,I0+15ΔIの様に調整することが
できる。
発生回路を示す。531、532はフリップフロップ回
路、533はNOR回路であり、531〜533とでリ
ングカウンタ回路を構成している。LOAD−P信号は
フリップフロップ回路531、532のリセット端子に
入力される。またSTB−P信号はフリップフロップ回
路531、532のクロック端子に入力されている。
位置カウンタ回路を示す。534、535はフリップフ
ロップ回路であり、両者でジョンソンカウンタ回路を構
成している。LOAD−P信号はフリップフロップ回路
534、535のリセット端子に入力され、図22の回
路より出力されるBIT SEL CLK信号はフリッ
プフロップ回路534、535のクロック端子に入力さ
れている。
線デコーダ回路を示す。536〜539はNAND回
路、540〜543はインバータ回路である。図22の
回路により発生されるメモリセルアレイ(図18)のデ
ータ書き込みのための制御信号WR−TRIGはNAN
D回路536〜539に入力される。またNAND回路
536〜539のその他の入力端子には図23の回路よ
り発生されるQ1−P、Q1−N、Q2−P、Q2−N
信号などが入力されている。NAND回路536〜53
9はこれら信号の信号レベルの組み合わせに応じて択一
的な4つの信号である補正bit3−WR〜補正bit
0−WRを作成する。インバータ回路540〜543は
これら信号線を駆動するためのバッファ回路として設け
られている。544はAND回路であり、LOAD−N
信号がオンのとき(Lowレベルのとき、従ってLOA
D−P信号がHighレベルのとき)STB−P信号に
よりLED−DRV−ON信号が発生して図示しないL
ED素子が駆動されない様に設けられている。
〜126のメモリセルへの書込みの動作を示す。この補
正データの書込みは、印刷開始に先立ち、例えばLED
ヘッドの電源投入の際に行なわれるもので、LEDヘッ
ドに接続されている図示しないプリンタ制御部からの指
令により、ヘッド内に設けられたEE−PROM(図2
の100e)からLEDの光量補正データを読み出して
ドライバICへ転送して、ドライバIC内の補正データ
記憶回路に記憶させるものである。
ATA3〜HD−DATA0、HD−CLK、HD−ST
B−Nの各信号はLEDヘッドのコネクタ部の信号を示
す。補正データWR信号は図18にて示されている4本
のメモリセルのデータ書き込み制御信号補正bit3−
WR〜補正bit0−WRを示している。
図1の制御IC100からドライバIC101へ出力さ
れるLEDの光量補正データである。またCLKO信号
は上記の光量補正データを転送するためのクロック信号
である。
ず、HD−LOAD信号をHighレベルとする(a
部)。次いで、HD−DATA3〜HD−DATA0信号
線を用いて、HD−CLK信号と同期してコマンドデー
タを送出する(A部)。ここでのコマンドは図10に示
されているTRANSコマンドであり、EE−PROM
に格納されているLEDの光量補正データをドライバI
Cへ転送することを指令するものである。
確定すると次いで送出されるクロック信号HD−CLK
により補正データの転送が行なわれる。まずB部におい
てbit3〜bit0の1ドット当り4ビットからなる
補正データのうちbit3のデータのみをLEDヘッド
の全ドット分について転送する。所定のパルス数のHD
−CLK信号の送出によりbit3データの転送が完了
すると、次いでHD−STB−N信号が送出される(C
部)。
モリセルアレイ(図18)に補正データを書き込みする
ための指令信号(補正データWR信号)を発生する。こ
の信号は図25のD部において補正bit3−WRとし
て記入されている。これによりドライバIC内のシフト
レジスタ230a内のフリップフロップ回路301a〜
324dに転送されていた補正データのうちのbit3
データはメモリセルアレイの該当するメモリセル、即ち
補正bit3−WR信号に接続されているメモリセル
(図16のc3、図18の457、458等)に書き込
みまれる。
信号により補正データbit2のデータ転送が行なわれ
る(E部)。転送終了後F部で示すHD−STB−N信
号を出力して補正データWR信号(G部)を発生させ
る。これによりE部にてドライバIC内のシフトレジス
タに転送されていた補正データのbit2のデータ列は
該当するメモリセル、即ち補正bit2−WR信号に接
続されているメモリセル(図16のc2、図18の45
5、456等)に書き込まれる。
ータのbit1が、K部、L部、M部にて補正データの
bit0についてドライバICへのデータ転送と、メモ
リセルアレイへの書き込みが行なわれる。以上によりL
ED素子各ドットごとの、それぞれ4ビットからなる光
量補正データ(bit3〜bit0)がすべてメモリセ
ルアレイ中に、図16のc3,c2,c1,c0の順に
書き込まれる。
owレベルへと戻し、次に行なわれるであろう印字デー
タの転送に備える。
へ、データ書き込みするときのタイミング発生回路(図
22)と補正ビット位置カウンタ(図23)、およびワ
ード線デコーダ回路(図24)の動作を示すタイムチャ
ートである。図中、C部、F部、I部、L部、D部、G
部、J部、M部記号は図25中の記号と対応している。
B−N信号は同一論理にて各ドライバICのSTB端子
への出力信号となる(図1)。この信号は図14のイン
バータ回路246にて正論理化され図26のSTB−P
信号となる。STB−P信号は図22のフリップフロッ
プ回路531、532などから構成されるリングカウン
タ回路のクロック入力となっている。このとき、LOA
D−P信号はHighレベル状態となっており、図22
のフリップフロップ回路531、532とはリセット状
態ではない。
初の立ち上がりエッジの後、BITSEL CLK信号
が発生する。次いでSTB−P信号の2パルス目の立ち
上がりエッジの後でWR−TRIG信号が発生する。S
TB−P信号の3パルス目の立ち上がりエッジにおいて
WR−TRIG信号はLowレベルへと戻り、それにひ
き続くSTB−P信号において、F部、I部、L部の様
に3パルス毎にBIT SEL CLK信号とWR−T
RIG信号が発生する。
23の回路にて発生される。図23において2つのフリ
ップフロップ回路534と535とでジョンソンカウン
タ回路を構成している。2つのフリップフロップ回路の
クロック信号としてBITSEL CLK信号が用いら
れる。
号の立ち上がりによりQ1−P信号とQ2−P信号はそれ
ぞれ“1,0”、“1,1”,“0,1”、“0,0”
の様に遷移する。図26における補正bit3−WR〜
補正bit0−WRの各信号は図24のワード線デコー
ダ回路で発生される。
4つの状態値(“1,0”、“1,1”、“0,1”、
“0,0”)をデコードして、WR−TRIG信号に応
じてD部、G部、J部、M部の様に補正bit3−WR
信号から順に補正bit0−WR信号までが発生する。
D−N信号がLowレベルのとき(すなわち図26のタ
イムチャートのときの様にLOAD−P信号がHigh
レベルのとき)にSTB−P信号によりLED−DRV
−ON信号が発生しない様に設けられている。
めにSTB−P信号が発生している状態においてはLO
AD−P信号はLowレベル(このときLOAD−N信
号はHighレベル)であるので、プリンタ制御部から
のLEDの発光駆動指令信号であるSTB−P信号はL
ED−DRV−ON信号として出力され、何らの支障も
きたさない。
LEDヘッドのドライバICにLEDの光量補正データ
を転送する場合に、(1)印字データを転送するために
設けられていたシフトレジスタを補正データの転送にも
兼用することとし、(2)上記シフトレジスタを介して
転送された補正データをメモリセルに一括して書き込
み、この書き込みデータによりLEDの光量補正するこ
ととした。これにより、従来技術でこの目的のために設
けられていたフリップフロップ回路(図51)に比べ
て、図18に示すメモリセルアレイを採用するとそれを
構成するトランジスタ数の削減ができ、ドライバICの
チップ面積も減少してICのコストの削減がはかれる。
また、図50にて示される従来技術による構成において
印字データ転送用のシフトレジスタと補正データ転送用
のシフトレジスタとを独立して設けるという無駄がなく
なり、コスト上有利である。さらに、端子数、ワイヤボ
ンディング数、基板面積が減り、補正回路部への信号の
入出力のためのボンディングワイヤが正しく結線されて
いるかのテストが不要となり、ヘッドとしての論理機能
のテストや、ワイヤボンディング検査が容易となる。
ルへの書き込みと印字データの転送をする場合とはLO
AD−P信号によって区別することができ、LOAD−
P信号がHighレベルのときにはSTB−P信号値に
よらずLEDの発光駆動を禁止する回路を設けているの
で、このときのSTB−P信号をLEDの発光駆動指令
信号以外の用途に転用可能となり、ヘッドの端子数の増
大することを防止できる。
とに分割されて転送される補正データは対応するメモリ
セルに一括して書き込みされる。このとき書き込むべき
ビット位置を指定する信号をドライバIC内に設けられ
た回路により発生させることとしたので、書き込み制御
のためのドライバICの端子数の増加はなく、上記
(1)のシフトレジスタによる印字データおよび補正デ
ータの転送の兼用化とあいまって必要端子数の減少がな
されるという利点がある。
あって、LEDの光量ばらつきを補正可能なLEDヘッ
ドを示す。100は補正データが格納されるEE−PR
OMとその制御回路を内蔵する制御ICである。601
〜626は互に同一構成からなり、縦続接続されたLE
DのドライバICである。そして、制御IC100より
見て1段目が601、2段目が602、…となる様記号
が付与されている。ドライバICは4つのブロックに分
割されている。即ち、ドライバIC601〜607で第
1のブロック、ドライバIC608〜614で第2のブ
ロック、ドライバIC615〜620で第3のブロッ
ク、ドライバIC621〜626で第4のブロックを構
成している。127はレギュレータ回路である。
頭となるIC601、608、615、621が代表と
して端子接続の様子が示されているが詳細には次の通り
端子処理される。即ち、制御IC100より見て奇数段
目となるドライバIC(601、603、…、625)
のSEL0端子は開放され、偶数段目となるドライバI
C(602、604、…、626)のSEL0端子はグ
ランドに接続される。また、ドライバIC601〜61
4のSEL1端子は開放とされ、ドライバIC615〜
626のSEL1端子はグランドに接続される。ドライ
バIC601〜626のS1とS0端子とはそれぞれ共
通に接続されヘッドの(図示しない)コネクタ部の信号
HD−SEL1とHD−SEL0としている。
ある。第1の実施の形態では、補正データをメモリセル
アレイへ書き込みするときのビット位置指定用のカウン
タ回路(図23)と書き込みトリガ信号のためのタイミ
ング発生回路(図22)とを用いているが、これらを省
き、代りに、SEL1、S1、S0の各端子が追加さ
れ、またコンパレータ回路631とデコーダ回路632
とが加えられている。630は抵抗であって、SEL1
端子レベルをプルアップするために設けている。
640、641はEX−NOR回路、642、643は
AND回路である。SEL1とSEL0端子はそれぞれの
ドライバICごとにグランドへ接続されるか、開放状態
とするかされており接続状態の組み合わせにより4つに
グループ分けされる。グランドに接続される端子はLo
wレベルであるし、開放される端子はHighレベルと
なり、SEL1、SEL0端子レベルにより601は
“1,1”、602は“1,0”、603は“1,
1”、615は“0,1”、616は“0,0”などで
ある。上記ドライバICごとに論理値が定まるSE
L1、SEL0に対してプリンタ部制御回路よりの入力信
号であるS1、S0信号とをそれぞれ比較し、一致して
なおかつLOAD−N信号がHighでSTB−P信号
が発生するときLED−DRV−ON信号が発生してL
ED駆動がなされる。すなわち、STB−P信号は全ド
ライバICに共通に接続されているが、STB−P信号
が発生してもLEDが駆動されるべきドライバICはS
1、S0の信号値の組み合わせによって決定される。こ
のため、ベタ黒印刷等のときもLEDヘッドの全LED
が同時に点灯されることはない。
4、645〜648はAND回路である。AND回路6
45〜648でS1、S0信号をデコードして、LOA
D−PとSTB−P信号が同時にHighレベルのとき
に補正bit3−WR〜補正bit0−WRの各信号線
を選択的に駆動する。すなわち、第1の実施の形態にお
いてドライバIC内部で発生していた補正データのビッ
ト位置指定データを外部より供給する様にしている。
れている補正データをドライバIC601〜626へ転
送するときの動作を示すタイムチャートである。プリン
タ部制御回路はa部においてHD−LOAD信号をHi
ghレベルとし、次いでTRANSモードを設定するた
めのコマンドデータを転送用クロックHD−CLKとと
もに送出する(A部)。次いでHD−CLK信号を送出
するとEE−PROM制御回路100dの働きによりそ
のデータ端子DATAO3〜DATAO0より補正データ
のうちのビット3(MSB)に相当するデータ列がCL
KO信号とともに出力される(B部)。なお、このとき
プリンタ部制御回路からはHD−SEL1、HD−SE
L0信号が図中S1、S0として出力され、B部のデー
タが補正のビット3に相当するデータであることをドラ
イバICに通知している。
が終了するとプリンタ制御部はHD−STB信号を送出
する(C部)。このときのS1、S0信号のデコード結
果より補正bit3−WR信号が発生して(D部)、メ
モリセル部のbit3位置にデータ書き込みがなされ
る。
転送され、G部においてこのときのS1、S0信号値
(“1,0”)からメモリセルのbit2位置へ、など
の様に補正bit0信号まで順にメモリセルへデータ格
納されることになる。
従来技術による場合と同様に印字データがヘッドへと転
送される。印字データのラッチ後(HD−LOAD信
号)、HD−STB−N信号が発生する。このときHD
−SEL1とHD−SEL0信号とが“1,1”であった
とすると、このデータは図29のEX−NOR回路(6
40、641)にてドライバICのSEL1、SEL0端
子レベルとそれぞれ比較され、一致検出されたドライバ
ICのみがLED駆動の対象となる。
L1、HD−SEL0信号値は変化しデータ“1,0”と
されている。これによりHD−SEL1,0=“11”の
ときに選択されていたドライバICは非選択状態となり
LED駆動は終了して、代わりにSEL1、SEL0端子
レベルが“1,0”とされているドライバICに接続さ
れるLEDアレイのみが駆動される。
EE−PROM素子より読み出した補正データをドライ
バICのシフトレジスタにより転送し、ドライバIC内
に設けたメモリセルに書き込むとき、メモリセルの書き
込むべきビット位置を、LEDヘッドに設けた信号線に
よりプリンタ制御部から直接指定できる様にしたので、
第1の実施の形態における様なビット位置指定のための
カウンタ回路が不要になる。更に、印字動作するときの
LED駆動を4つのブロックに分割しプリンタ制御部か
らの指令によりブロック毎に時分割して駆動することに
したので、LEDの同時駆動素子数が減少してヘッドの
駆動ピーク電流値の減少と、これによる駆動スイッチン
グ時に発生するノイズ電圧の低減がはかれる。
LED素子ごとの(ドットごとの)光量ばらつきを各々
4ビットずつの補正データにより16段階に調整する例
を示した。この例においては補正1段階ごとの光量変化
量をΔPとするとき、補正可能範囲は16・ΔPとな
る。
の1ドットごとのばらつきの他、LEDアレイ間での平
均光量の差も発生するため上記の16・ΔPなる補正可
能範囲をはずれて、十分な補正ができない場合が発生す
る。
えて、LEDアレイのチップ間補正もあわせて行なう様
にしたものである。なお、他の実施の形態と共通の回路
部分には同一の番号を付すことにし、説明を省略する。
回路群230bの接続を示す。この実施の形態のシフト
レジスタ230aは、縦続接続された24段のフリップ
フロップ回路301a〜301d、302a〜302
d、…、324a〜324dに加えて、25段目のフリ
ップフロップ回路325a〜325dを有する。
段のフリップフロップ回路301a〜324dに対応し
たメモリセルアレイCM1a〜CM24dの他に、チッ
プ補正データ記憶用メモリセルアレイCM25aを有
し、フリップフロップ回路325aの出力は、バッファ
回路425aを介して、メモリセルアレイCM25aに
供給されている。
47は、メモリセルアレイCM25aの出力を受けて、
これに基づいて基準電流を定め、これにより出力電圧V
controlが調整される。
は、それぞれ対応するメモリセルアレイCM1a〜CM
24dからの補正データを受ける他、基準電流回路24
7の出力を受けて、図示しないLED素子に対する駆動
電流を定める。
パラレル信号に対応する4つのセレクタ326a〜32
6dを有する。補正データの転送を行なうときは、LO
AD−P信号がHighレベルであり、セレクタ回路M
UXは、シフトレジスタの25段目のフリップフロップ
回路325a〜325dの信号出力をS/R−O0〜S
/R−O3として出力し、一方印字データの転送をする
ときは、LOAD−P信号がLowレベルであり、セレ
クタ回路MUXは、シフトレジスタの24段目のフリッ
プフロップ回路324a〜324dの信号出力をS/R
−O0〜S/R−O3として出力する。
プ回路325b〜325dは、補正データの転送中にフ
リップフロップ回路325aの出力とタイミングの合っ
た出力を形成するために設けられている。
ク端子にはS/R−CLK信号が供給される。シフトレ
ジスタの1段目からの出力信号はデータS/R dot
1〜データS/R dot4信号としてデータラッチ回
路401へ入力される。ラッチ回路401の4つの出力
信号をデータラッチdot1〜データラッチdot4と
命名している。シフトレジスタの1段目から24段目ま
でが印字データのドット1からドット96に関係してい
る。一方シフトレジスタの25段目(325a〜325
d)は、上記のようにLEDアレイのチップ補正データ
を伝達する目的で設けられており、フリップフロップ回
路325aからの出力信号をチップ補正データb0−b
3と命名している。
一部のメモリセルアレイCM1aおよびCM25aを示
す図である。メモリセルCM1aは、第1の実施の形態
と同様、LED素子のドット番号1の光量補正に用いら
れる4ビットの補正データを記憶する。一方、メモリセ
ルCM25aはLEDアレイ素子のチップ補正のための
4ビットの補正データを記憶するものである。
成は第1の実施の形態について、図18を参照して説明
したのと同様である。
t96信号を記憶するメモリセルアレイ(CM1b〜C
M24d)はメモリセルアレイCM1aと同様に構成さ
れている。
MOSトランジスタ471、472のゲート端子には補
正データのLSB(bit0)のデータ書き込みを指令
する信号“補正bit0−WR”が接続される。その他
のビット(bit1〜bit3)についても同様であ
る。
の補正データ記憶回路への書込みは例えばLEDヘッド
の電源を投入したときに行なわれ、補正データ記憶回路
に書込まれた補正データは、その後電源遮断まで保持さ
れて、印字の際に繰返し利用される。補正データ記憶回
路への書込みの際、シフトレジスタ230aは、制御I
C100内のEE−PROM100e内の補正データを
転送する。シフトレジスタ230aは、印字動作中はプ
リンタ制御部から供給される印字データHD−DATA
3〜HD−DATA0を転送する。転送された印字データ
は、それぞれdot 1 〜 dot 96 としてラッチ回路40
1a〜424dを介して、ドライブ回路230dに供給
される。
回路図である。501は演算増幅器であり反転入力端子
(−)はドライバIC101の基準電圧入力端子VREF
に接続される。該端子にはLEDヘッドの基準電圧発生
用レギュレータ回路127の出力電圧Vrefが供給され
る。演算増幅器501の非反転入力端子(+)は基準抵
抗Rrefが接続されている。演算増幅器501の出力端
子には抵抗R0〜R15の直列接続回路が接続される。上
記直列接続回路の他端は電源VDDに接続され、電源電圧
VDDと演算増幅器501の出力電圧との差の電圧をR0
〜R15により分圧し、それぞれV0〜V15として図36
に示す回路へ出力する。
あり、ソース、ドレーン端子はそれぞれVDDとRrefに
接続されている。トランジスタ502のゲート端子には
上記の分圧電圧V7が印加される。トランジスタ502
には次式で示されるIrefなる電流が流れる。
位)により決まる。いま図35のVREF電圧を上昇する
と演算増幅器501の作用により、トランジスタ501
の出力電圧は低下して、VDDとの電位差を増大させトラ
ンジスタ502のゲート・ソース間電圧も大きくなりト
ランジスタ502のドレーン電流すなわち基準抵抗Rre
fに流れる電流Irefも増加して上式の関係は満足させら
れる。
示す回路図である。503はマルチプレクサ回路であ
り、図35の回路により発生した分圧電圧V0〜V
15が、マルチプレクサ回路503の端子P0〜P15より
それぞれ入力される。一方、図34のメモリセルアレイ
CM25aより出力されるLEDアレイチップ相互間の
ばらつきを補正するためのチップ補正データS3〜S0は
マルチプレクサ503の端子S3〜S0に入力されてい
る。
0の16本の入力端子のうちのいずれか一つの端子が選
択され、その端子の入力電圧レベルが出力端子YよりV
controlなる電圧として出力される。
lはドライバICのLED駆動用トランジスタのプリバ
ッファ515〜519のソース電位となっているためL
EDの駆動時には、ほぼVcontrol電位に等しい電圧が
終段トランジスタ520〜524のゲート端子に印加さ
れ、そのドライバICによって駆動される全LEDの駆
動電流値を決定する。上記のVcontrol電圧はメモリセ
ルアレイ中に格納されたチップ補正データS3〜S0によ
り16段階に変化させられるので、これによりLEDの
駆動電流値もLEDアレイチップごとに調整可能にな
る。
れるデータを示すアドレスマップである。図示の例では
1ワード当り4ビットずつのデータが最大4096ワー
ド格納できるものとしている。なお、欄外のアドレス値
の表示は16進数にて表わしている。アドレスマップ中
のデータは25ワードずつ区別され、各チップ内におけ
るドット間ばらつきを補正するための、ドット間ばらつ
き補正データがdot2496 bit3などの様に記
載され、LEDアレイチップ間のばらつきを補正するた
めのチップ補正データがchip26 bit3などの
様に記載されている。ここで、chip26〜1は、そ
れぞれドライバIC126〜101を示している。これ
らのデータは制御IC100からドライバIC101〜
126へ転送されるときアドレス000から昇順に読み
出され、ドライバIC内のシフトレジスタにより転送さ
れる。
示しないプリンタ制御部が印刷開始に先だち、ヘッド内
に設けられたEE−PROM100e(図2)からLE
Dの光量補正データを読み出してドライバICへ転送す
る動作を示している。
ATA3〜HD−DATA0、HD−CLK、HD−ST
B−Nの各信号はLEDヘッドのコネクタ部の信号を示
す。補正データWR信号は図34にて示されている4本
のメモリセルのデータ書き込み制御信号補正bit3−
WR〜補正bit0−WRを示している。
図1の制御IC100からドライバIC101〜126
へ出力されるLEDの光量補正データである。またCL
KO信号は上記の光量補正データを転送するためのクロ
ック信号である。
タ制御部はHD−LOAD信号をHighレベルとする
(a部)。次いで、HD−DATA3〜HD−DATA0
信号線を用いて、HD−CLK信号と同期してコマンド
データを送出する(A部)。ここでのコマンドは図10
に示されているTRANSコマンドであり、EE−PR
OMに格納されているLEDの光量補正データをドライ
バICへ転送することを指令するものである。
確定すると次いで送出されるクロック信号HD−CLK
により補正データの転送が行なわれる。まずB部におい
てbit3〜bit0の1ドット当り4ビットからなる
補正データのうちbit3のデータのみをLEDヘッド
の全ドット分について転送する。所定のパルス数のHD
−CLK信号の送出によりbit3データの転送が完了
すると、次いでHD−STB−N信号が送出される(C
部)。
モリセルアレイ(図34)に補正データを書き込みする
ための指令信号(補正データWR信号)を発生する。こ
れによりドライバIC101〜126のそれぞれのシフ
トレジスタ230aで転送され、そのフリップフロップ
回路324d〜301aに保持されている各ドットごと
の補正データと、フリップフロップ回路325aに保持
されている各チップごとの補正データのうちのbit3
データはメモリセルアレイの該当するメモリセル(図3
4の補正bit3−WR信号に接続されるメモリセル
(図16のc3、図34の457、458)に書き込ま
れる。
信号により補正データbit2のデータ転送が行なわれ
る(E部)。転送終了後F部で示すHD−STB−N信
号を出力して補正データWR信号(G部)を発生させ
る。これによりE部にてドライバIC内のシフトレジス
タで転送されている補正データのbit2のデータ列は
メモリセルアレイに書き込みがなされる。
タのbit1が、K部、L部、M部にて補正データのb
it0についてドライバICへのデータ転送と、メモリ
セルアレイへの書き込みが行なわれる。
ットごとの、それぞれ4ビットからなる光量補正データ
(bit3〜bit0)がすべてメモリセルアレイ中に
書き込まれる。
owレベルへと戻し、次に行なわれるであろう印字デー
タの転送に備える。
である。まず図37、図38でchip26として表わ
されているLEDチップ26のチップ補正データのbi
t3が転送される。ここでLEDチップ26はドライバ
IC126に対応している。同様にLEDチップ25は
ドライバIC125に対応している。
496〜2493の補正データのbit3が送られる。
以下同様にドット2401まで転送されると、次いでL
EDチップ25のチップ補正データのbit3が転送さ
れ、更にLEDチップ25に属するドット2400から
ドット2305までの補正データbit3が転送され
る。
のチップ補正データと、LEDヘッドの全ドットごとの
補正データ(dot2496〜dot1)が送られる。
る信号波形が入力されるとき、HD−LOAD信号はH
ighレベルであるので、各ドライバIC内のLOAD
−P信号はすべてHighレベルとなっている。
hレベルのとき、セレクタ回路326a〜326dのB
端子からの入力信号が外部出力されるので、シフトレジ
スタはフリップフロップ回路301a〜301d、…、
325a〜325dからなる25段構成として動作する
ことになる。
D−P信号はLowレベルとなっているので、セレクタ
回路326a〜326dのA端子からの入力信号が外部
出力されるので、シフトレジスタは24段の構成として
動作し、印字データ中に余分なデータを付加する必要も
なく、従来ヘッドと同様に動作する。
し補正データ転送時にはドライバIC内のシフトレジス
タの段数を増加させる切り換え手段を設けた。これによ
りLEDアレイチップ内のLEDドット相互間のばらつ
き補正データに加え、LEDアレイチップ相互間のばら
つきを補正するためのデータをも、印字データ転送用シ
フトレジスタを用いて転送できる兼用化がなされた。
補正できるため従来行なわれていたLEDアレイの光量
測定(LEDアレイの全ドットの駆動電流の平均値、あ
るいはLED駆動電流の最大値と最小値の中心値)にも
とづく選別、ランク分けの作業が不要になり製造工程の
簡素化が図れる。即ち、従来は同一ランクに属するLE
Dアレイのみを集めてヘッドを構成していたが、そのよ
うなランク付けの作業が不要となる。
ルアレイに格納されたチップ補正データによりLEDの
定電流駆動制御のための制御電圧を16段階に調整可能
とした。
幅器の出力電圧を複数の抵抗の直列接続回路によって分
圧し、各接続点に発生する電圧を任意に選択して、LE
D駆動回路の制御電圧とする回路とした。
レイチップ相互間のばらつきを補正するためのデータに
より、ドライバICごとに駆動電流を大きく増減させる
ことができ、大きな範囲のばらつきをもっていたとして
も十分な精度まで補正することができる。
アレイ間のばらつきを補正するためにドライバIC内に
設けたチップ間ばらつき補正回路の別の構成方法に関す
るものである。なお、第3の実施の形態と同一回路とな
るものについて同一の記号を付し、説明を省略する。
電流回路を示す。501は演算増幅器、502はPチャ
ネルMOSトランジスタ、R、Rref0、Rref1、Rre
f2、Rref3はドライバIC内に集積化された抵抗素子で
ある。650〜653はNチャネルMOSトランジスタ
である。それぞれのトランジスタのゲート端子には図3
4に示されるメモリセルアレイCM25aから出力され
るチップ間ばらつきの補正データS0〜S3が入力され
る。抵抗素子Rref3〜Rref0はトランジスタ653〜6
50を介してグランドに接続されている。抵抗素子Rre
f3〜Rref0、Rに流れる電流をそれぞれIref3〜Ire
f0、Iと記号する。また、トランジスタ502を流れる
電流をIrefとする。
の電位は演算増幅器501の働きによりVREFに等しい
ものとなる。トランジスタ653〜650はチップ間ば
らつき補正データS3〜S0の論理値より導通、遮断状態
が制御される。
チップ補正データS3〜S0として“0,0,0,0”な
る出力が発生しているとする。これにより図39の65
3〜650はオフ状態となり、基準電流Irefは Iref=VREF/R=I となる。
S0が“0,0,0,1”となるとする。このときS0に
対応するトランジスタ650のみがオン状態となる。オ
ン状態のときのトランジスタのドレイン・ソース間電圧
は小さいので無視できる。このためIrefは、RとRref
0にそれぞれ流れる電流の加算したものとなり、 Iref=I+Iref0≒(VREF/R)+(VREF/Rre
f0) となる。
“1,1,1,1”となると基準電流Irefは抵抗Rref
3〜Rref0、Rにそれぞれ流れる電流の加算値となり Iref=I+Iref3+Iref2+Iref1+Iref0 ≒(VREF/R)+(VREF/Rref3)+(VREF/Rref2) +(VREF/Rref1)+(VREF/Rref0) となる。
る基準抵抗Rref3〜Rref1をRref0に対してそれぞれ1
/8、1/4、1/2となる比率とし重み付けするもの
とすると、 Rref3 = (1/8)・Rref0 Rref2 = (1/4)・Rref0 Rref1 = (1/2)・Rref0 となる。
変数とすれば任意のS3〜S0の組み合わせに対して Iref ≒(VREF/R) +(8・S3+4・S2+2S1+S0)×(VREF/Rref0) = (VREF/R) +(23・S3+22S2+21S1+20S0)×(VREF/Rref0) なる関係が得られる。
信号値の組み合わせによりVREF/Rを下限とし、増加
ステップをVREF/Rref0とする16段階の基準電流Ir
efが発生できることがわかる。
はメモリセルアレイに格納されたチップ補正データによ
りLEDの定電流駆動制御のための基準電流値を16段
階に調整可能とした。このときの回路素子の増加分とし
ては(メモリセルアレイ中のチップ補正データ格納のた
めのメモリセルアレイが増加することは当然として)図
39中の抵抗、トランジスタ各々4素子ずつのみです
む。
0eに格納されているLEDのドット補正データやチッ
プ補正データをドライバICへ転送し、全データを一括
して一時に書き込む場合の構成としている。このときメ
モリに同時に書き込みされるメモリセルの数は(ドライ
バIC1チップ当りのLEDドット数を96とし、LE
Dヘッド当り26個のドライバICを使用しているの
で)、 96×26=2496個 または、チップ補正データを設ける場合においては (96+1)×26=2522個 の様な膨大な数に達する。
書き込みする場合、書き込みトリガ信号の発生する初期
状態において、メモリセルの状態値反転に伴ない電源ラ
インに過渡的電流が多く流れ、ノイズ電圧を生じる。上
記の様に、同時に書き込みがなされるメモリセル数が多
大なものであると、発生するノイズ電圧も無視し得ない
ものとなる。第5の実施の形態はこのような問題を低減
するため、ドライバIC毎に複数にブロック分けして補
正データの書き込みをする駆動タイミングをブロック毎
にずらせて行い、同時に書き込みするメモリセル数を減
少する様にしたものである。
0は補正データが格納されるEE−PROMと、その制
御回路とを集積した制御ICであり、制御IC100と
同様の構成を有する。
設けられていた、1本ずつのSTBI入力、STBO出
力信号がSTBI1〜STBI4、STBO1〜STBO4
の4本ずつの入出力信号を備える構成としたことであ
る。制御IC700のSTBIn端子からの入力信号は
制御IC700内部を通過して出力端子STBOn(n
=1〜4)から同一論理で出力される構成としている。
第1〜第4の実施の形態において述べられた構成と同様
のものが適用できる。即ち、ドライバIC101〜12
6は同一ICの縦続接続回路となっており1段目が10
1、2段目が102、…となる様記号が付与されてい
る。そして、奇数段目のドライバICのSEL入力端子
は開放状態に、偶数段目のドライバICのSEL入力端
子はグランドに接続される。また、26個のドライバI
C101〜126は4つのブロックに分割されている。
即ちドライバIC101〜107で第1のブロック、ド
ライバIC108〜114で第2のブロック、ドライバ
IC115〜120で第3のブロック、ドライバIC1
21〜126で第4のブロックを構成している。図40
には、各ブロックの先頭のドライバICのみが明示され
ている。127は基準電圧作成用のレギュレータ回路で
ある。
−STB1−N〜HD−STB4−Nは制御IC700
に入力され、制御IC700のSTBO1〜STBO4端
子よりそれぞれ出力される。制御IC700のSTBO
1端子からの出力信号はドライバIC101〜107の
STB端子に共通に接続される。同様にSTBO2端子
出力はドライバIC108〜114へ、STBO3端子
出力はドライバIC115〜120へ、STBO4端子
出力はドライバIC121〜126へとそれぞれ共通に
接続されている。
1〜126へと補正データを転送した後、それぞれのI
Cチップ内の補正メモリセルへデータ書き込みする場合
の動作を示すタイムチャートである。本図は、例えば図
25におけるC部、F部、I部、L部などの動作部分に
該当するものであり、その他の動作は第1〜第4の実施
の形態におけるものと同様である。
データをすべてドライバICに転送した後、C1部にて
HD−STB1−N信号を3パルス発生させる。HD−
STB1−N信号は制御IC700のSTBO1信号出
力となるので、ドライバIC101〜107のSTB入
力端子を駆動する。これによりHD−STB1−N信号
の2パルス目でドライバICの101〜107内部の補
正bit3−WR信号が発生して該当するドライバIC
内のメモリセルアレイへの書き込みがなされる。
パルス目において、HD−STB2−N信号が出力され
る(C2部)。これにより制御IC700のSTBO2
端子より信号出力され、2クロック目でドライバICの
108〜114中のメモリセルアレイへの書き込み指令
信号補正bit3−WRを発生する。
1.5パルス周期ずつの時間遅延してHD−STB3−
NとHD−STB4−N信号が発生して、それぞれが分
担するドライバIC内回路を動作させる。
バICの番号を明確にするためドライバIC内の書き込
み指令信号を補正bit3−WR(1〜7)などの様に
記述している。
WR(1〜7)から補正bit3−WR(21〜26)
の各信号は互いに重なり合わない様に、動作タイミング
に位相差を設けている。ただし、必ずしも、重なり合わ
ない様にしなければならない訳ではなく、立上がりがず
れているだけで充分の場合もある。
へ補正データのbit2を転送した後、F1〜F4部の
様に信号出力して補正データのbit2を各ドライバI
Cのメモリセルアレイへ書き込みする。このときの書き
込み指令信号が、先の場合と同様に、補正bit2−W
R(1〜7)から補正bit2−WR(21〜26)と
して図中に記入されている。
はLEDヘッドを構成するドライバICをほぼ同数ずつ
の(7個、7個、6個、6個)4つのグループに分け、
それぞれのグループごとにストローブ信号(HD−ST
Bn−N)を割り当て、それぞれ動作タイミングに時間
差を設け、同時に書き込みされるメモリセル数をほぼ1
/4に減少させたので、書き込み時に発生するノイズ電
圧を低減させることができるという効果を生じる。
説明する。この実施の形態は、全体的構成は、第3の実
施の形態と同様であるが、図35及び図36の基準電流
回路の代りに、図42に示すものを用いた点で異なる。
である。501は演算増幅器であり、503はマルチプ
レクサであり、信号選択指示信号入力端子S3〜S0と1
6本のアナログレベル信号の入力端子P15〜P0とを有
し、前記S3〜S0に入力される信号の論理レベルにより
前記P15〜P0のうちの1つを選択し、選択された端子
に印加されている電圧レベルを出力端子Yより出力す
る。502はPチャネルMOSトランジスタであり、R
15〜R0は抵抗である。演算増幅器501の反転入力端
子(−)はドライバICの基準電圧入力端子VREFに接
続され、非反転入力端子(+)はマルチプレクサ503
の出力端子Yに接続される。
タ502のゲート端子に接続されるとともに、V
controlなる信号として図20の回路へ供給される。
DDに接続され、ドレーン端子はR15,R14,R13,…,
R1,R0の抵抗の直列接続回路に接続される。R0の他
端はグランドに接続されている。
は分圧された出力電圧V15,V14,…,V0が取り出さ
れ、マルチプレクサ503の各入力端子P15,P14,
…,P0にそれぞれ供給される。
リセルアレイCM25aより出力される、LEDアレイ
相互間のばらつきを補正するためのチップ補正データS
3〜S0が供給される。
であり、601〜604はバッファ回路であってそれぞ
れS3〜S0端子に接続される。
て、バッファ回路601〜604のそれぞれの出力端子
に接続されている。
信号S3〜S0の論理値により、入力端子P15〜P0の信
号レベルのうちいずれかを選択して端子Yより出力する
ためのスイッチ回路を構成している。
02に流れる電流をIrefとする。チップ補正データS3
〜S0が‘0000’であるとするとマルチプレクサ5
03のP0端子の電圧レベルV0にほぼ等しい電圧が端子
Yより出力される。
に印加される。演算増幅器501とMOSトランジスタ
502よりなるフィードバック制御回路によって、非反
転入力端子の電圧レベルは反転入力端子の電圧レベル
(VREF)にほぼ等しくなる様制御される。このため VREF=V0=R0×Iref となり、 Iref=VREF/R0 (1) の関係が得られる。
001’であるとすると、P1端子の電圧レベル(V1)
がY端子より出力され、 V1=Iref×(R0+R1) の関係より、先の場合と同様に Iref=VREF/(R0+R1) (2) となって、トランジスタ502に流れる電流が変化する
ことがわかる。
の論理値の16通りの組み合わせにより、トランジスタ
502に流れる電流も16段階に変化させることができ
る。トランジスタ502と図20のトランジスタ520
〜524とはカレントミラー回路を構成しているので、
LEDの駆動電流を16段階に変化することになる。
尚、図43において、アナログマルチプレクサをNチャ
ネルMOSトランジスタからなるスイッチ回路を用いて
構成したが、これら個々のスイッチ回路としてPチャネ
ルMOSトランジスタとNチャネルMOSトランジスタ
の並列回路で構成されるCMOSアナログスイッチを用
いることもでき、また、その他種々に変形することも可
能である。
明する。
のチップ間ばらつきを補正するため基準電流回路の電流
検出抵抗を複数の抵抗の直列接続となし、各抵抗の接続
点の任意の箇所から取り出した検出電圧を元にフィード
バック制御して、基準電流回路の定電流制御を行なう構
成とした。
1つとする代わりにそれを駆動するMOSトランジスタ
を、駆動能力の異なる複数のトランジスタに分割して、
チップ補正データにより前記複数のトランジスタを任意
の組み合わせで駆動または非駆動となし、LED駆動用
トランジスタとの間のミラー比を変化できる様構成した
ものである。
回路図であって、第6の実施の形態における図42に対
応するものである。その他の回路部分は第6の実施の形
態におけるものと同様のものである。
〜620はPチャネルMOSトランジスタ、621〜6
24はNチャネルMOSトランジスタである。
レギュレータ回路127(図1)が出力する基準電圧V
refを入力するための基準電圧入力端子VREFに接続され
る。
は他端をグランドに接続された抵抗R00と、5つのPチ
ャネルMOSトランジスタ612,614,616,6
18,620のドレーン端子に接続される。
タ615と622、トランジスタ617とトランジスタ
623、619と624とでそれぞれインバータ回路を
構成している。
すチップ補正データ格納用メモリセルより取り出したチ
ップ補正データS3〜S0が入力される。
PチャネルMOSトランジスタ614,616,61
8,620のゲート端子にそれぞれ接続されている。
12〜620のソース端子は電源VDDに接続され、Pチ
ャネルMOSトランジスタ612のゲート端子とNチャ
ネルMOSトランジスタ621〜624のソース端子は
演算増幅器611の出力端子に接続されている。
controlなる電圧として、LED駆動部(図20)へ出
力されている。
行なう回路であって、図20に対応するものである。
略化したもので、図20において、補正b3〜補正b0の
各信号をそれぞれ‘0000’となし(このとき各トラ
ンジスタ520〜523は遮断状態になる)、データd
otn信号とLED−DRV−ON信号とをアクティブ
として、NチャネルMOSトランジスタ519を導通状
態(このときPチャネルMOSトランジスタ524のゲ
ート端子にはほぼVcontrolに等しい電圧が印加され
る。)にした場合に相当する。
図20における主駆動トランジスタ524に相当するも
ので、525はLED駆動用出力端子、630はLED
であり、一端は前記525に接続されるとともに他端は
グランドに接続される。
4より出力される定電流制御のための制御電圧V
controlが印加される。
DDに接続され、ドレーン端子はLED駆動用出力端子5
25に接続されている。
Sトランジスタ612,614,616,618,62
0,524のゲート長をそれぞれ等しくなる様構成する
ものとする。
上記に対応して、それぞれWref,W3,W2,W1,
W0,Wと記号を付ける。更に抵抗R00を流れる電流を
Irefとする。
42の場合と同様に求められ、端子VREFの印加電圧を
Vrefとすると、 Iref=Vref/R00 (10) となる。
ップ補正のための補正データS3〜S0はそれぞれトラン
ジスタ613と621、トランジスタ615と622、
トランジスタ617と623、トランジスタ619と6
24から構成されるインバータ回路に入力される。
と、トランジスタ621は導通状態となり、トランジス
タ613は遮断状態となる。このとき、トランジスタ6
14のゲート端子には演算増幅器611の出力電圧であ
るVcontrolなる電圧が印加され、トランジスタ614
にはゲート電位であるVcontrolに応じて決定され、そ
のゲート幅として設定されたW3の値に比例する電流が
流れる。
ンジスタ613は導通状態となり、トランジスタ614
のゲート端子にはVDDに等しい電圧が印加され、トラン
ジスタ614は遮断状態となる。
る変数であるとする。またトランジスタ524を流れる
電流(LEDの駆動電流)をIXとする。
4のトランジスタ614,616,618,620はO
FFとなる。それゆえIrefはトランジスタ612を流
れる電流のみに依存する。また、トランジスタ612と
トランジスタ524とは同じゲート電位Vcontrolをと
るので、トランジスタ524に流れる電流はトランジス
タ612とトランジスタ524とのゲート幅の設定値の
比に応じたものとなる。これにより、 IX=(W/Wref)×Iref (11) として求められる。
ては前式のWrefを、導通状態にあるトランジスタ61
4,616,618,620のゲート幅の加算値に置き
換えればよいので、 IX=W×Iref/(Wref+S3・W3+S2・W2+S1・W1+S0・W0) (12) となり、チップ補正データS3〜S0により、ドライバI
CごとにLEDの駆動電流IXを増減することができ
る。
らつきを補正する回路とその制御方法について説明した
が、駆動する素子を発熱抵抗体とすることによりサーマ
ルプリントヘッドにも適用可能である。また、印字ヘッ
ドに限らず、表示装置に適用することも可能である。そ
の場合、補正データは、駆動エネルギーの補正のための
ものである。
EDヘッドのごとき被駆動素子を駆動する駆動装置にお
いて、駆動エネルギーの補正のための補正データの転送
と、駆動データの転送とを共通の転送手段により行なう
こととしたので、装置の構成が簡単となり、端子数、ワ
イヤボンディング数、基板面積が減り、補正データ転送
のための回路とドライバIC相互接続配線のテストが不
要となり、LED光量測定や、ワイヤボンディング検査
が容易となる。
々複数の被駆動素子を有する複数のチップにより構成さ
れ、駆動装置が、各チップに対応して設けられ各チップ
の補正のためのデータを記憶するチップ補正データ記憶
素子を含み、各チップの補正データがデータ転送手段に
よりチップ補正データ記憶素子に書込まれるようにすれ
ば、チップ間のバラツキも効率的に補正することができ
る。
データがデータ転送手段から与えられる際、記憶部をデ
ータ転送手段に接続された配線に選択的に接続するスイ
ッチ素子と、被駆動素子を駆動する際、記憶部の情報を
上記スイッチ素子を介することなく駆動素子に伝達する
伝達手段とで構成し、駆動素子が、それぞれ対応する駆
動データ及びドット補正データ記憶素子から伝達手段を
経由して入力された補正データに基づいて、対応する被
駆動素子を駆動するように構成することにより、簡単な
回路構成で、補正を行ない得る。
の制御ICおよびドライバICを示すブロック図でああ
る。
構成を示すブロック図である。
一例を示すブロック図である。
の一例を示すブロック図である。
TA0の端子の周辺回路部を示すブロック図である。
ATAO0の出力端子の周辺回路部を示すブロック図で
ある。
00aの一例を示すブロック図である。
0cの一例を示すブロック図である。
コマンド信号を送出してヘッドの動作モードを設定する
ときの動作を示すタイムチャートである。
てを示す表である。
PROMのデータを読み出すときの動作を示すタイムチ
ャートである。
を示すタイムチャートである。
を示すタイムチャートである。
ロック図である。
内部構成と、その周辺の接続を示す図である。
30b、補正データ記憶回路230c、ドライブ回路2
30dの相互接続を示す図である。
す図である。
ある。
d内の、一個のLED(n番目のドット)の駆動のため
の回路部分を示す回路図である。
する回路の動作を説明するための模式図である。
を示す。
ンタ回路を示す。
デコーダ回路を示す。
ャートである。
タ書き込みするときのタイミング発生回路、補正ビット
位置カウンタ、およびワード線デコーダ回路の動作を示
すタイムチャートである。
ICおよびドライバICを示すブロック図である。
示すブロック図である。
ータ回路631の一例を示すブロック図である。
回路632の一例を示すブロック図である。
OM100eに格納されている補正データをドライバI
C601〜626へ転送するときの動作を示すタイムチ
ャートである。
作を示すタイムチャートである。
トレジスタ230aとラッチ回路群230bの接続を示
す図である。
一部のメモリセルアレイCM1aおよびCM25aを示
す図である。
ある。
図である。
タを示すアドレスマップである。
0e(図2)からLEDの光量補正データを読み出して
ドライバICへ転送する動作を示すタイムチャートであ
る。
イバIC内に設けられた基準電流回路を示す図である。
ICとドライバICを示すブロック図である。
00からドライバ101〜126への補正データの転送
をした後に行なわれる補正メモリセルへのデータの書込
みを示すタイムチャートである。
である。
図である。
である。
d内の、一個のLEDの駆動のための回路部分を示す回
路図である。
部制御回路のブロック図である。
である。
る。
ごとの光量(発光パワー)のばらつきを対比させて描い
たグラフである。
ップフロップ回路の一構成例を示す。
M、101〜126、601〜626:ドライバIC、
230a:シフトレジスタ、230b:ラッチ回路群、
230c:補正データ記憶回路、230d:ドライブ回
路、247:基準電流回路、301a〜325d:フリ
ップフロップ回路、CM1a〜CM25d:メモリセル
アレイ、c0〜c3:メモリセル
Claims (18)
- 【請求項1】 それぞれドットの印字または表示のため
に駆動される被駆動素子の群を各駆動サイクル毎に選択
的に駆動する駆動装置において、 上記被駆動素子の各々に対応して設けられた駆動素子の
群と、 上記駆動素子の各々に対応して設けられ、上記駆動素子
から上記被駆動素子に供給される駆動エネルギーの補正
に用いられる補正データを蓄えるドット補正データ記憶
素子と、 上記の被駆動素子の各々を各駆動サイクル毎に駆動すべ
きかどうかを示す駆動データを上記駆動素子の群に与え
るとともに、上記駆動素子による上記被駆動素子の駆動
に先立って上記ドット補正データ記憶素子に上記補正デ
ータを与えるデータ転送手段とを備え上記駆動素子は、
それぞれ対応する駆動データ、および対応するドット補
正データ記憶素子に蓄えられた補正データに基づいて、
対応する被駆動素子を駆動し、 上記被駆動素子の群が、互いに縦続接続され各々複数の
被駆動素子を有する複数のチップにより構成され、上記
駆動装置が、各チップに対応して設けられ各チップの補
正のためのデータを記憶するチップ補正データ記憶素子
を含み、上記各チップの補正データが上記データ転送手
段により上記チップ補正データ記憶素子に書込まれ、 上記データ転送手段が、上記駆動素子に対応して設けら
れた段を有するシフトレジスタを含み、該シフトレジス
タの各段の出力が、対応する駆動素子および対応するド
ット補正データ記憶素子に接続されており、上記駆動デ
ータおよび上記補正データがともに上記シフトレジスタ
により転送されて上記駆動素子およびドット補正データ
記憶素子に供給され、 上記シフトレジスタが、上記チップ補正データ記憶素子
に対応する段をも含み、上記シフトレジスタが、上記チ
ップ補正データ及びドット補正データを転送するときは
上記チップ補正データ記憶素子に対応した段を通して転
送を行ない、上記駆動データを転送するときは、上記チ
ップ補正データ記憶素子に対応した段をバイパスして転
送を行なうための切換え手段を有することを特徴とする
駆動装置。 - 【請求項2】 各々ドットの印字または表示のために駆
動される被駆動素子の群を各駆動サイクル毎に選択的に
駆動する駆動装置において、 上記被駆動素子の各々に対応して設けられた駆動素子の
群と、 上記駆動素子の各々に対応して設けられ、上記駆動素子
から上記被駆動素子に供給される駆動エネルギーの補正
に用いられる補正データを蓄えるドット補正データ記憶
素子と、 上記の被駆動素子の各々を各駆動サイクル毎に駆動すべ
きかどうかを示す駆動データを上記駆動素子の群に対応
させるとともに、上記駆動素子による上記被駆動素子の
駆動に先立って上記ドット補正データ記憶素子に上記補
正データを対応させるデータ転送手段と、 該データ転送手段と上記駆動素子の群をそれぞれ対応さ
せて接続する第1の配線と、 上記データ転送手段から上記第1の配線に伝えられる信
号の反転論理の信号を伝える第2の配線とを備え、 上記補正データ記憶素子は、少なくとも一つのメモリセ
ルを有し、上記メモリセルは、 第1のインバータと第2のインバータとから成り、それ
ぞれ一方のインバータの出力を他方のインバータの入力
に接続し、これら接続端がそれぞれ第1の端子及び第2
の端子となるよう構成された記憶部と、 上記第1の端子と上記第1の配線との間に位置する第1
のスイッチ素子と、上記第2の端子と上記第2の配線と
の間に位置する第2のスイッチ素子とから成り、上記第
1及び第2の配線と上記記憶部の上記第1及び第2の端
子とを選択的に接続する一組のスイッチ素子とから成
り、 上記記憶部に接続され、該記憶部の情報を上記スイッチ
素子を介することなく上記駆動素子に伝達する伝達手段
とを備え、 上記駆動素子は、それぞれ対応する駆動データ、および
対応するドット補正データ記憶素子から上記伝達手段を
経由して入力された補正データに基づいて、対応する被
駆動素子を駆動することを特徴とする駆動装置。 - 【請求項3】 上記データ転送手段が、上記駆動素子に
対応して設けられた段を有するシフトレジスタを含み、
該シフトレジスタの各段の出力が、対応する駆動素子お
よび対応するドット補正データ記憶素子に接続されてお
り、上記駆動データおよび上記補正データがともに上記
シフトレジスタにより転送されて上記駆動素子およびド
ット補正データ記憶素子に供給される請求項2に記載の
駆動装置。 - 【請求項4】 上記データ転送手段から上記第1及び第
2の配線を介して上記メモリセルへ補正データの書き込
む時にのみ、上記第1及び第2のスイッチ素子をオンと
し、上記メモリセルへデータを伝えるメモリセル制御手
段を更に備えたことを特徴とする請求項2に記載の駆動
装置。 - 【請求項5】 上記伝達手段は、上記記憶部の上記第1
の端子と上記駆動素子とを接続する配線であることを特
徴とする請求項2に記載の駆動装置。 - 【請求項6】 上記第1及び第2のインバータの各々が
2つのトランジスタで構成されていることを特徴とする
請求項2に記載の駆動装置。 - 【請求項7】 上記補正データが第1ないし第nのビッ
ト(n≧2)からなり、上記複数のドット補正データ記
憶素子にそれぞれドット補正データの第1のビットを書
込んだ後、上記複数のドット補正データ記憶素子にそれ
ぞれ補正データの第2のビットを書込み、以下同様に第
nのビットまで順に書込むことを特徴とする請求項2に
記載の駆動装置。 - 【請求項8】 上記メモリセルが上記補正データの複数
のビットにそれぞれ対応して複数個設けられ、上記補正
データの複数のビットが順次伝えられる際、上記ドット
補正データ記憶素子の複数のメモリセルが順次選択され
ることを特徴とする請求項7に記載の駆動装置。 - 【請求項9】 上記駆動装置が互いに縦続接続された複
数個の集積回路を有し、上記複数のメモリセルを順次選
択する信号が上記集積回路の外部から供給されることを
特徴とする請求項8に記載の駆動装置。 - 【請求項10】 上記駆動装置が互いに縦続接続された
複数個の集積回路を有し、上記集積回路の外部から供給
される信号を元にして上記複数のメモリセルを順次選択
する信号が上記集積回路の各々の内部で発生されること
を特徴とする請求項8に記載の駆動装置。 - 【請求項11】 さらに、上記補正データを記憶する不
揮発性の記憶装置を有し、上記補正データが、上記不揮
発性の記憶装置から上記データ転送手段により転送され
て上記ドット補正データ記憶素子に供給されて、書込ま
れることを特徴とする請求項7ないし10のいずれかに
記載の駆動装置。 - 【請求項12】 上記駆動装置の電源投入時に上記補正
データが上記不揮発性の記憶装置から上記ドット補正デ
ータ記憶素子に供給されて書込まれることを特徴とする
請求項11に記載の駆動装置。 - 【請求項13】 さらに、上記チップの各々に対応して
設けられ、上記チップ補正データ記憶素子から出力され
るチップ補正データに応じた電圧を発生する手段を有
し、 上記駆動素子の各々は、対応する被駆動素子を駆動すべ
きかどうかを示す駆動データに応じてオン・オフ制御さ
れるトランジスタと、上記ドット補正データの複数のビ
ットにそれぞれ対応して設けられ、該ビットの各々に応
じてオン・オフ制御される複数のトランジスタとを互い
に並列接続した並列接続回路を有し、 上記チップ補正データに応じた制御電圧が、上記トラン
ジスタの並列接続回路から成る駆動素子に印加されて、
該被駆動素子の駆動電流が供給されることを特徴とする
請求項1に記載の駆動装置。 - 【請求項14】 上記制御電圧を発生する手段は、 基準電圧を受ける第1の入力端子を有する演算増幅器
と、 ソース及びドレインの一方が上記演算増幅器の第2の入
力端子に接続され、上記ソース及びドレインの他方が第
1の電源端子に接続されたトランジスタと、 上記演算増幅器の第2の入力端子と第2の電源端子との
間に接続された抵抗と、 上記第1の電源端子と上記演算増幅器の出力端子の間に
接続された複数の抵抗の直列接続回路と、 上記直列接続回路のそれぞれの抵抗の一端に接続された
複数の入力端子を有し、上記チップ補正データに応じて
上記複数の入力端子の何れかの電圧を出力する選択回路
とを有し、 上記演算増幅器の出力電圧に応じた電圧を上記トランジ
スタのゲートに印加し、これにより、上記基準電圧及び
上記チップ補正データに応じて変わる電圧を発生し、こ
の電圧を上記制御電圧として上記複数のトランジスタの
並列接続回路から成る駆動回路に供給することを特徴と
する請求項13に記載の駆動装置。 - 【請求項15】 上記制御電圧を発生する手段は、 上記基準電圧を受ける第1の入力端子を有する演算増幅
器と、 ソース及びドレインの一方が第1の電源端子に接続さ
れ、上記ソース及びドレインの他方が上記演算増幅器の
第2の入力端子に接続され、上記演算増幅器の出力にゲ
ートが接続されたトランジスタと、 上記演算増幅器の第2の入力端子と第2の電源端子との
間に接続されかつ互いに並列接続された複数の抵抗及び
スイッチ素子の直列回路とを有し、 上記直列回路のスイッチ素子はそれぞれ上記チップ補正
データによりオン・オフされ、これにより上記基準電圧
及び上記チップ補正データに応じた基準電流を上記トラ
ンジスタに流すとともに、上記トランジスタのゲートに
印加されている上記演算増幅器の出力を上記制御電圧と
して上記複数のトランジスタの並列接続回路から成る駆
動回路に供給することを特徴とする請求項13に記載の
駆動装置。 - 【請求項16】 上記制御電圧を発生する手段は、 上記基準電圧を受ける第1の入力端子を有する演算増幅
器と、 第1の電源端子にソース及びドレインの一方の端子が接
続され、上記演算増幅器の出力にゲートが接続されたト
ランジスタと、 上記トランジスタの上記ソース及びドレインの他方の端
子と第2の電源端子との間に接続された抵抗の直列接続
回路と、 上記抵抗の直列接続回路のそれぞれの抵抗の一端の電圧
を受ける複数の入力端子を有し、上記チップ補正データ
に応じて上記入力端子の電圧の内の一つを選択して出力
し、上記演算増幅器の第2の入力端子に印加する選択回
路とを有し、 上記基準電圧及び上記チップ補正データに応じた基準電
流を上記トランジスタに流すとともに、上記トランジス
タのゲートに印加されている上記演算増幅器の出力を上
記制御電圧として上記複数のトランジスタの並列接続回
路から成る駆動回路に供給することを特徴とする請求項
13に記載の駆動装置。 - 【請求項17】 上記制御電圧を発生する手段は、 上記基準電圧を受ける第1の入力端子を有する演算増幅
器と、 ソース及びドレインの一方が第1の電源端子に接続さ
れ、上記ソース及びドレインの他方が上記演算増幅器の
第2の入力端子に接続され、上記演算増幅器の出力にゲ
ートが接続されたトランジスタと、 上記演算増幅器の第2の入力端子と第2の電源端子との
間に接続された抵抗と、 ソース及びドレインの一方が上記第1の電源に接続さ
れ、上記ソース及びドレインの他方が上記演算増幅器の
第2の入力端子に接続され、かつ、互いに並列に接続さ
れたトランジスタと、 それぞれ上記並列接続されたトランジスタに対応して設
けられ、各々、互いに直列接続され、ゲートが互いに接
続されたPチャネルMOSトランジスタ及びNチャネル
MOSトランジスタから成り、上記ゲートが入力端子を
構成し、上記PチャネルMOSトランジスタと上記Nチ
ャネルMOSトランジスタの直列接続の一方の端子が上
記第1の電源端子に接続され、該直列接続の他方の端子
が上記演算増幅器の出力端子に接続された構成を有する
インバータと を有し、 上記並列接続されたトランジスタはそれぞれ上記インバ
ータを介して上記チップ補正データによりオン・オフさ
れ、これにより上記基準電圧及び上記チップ補正データ
に応じた基準電流を、上記ゲートが上記演算増幅器の出
力に接続されたトランジスタに流すとともに、該トラン
ジスタのゲートに印加されている上記演算増幅器の出力
を上記制御電圧として上記複数のトランジスタの並列接
続回路から成る駆動回路に供給することを特徴とする請
求項13に記載の駆動装置。 - 【請求項18】 上記被駆動素子がLEDであり、上記
被駆動素子を駆動すべきかどうかを示す信号が印字デー
タであることを特徴とする請求項1ないし17のいずれ
かに記載の装置。
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