JPH09109459A - 駆動装置 - Google Patents

駆動装置

Info

Publication number
JPH09109459A
JPH09109459A JP17682496A JP17682496A JPH09109459A JP H09109459 A JPH09109459 A JP H09109459A JP 17682496 A JP17682496 A JP 17682496A JP 17682496 A JP17682496 A JP 17682496A JP H09109459 A JPH09109459 A JP H09109459A
Authority
JP
Japan
Prior art keywords
correction data
drive
circuit
data
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP17682496A
Other languages
English (en)
Other versions
JP3124230B2 (ja
Inventor
Akira Nagumo
章 南雲
Minoru Tejima
実 手島
Jiro Tanuma
二郎 田沼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Data Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Data Corp filed Critical Oki Data Corp
Priority to JP17682496A priority Critical patent/JP3124230B2/ja
Priority to US08/694,055 priority patent/US5990920A/en
Publication of JPH09109459A publication Critical patent/JPH09109459A/ja
Application granted granted Critical
Publication of JP3124230B2 publication Critical patent/JP3124230B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
    • G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
    • G06K15/12—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers
    • G06K15/1238—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers simultaneously exposing more than one point
    • G06K15/1242—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers simultaneously exposing more than one point on one main scanning line
    • G06K15/1247—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers simultaneously exposing more than one point on one main scanning line using an array of light sources, e.g. a linear array
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
    • G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
  • Facsimile Heads (AREA)
  • Led Devices (AREA)

Abstract

(57)【要約】 【課題】 それぞれドットの印字または表示のために駆
動される被駆動素子の群を各駆動サイクル毎に選択的に
駆動する駆動装置において、該駆動のための駆動装置の
回路規模を小さくする。 【解決手段】 被駆動素子を各駆動サイクル毎に駆動す
べきかどうかを示す駆動データを転送するに先立ち、駆
動素子から被駆動素子に供給される駆動エネルギーの補
正に用いられる補正データを蓄えるドット補正データ記
憶素子に、補正データを与える転送するに際し、複数の
駆動素子の補正データの第１ビットを転送した後、次の
ビットを転送する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、被駆動素子の群
を各駆動サイクル毎に選択的に駆動する駆動装置に関す
る。被駆動素子の群は例えばＬＥＤを用いた電子写真プ
リンタにおけるＬＥＤの列、サーマルプリンタにおける
発熱抵抗体の列、表示装置における表示素子の列であ
る。
【０００２】以下本発明をＬＥＤを用いた電子写真プリ
ンタに適用した場合について述べる。
【０００３】
【従来の技術】従来、例えば電子写真プリンタにおいて
は、帯電した感光体ドラムを、プリント情報に応じて選
択的に照射して静電潜像を形成し、該静電潜像にトナー
を付着させて現像をおこなってトナー像を形成し、該ト
ナー像を用紙に転写し、定着させるようになっている。
【０００４】図４６は従来の電子写真プリンタにおける
プリンタ部制御回路のブロック図、図４７は従来の電子
写真プリンタのタイムチャートである。
【０００５】図４６において、１はマイクロプロセッ
サ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって
構成される印刷制御部であり、プリンタの印刷部の内部
に配設され、図示しない上位コントローラからの制御信
号ＳＧ１、ビデオ信号（ドットマップデータを一次元的
に配列したもの）ＳＧ２等によってプリンタ全体をシー
ケンス制御し、印刷動作を行う。上記制御信号ＳＧ１に
よって印刷指示を受信すると、印刷制御部１は、先ず定
着器温度センサ２３によってヒータ２２ａを内蔵した定
着器２２が使用可能な温度範囲にあるか否かを検出し、
該温度範囲になければヒータ２２ａに通電し、使用可能
な温度まで定着器２２を加熱する。次に、現像・転写プ
ロセス用モータ（ＰＭ）３をドライバ２を介して回転さ
せ、同時にチャージ信号ＳＧＣによって帯電用電圧電源
２５をオンにし、現像器２７の帯電を行う。
【０００６】そして、セットされている図示しない用紙
の有無および種類が用紙残量センサ８、用紙サイズセン
サ９によって検出され、該用紙に合った用紙送りが開始
される。ここで、用紙送りモータ（ＰＭ）５はドライバ
４を介して双方向に回転させることが可能であり、最初
に逆回転させて、用紙吸入口センサ６が検知するまで、
セットされた用紙をあらかじめ設定された量だけ送る。
続いて、正回転させて用紙をプリンタ内部の印刷機構内
に搬送する。
【０００７】印刷制御部１は、用紙が印刷可能位置まで
到達した時点において、上位コントローラに対してタイ
ミング信号ＳＧ３（主走査同期信号、副走査同期信号を
含む）を送信し、ビデオ信号ＳＧ２を受信する。上位コ
ントローラにおいてページ毎に編集され、印刷制御部１
によって受信されたビデオ信号ＳＧ２は、印字データ信
号ＨＤ−ＤＡＴＡとしてＬＥＤヘッド１９に転送され
る。ＬＥＤヘッド１９はそれぞれ１ドット（ピクセル）
の印字のために設けられたＬＥＤを複数個線状に配列し
たものである。
【０００８】そして、印刷制御部１は１ライン分のビデ
オ信号を受信すると、ＬＥＤヘッド１９にラッチ信号Ｈ
Ｄ−ＬＯＡＤを送信し、印字データ信号ＨＤ−ＤＡＴＡ
をＬＥＤヘッド１９内に保持させる。また、印刷制御部
１は上位コントローラから次のビデオ信号ＳＧ２を受信
している最中においても、ＬＥＤヘッド１９に保持した
印字データ信号ＨＤ−ＤＡＴＡについて印刷することが
できる。なお、ＨＤ−ＣＬＫは印字データ信号ＨＤ−Ｄ
ＡＴＡをＬＥＤヘッド１９に送信するためのクロック信
号である。
【０００９】ビデオ信号ＳＧ２の送受信は、印刷ライン
毎に行われる。ＬＥＤヘッド１９によって印刷される情
報は、マイナス電位に帯電させられた図示しない感光体
ドラム上において電位の上昇したドットとして潜像化さ
れる。そして、現像部２７において、マイナス電位に帯
電させられた画像形成用のトナーが、電気的に吸引力に
よって各ドットに吸引され、トナー像が形成される。
【００１０】その後、該トナー像は転写部２８に送ら
れ、一方、転写信号ＳＧ４によってプラス電位の転写用
高圧電源２６がオンになり、転写器２８は感光体ドラム
と転写器２８との間隙を通過する用紙上にトナー像を転
写する。
【００１１】転写されたトナー像を有する用紙は、ヒー
タ２２ａを内蔵する定着器２２に当接して搬送され、該
定着器２２の熱によって用紙に定着される。この定着さ
れた画像を有する用紙は、更に搬送されてプリンタの印
刷機構から用紙排出口センサ７を通過してプリンタ外部
に排出される。
【００１２】印刷制御部１は用紙サイズセンサ９、用紙
吸入口センサ６の検知に対応して、用紙が転写器２８を
通過している間だけ転写用高圧電源２６からの電圧を転
写器２８に印加する。そして、印刷が終了し、用紙が用
紙排出口センサ７を通過すると、帯電用高圧電源２５に
よる現像器２７への電圧の印加を終了し、同時に現像・
転写プロセス用モータ３の回転を停止させる。
【００１３】以後、上記の動作を繰り返す。
【００１４】次に、ＬＥＤヘッド１９について説明す
る。図４８は従来のＬＥＤヘッドの構造を示す図であ
る。図に示す様に、印字データ信号ＨＤ−ＤＡＴＡはク
ロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力
され、例えば、Ａ４サイズの用紙に印字可能であり１イ
ンチ当たり３００ドットの解像度を持つプリンタにおい
ては、２４９６ドット分のビットデータがフリップフロ
ップ回路ＦＦ1、ＦＦ2、…、ＦＦ2496から成るシフトレ
ジスタを順次転送される。次に、ラッチ信号ＨＤ−ＬＯ
ＡＤがＬＥＤヘッド１９に入力され、上記ビットデータ
は各ラッチ回路ＬＴ1、ＬＴ2、…、ＬＴ2496にラッチさ
れる。続いて、ビットデータと印刷駆動信号ＨＤ−ＳＴ
Ｂ−Ｎとによって、発光素子ＬＤ1、ＬＤ2、…、ＬＤ
2496のうち、Ｈｉｇｈ（高）レベルであるドットデータ
に対応するものが点灯される。なお、Ｇ0はインバータ
回路、Ｇ1、Ｇ2、…、Ｇ2496はＮＡＮＤゲート回路、Ｔ
ｒ1、Ｔｒ2、…、Ｔｒ2496はスイッチ素子、ＶDDは電源
である。
【００１５】図４８のＬＥＤヘッドを使用するプリンタ
においては、ＬＥＤヘッド１９のすべての発光素子ＬＤ
1、ＬＤ2、…、ＬＤ2496が印刷駆動信号ＨＤ−ＳＴＢ−
Ｎにより同時に、同一の時間駆動されるので、各発光素
子ＬＤ1、ＬＤ2、…ＬＤ2496ごとに配設されたスイッチ
素子Ｔｒ1、Ｔｒ2、…、Ｔｒ2496や発光素子ＬＤ1、Ｌ
Ｄ2、…、ＬＤ2496などの特性にばらつきがあると各印
刷ドットごとの発光強度にもばらつきが発生してしま
う。その結果、感光体ドラム上に形成される静電潜像の
各ドットの大きさに差を生じ、実際に印刷される画像の
各ドットの大きさにも差が生じることになる。
【００１６】図４９はＬＥＤヘッドの構成と、ヘッドの
各ドットごとの光量（発光パワー）のばらつきを対比さ
せて描いたグラフである。
【００１７】ＤＲＶ１〜ＤＲＶ２６はＬＥＤアレイチッ
プＣＨＰ１〜ＣＨＰ２６をそれぞれ駆動するためのドラ
イバＩＣである。
【００１８】本図においてＬＥＤアレイ（ＣＨＰ１等）
にはそれぞれ９６個のＬＥＤ素子が集積されており、各
ＬＥＤ素子とドライバＩＣの出力端子とはワイヤーボン
ディング接続されている。
【００１９】図４９ではドライバＩＣ１チップ当り９６
個のＬＥＤ素子が駆動でき、これらが２６チップ分カス
ケードに接続され、外部より入力される印字データをシ
リアルに転送することができるものとしている。
【００２０】図４９の下部のグラフはＬＥＤのドット位
置と発光パワーの関係をＬＥＤアレイチップ（ＣＨＰ１
〜ＣＨＰ２６）と対比させて描いたものである。
【００２１】破線（横線）は同一のＬＥＤアレイチップ
に属するドットについての発光パワーのばらつきの範囲
を示している。（ドット間ばらつき） 一方、一点鎖線はＬＥＤの各チップに属するドットごと
の平均発光パワーのばらつき（チップ間ばらつき）の範
囲を示している。
【００２２】従来構成のＬＥＤヘッドにおいて、それを
構成するドライバＩＣやＬＥＤアレイ内におけるドット
間の発光ばらつきに比べ、ドライバＩＣ相互やＬＥＤア
レイチップ相互の平均的な発光パワーのばらつきの方が
大きいため、チップ毎の平均発光パワーの測定結果を元
に複数のグループにランク分けし、同一のランクに属す
るチップのみを集めてＬＥＤヘッドを組み立てることが
行なわれている。
【００２３】上記のＬＥＤ光量（発光パワー）のばらつ
きは感光ドラムの露光時に露光エネルギーのむらとなっ
て現われ、現像後にはドットの大きさのばらつきとな
る。
【００２４】文字等からなる画像を印刷する場合にはド
ットの大きさに差があってもほとんど無視することがで
きるが、写真等の画像を印刷する場合にはドットの大き
さに差があると印刷濃度にばらつきが生じ印刷品位が低
下してしまうので望ましくない。
【００２５】そこで、静電潜像の各ドットの大きさに差
が生じないように、ＬＥＤヘッド１９を複数のＬＥＤド
ライバＩＣによって構成し各発光素子ＬＤ1、ＬＤ2、
…、ＬＤ2496に所定の発光出力を生じさせるために必要
な電流値の平均値を各ＬＥＤドライバＩＣごとに求め上
記平均値によってＬＥＤドライバＩＣを選別、ランク分
けし同じレベルのＬＥＤドライバを使用してＬＥＤヘッ
ド１９を構成するようにしている。
【００２６】図５０は、特開平１−１６０６５９号公報
に開示されている、ＬＥＤヘッド１９の別の従来例を示
す。４４は印字データ転送用のシフトレジスタであり、
Ｑ1からＱNのＮ個の出力端子を備えている。４８は印字
データ用のデータ入力端子、４９はクロック入力端子で
ある。３９−１、４０−１、４１−１はＬＥＤの光量補
正データ用シフトレジスタを構成するフリップフロップ
回路であり、フリップフロップ回路３９−１、４０−
１、４１−１とで１ドットの光量補正のための補正デー
タを保持する。
【００２７】３９−Ｎ、４０−Ｎ、４１−ＮはＮドット
目の光量補正のための補正データを保持するフリップフ
ロップ回路である。４６は補正データのデータ入力端
子、４７は補正データ用シフトレジスタのクロック入力
端子である。４３はストローブ信号発生回路、４２−
１、…、４２−ＮはＡＮＤ回路である。
【００２８】３８−１、…、３８−ＮはＬＥＤ素子であ
り、３１−１、３２−１、３３−１、３４−１、〜３１
−Ｎ、３２−Ｎ、３３−Ｎ、３４−ＮはＬＥＤ３８−
１、…、３８−Ｎを駆動するためのトランジスタであ
る。そのうち、３１−１、…、３１−ＮはＬＥＤの駆動
のオン、オフを決定する主駆動ＭＯＳトランジスタであ
る。３２−１、３３−１、３４−１はＬＥＤ３８−１駆
動時に発光光量の補正のために駆動電流値を増加させる
目的で設けられている補助ＭＯＳトランジスタである。
３２−Ｎ、３３−Ｎ、３４−Ｎ等も同様である。
【００２９】３０−１、…、３０−Ｎはインバータ回路
であり、主ＭＯＳトランジスタ３１−１、…、３１−Ｎ
を駆動制御する。３５−１、３６−１、３７−１はＮＡ
ＮＤ回路であり、補助ＭＯＳトランジスタ３２−１、３
３−１、３４−１をそれぞれ駆動制御する。３５−Ｎ、
３６−Ｎ、３７−Ｎ等も同様である。４５は電源端子で
ある。
【００３０】図５１はＬＥＤの補正データを保持するた
めのフリップフロップ回路の一構成例を示す。５１はフ
リップフロップ回路のロジックシンボルである。５２〜
５５はＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタとを並列に接続してなるトランスミッシ
ョンゲートである。５６〜６１はインバータ回路であ
る。
【００３１】インバータ回路５６〜６１はＰチャネルと
Ｎチャネルの２個のＭＯＳトランジスタから構成される
ので、フリップフロップ回路５１を構成するトランジス
タの総数として２０個を要している。
【００３２】
【発明が解決しようとする課題】しかしながら上記構成
のＬＥＤヘッドでは、印字データの転送のためのシフト
レジスタとは別個に補正データの転送および保持のため
にフリップフロップ回路３９−１〜４１−Ｎの列を用い
ており、さらにこれに伴い、各ドライバＩＣにおいて、
印字データの入出力のための端子の他に補正データの入
出力のための端子を必要としていた。補正データの転送
および保持のためのフリップフロップ回路は、１回路当
たり上記のように２０個のトランジスタで構成され、回
路規模が大きくなると言う問題があった。
【００３３】また、上記構成の装置では、１ドットの光
量補正のため３個のフリップフロップ回路と、３個の補
助ＭＯＳトランジスタなどを設け、１ドット当り３ビッ
トからなる補正データを入力することにより、光量補正
を８段階に行なう構成としている。このため、仮に１段
階あたり２％ずつのステップで補正を行なうとすると補
正可能なレベルとして−６％、−４％、−２％、０％、
＋２％、＋４％、＋６％、＋８％となり、−６％〜＋８
％の範囲でしか補正が行なえないという問題があった。
【００３４】ＬＥＤアレイチップの光量ばらつきとして
は同一のＬＥＤアレイチップに属する１ドットごとのば
らつきの他、ＬＥＤアレイチップ間での平均光量の差も
発生するため、上記の補正可能範囲をはずれて十分な光
量補正ができない場合が発生する。
【００３５】本発明の目的は、ＬＥＤアレイを用いた電
子写真プリンタのプリントヘッド、より広くは被駆動素
子の群の駆動のための駆動装置の回路規模を小さくする
ことにある。
【００３６】本発明の他の目的は、補正データを効率的
に転送し、また補正データ記憶素子に効率的に書込むこ
とのできる駆動装置を提供することにある。
【００３７】本発明の他の目的は、駆動素子の群が従属
接続された複数のチップにより構成されている場合に、
チップ間のバラツキをも効率的に補正し得る駆動装置を
提供することにある。
【００３８】本発明の他の目的は、補正データに基づく
駆動素子の駆動量の補正を簡単な回路で行ない得るよう
にすることにある。
【００３９】
【課題を解決するための手段】本願の第１の発明の駆動
装置は、それぞれドットの印字または表示のために駆動
される被駆動素子の群を各駆動サイクル毎に選択的に駆
動する駆動装置において、上記被駆動素子の各々に対応
して設けられた駆動素子の群と、上記駆動素子の各々に
対応して設けられ、上記駆動素子から上記被駆動素子に
供給される駆動エネルギーの補正に用いられる補正デー
タを蓄えるドット補正データ記憶素子と、上記の被駆動
素子の各々を各駆動サイクル毎に駆動すべきかどうかを
示す駆動データを上記駆動素子の群に与えるとともに、
上記駆動素子による上記被駆動素子の駆動に先立って上
記ドット補正データ記憶素子に上記補正データを与える
データ転送手段とを備え上記駆動素子は、それぞれ対応
する駆動データ、および対応するドット補正データ記憶
素子に蓄えられた補正データに基づいて、対応する被駆
動素子を駆動し、上記補正データが第１ないし第ｎのビ
ット（ｎ≧２）からなり、上記複数のドット補正データ
記憶素子にそれぞれドット補正データの第１のビットを
書込んだ後、上記複数のドット補正データ記憶素子にそ
れぞれ補正データの第２のビットを書込み、以下同様に
第ｎのビットまで順に書込むことを特徴とする。
【００４０】本願の第２の発明の駆動装置は、それぞれ
ドットの印字または表示のために駆動される被駆動素子
の群を各駆動サイクル毎に選択的に駆動する駆動装置に
おいて、上記被駆動素子の各々に対応して設けられた駆
動素子の群と、上記駆動素子の各々に対応して設けら
れ、上記駆動素子から上記被駆動素子に供給される駆動
エネルギーの補正に用いられる補正データを蓄えるドッ
ト補正データ記憶素子と、上記の被駆動素子の各々を各
駆動サイクル毎に駆動すべきかどうかを示す駆動データ
を上記駆動素子の群に与えるとともに、上記駆動素子に
よる上記被駆動素子の駆動に先立って上記ドット補正デ
ータ記憶素子に上記補正データを与えるデータ転送手段
とを備え上記駆動素子は、それぞれ対応する駆動デー
タ、および対応するドット補正データ記憶素子に蓄えら
れた補正データに基づいて、対応する被駆動素子を駆動
し、上記被駆動素子の群が、互いに縦続接続され各々複
数の被駆動素子を有する複数のチップにより構成され、
上記駆動装置が、各チップに対応して設けられ各チップ
の補正のためのデータを記憶するチップ補正データ記憶
素子を含み、上記各チップの補正データが上記データ転
送手段により上記チップ補正データ記憶素子に書込まれ
ることを特徴とする。
【００４１】本願の第３の発明の駆動装置は、それぞれ
ドットの印字または表示のために駆動される被駆動素子
の群を各駆動サイクル毎に選択的に駆動する駆動装置に
おいて、上記被駆動素子の各々に対応して設けられた駆
動素子の群と、上記駆動素子の各々に対応して設けら
れ、上記駆動素子から上記被駆動素子に供給される駆動
エネルギーの補正に用いられる補正データを蓄えるドッ
ト補正データ記憶素子と、上記の被駆動素子の各々を各
駆動サイクル毎に駆動すべきかどうかを示す駆動データ
を上記駆動素子の群に与えるとともに、上記駆動素子に
よる上記被駆動素子の駆動に先立って上記ドット補正デ
ータ記憶素子に上記補正データを与えるデータ転送手段
とを備え、上記補正データ記憶素子は、記憶部と、補正
データが上記データ転送手段から上記ドット補正データ
記憶素子に与えられる際、上記記憶部を上記データ転送
手段に選択的に接続するスイッチ素子と、上記被駆動素
子を上記駆動素子により駆動する際、上記記憶部の情報
を上記駆動素子に伝達する伝達手段とを備え、上記駆動
素子は、それぞれ対応する駆動データ、および対応する
ドット補正データ記憶素子から上記伝達手段を経由して
入力された補正データに基づいて、対応する被駆動素子
を駆動することを特徴とする。
【００４２】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。以下の説明で、信号に関し、例えば
ＬＯＡＤ−Ｐの如く最後に「−Ｐ」が付された信号は正
論理の信号(Ｈｉｇｈレベルのときアクティブ）、ＬＯ
ＡＤ−Ｎの如く最後に「−Ｎ」が付された信号は負論理
の信号（Ｌｏｗレベルのときアクティブ）であり、ＬＯ
ＡＤ−ＰとＬＯＡＤ−Ｎとは相補的（一方が他方の反転
信号）である。
【００４３】第１の実施の形態 図１はこの発明の第１の実施の形態を示すブロック図で
あって、１００はＬＥＤヘッドのドットごとの発光ばら
つきを補正するための補正値が格納されたＥＥ−ＰＲＯ
Ｍ（電気的な消去・書き込みが可能な不揮発性メモリ）
およびその制御回路からなる制御ＩＣである。
【００４４】１０１〜１２６は同一構成からなり、互い
に縦続接続されたＬＥＤのドライバＩＣであって、１チ
ップ当り９６素子のＬＥＤを配列したＬＥＤアレイ素子
（図１には示されていないが、図５０の３８−１〜３８
−Ｎと同様のもの）と１対１に接続され、ドライバＩＣ
１チップにてＬＥＤアレイ素子１チップの９６ドット分
の発光素子を駆動する。
【００４５】図１のＬＥＤヘッドにおいては２６個のド
ライバＩＣチップ１０１〜１２６を用いているので、そ
の全ドット数は ９６ドット／チップ×２６チップ＝２４９６ドット となる。
【００４６】１２７はレギュレータ回路でヘッドの電源
電圧ＶDDを降圧して、ＬＥＤ素子を定電流駆動するため
の定電流回路の基準電圧Ｖrefを発生する。レギュレー
タ回路１２７で発生した基準電圧ＶrefはドライバＩＣ
１０１〜１２６に供給される。
【００４７】ドライバＩＣのＳＥＬ端子には、ＩＣ内部
にプルアップ抵抗が設けられている。そして１段目のド
ライバＩＣ１０１のＳＥＬ入力端子は開放されており、
２段目のドライバＩＣ１０２のＳＥＬ入力端子はグラン
ドに接続されている。以下同様に奇数段目のドライバＩ
ＣのＳＥＬ入力端子は開放とされ、偶数段目のドライバ
ＩＣのＳＥＬ入力端子はグランドに接続されている。
【００４８】ＬＥＤヘッドとプリンタ制御部とのインタ
ーフェース信号、すなわちデータ信号ＨＤ−ＤＡＴＡ3
〜ＨＤ−ＤＡＴＡ0、クロック信号ＨＤ−ＣＬＫ、ラッ
チ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−
Ｎは図示しないＬＥＤヘッドの端子電極よりヘッドの制
御ＩＣ１００の入力端子ＤＡＴＡ3〜ＤＡＴＡ0、ＣＬＫ
Ｉ、ＬＯＡＤＩ、ＳＴＢＩにそれぞれ接続される。制御
ＩＣ１００の出力信号ＤＡＴＡＯ3〜ＤＡＴＡＯ0、ＣＬ
ＫＯ、ＬＯＡＤＯはドライバＩＣ１０１のＤＡＴＡＩ3
〜ＤＡＴＡＩ0、ＣＬＫＩ、ＬＯＡＤＩ入力端子にそれ
ぞれ接続される。制御ＩＣ１００の出力信号ＳＴＢＯは
ドライバＩＣ１０１〜１２６の入力端子ＳＴＢのそれぞ
れに接続される。
【００４９】上記信号のうち、ドライバＩＣ１０１のＣ
ＬＫＩ、ＬＯＡＤＩ端子からの入力信号はそれぞれドラ
イバＩＣ１０１内部に設けられたインバータ回路を通過
して、ＣＬＫＯ、ＬＯＡＤＯ端子より出力される。これ
ら信号は次段のドライバＩＣ１０２の入力端子ＣＬＫ
Ｉ、ＬＯＡＤＩに供給される。以下同様に２６段目のド
ライバＩＣ１２６までドライバＩＣの縦続接続回路によ
り信号伝搬される。
【００５０】ＬＥＤヘッドのデータ入力端子ＨＤ−ＤＡ
ＴＡ3〜ＨＤ−ＤＡＴＡ0には２値データからなる印字デ
ータが入力される。これは印字用紙上において隣接する
４画素のデータをＨＤ−ＣＬＫ信号に従って１度に入力
できるよう、４ビットのパラレルデータとしている。こ
れにより同一印字速度のときヘッドのデータ線数を１本
とする場合に比べてヘッドのクロック周波数を１／４と
することができ、ＬＥＤヘッドの印字データ転送時に発
生する不要な電磁放射ノイズを低減する工夫がなされて
いる。
【００５１】ヘッドの各ドットを構成するＬＥＤ素子の
光量のばらつきを補正するための光量のドット補正デー
タは各ドット当り４ビットからなり、これによりドット
ごとの光量ばらつきを１６段階に補正することができ
る。
【００５２】これら４ビットからなるＬＥＤのドット間
ばらつき補正データ等のデータは、ヘッドの印字データ
入力端子ＨＤ−ＤＡＴＡ3〜ＨＤ−ＤＡＴＡ0を用いて図
示しないプリンタ制御回路を介して受信される。
【００５３】同様にドライバＩＣ１０１〜１２６のデー
タ入力・出力端子ＤＡＴＡＩ3〜ＤＡＴＡＩ0、ＤＡＴＡ
Ｏ3〜ＤＡＴＡＯ0もまた印字データとＬＥＤのドット間
ばらつき補正データの入力・出力にも兼用される構成と
なっており、これにより以下の効果を得ている。
【００５４】（１）ドライバＩＣ相互を、ＩＣチップが
搭載されたプリント配線板を介してワイヤーボンディン
グ接続するときの接続ワイヤー本数が少なく、ヘッドの
組み立て時間が短縮される。
【００５５】（２）ドライバＩＣ相互の信号伝達が行な
われるプリント配線板の信号パターン本数が少なくなり
プリント配線板サイズの縮小とそれによるＬＥＤヘッド
の小形化が図れる。
【００５６】（３）ＬＥＤヘッド製造における完成検査
工程において印刷パターンの完全性を検証することによ
りドライバＩＣ相互間の接続の正しさが判定できるの
で、これによりドライバＩＣ相互間の補正データの伝達
についても正常であると判定でき、補正データ専用の信
号線の接続が不完全な不良ヘッドが不良と判定されない
まま、次のＬＥＤ光量測定工程へ送られ、検査されると
いう無駄な作業を省くことができる。
【００５７】図２はヘッド内に配置されＬＥＤの光量補
正のためのデータが格納されているＥＥ−ＰＲＯＭ素子
とそれを制御する回路とを含んだ制御回路ＩＣ１００の
ブロック図である。
【００５８】１００ｅはＥＥ−ＰＲＯＭ、１００ｄはＥ
Ｅ−ＰＲＯＭの制御回路部、１００ｃはＥＥ−ＰＲＯＭ
への書き込みや読み出し時のアドレス信号を発生するカ
ウンタ回路である。１００ａは各回路部へのクロック信
号の発生を行なうクロック制御部である。１００ｂはモ
ード制御部であって、ＬＥＤヘッドに対して与えられる
コマンド信号に対して、これをデコードして保持しそれ
にもとづく回路動作を指令する。
【００５９】ＬＥＤヘッドのコネクタ部に設けられた信
号端子よりＨＤ−ＤＡＴＡ3〜ＨＤ−ＤＡＴＡ0、ＨＤ−
ＣＬＫ、ＨＤ−ＬＯＡＤ、ＨＤ−ＳＴＢ−Ｎの信号は制
御ＩＣ１００のＤＡＴＡ3〜ＤＡＴＡ0、ＣＬＫＩ、ＬＯ
ＡＤＩ、ＳＴＢＩ端子にそれぞれ接続される。
【００６０】一方、ＤＡＴＡＯ3〜ＤＡＴＡＯ0、ＬＯＡ
ＤＯ、ＣＬＫＯ、ＳＴＢＯなどの出力信号はドライバＩ
Ｃ１０１へ入力される。
【００６１】図２において、ＬＯＡＤＩ信号は補正制御
回路１００内を通りＬＯＡＤＯ信号として出力される構
成としているが、ＬＥＤヘッドのコネクタ端子部より直
接ドライバＩＣ１０１に接続する構成としてもよい。Ｓ
ＴＢＩ信号についても同様である。
【００６２】図３は図２のモード制御部１００ｂの内部
構成を示す。２００はシフトレジスタ、２０１はデコー
ダ回路、２０２はラッチ回路、２０３はインバータ回
路、２０４はカウンタ回路である。
【００６３】図５で説明するＨＤ−ＤＡＴＡＩ0信号は
シフトレジスタ２００のデータ入力端子ＤＩに接続され
る。ＬＯＡＤＩ信号はシフトレジスタ２００とラッチ回
路２０２及びカウンタ回路２０４のリセット端子Ｒに接
続される。ＣＬＫＩ信号はインバータ２０３を通してシ
フトレジスタ２００のクロック入力に接続される。ま
た、ＣＬＫＩ信号はカウンタ回路２０４に入力され、カ
ウンタ回路２０４からの出力信号であるコマンドラッチ
はラッチ回路２０２に入力される。
【００６４】カウンタ回路２０４より出力されるコマン
ドラッチ信号はラッチ回路２０２のクロック入力に接続
される。ＣＬＫＩ信号に同期してＨＤ−ＤＡＴＡＩ0信
号によりシリアルに入力されたコマンドデータはシフト
レジスタ２００に入る。シフトレジスタ２００にてシリ
アル−パラレル変換され、デコーダ回路２０１に入力さ
れ、ここでデコードされる。デコーダ回路２０１の出力
はラッチ回路２０２に入力される。この信号がコマンド
ラッチ信号によりラッチされ、ＨＤ−ＤＡＴＡＩ0信号
を用いて入力されたコマンドによりＤＩＲＥＣＴモー
ド、ＷＲモード、ＲＤモード、ＴＲＡＮＳモードの信号
として出力される。これら信号は択一信号であり、同時
にアクティブ（Ｈｉｇｈレベル）になることはない。Ｌ
ＯＡＤＩ信号がイナクティブ（Ｌｏｗレベル）のときに
はラッチ回路２０２はリセットされＤＩＲＥＣＴモー
ド、ＷＲモード、ＲＤモード、ＴＲＡＮＳモードなどの
信号はすべてＯＦＦ状態となる。
【００６５】図４はＥＥ−ＰＲＯＭ１００ｅの構成を示
す。４ビットからなるデータ入力端子ＤＩ3〜ＤＩ0とデ
ータ出力端子ＤＯ3〜ＤＯ0を備えている。Ａ11〜Ａ0は
アドレス入力端子であり、この図の例では１語４ビット
からなるデータを最大４０９６個まで格納できる。ＣＥ
端子はチップイネーブル信号が入力される。ＷＥ端子は
ライトイネーブル信号が入力される。カウンタ１００ｃ
からの出力がアドレス信号Ａ11〜Ａ0としてＥＥ−ＰＲ
ＯＭへ供給される。
【００６６】図５は、図２の制御ＩＣ１００のＤＡＴＡ
3〜ＤＡＴＡ0の端子の周辺回路部即ち該端子に接続され
た回路部分を示す。２０５は入力バッファ回路、２０６
はスリーステート出力バッファ回路である。２０５およ
び２０６はＤＡＴＡ3〜ＤＡＴＡ0の４つの端子にそれぞ
れ接続される４個の回路を代表して表わしている。４個
のスリーステート出力バッファ回路２０６の出力イネー
ブル端子ＣのそれぞれにはＲＤモード信号が供給され
る。
【００６７】ＲＤモード信号がＨｉｇｈのとき１００の
内部で作成されたＨＤ−ＤＡＴＡＯ3〜ＨＤ−ＤＡＴＡ
Ｏ0信号がＤＡＴＡ3〜ＤＡＴＡ0端子より出力される。
ＲＤモード信号がＬＯＷレベルのときスリーステート出
力バッファ２０６の出力はハイインピーダンス状態とな
り、制御ＩＣ１００のＤＡＴＡ3〜ＤＡＴＡ0端子に入力
された信号がＨＤ−ＤＡＴＡＩ3〜ＨＤ−ＤＡＴＡＩ0と
して制御ＩＣ１００内部の各部へ供給される。
【００６８】図６は、図２の制御ＩＣ１００のＤＡＴＡ
Ｏ3〜ＤＡＴＡＯ0の出力端子の周辺回路部分即ち該端子
に接続された回路部分を示す。２１０、２１２はＡＮＤ
回路、２１１はインバータ、２１３はセレクタ回路であ
る。ここで、２１０は４個のＡＮＤ回路を示し、入力端
子の一方にはＴＲＡＮＳモード信号が供給される。
【００６９】ＬＯＡＤＩ信号がＬｏｗレベルのとき、セ
レクタ回路２１３のＳ端子入力はＬｏｗレベルとなり、
ＤＡＴＡ3〜ＤＡＴＡ0端子より入力された信号ＨＤ−Ｄ
ＡＴＡＩ3〜ＨＤ−ＤＡＴＡＩ0はＤＡＴＡＯ3〜ＤＡＴ
ＡＯ0端子よりドライバＩＣ１０１へ出力される。この
ため通常印刷時にはプリンタ制御回路が出力する印字デ
ータはドライバＩＣにそのまま伝達される。
【００７０】ＬＡＴＣＨ−ＤＯ3〜ＬＡＴＣＨ−ＤＯ0信
号はＥＥ−ＰＲＯＭ１００ｅのデータ出力を図示しない
ラッチ回路によりラッチしたものである。
【００７１】ＤＩＲＥＣＴモードが設定されていると
き、即ちＤＩＲＥＣモード信号がＨｉｇｈレベルのとき
には、セレクタ回路２１３のＳ端子入力はＬｏｗレベル
となり、ＨＤ−ＤＡＴＡＩ3〜ＨＤ−ＤＡＴＡＩ0信号が
ＤＡＴＡＯ3〜ＤＡＴＡＯ0端子よりドライバＩＣ１０１
へ出力される。
【００７２】ＴＲＡＮＳモードのときには、ＥＥ−ＰＲ
ＯＭのデータをラッチした信号であるＬＡＴＣＨ−ＤＯ
3〜ＬＡＴＣＨ−ＤＯ0信号がＤＡＴＡＯ3〜ＤＡＴＡＯ0
端子よりドライバＩＣ１０１へ出力される。
【００７３】図７はクロック制御部１００ａを示す。２
１５、２１９はバッファ回路、２１７はＯＲ回路、２１
８はＡＮＤ回路、２１６はインバータ回路である。ＬＯ
ＡＤＩ信号がＬｏｗのとき、あるいはＴＲＡＮＳモー
ド、ＤＩＲＥＣＴモードのときにＣＬＫＩ端子に入力さ
れたクロック信号はＣＬＫＯ信号としてドライバＩＣ１
０１へ供給される。
【００７４】図８はＥＥ−ＰＲＯＭ１００ｅのアドレス
発生を行なうカウンタ回路１００ｃを示す。２２１はセ
ット入力端子を備えたフリップフロップ回路、２２２は
セレクタ回路、２２３はフリップフロップ回路、２２４
はラッチ回路、２２５はカウンタ回路である。
【００７５】ＷＲモード信号がＨｉｇｈレベルのとき１
００に入力されたＣＬＫＩ信号は２２１によって２分周
され、ＥＥ−ＰＲＯＭ１００ｅの書き込み指令信号ＷＥ
−Ｎが作られる。同様に２２３によりＣＬＫＩ信号は２
分周されＣＬＫ２信号として２２２や２２４に供給され
る。ＷＲモード信号がＨｉｇｈレベルのとき２２２に入
力されたＣＬＫ２信号はＹ端子より出力されカウンタ２
２５のクロック端子に供給される。
【００７６】図５の回路から出力されるＨＤ−ＤＡＴＡ
Ｉ3〜ＨＤ−ＤＡＴＡＩ0信号はラッチ回路２２４により
ラッチされ、ＤＩ3〜ＤＩ0信号として図４に示すＥＥ−
ＰＲＯＭ１００ｅのデータ入力端子に供給される。カウ
ンタ回路２２５の出力Ａ11〜Ａ0もまたＥＥ−ＰＲＯＭ
１００ｅのアドレス入力端子に接続される。
【００７７】図９はＬＥＤヘッドへコマンド信号を送出
してヘッドの動作モードを設定する様子を示すタイムチ
ャートである。動作モードの設定に先だち、モード設定
回路のリセット状態を解除するためＨＤ−ＬＯＡＤ信号
をＨｉｇｈレベルとする。次いで、ＨＤ−ＣＬＫ信号に
同期してｄ3、ｄ2、ｄ1、ｄ0からなるデータ列をＨＤ−
ＤＡＴＡ0端子より入力する。
【００７８】ＨＤ−ＣＬＫ信号の５クロック目におい
て、図３のカウンタ回路２０４からコマンドラッチ信号
が発生する。入力データ列ｄ3〜ｄ0はデコードされ、ラ
ッチ回路２０２に入力され、上記の信号によりラッチさ
れる。動作モードの設定状態は、（再びＨＤ−ＬＯＡＤ
信号がＬｏｗレベルとなるまでの間）保持される。続い
て入力されるＨＤ−ＣＬＫ信号は論理回路各部を、設定
された動作モードの状態により動作させるためのクロッ
ク信号として用いられる。
【００７９】図１０はｄ3〜ｄ0よりなるコマンドデータ
の割り当てを示す。本実施の形態においては４種の動作
モードを持つ。ＷＲモード（書込みモード）はＬＥＤ素
子の発光量測定結果より得られた補正データをＥＥ−Ｐ
ＲＯＭ１００ｅへ書き込むためのものである。ＴＲＡＮ
Ｓモード（送信モード）はＥＥ−ＰＲＯＭに格納された
補正データを読み出してドライバＩＣへ転送するための
ものである。ＤＩＲＥＣＴモード（直接モード）はＬＥ
Ｄヘッドの光量測定結果にもとづいて作成された補正デ
ータを、ＥＥ−ＰＲＯＭに格納することなく直接にドラ
イバＩＣへ送出するためのものである。後述するように
ＷＲモードとＴＲＡＮＳモードとを行なう場合に比べ
（特にＷＲモード）ドライバＩＣへの補正データの送出
が高速化できる。従って、ヘッド製造時の光量測定と補
正データ作成、補正の効果確認作業の効率化のために設
けられている。ＲＤモード（読出しモード）はＥＥ−Ｐ
ＲＯＭに格納されたデータを、ＬＥＤヘッドに備えられ
たコネクタ部端子より読み出し、外部出力するために設
けている。
【００８０】図１１はＲＤモードコマンドを送出した
後、ＥＥ−ＰＲＯＭのデータを読み出す場合の動作を示
すタイムチャートである。ＲＤモードを設定するため
“１”、“０”、“０”、“０”なるデータ列を送出し
た後、プリンタの制御回路はＨＤ−ＤＡＴＡ3〜ＨＤ−
ＤＡＴＡ0をハイインピーダンス状態にする（Ａ部）、
次いで５番目のＨＤ−ＣＬＫ信号を出力する。ＨＤ−Ｃ
ＬＫ信号の５クロック目の後縁においてＲＤモードが設
定され、ＨＤ−ＤＡＴＡ3〜ＨＤ−ＤＡＴＡ0端子は出力
状態となる。この出力状態はＨＤ−ＬＯＡＤ信号がＬｏ
ｗレベルとなってＲＤモードが解除される（Ｂ部）まで
継続される。ＲＤモード状態において、ＨＤ−ＣＬＫ信
号が入力されるとＥＥ−ＰＲＯＭのアドレスが順次変化
する。これにより、各アドレス値に格納されたデータが
ラッチされＨＤ−ＤＡＴＡ3〜ＨＤ−ＤＡＴＡ0端子より
出力される。
【００８１】図１２はＥＥ−ＰＲＯＭからのデータ読み
出し状況を示すタイムチャートである。アドレスＡ11〜
Ａ0にＡＤＲn、ＡＤＲn+1、ＡＤＲn+2なるアドレス列が
発生するものとしている。アドレスＡＤＲn+1に格納さ
れていたデータＤＡＴＡn+1はＥＥ−ＰＲＯＭのＤＯ3〜
ＤＯ0端子より出力される。このデータはクロック制御
回路より出力されるＬＡＴＣＨ ＣＬＫ信号により図示
しないラッチ回路にラッチされる。ラッチされた信号が
ＬＡＴＣＨ−ＤＯ3〜ＬＡＴＣＨ−ＤＯ0信号である。こ
の信号はまた図６の回路へ供給される。ＲＤモードのと
きにはＨＤ−ＤＡＴＡＯ3〜ＨＤ−ＤＡＴＡＯ0信号はＬ
ＥＤヘッドのコネクタ部より外部制御回路へ出力され
る。
【００８２】図１３はＥＥ−ＰＲＯＭへのデータ書き込
みの状況を示すタイムチャートである。ヘッドへのシリ
アルコマンドデータによりＷＲモードが設定され、次い
で入力されるＨＤ−ＣＬＫ信号とＨＤ−ＤＡＴＡ3〜Ｈ
Ｄ−ＤＡＴＡ0信号とによりＥＥ−ＰＲＯＭへのデータ
格納が行なわれる。ＷＲモードのときＨＤ−ＣＬＫ信号
が入力されると、それを２分周した信号であるＣＬＫ２
信号が発生し、これによりＥＥ−ＰＲＯＭのアドレス信
号としてＡ11〜Ａ0端子にＡＤＲn、ＡＤＲn+1、ＡＤＲ
n+2なるアドレス列が発生するものとする。ＬＥＤヘッ
ドの外部より与えられたデータ信号ＨＤ−ＤＡＴＡ3〜
ＨＤ−ＤＡＴＡ0はＨＤ−ＤＡＴＡＩ3〜ＨＤ−ＤＡＴＡ
Ｉ0となりＤＡＴＡn、ＤＡＴＡn+1、ＤＡＴＡn+2のデー
タ列であるとする。これらデータ列はＣＬＫ２信号によ
りラッチされＥＥ−ＰＲＯＭへのデータ入力ＤＩ3〜Ｄ
Ｉ0が作られる。また、ＨＤ−ＣＬＫ信号を２分周して
ＥＥ−ＰＲＯＭへの書き込み指示信号ＷＥ−Ｎが発生す
る。ＷＥ−Ｎ信号によりＥＥ−ＰＲＯＭへ３２個のデー
タ列を格納するとＥＥ−ＰＲＯＭの図示しないメモリセ
ルに上記３２個のデータが書き込まれる。１回のデータ
の書き込みには１０ｍＳ程度の時間を要する。この間Ｌ
ＥＤヘッドの外部の図示しない制御回路はＨＤ−ＣＬＫ
信号を停止して回路動作を休止させる。１０ｍＳの待ち
時間の後、再び図１３のタイムチャートの様に３２個の
データを設定すると（これにより３２個のＷＥ−Ｎ信号
が発生する）ＨＤ−ＣＬＫ信号を停止して１０ｍＳを待
つ。以後この動作をくり返す。
【００８３】図１４は、図１のドライバＩＣ１０１の構
成を示すブロック図である。破線内がドライバＩＣを示
す。図１のドライバＩＣ１０２〜１２６も同様に構成さ
れている。２３０ａは印字データおよび補正データの転
送を行なうシフトレジスタ、２３０ｂは転送された印字
データおよび補正データを一時的にラッチするラッチ回
路群、２３０ｃは、ラッチされた補正データを記憶する
補正データ記憶回路、２３０ｄは補正データに基づき補
正された駆動電流で各ＬＥＤ素子を駆動するドライブ回
路である。
【００８４】図１５は、シフトレジスタ２３０ａとラッ
チ回路群の接続を示し、図１６は、上記シフトレジスタ
２３０ａ、ラッチ回路群２３０ｂ、補正データ記憶回路
２３０ｃ内のメモリセルアレイＣＭ１ａ、ＣＭ１
ｂ、．．．、ドライブ回路２３０ｄの相互接続を示す図
である。図１６にはシフトレジスタ２３０ａの初段のフ
リップフロップ回路およびその近くの部分と、それらに
接続されたラッチ回路群２３０ｂ、補正データ記憶回路
２３０ｃおよびドライブ回路２３０ｄの部分が示されて
いる。
【００８５】後にさらに詳述するように、シフトレジス
タ２３０ａは印字データおよび補正データを４ビットパ
ラレルに転送するものであり、縦続接続された２４段の
フリップフロップ回路３０１ａ、３０１ｂ、３０１ｃ、
３０１ｄ、．．．３２４ａ、３２４ｂ、３２４ｃ、３２
４ｄを備えている。
【００８６】図１５および図１６の各フリップフロップ
回路のクロック端子にはＳ／Ｒ−ＣＬＫ信号が供給され
る。
【００８７】ラッチ回路群２３０ｂは、シフトレジスタ
２３０ａのフリップフロップ回路３０１ａ〜３２４ｄの
出力を受けて一時的に記憶するラッチ素子４０１ａ〜４
２４ｄを有する。同じ段の４つのフリップフロップ回路
の出力を受けて記憶する４つのラッチ素子により一つの
ラッチ回路が形成されている。例えば、１段目のラッチ
素子４０１ａ〜４０１ｄにより一つのラッチ回路４０１
が形成されている。
【００８８】補正データ記憶回路２３０ｃは、それぞれ
ラッチ素子４０１ａ〜４２４ｄの出力を受け、これらを
記憶するメモリセルアレイＣＭ１ａ〜ＣＭ２４ｄ（図１
８）を有する。各メモリセルアレイは各々４つのメモリ
セル（例えばメモリセルアレイＣＭ１ａの４つのメモリ
セルｃ０〜ｃ３）に４ビットのデータを記憶するもの
で、入力されるデータの各ビットをどのメモリセルに記
憶するかは書込みタイミング発生回路（図２２〜図２
４）の出力ｂｉｔ０−ＷＲ〜ｂｉｔ３−ＷＲにより指定
される。
【００８９】ドライブ回路２３０ｄは、それぞれメモリ
セルアレイＣＭ１ａ〜ＣＭ２４ｄの出力およびフリップ
フロップ３０１ａ〜３２４ｄの出力を受け、これらに基
づいてそれぞれ対応する出力端子を介して、図示しない
対応するＬＥＤ素子に対する駆動電流を供給する。
【００９０】補正データ記憶回路２３０ｃへの書込みは
例えばＬＥＤヘッドの電源を投入したときに行なわれ、
補正データ記憶回路２３０ｃに書込まれた補正データ
は、その後電源遮断まで保持されて、印字の際に繰返し
利用される。補正データ記憶回路２３０ｃへの書込みの
際、シフトレジスタ２３０ａは、制御ＩＣ１００内のＥ
Ｅ−ＰＲＯＭ１００ｅ内の補正データを転送する。シフ
トレジスタ２３０ａは、印字動作中はプリンタ制御部か
ら供給される印字データＨＤ−ＤＡＴＡ3〜ＨＤ−ＤＡ
ＴＡ0を転送する。転送された印字データは、それぞれd
ot 1 〜 dot 96としてラッチ回路４０１ａ〜４２４ｄを
介して、ドライブ回路２３０ｄに供給される。
【００９１】シフトレジスタ２３０ａにおけるデータの
転送は上記のように４ビット並列に行なわれる。並列転
送を行なうのはデータ全体の転送時間の短縮のためであ
る。並列転送される４ビットのうちの１ビットのデー
タ、例えば、図１５、図１６でＳ／Ｒ−Ｉ0を介して入
力されるデータは、各ドライバＩＣ内のフリップフロッ
プ３０１ａ〜３２４ａにより順次転送される。
【００９２】そして、全てのドライバＩＣ内の全てのフ
リップフロップにそれぞれ１ビットのデータが保持され
ると、これらが対応するラッチ回路群２３０ｂのラッチ
回路４０１〜４２４に一斉にラッチされる。
【００９３】補正データの転送、書込み動作中は、各Ｌ
ＥＤ素子についての補正データを構成する４ビットが順
次転送され、対応するメモリセルアレイＣＭ１ａ〜ＣＭ
２４ｄに書込まれる。これは以下のような順序で行なわ
れる。
【００９４】最初に全てのＬＥＤ素子に対する４ビット
の補正データの内の第１のビット（ｂ３）の列が全ての
ドライバＩＣの順次フリップフロップ３０１ａ〜３２４
ｄを通して転送される。全てのドライバＩＣ内の全ての
フリップフロップにそれぞれ１ビットのデータ（第１の
ビットｂ３）が保持されると、これらが対応するラッチ
回路のラッチ素子に一斉にラッチされる。ラッチされた
補正データはそれぞれ対応するメモリセルアレイの第１
のメモリセル（ｃ３）に順次書込まれる。
【００９５】次に全てのＬＥＤ素子に対する４ビットの
補正データの内の第２のビット（ｂ２）の列が全てのド
ライバＩＣの順次フリップフロップ３０１ａ〜３２４ｄ
を通して転送される。全てのドライバＩＣ内の全てのフ
リップフロップにそれぞれ１ビットのデータ（第２のビ
ットｂ２）が保持されると、これらが対応するラッチ回
路のラッチ素子に一斉にラッチされる。ラッチされた補
正データはそれぞれ対応するメモリセルアレイの第２の
メモリセル（ｃ２）に順次書込まれる。
【００９６】次に全てのＬＥＤ素子に対する４ビットの
補正データの内の第３のビット（ｂ１）の列が全てのド
ライバＩＣの順次フリップフロップ３０１ａ〜３２４ｄ
を通して転送される。全てのドライバＩＣ内の全てのフ
リップフロップにそれぞれ１ビットのデータ（第３のビ
ットｂ１）が保持されると、これらが対応するラッチ回
路のラッチ素子に一斉にラッチされる。ラッチされた補
正データはそれぞれ対応するメモリセルアレイの第３の
メモリセル（ｃ１）に順次書込まれる。
【００９７】最後に全てのＬＥＤ素子に対する４ビット
の補正データの内の第４のビット（ｂ０）の列が全ての
ドライバＩＣの順次フリップフロップ３０１ａ〜３２４
ｄを通して転送される。全てのドライバＩＣ内の全ての
フリップフロップにそれぞれ１ビットのデータ（第４の
ビットｂ０）が保持されると、これらが対応するラッチ
回路のラッチ素子に一斉にラッチされる。ラッチされた
補正データはそれぞれ対応するメモリセルアレイの第４
のメモリセル（ｃ０）に順次書込まれる。
【００９８】印字動作中も同様に、全てのＬＥＤ素子に
対する印字データ（各ＬＥＤ素子に対して１ビット）の
列が全てのドライバＩＣの順次フリップフロップ３０１
ａ〜３２４ｄを通して転送される。全てのドライバＩＣ
内の全てのフリップフロップにそれぞれ１ビットのデー
タが保持されると、これらが対応するラッチ回路のラッ
チ素子に一斉にラッチされる。ラッチされた印字データ
はドライブ回路内２３０ｄ内の、対応するそれぞれ対応
する駆動回路ＤＲＣに供給され、それぞれ対応するメモ
リセルアレイに記憶されている補正データとともに、Ｌ
ＥＤ素子の駆動に用いられる。
【００９９】各メモリセルアレイの４つのメモリセルは
スタティックメモリセルの回路構成を有し、入力ビット
線を共通にする。また、印字データのドライブ回路２３
０ｄへの印字データの供給にもこの入力ビット線が利用
される。
【０１００】図１４に戻り、２３１〜２３４は入力バッ
ファ回路であり、ドライバＩＣ１０１の入力端子ＤＡＴ
ＡＩ3〜ＤＡＴＡＩ0に接続されている。２３５〜２３８
は出力バッファ回路であり、ドライバＩＣ１０１の出力
端子ＤＡＴＡＯ3〜ＤＡＴＡＯ0に接続される。２３９、
２４１、２４２、２４５、２４６はインバータ回路であ
る。２４０、２４４はＥＸ−ＯＲ回路である。２４３は
ドライバＩＣ１０１の内部に設けられたプルアップ抵抗
である。２４７は基準電流回路で、ＶREF端子に接続さ
れレギュレータ回路１２７により作成された基準電圧Ｖ
refが供給される。
【０１０１】ＣＬＫＩ端子に入力された信号はインバー
タ回路２３９により反転されＣＬＫＯ端子よりＩＣ１０
１の外部へ出力される。ＬＯＡＤＩ端子に入力された信
号はインバータ回路２４２により反転されＬＯＡＤＯ端
子より出力される。ＣＬＫＯ、ＬＯＡＤＯ端子からの信
号は次段のドライバＩＣ（図１４の例ではドライバＩＣ
１０２）のＣＬＫＩ、ＬＯＡＤＩ端子に入力される。以
下同様に縦続接続されたドライバＩＣを信号伝搬してド
ライバＩＣ１２６に達する。
【０１０２】各ドライバＩＣを通過するごとに上記信号
の論理が反転する構成であるため、インバータ回路２３
９や２４２においてライズタイムとフォールタイムに差
が発生したとしてもドライバＩＣ１０１〜１２６を伝搬
するごとに両者は平均化され、ドライバＩＣの最終段１
２６においてもＣＬＫＩ、ＬＯＡＤＩ信号のパルス幅は
１段目のドライバＩＣ１０１におけるものとほとんど同
じに保たれる。
【０１０３】プルアップ抵抗２４３によりプルアップさ
れているため、ドライバＩＣ１０１の如く、ＳＥＬ端子
を開放するとＳＥＬ端子レベルはＨｉｇｈレベルとな
り、ＣＬＫＩ端子に入力された信号とＳ／Ｒ−ＣＬＫ信
号とは同一論理となる。同様にＬＯＡＤＩ端子に入力さ
れた信号とＬＯＡＤ−Ｐ信号とは同一論理となる。一
方、ドライバＩＣ１０２における如く、ＳＥＬ端子をグ
ランドに接続すると、ドライバＩＣ１０１のＣＬＫＩ端
子信号とドライバＩＣ１０２の図示しないＳ／Ｒ−ＣＬ
Ｋ信号とは同一の論理となる。ドライバＩＣ１０２の図
示しないＬＯＡＤ−Ｐ信号についても同様である。
【０１０４】図１７は印字データラッチ４０１〜４２４
の回路を示す。４０１ａ〜４０１ｄ、…、４２４ａ〜４
２４ｄはそれぞれラッチ回路であり、ラッチ回路のイネ
ーブル信号であるＧ端子にはＬＯＡＤ−Ｐ信号が供給さ
れる。
【０１０５】図１８は補正データ記憶回路２３０ｃ内の
メモリセルアレイ（ＣＭ１ａ〜ＣＭ２４ｄのうちの二
つ）を示す。これらはそれぞれドット番号１および２の
ＬＥＤ素子に対応して設けられている。他のメモリセル
アレイも各々一つのＬＥＤ素子に対応して設けられてい
る。
【０１０６】メモリセルアレイＣＭ１ａ、ＣＭ１ｂの各
々において、４５１〜４５８はインバータ回路である。
４７１〜４７８はＮチャネルＭＯＳトランジスタであ
る。４９１はバッファ回路で、それぞれデータラッチｄ
ｏｔ１、データラッチｄｏｔ２が入力される。バッファ
回路４９１の出力はそれぞれデータｄｏｔ１、データｄ
ｏｔ２として図２０のＡＮＤ回路５０４へ接続される。
【０１０７】インバータ回路４５１および４５２でドッ
ト番号１および２の補正ビット（ｂ0）のデータを保持
し、ＮチャネルＭＯＳトランジスタ４７１および４７２
で保持すべきデータの書き込み制御を行なう。Ｎチャネ
ルＭＯＳトランジスタ４７１、４７２のゲート端子には
補正データのＬＳＢ（ｂｉｔ０）のデータ書き込みを指
令する信号“補正ｂｉｔ０−ＷＲ”が接続される。その
他のビット（ｂｉｔ１〜ｂｉｔ３）についても同様であ
る。
【０１０８】同様にデータラッチｄｏｔ３〜データラッ
チｄｏｔ９６信号はＣＭ１ａ、ＣＭ１ｂと同様の構成か
らなる図示しないメモリセルアレイ回路に接続されてい
る。
【０１０９】１ドット当り４ビットからなる補正データ
を格納するメモリセルアレイにおいて、１ビットのデー
タを保持する回路は２個のインバータと２個のＭＯＳト
ランジスタによって構成されている。インバータ回路は
２個のトランジスタにより構成されるので補正データ１
ビットを格納する回路には６個のトランジスタを要して
いることになる。従来技術によるドライバＩＣにおいて
用いられていたフリップフロップ回路を構成するために
２０個のトランジスタを要していたことと比べると、本
実施の形態による回路においては素子数が大幅に削減さ
れている。図１８のメモリセルは周知のＳＲＡＭのセル
と類似である。但し、ＳＲＡＭでは、共通のバスを介し
てデータが読み出される。従って、同時に読み出される
ビットの数はバスの幅により限定される。図１８では、
各メモリセルが独自の読み出し線を有している。従っ
て、ＬＥＤヘッド内の全メモリセルに記憶された１万ビ
ット近くのビットを同時に読み出すことができる。
【０１１０】図１９は基準電流回路２４７の内部回路図
である。５０１は演算増幅器であり、反転入力端子
（−）はドライバＩＣ１０１の基準電圧入力端子ＶREF
に接続される。該端子にはＬＥＤヘッドの基準電圧発生
用レギュレータ回路１２７の出力電圧Ｖrefが供給され
る。演算増幅器５０１の非反転入力端子（＋）は基準抵
抗Ｒrefが接続されている。５０２はＰチャネルＭＯＳ
トランジスタであり、基準抵抗Ｒrefに接続されてい
る。トランジスタ５０２のゲート端子には演算増幅回路
５０１の出力電圧Ｖcontrolが印加される。トランジス
タ５０２には次式で示されるＩrefなる電流が流れる。
【０１１１】 Ｉref＝Ｖref／Ｒref （１） 図２０はドライバＩＣ１０１のドライブ回路２３０ｄ内
の、一個のＬＥＤ（ｎ番目のドット）の駆動のための回
路部分を示す。５２５はドライバＩＣ１０１のＬＥＤ駆
動用出力端子であり、図示しないＬＥＤのアノード端子
と接続される。
【０１１２】５０４〜５０８はＡＮＤ回路、５０９はバ
ッファ回路、５１０〜５１４はＰチャネルＭＯＳトラン
ジスタ、５１５〜５１９はＮチャネルＭＯＳトランジス
タ、５２０〜５２４はＬＥＤ駆動用のＰチャネルＭＯＳ
トランジスタである。
【０１１３】ＡＮＤ回路５０４の入力端子には“データ
ｄｏｔn”信号とＬＥＤ−ＤＲＶ−ＯＮ信号とが入力さ
れる。ＡＮＤ回路５０５〜５０８およびバッフア回路５
０９の入力端子はＡＮＤ回路５０４の出力端子に接続さ
れ、ＡＮＤ回路５０５〜５０８の他の入力端子には補正
ｂ3〜補正ｂ0信号が入力される。この信号は図１８に示
すメモリセルアレイ回路部より出力されている。ＭＯＳ
トランジスタ５１５〜５１９のソース端子は、図１９の
回路より出力される制御電圧Ｖcontrolに接続されてい
る。
【０１１４】トランジスタ５２４はＬＥＤの主たる駆動
電流を供給する主駆動用トランジスタで、一方トランジ
スタ５２０〜５２３はＬＥＤの駆動電流を調整して光量
補正するための補助駆動トランジスタである。トランジ
スタ５２０〜５２３のゲート長は等しく、またそのゲー
ト幅は補正データのｂ3〜ｂ0に対応して８、４、２、１
の比率となっている。（なお、トランジスタ５０２のゲ
ート長はトランジスタ５２０〜５２４のそれと等しく設
定されている。） ＬＥＤ駆動のための補正用トランジスタ５２０〜５２３
は上記の様に重み付けされたトランジスタ寸法からな
り、これより決まる駆動電流値を対応する（図示しな
い）ＬＥＤに供給することになる。
【０１１５】トランジスタ５２０〜５２３の駆動オン、
オフはそれぞれのドットごとの補正ｂ3〜補正ｂ0信号に
より決定され、ＬＥＤ駆動時（すなわち、対象とするド
ットｎのデータｄｏｔn信号がＨｉｇｈレベルであり、
かつＬＥＤ−ＤＲＶ−ＯＮ信号がＨｉｇｈとなるとき）
に、トランジスタ５２４とともに補正ｂ3〜補正ｂ0信号
に対応してトランジスタ５２０〜５２３が選択的に駆動
され、それぞれのトランジスタからのドレーン電流の加
算された電流がＬＥＤ素子の駆動電流となる。
【０１１６】図１９に示す基準電流値Ｉrefはトランジ
スタ５０２に流れる電流に等しい。演算増幅器５０１の
出力電圧Ｖcontrolはトランジスタ５０２のゲート端子
に印加されている。演算増幅器５０１は前式（１）によ
る電流が流れる様Ｖcontrolを変化させてトランジスタ
５０２を制御する。Ｖcontrolは図２０に示す、終段ト
ランジスタを駆動するプリバッファ回路を構成している
トランジスタ５１５〜５１９のソース電位となってい
る。
【０１１７】ＬＥＤの駆動状態のとき上記プリバッファ
回路のＮチャネルトランジスタは導通状態にあるので終
段トランジスタ５２０〜５２４のうち、補正ｂｉｔ３〜
補正ｂｉｔ０信号により選択されるトランジスタのゲー
ト電位はほぼＶcontrolに等しいものとなる。ＬＥＤ駆
動時には、駆動用トランジスタ５２０〜５２４のゲート
電位は基準電流作成用トランジスタ５０２のゲート電位
Ｖcontrolとほぼ等しい電圧が印加される。即ちトラン
ジスタ５０２とトランジスタ５２０〜５２４とでカレン
トミラー回路を構成している。このためトランジスタ５
２０〜５２４のうち、駆動されるトランジスタの各ドレ
ーン電流はトランジスタ５０２とそれぞれのトランジス
タとのゲート幅寸法の比率によって決定される。従っ
て、Ｖref電圧を変えてＶcontrolを調整することによ
り、ドライバＩＣの各ＬＥＤ駆動電流値を一括して調整
することができる。
【０１１８】後述するように、上記のＶcontrol電圧
は、メモリセルアレイ中に格納されたチップ補正データ
Ｓ3〜Ｓ0により１６段階に変化させることもできるの
で、これによりＬＥＤの駆動電流値もＬＥＤアレイチッ
プごとに調整可能になる。
【０１１９】図２１はＬＥＤの光量ばらつきをドットご
とに補正する回路（図２０）の動作を説明するための模
式図である。図２１の棒グラフは図２０におけるＰチャ
ネルＭＯＳトランジスタ５２０，５２１，５２２，５２
３，５２４のそれぞれが駆動されたときの駆動電流を示
し、それぞれ補正ｂ3電流、補正ｂ2電流、補正ｂ1電
流、補正ｂ0電流、主駆動電流として、各電流値を ８ΔＩ，４ΔＩ，２ΔＩ，ΔＩ，Ｉ0 として記載している。
【０１２０】本図においては、ＬＥＤを駆動するための
主たる駆動電流はＩ0であり、この電流がＬＥＤの駆動
電流を増減させて発光光量を補正するときの電流の下限
値となっている。それに対して、電流を増減するときの
調整単位がΔＩであり（この電流は図２０のトランジス
タ５２３による駆動電流である）、補正ｂ0電流として
表現されている。
【０１２１】同様に補正ｂ1電流は２ΔＩ、補正ｂ2電流
は４ΔＩ、補正ｂ3電流は８ΔＩであり、それぞれの駆
動電流値を加算したものがＬＥＤ１素子の駆動電流とな
る。
【０１２２】各補正電流は１，２，４，８の比率で重み
付けられた電流値をとるので、それらの任意の組み合わ
せである合成電流（補正電流）は、 ０，ΔＩ，２ΔＩ，３ΔＩ，…，１４ΔＩ，１５ΔＩ の１６段階の値をとりうる。
【０１２３】このため、ＬＥＤ駆動電流もまた補正デー
タによる指令に従い、Ｉ0，Ｉ0＋ΔＩ，Ｉ0＋２ΔＩ，
Ｉ0＋３ΔＩ，…，Ｉ0＋１５ΔＩの様に調整することが
できる。
【０１２４】図２２はドライバＩＣ１０１のタイミング
発生回路を示す。５３１、５３２はフリップフロップ回
路、５３３はＮＯＲ回路であり、５３１〜５３３とでリ
ングカウンタ回路を構成している。ＬＯＡＤ−Ｐ信号は
フリップフロップ回路５３１、５３２のリセット端子に
入力される。またＳＴＢ−Ｐ信号はフリップフロップ回
路５３１、５３２のクロック端子に入力されている。
【０１２５】図２３はドライバＩＣ１０１の補正ビット
位置カウンタ回路を示す。５３４、５３５はフリップフ
ロップ回路であり、両者でジョンソンカウンタ回路を構
成している。ＬＯＡＤ−Ｐ信号はフリップフロップ回路
５３４、５３５のリセット端子に入力され、図２２の回
路より出力されるＢＩＴ ＳＥＬ ＣＬＫ信号はフリッ
プフロップ回路５３４、５３５のクロック端子に入力さ
れている。
【０１２６】図２４はドライバＩＣに内蔵されるワード
線デコーダ回路を示す。５３６〜５３９はＮＡＮＤ回
路、５４０〜５４３はインバータ回路である。図２２の
回路により発生されるメモリセルアレイ（図１８）のデ
ータ書き込みのための制御信号ＷＲ−ＴＲＩＧはＮＡＮ
Ｄ回路５３６〜５３９に入力される。またＮＡＮＤ回路
５３６〜５３９のその他の入力端子には図２３の回路よ
り発生されるＱ１−Ｐ、Ｑ１−Ｎ、Ｑ２−Ｐ、Ｑ２−Ｎ
信号などが入力されている。ＮＡＮＤ回路５３６〜５３
９はこれら信号の信号レベルの組み合わせに応じて択一
的な４つの信号である補正ｂｉｔ３−ＷＲ〜補正ｂｉｔ
０−ＷＲを作成する。インバータ回路５４０〜５４３は
これら信号線を駆動するためのバッファ回路として設け
られている。５４４はＡＮＤ回路であり、ＬＯＡＤ−Ｎ
信号がオンのとき（Ｌｏｗレベルのとき、従ってＬＯＡ
Ｄ−Ｐ信号がＨｉｇｈレベルのとき）ＳＴＢ−Ｐ信号に
よりＬＥＤ−ＤＲＶ−ＯＮ信号が発生して図示しないＬ
ＥＤ素子が駆動されない様に設けられている。
【０１２７】図２５は補正データのドライバＩＣ１０１
〜１２６のメモリセルへの書込みの動作を示す。この補
正データの書込みは、印刷開始に先立ち、例えばＬＥＤ
ヘッドの電源投入の際に行なわれるもので、ＬＥＤヘッ
ドに接続されている図示しないプリンタ制御部からの指
令により、ヘッド内に設けられたＥＥ−ＰＲＯＭ（図２
の１００ｅ）からＬＥＤの光量補正データを読み出して
ドライバＩＣへ転送して、ドライバＩＣ内の補正データ
記憶回路に記憶させるものである。
【０１２８】この図においてＨＤ−ＬＯＡＤ、ＨＤ−Ｄ
ＡＴＡ3〜ＨＤ−ＤＡＴＡ0、ＨＤ−ＣＬＫ、ＨＤ−ＳＴ
Ｂ−Ｎの各信号はＬＥＤヘッドのコネクタ部の信号を示
す。補正データＷＲ信号は図１８にて示されている４本
のメモリセルのデータ書き込み制御信号補正ｂｉｔ３−
ＷＲ〜補正ｂｉｔ０−ＷＲを示している。
【０１２９】図２５のＤＡＴＡＯ3〜ＤＡＴＡＯ0信号は
図１の制御ＩＣ１００からドライバＩＣ１０１へ出力さ
れるＬＥＤの光量補正データである。またＣＬＫＯ信号
は上記の光量補正データを転送するためのクロック信号
である。
【０１３０】以下、図２５を参照して順に説明する。ま
ず、ＨＤ−ＬＯＡＤ信号をＨｉｇｈレベルとする（ａ
部）。次いで、ＨＤ−ＤＡＴＡ3〜ＨＤ−ＤＡＴＡ0信号
線を用いて、ＨＤ−ＣＬＫ信号と同期してコマンドデー
タを送出する（Ａ部）。ここでのコマンドは図１０に示
されているＴＲＡＮＳコマンドであり、ＥＥ−ＰＲＯＭ
に格納されているＬＥＤの光量補正データをドライバＩ
Ｃへ転送することを指令するものである。
【０１３１】コマンド送出によりヘッドの動作モードが
確定すると次いで送出されるクロック信号ＨＤ−ＣＬＫ
により補正データの転送が行なわれる。まずＢ部におい
てｂｉｔ３〜ｂｉｔ０の１ドット当り４ビットからなる
補正データのうちｂｉｔ３のデータのみをＬＥＤヘッド
の全ドット分について転送する。所定のパルス数のＨＤ
−ＣＬＫ信号の送出によりｂｉｔ３データの転送が完了
すると、次いでＨＤ−ＳＴＢ−Ｎ信号が送出される（Ｃ
部）。
【０１３２】ドライバＩＣはＣ部の信号を元にして、メ
モリセルアレイ（図１８）に補正データを書き込みする
ための指令信号（補正データＷＲ信号）を発生する。こ
の信号は図２５のＤ部において補正ｂｉｔ３−ＷＲとし
て記入されている。これによりドライバＩＣ内のシフト
レジスタ２３０ａ内のフリップフロップ回路３０１ａ〜
３２４ｄに転送されていた補正データのうちのｂｉｔ３
データはメモリセルアレイの該当するメモリセル、即ち
補正ｂｉｔ３−ＷＲ信号に接続されているメモリセル
（図１６のｃ３、図１８の４５７、４５８等）に書き込
みまれる。
【０１３３】次いでプリンタ制御部からのＨＤ−ＣＬＫ
信号により補正データｂｉｔ２のデータ転送が行なわれ
る（Ｅ部）。転送終了後Ｆ部で示すＨＤ−ＳＴＢ−Ｎ信
号を出力して補正データＷＲ信号（Ｇ部）を発生させ
る。これによりＥ部にてドライバＩＣ内のシフトレジス
タに転送されていた補正データのｂｉｔ２のデータ列は
該当するメモリセル、即ち補正ｂｉｔ２−ＷＲ信号に接
続されているメモリセル（図１６のｃ２、図１８の４５
５、４５６等）に書き込まれる。
【０１３４】以下同様に、Ｈ部、Ｉ部、Ｊ部にて補正デ
ータのｂｉｔ１が、Ｋ部、Ｌ部、Ｍ部にて補正データの
ｂｉｔ０についてドライバＩＣへのデータ転送と、メモ
リセルアレイへの書き込みが行なわれる。以上によりＬ
ＥＤ素子各ドットごとの、それぞれ４ビットからなる光
量補正データ（ｂｉｔ３〜ｂｉｔ０）がすべてメモリセ
ルアレイ中に、図１６のｃ３，ｃ２，ｃ１，ｃ０の順に
書き込まれる。
【０１３５】最後にｂ部の様にＨＤ−ＬＯＡＤ信号をＬ
ｏｗレベルへと戻し、次に行なわれるであろう印字デー
タの転送に備える。
【０１３６】図２６はドライバＩＣのメモリセルアレイ
へ、データ書き込みするときのタイミング発生回路（図
２２）と補正ビット位置カウンタ（図２３）、およびワ
ード線デコーダ回路（図２４）の動作を示すタイムチャ
ートである。図中、Ｃ部、Ｆ部、Ｉ部、Ｌ部、Ｄ部、Ｇ
部、Ｊ部、Ｍ部記号は図２５中の記号と対応している。
【０１３７】プリンタ制御部から出力されるＨＤ−ＳＴ
Ｂ−Ｎ信号は同一論理にて各ドライバＩＣのＳＴＢ端子
への出力信号となる（図１）。この信号は図１４のイン
バータ回路２４６にて正論理化され図２６のＳＴＢ−Ｐ
信号となる。ＳＴＢ−Ｐ信号は図２２のフリップフロッ
プ回路５３１、５３２などから構成されるリングカウン
タ回路のクロック入力となっている。このとき、ＬＯＡ
Ｄ−Ｐ信号はＨｉｇｈレベル状態となっており、図２２
のフリップフロップ回路５３１、５３２とはリセット状
態ではない。
【０１３８】図２６のＣ部においてＳＴＢ−Ｐ信号の最
初の立ち上がりエッジの後、ＢＩＴＳＥＬ ＣＬＫ信号
が発生する。次いでＳＴＢ−Ｐ信号の２パルス目の立ち
上がりエッジの後でＷＲ−ＴＲＩＧ信号が発生する。Ｓ
ＴＢ−Ｐ信号の３パルス目の立ち上がりエッジにおいて
ＷＲ−ＴＲＩＧ信号はＬｏｗレベルへと戻り、それにひ
き続くＳＴＢ−Ｐ信号において、Ｆ部、Ｉ部、Ｌ部の様
に３パルス毎にＢＩＴ ＳＥＬ ＣＬＫ信号とＷＲ−Ｔ
ＲＩＧ信号が発生する。
【０１３９】図２６におけるＱ1−ＰとＱ2−Ｐ信号は図
２３の回路にて発生される。図２３において２つのフリ
ップフロップ回路５３４と５３５とでジョンソンカウン
タ回路を構成している。２つのフリップフロップ回路の
クロック信号としてＢＩＴＳＥＬ ＣＬＫ信号が用いら
れる。
【０１４０】図２６においてＢＩＴ ＳＥＬ ＣＬＫ信
号の立ち上がりによりＱ1−Ｐ信号とＱ2−Ｐ信号はそれ
ぞれ“１，０”、“１，１”，“０，１”、“０，０”
の様に遷移する。図２６における補正ｂｉｔ３−ＷＲ〜
補正ｂｉｔ０−ＷＲの各信号は図２４のワード線デコー
ダ回路で発生される。
【０１４１】上記４つの信号はＱ1−Ｐ、Ｑ2−Ｐ信号の
４つの状態値（“１，０”、“１，１”、“０，１”、
“０，０”）をデコードして、ＷＲ−ＴＲＩＧ信号に応
じてＤ部、Ｇ部、Ｊ部、Ｍ部の様に補正ｂｉｔ３−ＷＲ
信号から順に補正ｂｉｔ０−ＷＲ信号までが発生する。
【０１４２】一方、図２４のＡＮＤ回路５４４はＬＯＡ
Ｄ−Ｎ信号がＬｏｗレベルのとき（すなわち図２６のタ
イムチャートのときの様にＬＯＡＤ−Ｐ信号がＨｉｇｈ
レベルのとき）にＳＴＢ−Ｐ信号によりＬＥＤ−ＤＲＶ
−ＯＮ信号が発生しない様に設けられている。
【０１４３】また、通常の印刷時の様にＬＥＤ駆動のた
めにＳＴＢ−Ｐ信号が発生している状態においてはＬＯ
ＡＤ−Ｐ信号はＬｏｗレベル（このときＬＯＡＤ−Ｎ信
号はＨｉｇｈレベル）であるので、プリンタ制御部から
のＬＥＤの発光駆動指令信号であるＳＴＢ−Ｐ信号はＬ
ＥＤ−ＤＲＶ−ＯＮ信号として出力され、何らの支障も
きたさない。
【０１４４】以上の様に、第１の実施の形態によれば、
ＬＥＤヘッドのドライバＩＣにＬＥＤの光量補正データ
を転送する場合に、（１）印字データを転送するために
設けられていたシフトレジスタを補正データの転送にも
兼用することとし、（２）上記シフトレジスタを介して
転送された補正データをメモリセルに一括して書き込
み、この書き込みデータによりＬＥＤの光量補正するこ
ととした。これにより、従来技術でこの目的のために設
けられていたフリップフロップ回路（図５１）に比べ
て、図１８に示すメモリセルアレイを採用するとそれを
構成するトランジスタ数の削減ができ、ドライバＩＣの
チップ面積も減少してＩＣのコストの削減がはかれる。
また、図５０にて示される従来技術による構成において
印字データ転送用のシフトレジスタと補正データ転送用
のシフトレジスタとを独立して設けるという無駄がなく
なり、コスト上有利である。さらに、端子数、ワイヤボ
ンディング数、基板面積が減り、補正回路部への信号の
入出力のためのボンディングワイヤが正しく結線されて
いるかのテストが不要となり、ヘッドとしての論理機能
のテストや、ワイヤボンディング検査が容易となる。
【０１４５】（３）また、補正データの転送やメモリセ
ルへの書き込みと印字データの転送をする場合とはＬＯ
ＡＤ−Ｐ信号によって区別することができ、ＬＯＡＤ−
Ｐ信号がＨｉｇｈレベルのときにはＳＴＢ−Ｐ信号値に
よらずＬＥＤの発光駆動を禁止する回路を設けているの
で、このときのＳＴＢ−Ｐ信号をＬＥＤの発光駆動指令
信号以外の用途に転用可能となり、ヘッドの端子数の増
大することを防止できる。
【０１４６】（４）シフトレジスタによりビット位置ご
とに分割されて転送される補正データは対応するメモリ
セルに一括して書き込みされる。このとき書き込むべき
ビット位置を指定する信号をドライバＩＣ内に設けられ
た回路により発生させることとしたので、書き込み制御
のためのドライバＩＣの端子数の増加はなく、上記
（１）のシフトレジスタによる印字データおよび補正デ
ータの転送の兼用化とあいまって必要端子数の減少がな
されるという利点がある。
【０１４７】第２の実施の形態 図２７は本発明の第２の実施の形態を示すブロック図で
あって、ＬＥＤの光量ばらつきを補正可能なＬＥＤヘッ
ドを示す。１００は補正データが格納されるＥＥ−ＰＲ
ＯＭとその制御回路を内蔵する制御ＩＣである。６０１
〜６２６は互に同一構成からなり、縦続接続されたＬＥ
ＤのドライバＩＣである。そして、制御ＩＣ１００より
見て１段目が６０１、２段目が６０２、…となる様記号
が付与されている。ドライバＩＣは４つのブロックに分
割されている。即ち、ドライバＩＣ６０１〜６０７で第
１のブロック、ドライバＩＣ６０８〜６１４で第２のブ
ロック、ドライバＩＣ６１５〜６２０で第３のブロッ
ク、ドライバＩＣ６２１〜６２６で第４のブロックを構
成している。１２７はレギュレータ回路である。
【０１４８】図では４つのブロックのうち、それぞれ先
頭となるＩＣ６０１、６０８、６１５、６２１が代表と
して端子接続の様子が示されているが詳細には次の通り
端子処理される。即ち、制御ＩＣ１００より見て奇数段
目となるドライバＩＣ（６０１、６０３、…、６２５）
のＳＥＬ0端子は開放され、偶数段目となるドライバＩ
Ｃ（６０２、６０４、…、６２６）のＳＥＬ0端子はグ
ランドに接続される。また、ドライバＩＣ６０１〜６１
４のＳＥＬ1端子は開放とされ、ドライバＩＣ６１５〜
６２６のＳＥＬ1端子はグランドに接続される。ドライ
バＩＣ６０１〜６２６のＳ１とＳ０端子とはそれぞれ共
通に接続されヘッドの（図示しない）コネクタ部の信号
ＨＤ−ＳＥＬ1とＨＤ−ＳＥＬ0としている。
【０１４９】図２８はドライバＩＣ内部のブロック図で
ある。第１の実施の形態では、補正データをメモリセル
アレイへ書き込みするときのビット位置指定用のカウン
タ回路（図２３）と書き込みトリガ信号のためのタイミ
ング発生回路（図２２）とを用いているが、これらを省
き、代りに、ＳＥＬ1、Ｓ１、Ｓ０の各端子が追加さ
れ、またコンパレータ回路６３１とデコーダ回路６３２
とが加えられている。６３０は抵抗であって、ＳＥＬ1
端子レベルをプルアップするために設けている。
【０１５０】図２９はコンパレータ回路６３１を示す。
６４０、６４１はＥＸ−ＮＯＲ回路、６４２、６４３は
ＡＮＤ回路である。ＳＥＬ1とＳＥＬ0端子はそれぞれの
ドライバＩＣごとにグランドへ接続されるか、開放状態
とするかされており接続状態の組み合わせにより４つに
グループ分けされる。グランドに接続される端子はＬｏ
ｗレベルであるし、開放される端子はＨｉｇｈレベルと
なり、ＳＥＬ1、ＳＥＬ0端子レベルにより６０１は
“１，１”、６０２は“１，０”、６０３は“１，
１”、６１５は“０，１”、６１６は“０，０”などで
ある。上記ドライバＩＣごとに論理値が定まるＳＥ
Ｌ1、ＳＥＬ0に対してプリンタ部制御回路よりの入力信
号であるＳ１、Ｓ０信号とをそれぞれ比較し、一致して
なおかつＬＯＡＤ−Ｎ信号がＨｉｇｈでＳＴＢ−Ｐ信号
が発生するときＬＥＤ−ＤＲＶ−ＯＮ信号が発生してＬ
ＥＤ駆動がなされる。すなわち、ＳＴＢ−Ｐ信号は全ド
ライバＩＣに共通に接続されているが、ＳＴＢ−Ｐ信号
が発生してもＬＥＤが駆動されるべきドライバＩＣはＳ
１、Ｓ０の信号値の組み合わせによって決定される。こ
のため、ベタ黒印刷等のときもＬＥＤヘッドの全ＬＥＤ
が同時に点灯されることはない。
【０１５１】図３０はデコーダ回路６３２を示す。６４
４、６４５〜６４８はＡＮＤ回路である。ＡＮＤ回路６
４５〜６４８でＳ１、Ｓ０信号をデコードして、ＬＯＡ
Ｄ−ＰとＳＴＢ−Ｐ信号が同時にＨｉｇｈレベルのとき
に補正ｂｉｔ３−ＷＲ〜補正ｂｉｔ０−ＷＲの各信号線
を選択的に駆動する。すなわち、第１の実施の形態にお
いてドライバＩＣ内部で発生していた補正データのビッ
ト位置指定データを外部より供給する様にしている。
【０１５２】図３１はＥＥ−ＰＲＯＭ１００ｅに格納さ
れている補正データをドライバＩＣ６０１〜６２６へ転
送するときの動作を示すタイムチャートである。プリン
タ部制御回路はａ部においてＨＤ−ＬＯＡＤ信号をＨｉ
ｇｈレベルとし、次いでＴＲＡＮＳモードを設定するた
めのコマンドデータを転送用クロックＨＤ−ＣＬＫとと
もに送出する（Ａ部）。次いでＨＤ−ＣＬＫ信号を送出
するとＥＥ−ＰＲＯＭ制御回路１００ｄの働きによりそ
のデータ端子ＤＡＴＡＯ3〜ＤＡＴＡＯ0より補正データ
のうちのビット３（ＭＳＢ）に相当するデータ列がＣＬ
ＫＯ信号とともに出力される（Ｂ部）。なお、このとき
プリンタ部制御回路からはＨＤ−ＳＥＬ1、ＨＤ−ＳＥ
Ｌ0信号が図中Ｓ１、Ｓ０として出力され、Ｂ部のデー
タが補正のビット３に相当するデータであることをドラ
イバＩＣに通知している。
【０１５３】Ｂ部による補正データのｂｉｔ３部の転送
が終了するとプリンタ制御部はＨＤ−ＳＴＢ信号を送出
する（Ｃ部）。このときのＳ１、Ｓ０信号のデコード結
果より補正ｂｉｔ３−ＷＲ信号が発生して（Ｄ部）、メ
モリセル部のｂｉｔ３位置にデータ書き込みがなされ
る。
【０１５４】以下同様にＥ部にて補正データｂｉｔ２が
転送され、Ｇ部においてこのときのＳ１、Ｓ０信号値
（“１，０”）からメモリセルのｂｉｔ２位置へ、など
の様に補正ｂｉｔ０信号まで順にメモリセルへデータ格
納されることになる。
【０１５５】図３２は印字時のタイムチャートである。
従来技術による場合と同様に印字データがヘッドへと転
送される。印字データのラッチ後（ＨＤ−ＬＯＡＤ信
号）、ＨＤ−ＳＴＢ−Ｎ信号が発生する。このときＨＤ
−ＳＥＬ1とＨＤ−ＳＥＬ0信号とが“１，１”であった
とすると、このデータは図２９のＥＸ−ＮＯＲ回路（６
４０、６４１）にてドライバＩＣのＳＥＬ1、ＳＥＬ0端
子レベルとそれぞれ比較され、一致検出されたドライバ
ＩＣのみがＬＥＤ駆動の対象となる。
【０１５６】図３２では駆動時間ＴSTBの後ＨＤ−ＳＥ
Ｌ1、ＨＤ−ＳＥＬ0信号値は変化しデータ“１，０”と
されている。これによりＨＤ−ＳＥＬ1,0＝“１１”の
ときに選択されていたドライバＩＣは非選択状態となり
ＬＥＤ駆動は終了して、代わりにＳＥＬ1、ＳＥＬ0端子
レベルが“１，０”とされているドライバＩＣに接続さ
れるＬＥＤアレイのみが駆動される。
【０１５７】以上のように第２の実施の形態によれば、
ＥＥ−ＰＲＯＭ素子より読み出した補正データをドライ
バＩＣのシフトレジスタにより転送し、ドライバＩＣ内
に設けたメモリセルに書き込むとき、メモリセルの書き
込むべきビット位置を、ＬＥＤヘッドに設けた信号線に
よりプリンタ制御部から直接指定できる様にしたので、
第１の実施の形態における様なビット位置指定のための
カウンタ回路が不要になる。更に、印字動作するときの
ＬＥＤ駆動を４つのブロックに分割しプリンタ制御部か
らの指令によりブロック毎に時分割して駆動することに
したので、ＬＥＤの同時駆動素子数が減少してヘッドの
駆動ピーク電流値の減少と、これによる駆動スイッチン
グ時に発生するノイズ電圧の低減がはかれる。
【０１５８】第３の実施の形態 第１の実施の形態においてはＬＥＤヘッドを構成する各
ＬＥＤ素子ごとの（ドットごとの）光量ばらつきを各々
４ビットずつの補正データにより１６段階に調整する例
を示した。この例においては補正１段階ごとの光量変化
量をΔＰとするとき、補正可能範囲は１６・ΔＰとな
る。
【０１５９】ＬＥＤアレイの光量ばらつきとしては上記
の１ドットごとのばらつきの他、ＬＥＤアレイ間での平
均光量の差も発生するため上記の１６・ΔＰなる補正可
能範囲をはずれて、十分な補正ができない場合が発生す
る。
【０１６０】第３の実施の形態は第１の実施の形態に加
えて、ＬＥＤアレイのチップ間補正もあわせて行なう様
にしたものである。なお、他の実施の形態と共通の回路
部分には同一の番号を付すことにし、説明を省略する。
【０１６１】図３３はシフトレジスタ２３０ａとラッチ
回路群２３０ｂの接続を示す。この実施の形態のシフト
レジスタ２３０ａは、縦続接続された２４段のフリップ
フロップ回路３０１ａ〜３０１ｄ、３０２ａ〜３０２
ｄ、…、３２４ａ〜３２４ｄに加えて、２５段目のフリ
ップフロップ回路３２５ａ〜３２５ｄを有する。
【０１６２】一方、補正データ記憶回路２３０ｄは、各
段のフリップフロップ回路３０１ａ〜３２４ｄに対応し
たメモリセルアレイＣＭ１ａ〜ＣＭ２４ｄの他に、チッ
プ補正データ記憶用メモリセルアレイＣＭ２５ａを有
し、フリップフロップ回路３２５ａの出力は、バッファ
回路４２５ａを介して、メモリセルアレイＣＭ２５ａに
供給されている。
【０１６３】さらに、この実施の形態の基準電流回路２
４７は、メモリセルアレイＣＭ２５ａの出力を受けて、
これに基づいて基準電流を定め、これにより出力電圧Ｖ
ｃｏｎｔｒｏｌが調整される。
【０１６４】各ＬＥＤ素子に対応する駆動回路ＤＲＣ
は、それぞれ対応するメモリセルアレイＣＭ１ａ〜ＣＭ
２４ｄからの補正データを受ける他、基準電流回路２４
７の出力を受けて、図示しないＬＥＤ素子に対する駆動
電流を定める。
【０１６５】ＭＵＸはセレクタ回路であり、４ビットの
パラレル信号に対応する４つのセレクタ３２６ａ〜３２
６ｄを有する。補正データの転送を行なうときは、ＬＯ
ＡＤ−Ｐ信号がＨｉｇｈレベルであり、セレクタ回路Ｍ
ＵＸは、シフトレジスタの２５段目のフリップフロップ
回路３２５ａ〜３２５ｄの信号出力をＳ／Ｒ−Ｏ0〜Ｓ
／Ｒ−Ｏ3として出力し、一方印字データの転送をする
ときは、ＬＯＡＤ−Ｐ信号がＬｏｗレベルであり、セレ
クタ回路ＭＵＸは、シフトレジスタの２４段目のフリッ
プフロップ回路３２４ａ〜３２４ｄの信号出力をＳ／Ｒ
−Ｏ0〜Ｓ／Ｒ−Ｏ3として出力する。
【０１６６】シフトレジスタ２３０ａのフリップフロッ
プ回路３２５ｂ〜３２５ｄは、補正データの転送中にフ
リップフロップ回路３２５ａの出力とタイミングの合っ
た出力を形成するために設けられている。
【０１６７】図３３の各フリップフロップ回路のクロッ
ク端子にはＳ／Ｒ−ＣＬＫ信号が供給される。シフトレ
ジスタの１段目からの出力信号はデータＳ／Ｒ ｄｏｔ
１〜データＳ／Ｒ ｄｏｔ４信号としてデータラッチ回
路４０１へ入力される。ラッチ回路４０１の４つの出力
信号をデータラッチｄｏｔ１〜データラッチｄｏｔ４と
命名している。シフトレジスタの１段目から２４段目ま
でが印字データのドット１からドット９６に関係してい
る。一方シフトレジスタの２５段目（３２５ａ〜３２５
ｄ）は、上記のようにＬＥＤアレイのチップ補正データ
を伝達する目的で設けられており、フリップフロップ回
路３２５ａからの出力信号をチップ補正データｂ０−ｂ
３と命名している。
【０１６８】図３４は補正データ記憶回路２３０ｃ内の
一部のメモリセルアレイＣＭ１ａおよびＣＭ２５ａを示
す図である。メモリセルＣＭ１ａは、第１の実施の形態
と同様、ＬＥＤ素子のドット番号１の光量補正に用いら
れる４ビットの補正データを記憶する。一方、メモリセ
ルＣＭ２５ａはＬＥＤアレイ素子のチップ補正のための
４ビットの補正データを記憶するものである。
【０１６９】メモリセルＣＭ１ａ、ＣＭ２５ａの内部構
成は第１の実施の形態について、図１８を参照して説明
したのと同様である。
【０１７０】データラッチｄｏｔ２〜データラッチｄｏ
ｔ９６信号を記憶するメモリセルアレイ（ＣＭ１ｂ〜Ｃ
Ｍ２４ｄ）はメモリセルアレイＣＭ１ａと同様に構成さ
れている。
【０１７１】メモリセルアレイＣＭ２５ａのＮチャネル
ＭＯＳトランジスタ４７１、４７２のゲート端子には補
正データのＬＳＢ（ｂｉｔ０）のデータ書き込みを指令
する信号“補正ｂｉｔ０−ＷＲ”が接続される。その他
のビット（ｂｉｔ１〜ｂｉｔ３）についても同様であ
る。
【０１７２】チップ補正データおよびドット補正データ
の補正データ記憶回路への書込みは例えばＬＥＤヘッド
の電源を投入したときに行なわれ、補正データ記憶回路
に書込まれた補正データは、その後電源遮断まで保持さ
れて、印字の際に繰返し利用される。補正データ記憶回
路への書込みの際、シフトレジスタ２３０ａは、制御Ｉ
Ｃ１００内のＥＥ−ＰＲＯＭ１００ｅ内の補正データを
転送する。シフトレジスタ２３０ａは、印字動作中はプ
リンタ制御部から供給される印字データＨＤ−ＤＡＴＡ
3〜ＨＤ−ＤＡＴＡ0を転送する。転送された印字データ
は、それぞれdot 1 〜 dot 96 としてラッチ回路４０
１ａ〜４２４ｄを介して、ドライブ回路２３０ｄに供給
される。
【０１７３】図３５は基準電流回路２４７の一部を示す
回路図である。５０１は演算増幅器であり反転入力端子
（−）はドライバＩＣ１０１の基準電圧入力端子ＶREF
に接続される。該端子にはＬＥＤヘッドの基準電圧発生
用レギュレータ回路１２７の出力電圧Ｖrefが供給され
る。演算増幅器５０１の非反転入力端子（＋）は基準抵
抗Ｒrefが接続されている。演算増幅器５０１の出力端
子には抵抗Ｒ0〜Ｒ15の直列接続回路が接続される。上
記直列接続回路の他端は電源ＶDDに接続され、電源電圧
ＶDDと演算増幅器５０１の出力電圧との差の電圧をＲ0
〜Ｒ15により分圧し、それぞれＶ0〜Ｖ15として図３６
に示す回路へ出力する。
【０１７４】５０２はＰチャネルＭＯＳトランジスタで
あり、ソース、ドレーン端子はそれぞれＶDDとＲrefに
接続されている。トランジスタ５０２のゲート端子には
上記の分圧電圧Ｖ7が印加される。トランジスタ５０２
には次式で示されるＩrefなる電流が流れる。
【０１７５】Ｉref＝Ｖref／Ｒref トランジスタ５０２の駆動状態はゲート電圧（Ｖ7の電
位）により決まる。いま図３５のＶREF電圧を上昇する
と演算増幅器５０１の作用により、トランジスタ５０１
の出力電圧は低下して、ＶDDとの電位差を増大させトラ
ンジスタ５０２のゲート・ソース間電圧も大きくなりト
ランジスタ５０２のドレーン電流すなわち基準抵抗Ｒre
fに流れる電流Ｉrefも増加して上式の関係は満足させら
れる。
【０１７６】図３６は基準電流回路２４７の他の一部を
示す回路図である。５０３はマルチプレクサ回路であ
り、図３５の回路により発生した分圧電圧Ｖ0〜Ｖ
15が、マルチプレクサ回路５０３の端子Ｐ0〜Ｐ15より
それぞれ入力される。一方、図３４のメモリセルアレイ
ＣＭ２５ａより出力されるＬＥＤアレイチップ相互間の
ばらつきを補正するためのチップ補正データＳ3〜Ｓ0は
マルチプレクサ５０３の端子Ｓ3〜Ｓ0に入力されてい
る。
【０１７７】チップ補正データＳ3〜Ｓ0によりＰ15〜Ｐ
0の１６本の入力端子のうちのいずれか一つの端子が選
択され、その端子の入力電圧レベルが出力端子ＹよりＶ
controlなる電圧として出力される。
【０１７８】一方、図２０に示す様に制御電圧Ｖcontro
lはドライバＩＣのＬＥＤ駆動用トランジスタのプリバ
ッファ５１５〜５１９のソース電位となっているためＬ
ＥＤの駆動時には、ほぼＶcontrol電位に等しい電圧が
終段トランジスタ５２０〜５２４のゲート端子に印加さ
れ、そのドライバＩＣによって駆動される全ＬＥＤの駆
動電流値を決定する。上記のＶcontrol電圧はメモリセ
ルアレイ中に格納されたチップ補正データＳ3〜Ｓ0によ
り１６段階に変化させられるので、これによりＬＥＤの
駆動電流値もＬＥＤアレイチップごとに調整可能にな
る。
【０１７９】図３７はＥＥ−ＰＲＯＭ１００ｅに格納さ
れるデータを示すアドレスマップである。図示の例では
１ワード当り４ビットずつのデータが最大４０９６ワー
ド格納できるものとしている。なお、欄外のアドレス値
の表示は１６進数にて表わしている。アドレスマップ中
のデータは２５ワードずつ区別され、各チップ内におけ
るドット間ばらつきを補正するための、ドット間ばらつ
き補正データがｄｏｔ２４９６ ｂｉｔ３などの様に記
載され、ＬＥＤアレイチップ間のばらつきを補正するた
めのチップ補正データがｃｈｉｐ２６ ｂｉｔ３などの
様に記載されている。ここで、ｃｈｉｐ２６〜１は、そ
れぞれドライバＩＣ１２６〜１０１を示している。これ
らのデータは制御ＩＣ１００からドライバＩＣ１０１〜
１２６へ転送されるときアドレス０００から昇順に読み
出され、ドライバＩＣ内のシフトレジスタにより転送さ
れる。
【０１８０】図３８はＬＥＤヘッドに接続されている図
示しないプリンタ制御部が印刷開始に先だち、ヘッド内
に設けられたＥＥ−ＰＲＯＭ１００ｅ（図２）からＬＥ
Ｄの光量補正データを読み出してドライバＩＣへ転送す
る動作を示している。
【０１８１】この図においてＨＤ−ＬＯＡＤ、ＨＤ−Ｄ
ＡＴＡ3〜ＨＤ−ＤＡＴＡ0、ＨＤ−ＣＬＫ、ＨＤ−ＳＴ
Ｂ−Ｎの各信号はＬＥＤヘッドのコネクタ部の信号を示
す。補正データＷＲ信号は図３４にて示されている４本
のメモリセルのデータ書き込み制御信号補正ｂｉｔ３−
ＷＲ〜補正ｂｉｔ０−ＷＲを示している。
【０１８２】図３８のＤＡＴＡＯ3〜ＤＡＴＡＯ0信号は
図１の制御ＩＣ１００からドライバＩＣ１０１〜１２６
へ出力されるＬＥＤの光量補正データである。またＣＬ
ＫＯ信号は上記の光量補正データを転送するためのクロ
ック信号である。
【０１８３】以下図３８に沿って順に説明する。プリン
タ制御部はＨＤ−ＬＯＡＤ信号をＨｉｇｈレベルとする
（ａ部）。次いで、ＨＤ−ＤＡＴＡ3〜ＨＤ−ＤＡＴＡ0
信号線を用いて、ＨＤ−ＣＬＫ信号と同期してコマンド
データを送出する（Ａ部）。ここでのコマンドは図１０
に示されているＴＲＡＮＳコマンドであり、ＥＥ−ＰＲ
ＯＭに格納されているＬＥＤの光量補正データをドライ
バＩＣへ転送することを指令するものである。
【０１８４】コマンド送出によりヘッドの動作モードが
確定すると次いで送出されるクロック信号ＨＤ−ＣＬＫ
により補正データの転送が行なわれる。まずＢ部におい
てｂｉｔ３〜ｂｉｔ０の１ドット当り４ビットからなる
補正データのうちｂｉｔ３のデータのみをＬＥＤヘッド
の全ドット分について転送する。所定のパルス数のＨＤ
−ＣＬＫ信号の送出によりｂｉｔ３データの転送が完了
すると、次いでＨＤ−ＳＴＢ−Ｎ信号が送出される（Ｃ
部）。
【０１８５】ドライバＩＣはＣ部の信号を元にして、メ
モリセルアレイ（図３４）に補正データを書き込みする
ための指令信号（補正データＷＲ信号）を発生する。こ
れによりドライバＩＣ１０１〜１２６のそれぞれのシフ
トレジスタ２３０ａで転送され、そのフリップフロップ
回路３２４ｄ〜３０１ａに保持されている各ドットごと
の補正データと、フリップフロップ回路３２５ａに保持
されている各チップごとの補正データのうちのｂｉｔ３
データはメモリセルアレイの該当するメモリセル（図３
４の補正ｂｉｔ３−ＷＲ信号に接続されるメモリセル
（図１６のｃ３、図３４の４５７、４５８）に書き込ま
れる。
【０１８６】次いでプリンタ制御部からのＨＤ−ＣＬＫ
信号により補正データｂｉｔ２のデータ転送が行なわれ
る（Ｅ部）。転送終了後Ｆ部で示すＨＤ−ＳＴＢ−Ｎ信
号を出力して補正データＷＲ信号（Ｇ部）を発生させ
る。これによりＥ部にてドライバＩＣ内のシフトレジス
タで転送されている補正データのｂｉｔ２のデータ列は
メモリセルアレイに書き込みがなされる。
【０１８７】以下同様にＨ部、Ｉ部、Ｊ部にて補正デー
タのｂｉｔ１が、Ｋ部、Ｌ部、Ｍ部にて補正データのｂ
ｉｔ０についてドライバＩＣへのデータ転送と、メモリ
セルアレイへの書き込みが行なわれる。
【０１８８】以上によりＬＥＤ素子各チップごとと各ド
ットごとの、それぞれ４ビットからなる光量補正データ
（ｂｉｔ３〜ｂｉｔ０）がすべてメモリセルアレイ中に
書き込まれる。
【０１８９】最後にｂ部の様にＨＤ−ＬＯＡＤ信号をＬ
ｏｗレベルへと戻し、次に行なわれるであろう印字デー
タの転送に備える。
【０１９０】Ｂ部において補正データの順序は次の通り
である。まず図３７、図３８でｃｈｉｐ２６として表わ
されているＬＥＤチップ２６のチップ補正データのｂｉ
ｔ３が転送される。ここでＬＥＤチップ２６はドライバ
ＩＣ１２６に対応している。同様にＬＥＤチップ２５は
ドライバＩＣ１２５に対応している。
【０１９１】次いでＬＥＤチップ２６に属するドット２
４９６〜２４９３の補正データのｂｉｔ３が送られる。
以下同様にドット２４０１まで転送されると、次いでＬ
ＥＤチップ２５のチップ補正データのｂｉｔ3が転送さ
れ、更にＬＥＤチップ２５に属するドット２４００から
ドット２３０５までの補正データｂｉｔ3が転送され
る。
【０１９２】以下同様にしてＬＥＤアレイの全チップ分
のチップ補正データと、ＬＥＤヘッドの全ドットごとの
補正データ（ｄｏｔ２４９６〜ｄｏｔ１）が送られる。
【０１９３】ドライバＩＣ内において、図３８に示され
る信号波形が入力されるとき、ＨＤ−ＬＯＡＤ信号はＨ
ｉｇｈレベルであるので、各ドライバＩＣ内のＬＯＡＤ
−Ｐ信号はすべてＨｉｇｈレベルとなっている。
【０１９４】図３３の様に、ＬＯＡＤ−Ｐ信号がＨｉｇ
ｈレベルのとき、セレクタ回路３２６ａ〜３２６ｄのＢ
端子からの入力信号が外部出力されるので、シフトレジ
スタはフリップフロップ回路３０１ａ〜３０１ｄ、…、
３２５ａ〜３２５ｄからなる２５段構成として動作する
ことになる。
【０１９５】一方、印字データ転送時においてはＬＯＡ
Ｄ−Ｐ信号はＬｏｗレベルとなっているので、セレクタ
回路３２６ａ〜３２６ｄのＡ端子からの入力信号が外部
出力されるので、シフトレジスタは２４段の構成として
動作し、印字データ中に余分なデータを付加する必要も
なく、従来ヘッドと同様に動作する。
【０１９６】以上説明した様に、印字データ転送時に対
し補正データ転送時にはドライバＩＣ内のシフトレジス
タの段数を増加させる切り換え手段を設けた。これによ
りＬＥＤアレイチップ内のＬＥＤドット相互間のばらつ
き補正データに加え、ＬＥＤアレイチップ相互間のばら
つきを補正するためのデータをも、印字データ転送用シ
フトレジスタを用いて転送できる兼用化がなされた。
【０１９７】また、ＬＥＤアレイチップ間のばらつきも
補正できるため従来行なわれていたＬＥＤアレイの光量
測定（ＬＥＤアレイの全ドットの駆動電流の平均値、あ
るいはＬＥＤ駆動電流の最大値と最小値の中心値）にも
とづく選別、ランク分けの作業が不要になり製造工程の
簡素化が図れる。即ち、従来は同一ランクに属するＬＥ
Ｄアレイのみを集めてヘッドを構成していたが、そのよ
うなランク付けの作業が不要となる。
【０１９８】さらに、本実施の形態においてはメモリセ
ルアレイに格納されたチップ補正データによりＬＥＤの
定電流駆動制御のための制御電圧を１６段階に調整可能
とした。
【０１９９】さらにまた、基準電流回路において演算増
幅器の出力電圧を複数の抵抗の直列接続回路によって分
圧し、各接続点に発生する電圧を任意に選択して、ＬＥ
Ｄ駆動回路の制御電圧とする回路とした。
【０２００】また、上記の様にして転送されたＬＥＤア
レイチップ相互間のばらつきを補正するためのデータに
より、ドライバＩＣごとに駆動電流を大きく増減させる
ことができ、大きな範囲のばらつきをもっていたとして
も十分な精度まで補正することができる。
【０２０１】第４の実施の形態 第４の実施の形態は、第３の実施の形態においてＬＥＤ
アレイ間のばらつきを補正するためにドライバＩＣ内に
設けたチップ間ばらつき補正回路の別の構成方法に関す
るものである。なお、第３の実施の形態と同一回路とな
るものについて同一の記号を付し、説明を省略する。
【０２０２】図３９はドライバＩＣ内に設けられた基準
電流回路を示す。５０１は演算増幅器、５０２はＰチャ
ネルＭＯＳトランジスタ、Ｒ、Ｒref0、Ｒref1、Ｒre
f2、Ｒref3はドライバＩＣ内に集積化された抵抗素子で
ある。６５０〜６５３はＮチャネルＭＯＳトランジスタ
である。それぞれのトランジスタのゲート端子には図３
４に示されるメモリセルアレイＣＭ２５ａから出力され
るチップ間ばらつきの補正データＳ0〜Ｓ3が入力され
る。抵抗素子Ｒref3〜Ｒref0はトランジスタ６５３〜６
５０を介してグランドに接続されている。抵抗素子Ｒre
f3〜Ｒref0、Ｒに流れる電流をそれぞれＩref3〜Ｉre
f0、Ｉと記号する。また、トランジスタ５０２を流れる
電流をＩrefとする。
【０２０３】演算増幅器５０１の非反転入力端子（＋）
の電位は演算増幅器５０１の働きによりＶREFに等しい
ものとなる。トランジスタ６５３〜６５０はチップ間ば
らつき補正データＳ3〜Ｓ0の論理値より導通、遮断状態
が制御される。
【０２０４】図３４のメモリセルアレイＣＭ２５ａから
チップ補正データＳ3〜Ｓ0として“０，０，０，０”な
る出力が発生しているとする。これにより図３９の６５
３〜６５０はオフ状態となり、基準電流Ｉrefは Ｉref＝ＶREF／Ｒ＝Ｉ となる。
【０２０５】別の場合として、チップ補正データＳ3〜
Ｓ0が“０，０，０，１”となるとする。このときＳ0に
対応するトランジスタ６５０のみがオン状態となる。オ
ン状態のときのトランジスタのドレイン・ソース間電圧
は小さいので無視できる。このためＩrefは、ＲとＲref
0にそれぞれ流れる電流の加算したものとなり、 Ｉref＝Ｉ＋Ｉref0≒（ＶREF／Ｒ）＋（ＶREF／Ｒre
f0） となる。
【０２０６】以下同様にチップ補正データＳ3〜Ｓ0が
“１，１，１，１”となると基準電流Ｉrefは抵抗Ｒref
3〜Ｒref0、Ｒにそれぞれ流れる電流の加算値となり Ｉref＝Ｉ＋Ｉref3＋Ｉref2＋Ｉref1＋Ｉref0 ≒（ＶREF／Ｒ）＋（ＶREF／Ｒref3）＋（ＶREF／Ｒref2） ＋（ＶREF／Ｒref1）＋（ＶREF／Ｒref0） となる。
【０２０７】いま、チップ補正データＳ3〜Ｓ0に対応す
る基準抵抗Ｒref3〜Ｒref1をＲref0に対してそれぞれ１
／８、１／４、１／２となる比率とし重み付けするもの
とすると、 Ｒref3 ＝ （１／８）・Ｒref0 Ｒref2 ＝ （１／４）・Ｒref0 Ｒref1 ＝ （１／２）・Ｒref0 となる。
【０２０８】Ｓ3〜Ｓ0を“１”または“０”の値をとる
変数とすれば任意のＳ3〜Ｓ0の組み合わせに対して Ｉref ≒（ＶREF／Ｒ） ＋（８・Ｓ3＋４・Ｓ2＋２Ｓ1＋Ｓ0）×（ＶREF／Ｒref0） ＝ （ＶREF／Ｒ） ＋（２3・Ｓ3＋２2Ｓ2＋２1Ｓ1＋２0Ｓ0）×（ＶREF／Ｒref0） なる関係が得られる。
【０２０９】これにより、チップ補正データＳ3〜Ｓ0の
信号値の組み合わせによりＶREF／Ｒを下限とし、増加
ステップをＶREF／Ｒref0とする１６段階の基準電流Ｉr
efが発生できることがわかる。
【０２１０】以上説明した様に、本実施の形態において
はメモリセルアレイに格納されたチップ補正データによ
りＬＥＤの定電流駆動制御のための基準電流値を１６段
階に調整可能とした。このときの回路素子の増加分とし
ては（メモリセルアレイ中のチップ補正データ格納のた
めのメモリセルアレイが増加することは当然として）図
３９中の抵抗、トランジスタ各々４素子ずつのみです
む。
【０２１１】第５の実施の形態 第１〜第４の実施の形態においてはＥＥ−ＰＲＯＭ１０
０ｅに格納されているＬＥＤのドット補正データやチッ
プ補正データをドライバＩＣへ転送し、全データを一括
して一時に書き込む場合の構成としている。このときメ
モリに同時に書き込みされるメモリセルの数は（ドライ
バＩＣ１チップ当りのＬＥＤドット数を９６とし、ＬＥ
Ｄヘッド当り２６個のドライバＩＣを使用しているの
で）、 ９６×２６＝２４９６個 または、チップ補正データを設ける場合においては （９６＋１）×２６＝２５２２個 の様な膨大な数に達する。
【０２１２】図３４の様な構成のメモリセル中にデータ
書き込みする場合、書き込みトリガ信号の発生する初期
状態において、メモリセルの状態値反転に伴ない電源ラ
インに過渡的電流が多く流れ、ノイズ電圧を生じる。上
記の様に、同時に書き込みがなされるメモリセル数が多
大なものであると、発生するノイズ電圧も無視し得ない
ものとなる。第５の実施の形態はこのような問題を低減
するため、ドライバＩＣ毎に複数にブロック分けして補
正データの書き込みをする駆動タイミングをブロック毎
にずらせて行い、同時に書き込みするメモリセル数を減
少する様にしたものである。
【０２１３】図４０はＬＥＤヘッドの構成を示す。７０
０は補正データが格納されるＥＥ−ＰＲＯＭと、その制
御回路とを集積した制御ＩＣであり、制御ＩＣ１００と
同様の構成を有する。
【０２１４】相違点としては、制御ＩＣ１００において
設けられていた、１本ずつのＳＴＢＩ入力、ＳＴＢＯ出
力信号がＳＴＢＩ1〜ＳＴＢＩ4、ＳＴＢＯ1〜ＳＴＢＯ4
の４本ずつの入出力信号を備える構成としたことであ
る。制御ＩＣ７００のＳＴＢＩn端子からの入力信号は
制御ＩＣ７００内部を通過して出力端子ＳＴＢＯn（ｎ
＝１〜４）から同一論理で出力される構成としている。
【０２１５】１０１〜１２６はドライバＩＣであって、
第１〜第４の実施の形態において述べられた構成と同様
のものが適用できる。即ち、ドライバＩＣ１０１〜１２
６は同一ＩＣの縦続接続回路となっており１段目が１０
１、２段目が１０２、…となる様記号が付与されてい
る。そして、奇数段目のドライバＩＣのＳＥＬ入力端子
は開放状態に、偶数段目のドライバＩＣのＳＥＬ入力端
子はグランドに接続される。また、２６個のドライバＩ
Ｃ１０１〜１２６は４つのブロックに分割されている。
即ちドライバＩＣ１０１〜１０７で第１のブロック、ド
ライバＩＣ１０８〜１１４で第２のブロック、ドライバ
ＩＣ１１５〜１２０で第３のブロック、ドライバＩＣ１
２１〜１２６で第４のブロックを構成している。図４０
には、各ブロックの先頭のドライバＩＣのみが明示され
ている。１２７は基準電圧作成用のレギュレータ回路で
ある。
【０２１６】図示しないプリンタ制御部からの信号ＨＤ
−ＳＴＢ１−Ｎ〜ＨＤ−ＳＴＢ４−Ｎは制御ＩＣ７００
に入力され、制御ＩＣ７００のＳＴＢＯ1〜ＳＴＢＯ4端
子よりそれぞれ出力される。制御ＩＣ７００のＳＴＢＯ
1端子からの出力信号はドライバＩＣ１０１〜１０７の
ＳＴＢ端子に共通に接続される。同様にＳＴＢＯ2端子
出力はドライバＩＣ１０８〜１１４へ、ＳＴＢＯ3端子
出力はドライバＩＣ１１５〜１２０へ、ＳＴＢＯ4端子
出力はドライバＩＣ１２１〜１２６へとそれぞれ共通に
接続されている。
【０２１７】図４１は制御ＩＣ７００からドライバ１０
１〜１２６へと補正データを転送した後、それぞれのＩ
Ｃチップ内の補正メモリセルへデータ書き込みする場合
の動作を示すタイムチャートである。本図は、例えば図
２５におけるＣ部、Ｆ部、Ｉ部、Ｌ部などの動作部分に
該当するものであり、その他の動作は第１〜第４の実施
の形態におけるものと同様である。
【０２１８】図４１において、補正データのｂｉｔ3の
データをすべてドライバＩＣに転送した後、Ｃ１部にて
ＨＤ−ＳＴＢ１−Ｎ信号を３パルス発生させる。ＨＤ−
ＳＴＢ１−Ｎ信号は制御ＩＣ７００のＳＴＢＯ１信号出
力となるので、ドライバＩＣ１０１〜１０７のＳＴＢ入
力端子を駆動する。これによりＨＤ−ＳＴＢ１−Ｎ信号
の２パルス目でドライバＩＣの１０１〜１０７内部の補
正ｂｉｔ３−ＷＲ信号が発生して該当するドライバＩＣ
内のメモリセルアレイへの書き込みがなされる。
【０２１９】次いで、ＨＤ−ＳＴＢ１−Ｎ信号の１．５
パルス目において、ＨＤ−ＳＴＢ２−Ｎ信号が出力され
る（Ｃ２部）。これにより制御ＩＣ７００のＳＴＢＯ2
端子より信号出力され、２クロック目でドライバＩＣの
１０８〜１１４中のメモリセルアレイへの書き込み指令
信号補正ｂｉｔ３−ＷＲを発生する。
【０２２０】以下同様にＣ３部とＣ４部とでそれぞれ
１．５パルス周期ずつの時間遅延してＨＤ−ＳＴＢ3−
ＮとＨＤ−ＳＴＢ4−Ｎ信号が発生して、それぞれが分
担するドライバＩＣ内回路を動作させる。
【０２２１】図４１においてはそれぞれ分担するドライ
バＩＣの番号を明確にするためドライバＩＣ内の書き込
み指令信号を補正ｂｉｔ３−ＷＲ（１〜７）などの様に
記述している。
【０２２２】図４１より明らかな様に、補正ｂｉｔ３−
ＷＲ（１〜７）から補正ｂｉｔ３−ＷＲ（２１〜２６）
の各信号は互いに重なり合わない様に、動作タイミング
に位相差を設けている。ただし、必ずしも、重なり合わ
ない様にしなければならない訳ではなく、立上がりがず
れているだけで充分の場合もある。
【０２２３】同様に、制御ＩＣ７００からドライバＩＣ
へ補正データのｂｉｔ２を転送した後、Ｆ１〜Ｆ４部の
様に信号出力して補正データのｂｉｔ２を各ドライバＩ
Ｃのメモリセルアレイへ書き込みする。このときの書き
込み指令信号が、先の場合と同様に、補正ｂｉｔ２−Ｗ
Ｒ（１〜７）から補正ｂｉｔ２−ＷＲ（２１〜２６）と
して図中に記入されている。
【０２２４】以上説明した様に、本実施の形態において
はＬＥＤヘッドを構成するドライバＩＣをほぼ同数ずつ
の（７個、７個、６個、６個）４つのグループに分け、
それぞれのグループごとにストローブ信号（ＨＤ−ＳＴ
Ｂn−Ｎ）を割り当て、それぞれ動作タイミングに時間
差を設け、同時に書き込みされるメモリセル数をほぼ１
／４に減少させたので、書き込み時に発生するノイズ電
圧を低減させることができるという効果を生じる。
【０２２５】第６の実施の形態 次に図４２及び図４３を参照して、第６の実施の形態を
説明する。この実施の形態は、全体的構成は、第３の実
施の形態と同様であるが、図３５及び図３６の基準電流
回路の代りに、図４２に示すものを用いた点で異なる。
【０２２６】図４２は基準電流回路２４７の内部回路図
である。５０１は演算増幅器であり、５０３はマルチプ
レクサであり、信号選択指示信号入力端子Ｓ3〜Ｓ0と１
６本のアナログレベル信号の入力端子Ｐ15〜Ｐ0とを有
し、前記Ｓ3〜Ｓ0に入力される信号の論理レベルにより
前記Ｐ15〜Ｐ0のうちの１つを選択し、選択された端子
に印加されている電圧レベルを出力端子Ｙより出力す
る。５０２はＰチャネルＭＯＳトランジスタであり、Ｒ
15〜Ｒ0は抵抗である。演算増幅器５０１の反転入力端
子（−）はドライバＩＣの基準電圧入力端子ＶREFに接
続され、非反転入力端子（＋）はマルチプレクサ５０３
の出力端子Ｙに接続される。
【０２２７】演算増幅器５０１の出力端子はトランジス
タ５０２のゲート端子に接続されるとともに、Ｖ
controlなる信号として図２０の回路へ供給される。
【０２２８】トランジスタ５０２のソース端子は電源Ｖ
DDに接続され、ドレーン端子はＲ15，Ｒ14，Ｒ13，…，
Ｒ1，Ｒ0の抵抗の直列接続回路に接続される。Ｒ0の他
端はグランドに接続されている。
【０２２９】前記Ｒ15〜Ｒ0の直列接続回路の各点から
は分圧された出力電圧Ｖ15，Ｖ14，…，Ｖ0が取り出さ
れ、マルチプレクサ５０３の各入力端子Ｐ15，Ｐ14，
…，Ｐ0にそれぞれ供給される。
【０２３０】また、前記Ｓ3〜Ｓ0端子には図３４のメモ
リセルアレイＣＭ２５ａより出力される、ＬＥＤアレイ
相互間のばらつきを補正するためのチップ補正データＳ
3〜Ｓ0が供給される。
【０２３１】図４３はマルチプレクサ５０３の内部回路
であり、６０１〜６０４はバッファ回路であってそれぞ
れＳ3〜Ｓ0端子に接続される。
【０２３２】６０５〜６０８はインバータ回路であっ
て、バッファ回路６０１〜６０４のそれぞれの出力端子
に接続されている。
【０２３３】 Ｔ03，Ｔ02，Ｔ01，Ｔ00， Ｔ13，Ｔ12，Ｔ11，Ｔ10， 〜 Ｔ143，Ｔ142，Ｔ141，Ｔ140， Ｔ153，Ｔ152，Ｔ151，Ｔ150 等はＮチャネルＭＯＳトランジスタであって、選択指示
信号Ｓ3〜Ｓ0の論理値により、入力端子Ｐ15〜Ｐ0の信
号レベルのうちいずれかを選択して端子Ｙより出力する
ためのスイッチ回路を構成している。
【０２３４】図４２に戻り、いまＭＯＳトランジスタ５
０２に流れる電流をＩrefとする。チップ補正データＳ3
〜Ｓ0が‘００００’であるとするとマルチプレクサ５
０３のＰ0端子の電圧レベルＶ0にほぼ等しい電圧が端子
Ｙより出力される。
【０２３５】Ｐ0端子への印加電圧Ｖ0は、 Ｖ0＝Ｒ0×Ｉref であり、この電圧が演算増幅器５０１の非反転入力端子
に印加される。演算増幅器５０１とＭＯＳトランジスタ
５０２よりなるフィードバック制御回路によって、非反
転入力端子の電圧レベルは反転入力端子の電圧レベル
（ＶREF）にほぼ等しくなる様制御される。このため ＶREF＝Ｖ0＝Ｒ0×Ｉref となり、 Ｉref＝ＶREF／Ｒ0 (1) の関係が得られる。
【０２３６】同様に、チップ補正データＳ3〜Ｓ0が‘０
００１’であるとすると、Ｐ1端子の電圧レベル（Ｖ1）
がＹ端子より出力され、 Ｖ1＝Ｉref×（Ｒ0＋Ｒ1） の関係より、先の場合と同様に Ｉref＝ＶREF／（Ｒ0＋Ｒ1） (2) となって、トランジスタ５０２に流れる電流が変化する
ことがわかる。
【０２３７】以上のように、チップ補正データＳ3〜Ｓ0
の論理値の１６通りの組み合わせにより、トランジスタ
５０２に流れる電流も１６段階に変化させることができ
る。トランジスタ５０２と図２０のトランジスタ５２０
〜５２４とはカレントミラー回路を構成しているので、
ＬＥＤの駆動電流を１６段階に変化することになる。
尚、図４３において、アナログマルチプレクサをＮチャ
ネルＭＯＳトランジスタからなるスイッチ回路を用いて
構成したが、これら個々のスイッチ回路としてＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
の並列回路で構成されるＣＭＯＳアナログスイッチを用
いることもでき、また、その他種々に変形することも可
能である。
【０２３８】第７の実施の形態 次に図４４及び図４５を参照して第７の実施の形態を説
明する。
【０２３９】第６の実施の形態においてはＬＥＤアレイ
のチップ間ばらつきを補正するため基準電流回路の電流
検出抵抗を複数の抵抗の直列接続となし、各抵抗の接続
点の任意の箇所から取り出した検出電圧を元にフィード
バック制御して、基準電流回路の定電流制御を行なう構
成とした。
【０２４０】本実施の形態においては、前記検出抵抗を
１つとする代わりにそれを駆動するＭＯＳトランジスタ
を、駆動能力の異なる複数のトランジスタに分割して、
チップ補正データにより前記複数のトランジスタを任意
の組み合わせで駆動または非駆動となし、ＬＥＤ駆動用
トランジスタとの間のミラー比を変化できる様構成した
ものである。
【０２４１】図４４は本発明の第７の実施の形態を示す
回路図であって、第６の実施の形態における図４２に対
応するものである。その他の回路部分は第６の実施の形
態におけるものと同様のものである。
【０２４２】６１１は演算増幅器、Ｒ00は抵抗、６１２
〜６２０はＰチャネルＭＯＳトランジスタ、６２１〜６
２４はＮチャネルＭＯＳトランジスタである。
【０２４３】演算増幅器６１１の反転入力端子（−）は
レギュレータ回路１２７（図１）が出力する基準電圧Ｖ
refを入力するための基準電圧入力端子ＶREFに接続され
る。
【０２４４】演算増幅器６１１の非反転入力端子（＋）
は他端をグランドに接続された抵抗Ｒ00と、５つのＰチ
ャネルＭＯＳトランジスタ６１２，６１４，６１６，６
１８，６２０のドレーン端子に接続される。
【０２４５】トランジスタ６１３と６２１、トランジス
タ６１５と６２２、トランジスタ６１７とトランジスタ
６２３、６１９と６２４とでそれぞれインバータ回路を
構成している。
【０２４６】それぞれのインバータ回路には図３４に示
すチップ補正データ格納用メモリセルより取り出したチ
ップ補正データＳ3〜Ｓ0が入力される。
【０２４７】また、それぞれのインバータ回路の出力は
ＰチャネルＭＯＳトランジスタ６１４，６１６，６１
８，６２０のゲート端子にそれぞれ接続されている。
【０２４８】一方、各ＰチャネルＭＯＳトランジスタ６
１２〜６２０のソース端子は電源ＶDDに接続され、Ｐチ
ャネルＭＯＳトランジスタ６１２のゲート端子とＮチャ
ネルＭＯＳトランジスタ６２１〜６２４のソース端子は
演算増幅器６１１の出力端子に接続されている。
【０２４９】また、演算増幅器６１１の出力はＶ
controlなる電圧として、ＬＥＤ駆動部（図２０）へ出
力されている。
【０２５０】図４５はＬＥＤ駆動部の１ドットの駆動を
行なう回路であって、図２０に対応するものである。
【０２５１】本図は、説明を容易にするため図２０を簡
略化したもので、図２０において、補正ｂ3〜補正ｂ0の
各信号をそれぞれ‘００００’となし（このとき各トラ
ンジスタ５２０〜５２３は遮断状態になる）、データｄ
ｏｔn信号とＬＥＤ−ＤＲＶ−ＯＮ信号とをアクティブ
として、ＮチャネルＭＯＳトランジスタ５１９を導通状
態（このときＰチャネルＭＯＳトランジスタ５２４のゲ
ート端子にはほぼＶcontrolに等しい電圧が印加され
る。）にした場合に相当する。
【０２５２】５２４はＰチャネルＭＯＳトランジスタで
図２０における主駆動トランジスタ５２４に相当するも
ので、５２５はＬＥＤ駆動用出力端子、６３０はＬＥＤ
であり、一端は前記５２５に接続されるとともに他端は
グランドに接続される。
【０２５３】トランジスタ５２４のゲート端子には図４
４より出力される定電流制御のための制御電圧Ｖ
controlが印加される。
【０２５４】トランジスタ５２４のソース端子は電流Ｖ
DDに接続され、ドレーン端子はＬＥＤ駆動用出力端子５
２５に接続されている。
【０２５５】図４４及び図４５においてＰチャネルＭＯ
Ｓトランジスタ６１２，６１４，６１６，６１８，６２
０，５２４のゲート長をそれぞれ等しくなる様構成する
ものとする。
【０２５６】またそれぞれのトランジスタのゲート幅を
上記に対応して、それぞれＷref，Ｗ3，Ｗ2，Ｗ1，
Ｗ0，Ｗと記号を付ける。更に抵抗Ｒ00を流れる電流を
Ｉrefとする。
【０２５７】このＩrefは第６の実施の形態における図
４２の場合と同様に求められ、端子ＶREFの印加電圧を
Ｖrefとすると、 Ｉref＝Ｖref／Ｒ00 (10) となる。
【０２５８】一方、図３４に示す回路より出力されるチ
ップ補正のための補正データＳ3〜Ｓ0はそれぞれトラン
ジスタ６１３と６２１、トランジスタ６１５と６２２、
トランジスタ６１７と６２３、トランジスタ６１９と６
２４から構成されるインバータ回路に入力される。
【０２５９】いまＳ3がＨｉｇｈレベルであるとする
と、トランジスタ６２１は導通状態となり、トランジス
タ６１３は遮断状態となる。このとき、トランジスタ６
１４のゲート端子には演算増幅器６１１の出力電圧であ
るＶcontrolなる電圧が印加され、トランジスタ６１４
にはゲート電位であるＶcontrolに応じて決定され、そ
のゲート幅として設定されたＷ3の値に比例する電流が
流れる。
【０２６０】また、Ｓ3がＬｏｗレベルのときにはトラ
ンジスタ６１３は導通状態となり、トランジスタ６１４
のゲート端子にはＶDDに等しい電圧が印加され、トラン
ジスタ６１４は遮断状態となる。
【０２６１】いま、Ｓ3〜Ｓ0をそれぞれ１か０の値をと
る変数であるとする。またトランジスタ５２４を流れる
電流（ＬＥＤの駆動電流）をＩXとする。
【０２６２】Ｓ3〜Ｓ0＝‘００００’となる場合、図４
４のトランジスタ６１４，６１６，６１８，６２０はＯ
ＦＦとなる。それゆえＩrefはトランジスタ６１２を流
れる電流のみに依存する。また、トランジスタ６１２と
トランジスタ５２４とは同じゲート電位Ｖcontrolをと
るので、トランジスタ５２４に流れる電流はトランジス
タ６１２とトランジスタ５２４とのゲート幅の設定値の
比に応じたものとなる。これにより、 ＩX＝（Ｗ／Ｗref）×Ｉref (11) として求められる。
【０２６３】Ｓ3〜Ｓ0の任意の組み合わせの場合におい
ては前式のＷrefを、導通状態にあるトランジスタ６１
４，６１６，６１８，６２０のゲート幅の加算値に置き
換えればよいので、 ＩX＝Ｗ×Ｉref／（Ｗref＋Ｓ3・Ｗ3＋Ｓ2・Ｗ2＋Ｓ1・Ｗ1＋Ｓ0・Ｗ0） (12) となり、チップ補正データＳ3〜Ｓ0により、ドライバＩ
ＣごとにＬＥＤの駆動電流ＩXを増減することができ
る。
【０２６４】変形例 第１〜第７の実施の形態ではＬＥＤヘッドの発光光量ば
らつきを補正する回路とその制御方法について説明した
が、駆動する素子を発熱抵抗体とすることによりサーマ
ルプリントヘッドにも適用可能である。また、印字ヘッ
ドに限らず、表示装置に適用することも可能である。そ
の場合、補正データは、駆動エネルギーの補正のための
ものである。
【０２６５】
【発明の効果】以上の様に、本発明によれば、例えばＬ
ＥＤヘッドのごとき被駆動素子を駆動する駆動装置にお
いて、駆動エネルギーの補正のための補正データの転送
と、駆動データの転送とを共通の転送手段により行なう
こととしたので、装置の構成が簡単となり、端子数、ワ
イヤボンディング数、基板面積が減り、補正データ転送
のための回路とドライバＩＣ相互接続配線のテストが不
要となり、ＬＥＤ光量測定や、ワイヤボンディング検査
が容易となる。また、補正データが第１ないし第ｎのビ
ットからなり、複数のドット補正データ記憶素子にそれ
ぞれドット補正データの第１のビットを書込んだ後、該
複数のドット補正データ記憶素子にそれぞれ補正データ
の第２のビットを書込み、以下同様に第ｎのビットまで
順に書込むこととしたので、補正データのビットの書込
みを効率的に行なうことができる。
【０２６６】被駆動素子の群が、互いに縦続接続され各
々複数の被駆動素子を有する複数のチップにより構成さ
れ、駆動装置が、各チップに対応して設けられ各チップ
の補正のためのデータを記憶するチップ補正データ記憶
素子を含み、各チップの補正データがデータ転送手段に
よりチップ補正データ記憶素子に書込まれるようにすれ
ば、チップ間のバラツキも効率的に補正することができ
る。
【０２６７】さらにまた、補正データ記憶素子を、補正
データがデータ転送手段から与えられる際、記憶部をデ
ータ転送手段に選択的に接続するスイッチ素子と、被駆
動素子を駆動する際、記憶部の情報を駆動素子に伝達す
るゲート手段とで構成し、駆動素子が、それぞれ対応す
る駆動データ及びドット補正データ記憶素子からゲート
手段を経由して入力された補正データに基づいて、対応
する被駆動素子を駆動するように構成することにより、
簡単な回路構成で、補正を行ない得る。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態のＬＥＤヘット
の制御ＩＣおよびドライバＩＣを示すブロック図でああ
る。
【図２】 図１の実施の形態における、制御ＩＣの内部
構成を示すブロック図である。
【図３】 図２の制御ＩＣ内のモード制御部１００ｂの
一例を示すブロック図である。
【図４】 図２の制御ＩＣ内のＥＥ−ＰＲＯＭ１００ｅ
の一例を示すブロック図である。
【図５】 図２の制御ＩＣ１００内のＤＡＴＡ3〜ＤＡ
ＴＡ0の端子の周辺回路部を示すブロック図である。
【図６】 図２の制御ＩＣ１００内のＤＡＴＡＯ3〜Ｄ
ＡＴＡＯ0の出力端子の周辺回路部を示すブロック図で
ある。
【図７】 図２の制御ＩＣ１００内のクロック制御部１
００ａの一例を示すブロック図である。
【図８】 図２の制御ＩＣ１００内のカウンタ回路１０
０ｃの一例を示すブロック図である。
【図９】 図１の実施の形態において、ＬＥＤヘッドへ
コマンド信号を送出してヘッドの動作モードを設定する
ときの動作を示すタイムチャートである。
【図１０】 ｄ3〜ｄ0よりなるコマンドデータの割り当
てを示す表である。
【図１１】 ＲＤモードコマンドを送出した後、ＥＥ−
ＰＲＯＭのデータを読み出すときの動作を示すタイムチ
ャートである。
【図１２】 ＥＥ−ＰＲＯＭからのデータ読み出し状況
を示すタイムチャートである。
【図１３】 ＥＥ−ＰＲＯＭへのデータ書き込みの状況
を示すタイムチャートである。
【図１４】 図１のドライバＩＣ１０１の構成を示すブ
ロック図である。
【図１５】 図１４のデータシフトレジスタ２３０ａの
内部構成と、その周辺の接続を示す図である。
【図１６】 シフトレジスタ２３０ａ、ラッチ回路群２
３０ｂ、補正データ記憶回路２３０ｃ、ドライブ回路２
３０ｄの相互接続を示す図である。
【図１７】 印字データラッチ回路４０１〜４２４を示
す図である。
【図１８】 補正メモリセルアレイの構成例を示す図で
ある。
【図１９】 基準電流回路の一例を示す図である。
【図２０】 ドライバＩＣ１０１のドライブ回路２３０
ｄ内の、一個のＬＥＤ（ｎ番目のドット）の駆動のため
の回路部分を示す回路図である。
【図２１】 ＬＥＤの光量ばらつきをドットごとに補正
する回路の動作を説明するための模式図である。
【図２２】 ドライバＩＣ１０１のタイミング発生回路
を示す。
【図２３】 ドライバＩＣ１０１の補正ビット位置カウ
ンタ回路を示す。
【図２４】 ドライバＩＣ１０１に内蔵されるワード線
デコーダ回路を示す。
【図２５】 補正データの書込みの動作を示すタイムチ
ャートである。
【図２６】 ドライバＩＣのメモリセルアレイへ、デー
タ書き込みするときのタイミング発生回路、補正ビット
位置カウンタ、およびワード線デコーダ回路の動作を示
すタイムチャートである。
【図２７】 本発明の第２の実施の形態における、制御
ＩＣおよびドライバＩＣを示すブロック図である。
【図２８】 図２７のドライバＩＣ６０１の内部構成を
示すブロック図である。
【図２９】 図２８のドライバＩＣ６０１内のコンパレ
ータ回路６３１の一例を示すブロック図である。
【図３０】 図２８のドライバＩＣ６０１内のデコーダ
回路６３２の一例を示すブロック図である。
【図３１】 図２７の実施の形態において、ＥＥ−ＰＲ
ＯＭ１００ｅに格納されている補正データをドライバＩ
Ｃ６０１〜６２６へ転送するときの動作を示すタイムチ
ャートである。
【図３２】 図２７の実施の形態における、印字時の動
作を示すタイムチャートである。
【図３３】 本発明の第３の実施の形態における、シフ
トレジスタ２３０ａとラッチ回路群２３０ｂの接続を示
す図である。
【図３４】 図３３の補正データ記憶回路２３０ｃ内の
一部のメモリセルアレイＣＭ１ａおよびＣＭ２５ａを示
す図である。
【図３５】 基準電流回路２４７の一部を示す回路図で
ある。
【図３６】 基準電流回路２４７の他の一部を示す回路
図である。
【図３７】 ＥＥ−ＰＲＯＭ１００ｅに格納されるデー
タを示すアドレスマップである。
【図３８】 ヘッド内に設けられたＥＥ−ＰＲＯＭ１０
０ｅ（図２）からＬＥＤの光量補正データを読み出して
ドライバＩＣへ転送する動作を示すタイムチャートであ
る。
【図３９】 本発明の第４の実施の形態における、ドラ
イバＩＣ内に設けられた基準電流回路を示す図である。
【図４０】 本発明の第５の実施の形態における、制御
ＩＣとドライバＩＣを示すブロック図である。
【図４１】 図４０の実施の形態における、制御ＩＣ７
００からドライバ１０１〜１２６への補正データの転送
をした後に行なわれる補正メモリセルへのデータの書込
みを示すタイムチャートである。
【図４２】 基準電流回路２４７の他の例を示す回路図
である。
【図４３】 図４２のマルチプレクサ５０３を示す回路
図である。
【図４４】 基準電流回路２４７の他の例を示す回路図
である。
【図４５】 ドライバＩＣ１０１のドライブ回路２３０
ｄ内の、一個のＬＥＤの駆動のための回路部分を示す回
路図である。
【図４６】 従来の電子写真プリンタにおけるプリンタ
部制御回路のブロック図である。
【図４７】 従来の電子写真プリンタのタイムチャート
である。
【図４８】 従来のＬＥＤヘッドの構造を示す図であ
る。
【図４９】 ＬＥＤヘッドの構成と、ヘッドの各ドット
ごとの光量（発光パワー）のばらつきを対比させて描い
たグラフである。
【図５０】 ＬＥＤヘッド１９の別の従来例を示す。
【図５１】 ＬＥＤの補正データを保持するためのフリ
ップフロップ回路の一構成例を示す。
【符号の説明】
１００、７００：制御ＩＣ、１００ｅ：ＥＥ−ＰＲＯ
Ｍ、１０１〜１２６、６０１〜６２６：ドライバＩＣ、
２３０ａ：シフトレジスタ、２３０ｂ：ラッチ回路群、
２３０ｃ：補正データ記憶回路、２３０ｄ：ドライブ回
路、２４７：基準電流回路、３０１ａ〜３２５ｄ：フリ
ップフロップ回路、ＣＭ１ａ〜ＣＭ２５ｄ：メモリセル
アレイ、ｃ０〜ｃ３：メモリセル

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 それぞれドットの印字または表示のため
    に駆動される被駆動素子の群を各駆動サイクル毎に選択
    的に駆動する駆動装置において、 上記被駆動素子の各々に対応して設けられた駆動素子の
    群と、 上記駆動素子の各々に対応して設けられ、上記駆動素子
    から上記被駆動素子に供給される駆動エネルギーの補正
    に用いられる補正データを蓄えるドット補正データ記憶
    素子と、 上記の被駆動素子の各々を各駆動サイクル毎に駆動すべ
    きかどうかを示す駆動データを上記駆動素子の群に与え
    るとともに、上記駆動素子による上記被駆動素子の駆動
    に先立って上記ドット補正データ記憶素子に上記補正デ
    ータを与えるデータ転送手段とを備え、 上記駆動素子は、それぞれ対応する駆動データ、および
    対応するドット補正データ記憶素子に蓄えられた補正デ
    ータに基づいて、対応する被駆動素子を駆動し、 上記補正データが第１ないし第ｎのビット（ｎ≧２）か
    らなり、上記複数のドット補正データ記憶素子にそれぞ
    れドット補正データの第１のビットを書込んだ後、上記
    複数のドット補正データ記憶素子にそれぞれ補正データ
    の第２のビットを書込み、以下同様に第ｎのビットまで
    順に書込むことを特徴とする駆動装置。
  2. 【請求項２】 上記ドット補正データ記憶素子が、上記
    補正データの複数のビットにそれぞれ対応するメモリセ
    ルを有し、上記補正データの複数のビットが順次伝えら
    れる際、上記ドット補正データ記憶素子の複数のメモリ
    セルが順次選択されることを特徴とする請求項１に記載
    の駆動装置。
  3. 【請求項３】 上記駆動装置が互いに縦続接続された複
    数個の集積回路を有し、上記複数のメモリセルを順次選
    択する信号が上記集積回路の外部から供給されることを
    特徴とする請求項２に記載の駆動装置。
  4. 【請求項４】 上記駆動装置が互いに縦続接続された複
    数個の集積回路を有し、上記集積回路の外部から供給さ
    れる信号を元にして上記複数のメモリセルを順次選択す
    る信号が上記集積回路の各々の内部で発生されることを
    特徴とする請求項２に記載の駆動装置。
  5. 【請求項５】 さらに、上記補正データを記憶する不揮
    発性の記憶装置を有し、上記補正データが、上記不揮発
    性の記憶装置から上記データ転送手段により転送されて
    上記ドット補正データ記憶素子に供給されて、書込まれ
    ることを特徴とする請求項１ないし４のいずれかに記載
    の駆動装置。
  6. 【請求項６】 上記駆動装置の電源投入時に上記補正デ
    ータが上記不揮発性の記憶装置から上記ドット補正デー
    タ記憶素子に供給されて書込まれることを特徴とする請
    求項５に記載の駆動装置。
  7. 【請求項７】 それぞれドットの印字または表示のため
    に駆動される被駆動素子の群を各駆動サイクル毎に選択
    的に駆動する駆動装置において、 上記被駆動素子の各々に対応して設けられた駆動素子の
    群と、 上記駆動素子の各々に対応して設けられ、上記駆動素子
    から上記被駆動素子に供給される駆動エネルギーの補正
    に用いられる補正データを蓄えるドット補正データ記憶
    素子と、 上記の被駆動素子の各々を各駆動サイクル毎に駆動すべ
    きかどうかを示す駆動データを上記駆動素子の群に与え
    るとともに、上記駆動素子による上記被駆動素子の駆動
    に先立って上記ドット補正データ記憶素子に上記補正デ
    ータを与えるデータ転送手段とを備え上記駆動素子は、
    それぞれ対応する駆動データ、および対応するドット補
    正データ記憶素子に蓄えられた補正データに基づいて、
    対応する被駆動素子を駆動し、 上記被駆動素子の群が、互いに縦続接続され各々複数の
    被駆動素子を有する複数のチップにより構成され、上記
    駆動装置が、各チップに対応して設けられ各チップの補
    正のためのデータを記憶するチップ補正データ記憶素子
    を含み、上記各チップの補正データが上記データ転送手
    段により上記チップ補正データ記憶素子に書込まれるこ
    とを特徴とする駆動装置。
  8. 【請求項８】 上記データ転送手段が、上記駆動素子に
    対応して設けられた段を有するシフトレジスタを含み、
    該シフトレジスタの各段の出力が、対応する駆動素子お
    よび対応するドット補正データ記憶素子に接続されてお
    り、上記駆動データおよび上記補正データがともに上記
    シフトレジスタにより転送されて上記駆動素子およびド
    ット補正データ記憶素子に供給されることを特徴とする
    請求項７に記載の駆動装置。
  9. 【請求項９】 上記シフトレジスタが、上記チップ補正
    データ記憶素子に対応する段をも含み、上記シフトレジ
    スタが、上記補正データを転送するときは上記チップ補
    正データ記憶素子に対応した段を通して転送を行ない、
    上記駆動データを転送するときは、上記チップ補正デー
    タ記憶素子に対応した段をバイパスして転送を行なうた
    めの切換え手段を有することを特徴とする請求項７に記
    載の駆動装置。
  10. 【請求項１０】 さらに、上記チップの各々に対応して
    設けられ、上記チップ補正データ記憶素子から出力され
    るチップ補正データに応じた電圧を発生する手段を有
    し、 上記駆動素子の各々は、対応する被駆動素子を駆動すべ
    きかどうかを示す駆動データに応じてオン・オフ制御さ
    れるトランジスタと、上記ドット補正データの複数のビ
    ットにそれぞれ対応して設けられ、該ビットの各々に応
    じてオン・オフ制御される複数のトランジスタとを互い
    に並列接続した並列接続回路を有し、 上記チップ補正データに応じた制御電圧が、上記トラン
    ジスタの並列接続回路から成る駆動素子に印加されて、
    該被駆動素子の駆動電流が供給されることを特徴とする
    請求項９に記載の駆動装置。
  11. 【請求項１１】 上記制御電圧を発生する手段は、 基準電圧を受ける第１の入力端子を演算増幅器と、 上記演算増幅器の第２の入力端子と第１の電源端子との
    間に接続されたトランジスタと、 上記演算増幅器の第２の入力端子と第２の電源端子との
    間に接続された抵抗と、 上記第１の電源端子と上記演算増幅器の出力端子の間に
    接続された複数の抵抗の直列接続回路と、 上記直列接続回路のそれぞれの抵抗の一端に接続された
    複数の入力端子を有し、上記チップ補正データに応じて
    上記複数の入力端子の何れかの電圧を出力する選択回路
    とを有し、 上記演算増幅器の出力電圧に応じた電圧を上記トランジ
    スタのゲートに印加し、これにより、上記基準電圧及び
    上記チップ補正データに応じて変わる電圧を発生し、こ
    の電圧を上記制御電圧として上記複数のトランジスタの
    並列接続回路から成る駆動回路に供給することを特徴と
    する請求項１０に記載の駆動装置。
  12. 【請求項１２】 上記制御電圧を発生する手段は、 上記基準電圧を受ける第１の入力端子を有する演算増幅
    器と、 第１の電源端子と上記演算増幅器の第２の入力端子の間
    に接続され、上記演算増幅器の出力にゲートが接続され
    たトランジスタと、 上記演算増幅器の第２の入力端子と第２の電源端子との
    間に接続されかつ互いに並列接続された複数の抵抗及び
    スイッチ素子の直列回路とを有し、 上記直列回路のスイッチ素子はそれぞれ上記チップ補正
    データによりオン・オフされ、これにより上記基準電圧
    及び上記チップ補正データに応じた基準電流を上記トラ
    ンジスタに流すとともに、上記トランジスタのゲートに
    印加されている上記演算増幅器の出力を上記制御電圧と
    して上記複数のトランジスタの並列接続回路から成る駆
    動回路に供給することを特徴とする請求項１０に記載の
    駆動装置。
  13. 【請求項１３】 上記制御電圧を発生する手段は、 上記基準電圧を受ける第１の入力端子を有する演算増幅
    器と、 第１の電源端子に一方の端子が接続され、上記演算増幅
    器の出力にゲートが接続されたトランジスタと、 上記トランジスタの他方の端子と第２の電源端子との間
    に接続された抵抗の直列接続回路と、 上記抵抗の直列接続回路のそれぞれの抵抗の一端の電圧
    を受ける複数の入力端子を有し、上記チップ補正データ
    に応じて上記入力端子の電圧の内の一つを選択して出力
    し、上記演算増幅器の第２の入力端子に印加する選択回
    路とを有し、 上記基準電圧及び上記チップ補正データに応じた基準電
    流を上記トランジスタに流すとともに、上記トランジス
    タのゲートに印加されている上記演算増幅器の出力を上
    記制御電圧として上記複数のトランジスタの並列接続回
    路から成る駆動回路に供給することを特徴とする請求項
    １０に記載の駆動装置。
  14. 【請求項１４】 上記制御電圧を発生する手段は、 上記基準電圧を受ける第１の入力端子を有する演算増幅
    器と、 第１の電源端子と上記演算増幅器の第２の入力端子の間
    に接続され、上記演算増幅器の出力にゲートが接続され
    たトランジスタと、 上記演算増幅器の第２の入力端子と第２の電源端子との
    間に接続された抵抗と、 上記第１の電源と上記演算増幅器の第２の入力端子の間
    に、互いに並列に接続されたトランジスタを有し、 上記並列接続されたトランジスタはそれぞれ上記チップ
    補正データによりオン・オフされ、これにより上記基準
    電圧及び上記チップ補正データに応じた基準電流を、上
    記ゲートが上記演算増幅器の出力に接続されたトランジ
    スタに流すとともに、該トランジスタのゲートに印加さ
    れている上記演算増幅器の出力を上記制御電圧として上
    記複数のトランジスタの並列接続回路から成る駆動回路
    に供給することを特徴とする請求項１０に記載の駆動装
    置
  15. 【請求項１５】 それぞれドットの印字または表示のた
    めに駆動される被駆動素子の群を各駆動サイクル毎に選
    択的に駆動する駆動装置において、 上記被駆動素子の各々に対応して設けられた駆動素子の
    群と、 上記駆動素子の各々に対応して設けられ、上記駆動素子
    から上記被駆動素子に供給される駆動エネルギーの補正
    に用いられる補正データを蓄えるドット補正データ記憶
    素子と、 上記の被駆動素子の各々を各駆動サイクル毎に駆動すべ
    きかどうかを示す駆動データを上記駆動素子の群に与え
    るとともに、上記駆動素子による上記被駆動素子の駆動
    に先立って上記ドット補正データ記憶素子に上記補正デ
    ータを与えるデータ転送手段とを備え、 上記補正データ記憶素子は、記憶部と、補正データが上
    記データ転送手段から上記ドット補正データ記憶素子に
    与えられる際、上記記憶部を上記データ転送手段に選択
    的に接続するスイッチ素子と、上記被駆動素子を上記駆
    動素子により駆動する際、上記記憶部の情報を上記駆動
    素子に伝達する伝達手段とを備え、 上記駆動素子は、それぞれ対応する駆動データ、および
    対応するドット補正データ記憶素子から上記伝達手段を
    経由して入力された補正データに基づいて、対応する被
    駆動素子を駆動することを特徴とする駆動装置。
  16. 【請求項１６】 上記データ転送手段が、上記駆動素子
    に対応して設けられた段を有するシフトレジスタを含
    み、該シフトレジスタの各段の出力が、対応する駆動素
    子および対応するドット補正データ記憶素子に接続され
    ており、上記駆動データおよび上記補正データがともに
    上記シフトレジスタにより転送されて上記駆動素子およ
    びドット補正データ記憶素子に供給されることを特徴と
    する請求項１又は１５に記載の駆動装置。
  17. 【請求項１７】 上記シフトレジスタの各段に上記補正
    データが転送完了し格納された状態で、複数の補正デー
    タを上記補正データ記憶素子に一括して書込むことを特
    徴とする請求項１６に記載の駆動装置。
  18. 【請求項１８】 上記駆動装置が互いに縦続接続された
    複数個の集積回路を有し、上記集積回路が２以上の群に
    分割され、上記シフトレジスタから上記補正データ記憶
    素子へのデータの書込みを行なうタイミングを群毎に異
    ならせることを特徴とする請求項１６に記載の駆動装
    置。
  19. 【請求項１９】 上記被駆動素子がＬＥＤであり、上記
    被駆動素子を駆動すべきかどうかを示す信号が印字デー
    タであることを特徴とする請求項１ないし１８のいずれ
    かに記載の装置。
JP17682496A 1995-08-11 1996-07-05 駆動装置 Expired - Fee Related JP3124230B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP17682496A JP3124230B2 (ja) 1995-08-11 1996-07-05 駆動装置
US08/694,055 US5990920A (en) 1995-08-11 1996-08-08 Driving apparatus with circuits for efficiently transferring and storing compensation data

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP7-205891 1995-08-11
JP20589195 1995-08-11
JP17682496A JP3124230B2 (ja) 1995-08-11 1996-07-05 駆動装置

Publications (2)

Publication Number Publication Date
JPH09109459A true JPH09109459A (ja) 1997-04-28
JP3124230B2 JP3124230B2 (ja) 2001-01-15

Family

ID=26497595

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17682496A Expired - Fee Related JP3124230B2 (ja) 1995-08-11 1996-07-05 駆動装置

Country Status (2)

Country Link
US (1) US5990920A (ja)
JP (1) JP3124230B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028472A (en) * 1997-06-03 2000-02-22 Oki Data Corporation Temperature sensing circuit, driving apparatus, and printer
JP2006088437A (ja) * 2004-09-22 2006-04-06 Fuji Xerox Co Ltd 発光素子アレイ駆動装置、プリントヘッド
JP2007210235A (ja) * 2006-02-10 2007-08-23 Oki Data Corp 駆動装置、ｌｅｄヘッド、及び画像形成装置
JP2008235844A (ja) * 2007-02-19 2008-10-02 Oki Data Corp ドライバｉｃチップ、駆動装置、プリントヘッド、及び画像形成装置
JP2008290277A (ja) * 2007-05-22 2008-12-04 Oki Data Corp 駆動回路、ｌｅｄヘッドおよび画像形成装置
JP2009279852A (ja) * 2008-05-23 2009-12-03 Mst:Kk 光照射装置における光照射駆動回路
JP2011015351A (ja) * 2009-07-06 2011-01-20 Oki Data Corp 駆動回路及び画像形成装置
JP2011024004A (ja) * 2009-07-16 2011-02-03 Oki Data Corp 光プリントヘッド及び画像形成装置
US8441289B2 (en) 2010-03-26 2013-05-14 Oki Data Corporation Driving circuit, driving device and image forming device
CN109524037A (zh) * 2017-09-20 2019-03-26 三菱电机株式会社 功率模块
JP2021021912A (ja) * 2019-07-30 2021-02-18 日本精機株式会社 プロジェクタ装置の製造方法、プロジェクタ装置及びヘッドアップディスプレイ装置
WO2024120195A1 (zh) * 2022-12-09 2024-06-13 武汉华星光电半导体显示技术有限公司 显示装置和数据处理方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0895219B1 (en) * 1997-02-17 2010-06-16 Seiko Epson Corporation Display device
JP4086343B2 (ja) * 1997-06-30 2008-05-14 沖電気工業株式会社 プリントヘッド
US6069973A (en) * 1998-06-30 2000-05-30 Xerox Corporation Method and apparatus for color correction in a multi-chip imaging array
JP4183310B2 (ja) * 1998-10-08 2008-11-19 株式会社沖データ 駆動回路ならびにこれを用いたプリンタおよびｌｅｄヘッド
JP3802352B2 (ja) * 2001-01-24 2006-07-26 三洋電機株式会社 駆動用ｉｃ及び光プリントヘッド
JP3824872B2 (ja) * 2001-02-23 2006-09-20 株式会社沖データ プリントヘッド及び画像形成装置
US8316158B1 (en) * 2007-03-12 2012-11-20 Cypress Semiconductor Corporation Configuration of programmable device using a DMA controller
US9394153B2 (en) 2007-03-15 2016-07-19 The Coca-Cola Company Multiple stream filling system
US8479784B2 (en) 2007-03-15 2013-07-09 The Coca-Cola Company Multiple stream filling system
JP4420949B2 (ja) * 2007-09-20 2010-02-24 株式会社沖データ 駆動装置、駆動回路、ｌｅｄヘッド及び画像形成装置
BRPI0908888B1 (pt) 2008-02-04 2019-03-26 The Coca-Cola Company Métodos para criar produtos de bebida personalizados
US8918706B1 (en) * 2012-11-14 2014-12-23 Altera Corporation Methods and circuitry for performing parallel error checking
KR102184884B1 (ko) * 2014-06-26 2020-12-01 엘지디스플레이 주식회사 유기발광표시장치의 데이터 처리장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5528010A (en) * 1978-08-18 1980-02-28 Konishiroku Photo Ind Co Ltd Image density adjustment method for information compound recording device
DE3429107C2 (de) * 1983-08-08 1996-12-12 Canon Kk Bildaufzeichnungsgerät
JPS60246169A (ja) * 1984-05-21 1985-12-05 Matsushita Graphic Commun Syst Inc 記録ヘツド
JPS62179963A (ja) * 1986-02-04 1987-08-07 Alps Electric Co Ltd Ｌｅｄ書き込みヘツド
JPH0785937B2 (ja) * 1986-09-12 1995-09-20 三菱電機株式会社 ドライバｉｃ及び記録ヘッド
US4967192A (en) * 1987-04-22 1990-10-30 Hitachi, Ltd. Light-emitting element array driver circuit
JPH01160659A (ja) * 1987-12-17 1989-06-23 Sanyo Electric Co Ltd Ｌｅｄプリンタのｌｅｄ駆動回路
JP2516236B2 (ja) * 1988-01-28 1996-07-24 沖電気工業株式会社 駆動回路
US5488404A (en) * 1988-03-11 1996-01-30 Siemens Aktiengesellschaft Optical character generator for an electro photographic printer
US4885597A (en) * 1988-12-27 1989-12-05 Eastman Kodak Company Non-impact printer apparatus with improved current mirror driver and method of printing
US4864216A (en) * 1989-01-19 1989-09-05 Hewlett-Packard Company Light emitting diode array current power supply
JPH04298362A (ja) * 1991-03-27 1992-10-22 Eastman Kodak Japan Kk プリンタの印字制御回路
US5559465A (en) * 1994-07-29 1996-09-24 Cypress Semiconductor Corporation Output preconditioning circuit with an output level latch and a clamp

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028472A (en) * 1997-06-03 2000-02-22 Oki Data Corporation Temperature sensing circuit, driving apparatus, and printer
JP4539259B2 (ja) * 2004-09-22 2010-09-08 富士ゼロックス株式会社 発光素子アレイ駆動装置、プリントヘッド
JP2006088437A (ja) * 2004-09-22 2006-04-06 Fuji Xerox Co Ltd 発光素子アレイ駆動装置、プリントヘッド
JP2007210235A (ja) * 2006-02-10 2007-08-23 Oki Data Corp 駆動装置、ｌｅｄヘッド、及び画像形成装置
JP2008235844A (ja) * 2007-02-19 2008-10-02 Oki Data Corp ドライバｉｃチップ、駆動装置、プリントヘッド、及び画像形成装置
JP2013032010A (ja) * 2007-02-19 2013-02-14 Oki Data Corp 駆動回路、ドライバｉｃチップ、駆動装置、プリントヘッド、画像形成装置、表示装置及び制御方法
JP2013028168A (ja) * 2007-02-19 2013-02-07 Oki Data Corp ドライバｉｃチップ、駆動装置、プリントヘッド、画像形成装置、及び表示装置
JP2008290277A (ja) * 2007-05-22 2008-12-04 Oki Data Corp 駆動回路、ｌｅｄヘッドおよび画像形成装置
US7804338B2 (en) 2007-05-22 2010-09-28 Oki Data Corporation Drive circuit, light emitting diode head, and image forming apparatus
JP4523016B2 (ja) * 2007-05-22 2010-08-11 株式会社沖データ 駆動回路、ｌｅｄヘッドおよび画像形成装置
JP2009279852A (ja) * 2008-05-23 2009-12-03 Mst:Kk 光照射装置における光照射駆動回路
JP2011015351A (ja) * 2009-07-06 2011-01-20 Oki Data Corp 駆動回路及び画像形成装置
US8164944B2 (en) 2009-07-06 2012-04-24 Oki Data Corporation Driver circuit and image forming apparatus
JP2011024004A (ja) * 2009-07-16 2011-02-03 Oki Data Corp 光プリントヘッド及び画像形成装置
US8441289B2 (en) 2010-03-26 2013-05-14 Oki Data Corporation Driving circuit, driving device and image forming device
CN109524037A (zh) * 2017-09-20 2019-03-26 三菱电机株式会社 功率模块
CN109524037B (zh) * 2017-09-20 2022-10-28 三菱电机株式会社 功率模块
JP2021021912A (ja) * 2019-07-30 2021-02-18 日本精機株式会社 プロジェクタ装置の製造方法、プロジェクタ装置及びヘッドアップディスプレイ装置
WO2024120195A1 (zh) * 2022-12-09 2024-06-13 武汉华星光电半导体显示技术有限公司 显示装置和数据处理方法

Also Published As

Publication number Publication date
US5990920A (en) 1999-11-23
JP3124230B2 (ja) 2001-01-15

Similar Documents

Publication Publication Date Title
JP3124230B2 (ja) 駆動装置
US5138310A (en) Light-emitting element array driver circuit
JPH10332494A (ja) 温度検出回路、駆動装置及びプリンタ
JP3709470B2 (ja) 画像記録装置
JP4183310B2 (ja) 駆動回路ならびにこれを用いたプリンタおよびｌｅｄヘッド
JPS6371373A (ja) ドライバｉｃ及び記録ヘツド
US8138681B2 (en) Driving circuit, LED head and image forming apparatus
US5892532A (en) Non-impact printer and a print head thereof
JPS63240168A (ja) 発光ダイオ−ドアレイ用駆動回路
JP2009072991A (ja) 駆動装置、駆動回路、ｌｅｄヘッド及び画像形成装置
US6683638B2 (en) Print head and image forming apparatus using multiplexed compensation data
JP5008312B2 (ja) 駆動装置、ｌｅｄヘッド、及び画像形成装置
JP4963898B2 (ja) 駆動装置、ｌｅｄヘッド、及び画像形成装置
JP3256225B2 (ja) Ｌｅｄアレイ・プリンタ
JP3761416B2 (ja) アレイ状素子駆動回路、アレイ状素子駆動ヘッド、発光素子アレイ駆動回路、発光素子アレイヘッド、及び画像記録装置
JP2001138567A (ja) 駆動回路
JP2002211042A (ja) 駆動用ｉｃ及び光プリントヘッド
US6268878B1 (en) Optical writing head driving device and method of driving optical writing head
JP5572341B2 (ja) 光プリントヘッド及び画像形成装置
JP3231297B2 (ja) 駆動装置
US6498616B1 (en) Print head having non-volatile memory and means for transmitting correction and inherent data
JP4588429B2 (ja) 駆動回路、発光ダイオードヘッド、及び画像形成装置
JP5476435B2 (ja) 駆動回路、ドライバｉｃチップ、駆動装置、プリントヘッド、画像形成装置、表示装置及び制御方法
JP6468920B2 (ja) 発光駆動回路及び画像形成装置
JP3265150B2 (ja) 記録ヘッド及びノンインパクトプリンタ

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20001017

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081027

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091027

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101027

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111027

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111027

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121027

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121027

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131027

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees