CN109524037A - 功率模块 - Google Patents

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Abstract

通信信号端子(CM1)接收第一通信信号及第二通信信号，第一通信信号包含第一IC的地址和第一IC的第一设定值，第二通信信号包含第二IC的地址和第二IC的第二设定值。数据用共用总线(222)与通信信号端子连接，该数据用共用总线对第一通信信号及第二通信信号进行传输。第一IC(52)构成为对在数据用共用总线传输的第一通信信号进行接收，对第二通信信号所包含的第一IC的第一设定值进行存储。第二IC(2)构成为对在数据用共用总线传输的第二通信信号进行接收，对第二通信信号所包含的第二IC的第二设定值进行存储。

Description

功率模块
技术领域
本发明涉及功率模块，特别涉及能够对设定值进行存储的功率模块。
背景技术
已知与在存储元件设定的值对应地对驱动电路的驱动能力进行调整的技术。例如，日本特开2014-14233号公报的半导体模块具备：半导体元件；驱动电路，其对半导体元件的控制电极进行驱动；控制电路，其分别对作为驱动电路的输出的驱动电压及驱动电流进行调整；以及存储装置，其对半导体元件的特性值的相对于基准值的偏差信息即设定值进行存储。控制电路在对半导体元件进行驱动时，遵照设定值而对驱动电压及驱动电流的至少任意一者进行调整。
就功率模块而言，由于制造波动，因此上桥臂和下桥臂各自的特性不同。因此，需要在上桥臂和下桥臂的每一者设置对设定值进行存储的存储元件。
在日本特开2014-14233号公报中，在设置多个对设定值进行保存的存储元件的情况下，需要针对每个存储元件对从外部传输的设定值进行接收的外部信号端子，外部信号端子的数量增加。
如果外部信号端子的数量增加，则会产生下述问题，即，功率模块的尺寸变大，基板配线的工时增加，用于生成设定信号的外部的微型计算机所需的引脚数量大等。
发明内容
因此，本发明的目的在于提供不使外部信号端子的数量增加，能够从外部将设定值传输至多个存储元件的功率模块。
本发明的功率模块具备：至少1个第一功率开关元件，其构成下桥臂；至少1个第二功率开关元件，其构成上桥臂；第一IC，其对至少1个第一功率开关元件进行通断控制；第二IC，其对至少1个第二功率开关元件进行通断控制；至少1个第一控制信号端子，其接收至少1个第一功率开关元件的第一控制信号；至少1个第二控制信号端子，其接收至少1个第二功率开关元件的第二控制信号；通信信号端子，其接收第一通信信号以及第二通信信号，该第一通信信号包含第一IC的地址和第一IC的第一设定值，该第二通信信号包含第二IC的地址和第二IC的第二设定值；以及共用总线，其与通信信号端子连接，对第一通信信号及第二通信信号进行传输。第一IC构成为对在共用总线传输的第一通信信号进行接收，对第一通信信号所包含的第一IC的第一设定值进行存储。第二IC构成为对在共用总线传输的第二通信信号进行接收，对第二通信信号所包含的第二IC的第二设定值进行存储。
通过结合附图进行理解的、与本发明相关的以下的详细说明，使本发明的上述及其它目的、特征、方案以及优点变得明确。
附图说明
图1是表示实施方式1的功率模块101的结构的图。
图2是表示实施方式1涉及的功率模块101的内部构造的俯视图。
图3是表示实施方式2的功率模块102的内部构造的图。
图4是表示实施方式3的功率模块103的内部构造的图。
图5是表示实施方式3涉及的功率模块103的内部构造的俯视图。
图6是表示实施方式4的功率模块201的内部构造的图。
图7是表示实施方式4涉及的功率模块201的内部构造的俯视图。
图8是表示实施方式5的功率模块301的内部构造的图。
图9是表示实施方式5涉及的功率模块301的内部构造的俯视图。
图10是表示实施方式6的功率模块401的内部构造的图。
图11是表示实施方式6涉及的功率模块401的内部构造的俯视图。
图12是表示实施方式7的功率模块501的内部构造的图。
图13是表示实施方式7涉及的功率模块501的内部构造的俯视图。
具体实施方式
以下，使用附图对本发明的实施方式进行说明。
实施方式1.
图1是表示实施方式1的功率模块101的结构的图。
图2是表示实施方式1涉及的功率模块101的内部构造的俯视图。
参照图1及图2，功率模块101具备控制用电源端子P1、N1、控制用接地端子P2、N2、控制信号端子PU、PV、PW、NU、NV、NW、输出用电源端子P、输出信号端子U、V、W、输出用接地端子UG、VG、WG、以及通信信号端子CM1、CM2。
控制用电源端子P1、N1、控制用接地端子P2、N2、第二控制信号端子PU、PV、PW、第一控制信号端子NU、NV、NW、以及通信信号端子CM1、CM2配置于功率模块101的第一边LL。作为功率模块101的输出端子的输出用电源端子P、输出信号端子U、V、W、以及输出用接地端子UG、VG、WG配置于功率模块101的第二边LR。
控制用电源端子P1、N1接收电压VCC。
控制用接地端子P2、N2接收接地电压GND。
第一控制信号端子NU、NV、NW接收第一控制信号UN、VN、WN。
第二控制信号端子PU、PV、PW接收第二控制信号UP、VP、WP。
功率模块101还包含作为构成下桥臂的低压侧功率开关元件的晶体管T4～T6、与晶体管T4～T6分别逆并联连接的续流二极管D4～D6、以及对晶体管T4～T6进行驱动的控制用集成电路(LVIC：Low Voltage Integrated Circuit)52。LVIC 52相当于第一IC。晶体管T4～T6相当于第一功率开关元件。
功率模块101还包含作为构成上桥臂的高压侧功率开关元件的晶体管T1～T3、与晶体管T1～T3分别逆并联连接的续流二极管D1～D3、以及对晶体管T1～T3进行驱动的控制用集成电路(HVIC：High Voltage Integrated Circuit)2。HVIC 2相当于第二IC。晶体管T1～T3相当于第二功率开关元件。
晶体管T1～T6例如能够使用IGBT(Insulated Gate Bipolar Transistor)元件，但也可以是其它功率半导体元件。
通信信号端子CM1接收向HVIC 2及LVIC 52发出的时钟信号CLK。
通信信号端子CM2接收向HVIC 2发出的数据信号DH及向LVIC 52发出的数据信号DL，并且将数据信号DH及数据信号DL输出。数据信号DL相当于第一通信信号。数据信号DH相当于第二通信信号。数据信号DH包含HVIC 2的地址、以及HVIC 2的第二设定值HS。数据信号DL包含LVIC 52的地址、以及LVIC 52的第一设定值LS。
通信信号端子CM1及CM2被HVIC 2和LVIC 52共用。
晶体管T1在栅极接收来自HVIC 2的控制信号UOH，集电极与电源端子P连接，发射极与输出信号端子U连接。晶体管T2在栅极接收来自HVIC 2的控制信号VOH，集电极与电源端子P连接，发射极与输出信号端子V连接。晶体管T3在栅极接收来自HVIC 2的控制信号WOH，集电极与电源端子P连接，发射极与输出信号端子W连接。
晶体管T4在栅极接收来自LVIC 52的控制信号UOL，集电极与输出信号端子U连接，发射极与输出用接地端子UG连接。晶体管T5在栅极接收来自LVIC 52的控制信号VOL，集电极与输出信号端子V连接，发射极与输出用接地端子VG连接。晶体管T6在栅极接收来自LVIC52的控制信号WOL，集电极与输出信号端子W连接，发射极与输出用接地端子WG连接。
LVIC 52具备VCC端子、GND端子、UN端子、VN端子、WN端子、第一端子CN1、以及第一端子CN2。
VCC端子从控制用电源端子N1接收电压VCC。
GND端子从控制用接地端子N2接收接地电压GND。
UN端子、VN端子、WN端子从第一控制信号端子NU、NV、NW接收第一控制信号UN、VN、WN。
第一端子CN1从通信信号端子CM1接收时钟信号CLK。
第一端子CN2从通信信号端子CM2接收数据信号DH及数据信号DL，并且将数据信号DL向通信信号端子CM2输出。
LVIC 52具备第一驱动部53、第一存储元件54以及第一通信部55。LVIC 52具备将各结构要素之间连接的第一IC内配线329。
第一存储元件54对第一设定值LS进行存储。第一设定值LS例如是表示晶体管T4～T6的相对于设计中心值的特性偏差的信息，另外，是表示用于以设计中心值使晶体管T4～T6进行动作的条件的信息。晶体管T4～T6的设计中心值包含控制信号UN、VN、WN的大小的设计中心值、以及控制信号UN、VN、WN的定时(timing)的设计中心值。
第一驱动部53基于在第一存储元件54存储的第一设定值LS、以及控制信号UN、VN、WN，输出对晶体管T4～T6进行接通或断开控制的控制信号UOL、VOL、WOL，从而对晶体管T4～T6的驱动能力进行控制。
第一通信部55接收来自第一端子CN1的时钟信号CLK，将时钟信号CLK用于数据信号DL的接收。第一通信部55基于时钟信号CLK，接收来自第一端子CN2的数据信号DL，将数据信号DL所包含的第一设定值LS输出至第一存储元件54。第一通信部55将包含从第一存储元件54读出的第一设定值LS的数据信号DL向第一端子CN2输出。
HVIC 2具备VCC端子、GND端子、UP端子、VP端子、WP端子、第二端子CP1、以及第二端子CP2。
VCC端子从控制用电源端子P1接收电压VCC。
GND端子从控制用接地端子P2接收接地电压GND。
UP端子、VP端子、WP端子从第二控制信号端子PU、PV、PW接收第二控制信号UP、VP、WP。
第二端子CP1从通信信号端子CM1接收时钟信号CLK。
第二端子CP2从通信信号端子CM2接收数据信号DH及数据信号DL，并且将数据信号DH向通信信号端子CM2输出。
HVIC 2具备第二驱动部3、第二存储元件4以及第二通信部5。HVIC 2具备将HVIC 2的各结构要素之间连接的第二IC内配线623。
第二存储元件4对第二设定值HS进行存储。第二设定值HS是表示晶体管T1～T3的相对于设计中心值的特性偏差的信息，另外，是表示用于以设计中心值使晶体管T1～T3进行动作的条件的信息。晶体管T1～T3的设计中心值包含控制信号UP、VP、WP的大小的设计中心值、以及控制信号UP、VP、WP的定时的设计中心值。
第二驱动部3基于在存储元件存储的第二设定值HS、以及第二控制信号UP、VP、WP，输出对晶体管T1～T3进行接通或断开控制的控制信号UOH、VOH、WOH，从而对晶体管T1～T3的驱动能力进行控制。
第二通信部5接收来自第二端子CP1的时钟信号CLK，将时钟信号CLK用于数据信号DH的接收。第二通信部5基于时钟信号CLK，接收来自第二端子CP2的数据信号DH，将数据信号DH所包含的第二设定值HS输出至第二存储元件4。第二通信部5将包含从第二存储元件4读出的第二设定值HS的数据信号DH向第二端子CP2输出。
功率模块101具备与通信信号端子CM1连接，对时钟信号CLK进行传输的时钟用共用总线221。
时钟用共用总线221通过第二导线配线225与HVIC 2的第二端子CP1连接。时钟用共用总线221通过第一导线配线223与LVIC 52的第一端子CN1连接。
功率模块101具备与通信信号端子CM2连接，对数据信号DL及数据信号DH进行传输的数据用共用总线222。
数据用共用总线222通过第二导线配线226与HVIC 2的第二端子CP2连接。数据用共用总线222通过第一导线配线224与LVIC 52的第一端子CN2连接。
时钟用共用总线221及数据用共用总线222是遵照I2C标准的串行总线。
通信信号端子CM1对时钟信号CLK进行接收。时钟信号CLK被输出至时钟用共用总线221。时钟信号CLK是遵照I2C协议进行传输的。
LVIC 52的第一通信部55通过时钟用共用总线221、第一导线配线223、第一端子CN1及第一IC内配线329，对时钟信号CLK进行接收。第一通信部55基于接收到的时钟信号CLK对数据信号DL进行接收。
HVIC 2的第二通信部5通过时钟用共用总线221、第二导线配线225、第二端子CP1及第二IC内配线623，对时钟信号CLK进行接收。第二通信部5基于接收到的时钟信号CLK对数据信号DH进行接收。
通信信号端子CM2对数据信号DH及数据信号DL进行接收。数据信号DH及数据信号DL被输出至数据用共用总线222。数据信号DH及数据信号DL是遵照I2C协议进行传输的。
LVIC 52的第一通信部55通过数据用共用总线222、第一导线配线224、第一端子CN2及第一IC内配线329，对数据信号进行接收。第一通信部55基于时钟信号CLK将接收到的数据信号中的包含LVIC 52的地址的数据信号DL进行导入。第一通信部55将数据信号DL所包含的LVIC 52的第一设定值LS写入至第一存储元件54。
HVIC 2的第二通信部5通过数据用共用总线222、第二导线配线226、第二端子CP2及第二IC内配线623，对数据信号DL及DH进行接收。第二通信部5基于时钟信号CLK将接收到的数据信号中的包含HVIC 2的地址的数据信号DH进行导入。第二通信部5将数据信号DH所包含的HVIC 2的第二设定值HS写入至第二存储元件4。
LVIC 52的第一通信部55通过第一端子CN2、第一导线配线224、以及数据用共用总线222，将包含从第一存储元件54读出的第一设定值LS的数据信号DL向通信信号端子CM2发送。HVIC 2的第二通信部5通过第二端子CP2、第二导线配线226、以及数据用共用总线222，将包含从第二存储元件4读出的第二设定值HS的数据信号DH向通信信号端子CM2发送。
此外，如图2所示，HVIC 2、LVIC 52、晶体管T1～T6、二极管D1～D6、端子PU、PV、PW、P1、P2、NU、NV、NW、N1、N2之间也通过导线配线彼此连接。
根据本实施方式，通过具有总线通信功能，从而在从外部向多个驱动IC传输设定值的情况下，也不需要为各驱动IC设置信号端子。因此，相比于与驱动IC的数量成比例地增加信号端子数量的现有技术，能够削减功率模块的尺寸及基板配线数量等。
另外，在现有技术中从驱动IC向外部输出设定值的情况下，需要另外的信号端子，但由于在本实施方式中采用的总线通信可用于设定值的写入(设定)以及读出，因此不需要为了读出而设置另外的端子。
此外，在上述实施方式中，设想的是利用时钟和数据这2种信号的通信方式，但也可以是其它通信方式。
实施方式2.
图3是表示实施方式2的功率模块102的内部构造的图。
在本实施方式中，通信信号端子CM1及CM2配置于与HVIC 2连接的第二控制信号端子PU、PV、PW和与LVIC 52连接的第一控制信号端子NU、NV、NW之间。
时钟用共用总线221与HVIC 2、LVIC 52都相邻。因此，能够缩短将时钟用共用总线221和HVIC 2的第二端子CP1连接的第二导线配线225、以及将时钟用共用总线221和LVIC52的第一端子CN1连接的第一导线配线223的长度。
数据用共用总线222与HVIC 2、LVIC 52都相邻。因此，能够缩短将数据用共用总线222和HVIC 2的第二端子CP2连接的第二导线配线226、以及将数据用共用总线222和LVIC52的第一端子CN2连接的第一导线配线224的长度。
根据本实施方式，能够避免导线配线、数据用共用总线、以及时钟用共用总线变长。由此，能够减小功率模块102的尺寸。
实施方式3.
图4是表示实施方式3的功率模块103的内部构造的图。
图5是表示实施方式3涉及的功率模块103的内部构造的俯视图。
关于实施方式3的功率模块103，针对与实施方式1的功率模块101的不同点进行说明。
通信信号端子CM1与时钟用共用总线221连接。时钟用共用总线221通过第一导线配线223而与LVIC 52的第一端子CN1连接。与实施方式1不同，时钟用共用总线221不与HVIC2连接。
通信信号端子CM2与数据用共用总线222连接。数据用共用总线222通过第一导线配线224而与LVIC 52的第一端子CN2连接。与实施方式1不同，数据用共用总线222不与HVIC2连接。
LVIC 52除了实施方式1中说明的端子之外，还具备第三端子L1、L2。第一IC内配线329比构成时钟用共用总线221及数据用共用总线222的金属框的配线宽度小。
LVIC 52的第一端子CN1和第三端子L1通过第一IC内配线329而进行连接。
LVIC 52的第一端子CN2和第三端子L2通过第一IC内配线329而进行连接。
替代第二端子CP1及CP2，HVIC 2具备第四端子H1、H2。
第四端子H1通过第三导线配线391而与LVIC 52的第三端子L1连接。第四端子H1通过第二IC内配线623与第二通信部5连接。
第四端子H2通过第三导线配线392而与LVIC 52的第三端子L2连接。第四端子H2通过第二IC内配线623与第二通信部5连接。
LVIC 52的第一通信部55通过通信信号端子CM1、时钟用共用总线221、第一导线配线223、第一端子CN1、以及第一IC内配线329，对时钟信号CLK进行接收。
HVIC 52的第二通信部15通过通信信号端子CM1、时钟用共用总线221、第一导线配线223、第一端子CN1、第一IC内配线329、第三端子L1、第三导线配线391、第四端子H1、以及第二IC内配线623，对时钟信号CLK进行接收。
LVIC 52的第一通信部55通过通信信号端子CM2、数据用共用总线222、第一导线配线224、第一端子CN2、以及第一IC内配线329，对数据信号进行接收。第一通信部55基于时钟信号CLK将接收到的数据信号中的包含LVIC 52的ID的数据信号DL进行导入。第一通信部55将数据信号DL所包含的LVIC 52的第一设定值LS写入至第一存储元件54。
HVIC 2的第二通信部5通过通信信号端子CM2、数据用共用总线222、第一导线配线224、第一端子CN2、第一IC内配线329、第三端子L2、第三导线配线392、第四端子H2、以及第二IC内配线623，对数据信号进行接收。第二通信部5基于时钟信号CLK将接收到的数据信号中的包含HVIC 2的ID的数据信号DH进行导入。第二通信部5将数据信号DH所包含的HVIC 2的第二设定值HS写入至第二存储元件4。
LVIC 52的第一通信部55通过第一IC内配线329、第一端子CN2、第一导线配线224、数据用共用总线222、以及通信信号端子CM2，将数据信号DL向通信信号端子CM2发送。
HVIC 2的第二通信部5通过第二IC内配线623、第四端子H2、第三导线配线392、第三端子L2、第一IC内配线329、第一端子CN2、第一导线配线224、数据用共用总线222、以及通信信号端子CM2，将数据信号DH向通信信号端子CM2发送。
在本实施方式中，利用第一IC内配线329将数据信号DL向HVIC 2传送。由于IC内配线比金属框的配线宽度小，因此能够减小功率模块的尺寸。
实施方式4.
图6是表示实施方式4的功率模块201的内部构造的图。
图7是表示实施方式4涉及的功率模块201的内部构造的俯视图。
关于实施方式4的功率模块201，针对与实施方式3的功率模块103的不同点进行说明。
功率模块201具备存储器IC 253。存储器IC 253是非易失性的存储元件。
时钟用共用总线221通过第一导线配线223而与LVIC 52的第一端子CN1进行连接，并且通过第四导线配线325而与存储器IC 253的端子M1进行连接。
数据用共用总线222通过第一导线配线224而与LVIC 52的第一端子CN2进行连接，并且通过第四导线配线326而与存储器IC 253的端子M2进行连接。
存储器IC 253通过通信信号端子CM1、时钟用共用总线221、第四导线配线325、以及端子M1，对时钟信号CLK进行接收。存储器IC 253基于接收到的时钟信号CLK对数据信号进行接收。
存储器IC 253通过通信信号端子CM2、数据用共用总线222、第四导线配线326、以及端子M2，基于时钟信号CLK，对数据信号DH及DL进行接收。存储器IC 253在接收到数据信号DL时，对表示接收到的数据信号DL的信息进行存储。存储器IC 253在接收到数据信号DH时，对表示接收到的数据信号DH的信息进行存储。
在电源接通时及复位动作时，存储器IC 253在存储有表示数据信号DL的信息的情况下，通过端子M2、以及第四导线配线326，将数据信号DL输出至数据用共用总线222。
在电源接通时及复位动作时，存储器IC 253在存储有表示数据信号DH的信息的情况下，通过端子M2、以及第四导线配线326，将数据信号DH输出至数据用共用总线222。
被供给至数据用共用总线222的数据信号DL及数据信号DH通过第一导线配线224、第一端子CN2、以及第一IC内配线329，传输至LVIC 52的第一通信部55。被供给至数据用共用总线222的数据信号DL及数据信号DH通过第一导线配线224、第一端子CN2、第一IC内配线329、第三端子L2、第三导线配线392、第四端子H2及第二IC内配线623，传输至HVIC 2的第二通信部5。
作为HVIC 2的第二存储元件4及LVIC 52的第一存储元件54，能够使用易失性的类型(例如SRAM、触发器)或非易失性的类型(例如，闪存、EEPROM)。无论使用了哪种类型的存储元件，都有可能由于对高电压进行处理而使设定值被噪音等破坏。
在本实施方式中，表示数据信号DH的信息及表示数据信号DL的信息由存储器IC253进行保存，其中，该数据信号DH包含HVIC 2的第二设定值HS，该数据信号DL包含LVIC 52的第一设定值LS。例如，在电源接通时、或HVIC 2及LVIC 52的电源降至下限电压而进行了复位动作时，通过从存储器IC 253将数据信号DL、DH传送至HVIC 2、LVIC 52，从而能够节省从外部再次输入设定值的工作量。
实施方式4的变形例.
在实施方式4中，设为存储器IC 253直接对数据信号DH及数据信号DL进行存储，但并不限于此。
存储器IC 253在接收到数据信号DL时，对数据信号DL所包含的第一设定值LS进行存储。
存储器IC 253在接收到数据信号DH时，对数据信号DH所包含的第二设定值HS进行存储。
在电源接通时及复位动作时，存储器IC 253在存储有第一设定值LS的情况下，生成包含所存储的第一设定值LS的数据信号DL，通过端子M2、以及第四导线配线326而输出至数据用共用总线222。
在电源接通时及复位动作时，存储器IC 253在存储有第二设定值HS的情况下，生成包含所存储的第二设定值HS的数据信号DH，通过端子M2、以及第四导线配线326而输出至数据用共用总线222。第一通信部55基于接收到的时钟信号CLK对数据信号DL进行接收。
实施方式5.
图8是表示实施方式5的功率模块301的内部构造的图。
图9是表示实施方式5涉及的功率模块301的内部构造的俯视图。
关于实施方式5的功率模块301，针对与实施方式3的功率模块103的不同点进行说明。
功率模块301具备设定切换端子SE。
LVIC 52具备：第一存储元件77，其具备寄存器78及寄存器79；第五端子S1；第一选择器SL2；以及第六端子L3。寄存器78存储某值作为第一设定值LS1。寄存器79存储其它值作为第一设定值LS2。第一选择器SL2遵照选择信号SL，选择寄存器78的输出和寄存器79的任意者，输出至第一驱动部53。例如，第一选择器SL2在选择信号SL为高电平时，输出在寄存器78存储的第一设定值LS1，在选择信号SL为低电平时，输出在寄存器79存储的第一设定值LS2。
HVIC 2具备第二存储元件74，该第二存储元件74具备寄存器75、寄存器76及第二选择器SL1。寄存器75存储某值作为第二设定值HS1。寄存器76存储其它值作为第二设定值HS2。第二选择器SL1遵照选择信号SL，选择寄存器75的输出和寄存器76的任意者，输出至第二驱动部3。例如，第二选择器SL1在选择信号SL为高电平时，输出在寄存器75存储的第二设定值HS1，在选择信号SL为低电平时，输出在寄存器76存储的第二设定值HS2。
设定切换端子SE对选择信号SL进行接收。
设定切换端子SE与内部配线381连接。内部配线381通过第五导线配线382而与LVIC 52的第五端子S1连接。
LVIC 52的第五端子S1与第一IC内配线329连接。第一IC内配线329与LVIC 52的第一选择器SL2、第六端子L3连接。
HVIC 2具备第七端子H3。
LVIC 52的第六端子L3与HVIC 2的第七端子H3通过第六导线配线411而进行连接。
HVIC 2的第七端子H3通过第二IC内配线623与第二选择器SL1连接。
LVIC 52的第一选择器SL2通过设定切换端子SE、内部配线381、第五导线配线382、第五端子S1、以及第一IC内配线329，对选择信号SL进行接收。
HVIC 2的第二选择器SL1通过设定切换端子SE、内部配线381、第五导线配线382、第五端子S1、第一IC内配线329、第六端子L3、第六导线配线411、第七端子H3、以及第二IC内配线623，对选择信号SL进行接收。
根据实施方式1～5，就数据信号DH及DL的通信而言，除了设定值之外还需要用于通信控制的通信(例如，发送地址等)，通信开销大。因此，不能够立刻切换设定。在本实施方式中，通过预先将多个设定值设定在存储元件内，与来自外部的切换信号对应地切换设定值，从而能够以短时间对设定进行切换。
实施方式6.
图10是表示实施方式6的功率模块401的内部构造的图。
图11是表示实施方式6涉及的功率模块401的内部构造的俯视图。
关于实施方式6的功率模块401，针对与实施方式3的功率模块103的不同点进行说明。
LVIC 2的第三端子L1及L2没有与第一端子CN1及CN2直接连接，而是经由第一通信部65进行连接的。
LVIC 52的第一通信部65在接收到时钟信号CLK时，将时钟信号CLK用于数据信号DH及DL的接收，并且将时钟信号CLK通过第一IC内配线329向第三端子L1输出。
LVIC 52的第一通信部65在接收到数据信号DH时，并非是直接输出数据信号DH，而是将数据信号DH所包含的表示HVIC 2的第二设定值HS的信号通过第一IC内配线329向第三端子L2输出。
HVIC 2还包含缓冲器25。HVIC 2的缓冲器25通过第三端子L1、第三导线配线391、第四端子H1、以及第二IC内配线623，对时钟信号CLK进行接收。缓冲器25在接收到时钟信号CLK时，将时钟信号CLK用于表示第二设定值HS的信号的接收。
HVIC 2的缓冲器25通过第三端子L2、第三导线配线392、第四端子H2、以及第二IC内配线623，对表示第二设定值HS的信号进行接收。缓冲器25在接收到表示第二设定值HS的信号时，将第二设定值HS写入至第二存储元件4。
由于通信部需要I2C那样的协议的解释及处理，因此需要许多运算元件。特别地，HVIC 2是高耐压的特殊IC且制造工艺的微细化困难，因此通信部的向HVIC 2的搭载需要大的电路面积。在本实施方式中，由于搭载于LVIC 52的第一通信部65负责协议的解释，因此在HVIC 2，没有设置通信部，具备对表示第二设定值HS的信号进行接收的缓冲器即可，因此能够将HVIC 2的结构简化。因此，能够将HVIC 2的电路面积缩小，将芯片尺寸缩小。
实施方式7.
图12是表示实施方式7的功率模块501的内部构造的图。
图13是表示实施方式7涉及的功率模块501的内部构造的俯视图。
关于实施方式7的功率模块501，针对与实施方式6的功率模块401的不同点进行说明。
功率模块501还具备存储器IC 553。
LVIC 52具备第八端子L4、L5。
存储器IC 553的端子M3通过第七导线配线393而与第八端子L4连接。
第一通信部65在接收到时钟信号CLK时，将时钟信号CLK通过第一IC内配线329向第八端子L4输出。时钟信号CLK通过第八端子L4、以及第七导线配线393而被发送至存储器IC 553的端子M3。
存储器IC 553的端子M4通过第七导线配线394而与第八端子L5连接。
第一通信部65在接收到数据信号DL时，将数据信号DL通过第一IC内配线329向第八端子L5输出。通过第八端子L4、以及第七导线配线394，数据信号DL被发送至存储器IC553的端子M4。存储器IC 553构成为在接收到数据信号DL时，对表示数据信号DL的信息进行存储。
第一通信部65在接收到数据信号DH时，将数据信号DH通过第一IC内配线329向第八端子L5输出。通过第八端子L4、以及第七导线配线394，数据信号DH被发送至存储器IC553的端子M4。存储器IC 553构成为在接收到数据信号DH时，对表示数据信号DH的信息进行存储。
在电源接通时及复位动作时，第一通信部65将数据发送请求通过第一IC内配线329向第八端子L5输出。通过第八端子L5、第七导线配线394，数据发送请求被发送至存储器IC 553的端子M4。
存储器IC 553在接收到数据发送请求时，在存储有表示数据信号DL的信息的情况下，将数据信号DL通过端子M4、第七导线配线394、第八端子L5、以及第一IC内配线329向第一通信部65发送。第一通信部65在接收到数据信号DL时，将数据信号DL所包含的LVIC 52的第一设定值LS向第一存储元件54输出。
存储器IC 553在接收到数据发送请求时，在存储有表示数据信号DH的信息的情况下，将数据信号DH通过端子M4、第七导线配线394、第八端子L5、以及第一IC内配线329向第一通信部65发送。第一通信部65在接收到数据信号DH时，将数据信号DH所包含的表示HVIC2的第二设定值HS的信号通过第一IC内配线329向第三端子L2输出。表示HVIC 2的第二设定值HS的信号通过第三导线配线392、第四端子H2、以及第二IC内配线623而被发送至缓冲器25。缓冲器25将第二设定值HS输出至第二存储元件4。
由于HVIC 2及LVIC 52对高电压进行处理，因此设定值有可能被噪音等破坏。在本实施方式中，通过预先在存储器IC 553也对HVIC 2的设定值及LVIC 52的设定值进行保存，从而在设定值被破坏的情况下，不需要再次从外部输入设定信号，能够改善便利性。
在本实施方式中，在外部与LVIC 52之间的通信中，外部是通信主设备，LVIC 52侧是通信从属设备。在存储器IC 553与LVIC 52之间的通信中，LVIC 52侧是通信主设备，存储器IC 553侧是通信从属设备。因此，能够单独设置配线，并且使通信部的功能控制变得容易，因此能够将LVIC 52的第一通信部65的电路规模减小，能够降低芯片成本。
针对本发明的实施方式进行了说明，但应当认为本次公开的实施方式在所有方面都只是例示，并不是限制性的内容。本发明的范围由权利要求书表示，意在包含与权利要求书等同的含义以及范围内的全部变更。

Claims (18)

1.一种功率模块，其具备：
至少1个第一功率开关元件，其构成下桥臂；
至少1个第二功率开关元件，其构成上桥臂；
第一IC，其对所述至少1个第一功率开关元件进行通断控制；
第二IC，其对所述至少1个第二功率开关元件进行通断控制；
至少1个第一控制信号端子，其接收所述至少1个第一功率开关元件的第一控制信号；
至少1个第二控制信号端子，其接收所述至少1个第二功率开关元件的第二控制信号；
通信信号端子，其接收第一通信信号以及第二通信信号，该第一通信信号包含所述第一IC的地址和所述第一IC的第一设定值，该第二通信信号包含所述第二IC的地址和所述第二IC的第二设定值；以及
共用总线，其与所述通信信号端子连接，对所述第一通信信号及所述第二通信信号进行传输，
所述第一IC构成为对在所述共用总线传输的所述第一通信信号进行接收，对所述第一通信信号所包含的所述第一IC的所述第一设定值进行存储，
所述第二IC构成为对在所述共用总线传输的所述第二通信信号进行接收，对所述第二通信信号所包含的所述第二IC的所述第二设定值进行存储。
2.根据权利要求1所述的功率模块，其中，
在所述功率模块的第一边配置所述至少1个第一控制信号端子、所述至少1个第二控制信号端子、以及所述通信信号端子。
3.根据权利要求2所述的功率模块，其中，
所述通信信号端子配置于所述至少1个第一控制信号端子和所述至少1个第二控制信号端子之间。
4.根据权利要求1所述的功率模块，其中，
所述第一IC为LVIC，即，低压集成电路，
所述第二IC为HVIC，即，高压集成电路。
5.根据权利要求1所述的功率模块，其中，
所述第一通信信号及所述第二通信信号是遵照I2C协议进行传输的。
6.根据权利要求2所述的功率模块，其中，
还具备与所述至少1个第一功率开关元件的电极、或所述至少1个第二功率开关元件的电极连接的至少1个输出端子，
所述至少1个输出端子配置于与所述第一边相对的第二边。
7.根据权利要求1所述的功率模块，其中，
所述第一IC具备：
第一端子，其通过第一导线配线而与所述共用总线连接；
第一通信部，其通过第一IC内配线而与所述第一端子连接，在接收到所述第一通信信号时，导出所述第一通信信号所包含的所述第一设定值；
第一存储元件，其对从所述第一通信部发送的所述第一设定值进行存储；以及
第一驱动部，其基于所述第一设定值及所述第一控制信号，对所述至少1个第一功率开关元件进行通断控制。
8.根据权利要求7所述的功率模块，其中，
所述第二IC具备：
第二端子，其通过第二导线配线而与所述共用总线连接；
第二通信部，其通过第二IC内配线而与所述第二端子连接，在接收到所述第二通信信号时，导出所述第二通信信号所包含的所述第二设定值；
第二存储元件，其对从所述第二通信部发送的所述第二设定值进行存储；以及
第二驱动部，其基于所述第二设定值及所述第二控制信号，对所述至少1个第二功率开关元件进行通断控制。
9.根据权利要求7所述的功率模块，其中，
所述第一IC具备第三端子，
所述第一端子和所述第三端子由所述第一IC内配线连接，
所述第二IC具备：
第四端子，其通过第三导线配线而与所述第三端子连接；
第二通信部，其通过第二IC内配线而与所述第四端子连接，在接收到所述第二通信信号时，导出所述第二通信信号所包含的所述第二设定值；
第二存储元件，其对从所述第二通信部发送的所述第二设定值进行存储；以及
第二驱动部，其基于所述第二设定值及所述第二控制信号，对所述至少1个第二功率开关元件进行通断控制。
10.根据权利要求1所述的功率模块，其中，
还具备通过第四导线配线而与所述共用总线进行连接的存储器IC，
所述存储器IC构成为在接收到所述第一通信信号时，对所述第一通信信号所包含的所述第一设定值进行存储，构成为在接收到所述第二通信信号时，对所述第二通信信号所包含的所述第二设定值进行存储。
11.根据权利要求10所述的功率模块，其中，
所述存储器IC构成为在存储有所述第一设定值的情况下，生成包含所述第一设定值的所述第一通信信号，向所述共用总线输出，构成为在存储有所述第二设定值的情况下，生成包含所述第二设定值的所述第二通信信号，向所述共用总线输出。
12.根据权利要求1所述的功率模块，其中，
还具备通过第四导线配线而与所述共用总线进行连接的存储器IC，
所述存储器IC构成为在接收到所述第一通信信号时，对表示所述第一通信信号的信息进行存储，构成为在接收到所述第二通信信号时，对表示所述第二通信信号的信息进行存储。
13.根据权利要求12所述的功率模块，其中，
所述存储器IC构成为在存储有所述第一通信信号的情况下，将所述第一通信信号向所述共用总线输出，在存储有所述第二通信信号的情况下，将所述第二通信信号向所述共用总线输出。
14.根据权利要求8所述的功率模块，其中，
所述第一存储元件对值彼此不同的多个所述第一设定值进行存储，
所述第一IC具备第一选择器，该第一选择器选择多个所述第一设定值中的任意者，输出至所述第一驱动部，
就所述功率模块而言，
具备对选择信号进行接收的设定切换端子，
所述第一IC具备第五端子，该第五端子通过第五导线配线而与所述设定切换端子进行连接，
所述第五端子和所述第一选择器通过所述第一IC内配线进行连接，
所述第一选择器基于所述选择信号，对选择多个所述第一设定值中的哪者进行切换。
15.根据权利要求14所述的功率模块，其中，
所述第二存储元件对值彼此不同的多个所述第二设定值进行存储，
所述第二IC具备第二选择器，该第二选择器选择多个所述第二设定值中的任意者，输出至所述第二驱动部，
所述第一IC具备第六端子，该第六端子通过所述第一IC内配线而与所述第五端子进行连接，
所述第二IC具备第七端子，该第七端子通过第六导线配线而与所述第六端子进行连接，
所述第二选择器和所述第七端子通过所述第二IC内配线进行连接，
所述第二选择器基于所述切换信号，对选择多个所述第二设定值中的哪者进行切换。
16.根据权利要求7所述的功率模块，其中，
所述第一IC具备第三端子，
所述第一通信部在接收到所述第二通信信号时，将所述第二通信信号所包含的表示所述第二设定值的信号通过所述第一IC内配线输出至所述第三端子，
所述第二IC具备：
第四端子，其通过第三导线配线而与所述第三端子连接；
缓冲器，其通过第二IC内配线而与所述第四端子连接，对表示所述第二设定值的信号进行接收；
第二存储元件，其对从所述缓冲器发送的所述第二设定值进行存储；以及
第二驱动部，其基于所述第二设定值及所述第二控制信号，对所述至少1个第二功率开关元件进行通断控制。
17.根据权利要求7所述的功率模块，其中，
所述第一IC具备第八端子，
该功率模块具备通过第七导线配线而与所述第八端子进行连接的存储器IC，
所述第一通信部在接收到所述第一通信信号时将所述第一通信信号通过所述第一IC内配线向所述第八端子输出，在接收到所述第二通信信号时将所述第二通信信号通过所述第一IC内配线向所述第八端子输出，
所述存储器IC构成为在接收到所述第一通信信号时，对表示所述第一通信信号的信息进行存储，构成为在接收到所述第二通信信号时，对表示所述第二通信信号的信息进行存储。
18.根据权利要求17所述的功率模块，其中，
所述存储器IC构成为在存储有表示所述第一通信信号的信息的情况下，将所述第一通信信号通过所述第七导线配线及所述第八端子向所述第一通信部发送，在存储有表示所述第二通信信号的信息的情况下，将所述第二通信信号通过所述第七导线配线及所述第八端子向所述第一通信部发送。
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