JP2023038716A - 半導体装置 - Google Patents

Abstract

【課題】消費電力を削減することができる半導体装置を得る。【解決手段】第１の端子ＶＮ１は第１の電圧ＶＤを外部から入力する。駆動部５は第１の電圧ＶＤを電源電圧として用いて駆動信号を出力する。スイッチング素子３ａ～３ｆは駆動信号により駆動される。第２の端子４は、第１の端子ＶＮ１とは分離され、第２の電圧を外部から入力する。コンパレータ９は、第２の電圧から生成された電圧を電源電圧として用い、第１の電圧ＶＤから生成された電圧が基準電位以下になると出力信号を出力する。遮断スイッチ８は、出力信号に応じて駆動部５からスイッチング素子３ａ～３ｆへの駆動信号の伝達を遮断する。【選択図】図３

Description

本開示は、半導体装置に関する。

ＤＩＰＩＰＭ(Dual In-line Package Intelligent Power Module)では、制御ＩＣがスイッチング素子のゲートに接続されている（例えば、特許文献１参照）。制御ＩＣの電源電圧は制御電源から供給されている

特開２０１９－５７９８５号公報

スイッチング素子のＯＮ／ＯＦＦに関係なく、制御電源をＯＮした時点で制御ＩＣに消費電流が発生する。従って、システムが動作していないシステムスタンバイ時などに制御電源をＯＦＦすることで消費電力を削減することができる。しかし、従来の半導体装置では、制御電源をＯＦＦにすると制御ＩＣからスイッチング素子に不定電圧が印加され、動作が不安定になる。このため、制御電源をＯＦＦにして制御ＩＣの消費電力を削減することができなかった。

本開示は、上述のような課題を解決するためになされたもので、その目的は動作を不安定にすることなく消費電力を削減することができる半導体装置を得るものである。

本開示に係る半導体装置は、第１の電圧を外部から入力する第１の端子と、前記第１の電圧を電源電圧として用いて駆動信号を出力する駆動部と、前記駆動信号により駆動されるスイッチング素子と、前記第１の端子とは分離され、第２の電圧を外部から入力する第２の端子と、前記第２の電圧から生成された電圧を電源電圧として用い、前記第１の電圧から生成された電圧が基準電位以下になると出力信号を出力するコンパレータと、前記出力信号に応じて前記駆動部から前記スイッチング素子への駆動信号の伝達を遮断する遮断スイッチとを備えることを特徴とする。

本開示では、第１の端子が外部の制御電源から入力した電圧を駆動部の電源電圧として用い、第１の端子とは分離された第２の端子が外部から入力した電圧をコンパレータの電源電圧として用いる。従って、制御電源がＯＦＦの場合でもコンパレータを動作させることができる。そして、制御電源がＯＦＦになるとコンパレータ及び遮断スイッチが駆動部からスイッチング素子への駆動信号の伝達を遮断する。これにより、システムスタンバイ時などに制御電源をＯＦＦにできる。この結果、動作を不安定にすることなく消費電力を削減することができる。

実施の形態１に係るシステムを示す図である。 実施の形態１に係る半導体装置を示す図である。 実施の形態１に係るＬＶＩＣを示す図である。 実施の形態１に係るコンパレータの電源を示す図である。 実施の形態１に係るコンパレータの入力側の回路構成の変形例を示す図である。 実施の形態２に係る半導体装置を示す図である。 実施の形態２に係る内部電源を示す図である。 実施の形態３に係る半導体装置を示す図である。 実施の形態４に係る半導体装置を示す図である。 実施の形態５に係る半導体装置を示す図である。

実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係るシステムを示す図である。このシステムは例えばエアコンなどである。システムの各構成はシステムＭＩＣＯＮ１００により制御されている。半導体装置１０１はＤＩＰＩＰＭである。ＨＶＩＣロジック回路１０２及びＬＶＩＣロジック回路１０３は、システムＭＩＣＯＮ１００からの指示を受けて制御信号を半導体装置１０１に提供する。半導体装置１０１は、ＨＶＩＣロジック回路１０２及びＬＶＩＣロジック回路１０３からの制御信号に応じてモーター１０５に電力を供給する。制御電源１０４は半導体装置１０１に制御電圧ＶＤを提供する。制御電源１０４のＯＮ／ＯＦＦがシステムＭＩＣＯＮ１００により制御される。また、本実施の形態では、システムＭＩＣＯＮ１００から半導体装置１０１にＭＩＣＯＮ信号が提供される。ＭＩＣＯＮ信号については後述する。

図２は、実施の形態１に係る半導体装置を示す図である。半導体装置１０１は、ＨＶＩＣ（High Voltage Integrated Circuit）１、ＬＶＩＣ（Low Voltage Integrated Circuit）２、３つの制限抵抗ＲＬ１～ＲＬ３、３つのブートストラップダイオードＤＢ１～ＤＢ３、６つのＩＧＢＴ（Insulated Gate Bipolar Transistor）３ａ～３ｆ、６つのフリーホイールダイオードＤａ～Ｄｆを有する。ＩＧＢＴ３ａ～３ｆは電力用のスイッチング素子であり、ＭＯＳＦＥＴでもよい。

半導体装置１０１の外部端子Ｖ_Ｐ１、Ｖ_ＵＦＢ、Ｕ_Ｐ、Ｖ_ＦＢ、Ｖ_Ｐ、Ｖ_ＷＦＢ、Ｗ_Ｐ、Ｖ_ＮＣがそれぞれ装置内部のＨＶＩＣ１の端子Ｖ_ＣＣ、Ｖ_ＵＢ、Ｕ_Ｐ、Ｖ_ＶＢ、Ｖ_Ｐ、Ｖ_ＷＢ、Ｗ_Ｐ、ＣＯＭに接続されている。半導体装置１０１の外部端子Ｖ_Ｎ１、Ｖ_ＯＴ、Ｕ_Ｎ、Ｖ_Ｎ、Ｗ_Ｎ、Ｆ_Ｏ、ＶＮＣがそれぞれ装置内部のＬＶＩＣ２の端子Ｖ_ＣＣ、Ｖ_ＯＴ、Ｕ_Ｎ、Ｖ_Ｎ、Ｗ_Ｎ、Ｆ_Ｏ、ＧＮＤに接続されている。

端子Ｖ_Ｐ１は、ＨＶＩＣ１の電源電圧Ｖ_ＣＣを入力する。端子Ｖ_Ｎ１は、外部の制御電源１０４からＬＶＩＣ２の電源電圧ＶＤを入力する。ＨＶＩＣロジック回路１０２からの制御信号が端子Ｕ_Ｐ、Ｖ_Ｐ、Ｗ_Ｐを介してＨＶＩＣ１に入力される。ＬＶＩＣロジック回路１０３からの制御信号が端子Ｕ_Ｎ、Ｖ_Ｎ、Ｗ_Ｎを介してＬＶＩＣ２に入力される。

制限抵抗ＲＬ１～ＲＬ３はＨＶＩＣ１の端子Ｖ_ＣＣとブートストラップダイオードＤＢ１～ＤＢ３のアノードとの間にそれぞれ接続されている。ブートストラップダイオードＤＢ１～ＤＢ３のカソードはそれぞれ端子Ｖ_ＵＢ、Ｖ_ＶＢ、Ｖ_ＷＢに接続されている。ＨＶＩＣ１の端子ＣＯＭとＬＶＩＣ２の端子ＧＮＤが接続されている。

ＨＶＩＣ１の端子Ｕ_ＯＵＴ、Ｖ_ＯＵＴ、Ｗ_ＯＵＴがそれぞれＩＧＢＴ３ａ～３ｃのゲートに接続されている。ＨＶＩＣ１の端子Ｖ_ＵＳ、Ｖ_ＶＳ、Ｖ_ＷＳがそれぞれＩＧＢＴ３ａ～３ｃのエミッタと半導体装置１０１の外部端子Ｕ、Ｖ、Ｗに接続されている。ＩＧＢＴ３ａ～３ｃのコレクタが外部端子Ｐに接続されている。

ＬＶＩＣ２の端子Ｕ_ＯＵＴ、Ｖ_ＯＵＴ、Ｗ_ＯＵＴがそれぞれＩＧＢＴ３ｄ～３ｆのゲートに接続されている。ＬＶＩＣ２の端子ＣＩＮが外部端子ＣＩＮに接続されている。ＩＧＢＴ３ｄ～３ｆのコレクタがそれぞれ外部端子Ｕ、Ｖ、Ｗに接続されている。ＩＧＢＴ３ｄ～３ｆのエミッタがそれぞれ外部端子ＮＵ、ＮＶ、ＮＷに接続されている。

フリーホイールダイオードＤａ～ＤｆがそれぞれＩＧＢＴ３ａ～３ｆに逆並列に接続されている。ＨＶＩＣ１はＩＧＢＴ３ａ～３ｆを動作させる制御ＩＣである。ＬＶＩＣ２はＩＧＢＴ３ａ～３ｆを動作させる制御ＩＣである。

外部のシステムＭＩＣＯＮ１００からＬＶＩＣ２にＭＩＣＯＮ信号を入力するための端子４が半導体装置１０１に設けられている。端子４は、端子Ｖ_Ｎ１などの他の端子とは分離されており、装置内部においてＬＶＩＣ２以外の素子及び他の端子とは接続されていない。この端子４は従来の半導体装置には設けられておらず、本実施の形態で新たに設けられたものである。

図３は、実施の形態１に係るＬＶＩＣを示す図である。駆動部５は、ＰＭＯＳＦＥＴ５とＮＭＯＳＦＥＴ６とを有するＣＭＯＳインバータである。駆動部５は、端子Ｖ_ＣＣから入力された制御電圧ＶＤを電源電圧として用い、ＬＶＩＣロジック回路１０３からの制御信号に応じた駆動信号を出力する。ＩＧＢＴ３ａ～３ｆは、それぞれ対応する駆動部５から出力された駆動信号により駆動される。

遮断スイッチ８はＭＯＳＦＥＴである。駆動部５の出力とＩＧＢＴ３ｄ～３ｆのゲート端子を接続する配線に遮断スイッチ８のドレインが接続されている。遮断スイッチ８のソースはＧＮＤに接続されている。遮断スイッチ８のゲートにコンパレータ９の出力が接続されている。遮断スイッチ８はコンパレータ９の出力に応じて駆動信号を遮断する。電源１０がコンパレータ９に電源電圧を供給する。なお、駆動部５、遮断スイッチ８、コンパレータ及び電源１０のセットは、図３では簡略化のために１つしか記載していないが、実際には３つのＩＧＢＴ３ｄ～３ｆに対してそれぞれ設けられている。

ＬＶＩＣ２の電源電圧ＶＤが入力される端子とＧＮＤとの間に抵抗Ｒ１，Ｒ２が直列に接続されている。抵抗Ｒ１，Ｒ２の接続点と、ツェナーダイオードＤ１のカソードがコンパレータ９の入力に接続されている。ツェナーダイオードＤ１のアノードがＧＮＤに接続されている。ツェナーダイオードＤ１のカソードに基準電位が生成される。コンパレータ９は、電源電圧ＶＤを抵抗Ｒ１，Ｒ２で分割した電圧を基準電位と比較し、基準電位以下になると出力信号を出力する。制御電源１０４をＯＦＦとした場合、コンパレータ９に０Ｖが入力され、コンパレータ９は信号を出力する。

コンパレータ９の出力信号は遮断スイッチ８のゲートに入力される。遮断スイッチ８は、コンパレータ９の出力信号に応じて駆動部５からＩＧＢＴ３ｄ～３ｆへの駆動信号の伝達を遮断する。この場合、ＬＶＩＣ２の出力は０Ｖに固定される。

図４は、実施の形態１に係るコンパレータの電源を示す図である。電源１０は、抵抗Ｒ３とダイオードＤ２を有し、コンパレータ９を動作させるための電源電圧を生成する。端子４は外部のシステムＭＩＣＯＮ１００に接続されている。抵抗Ｒ３の一端が端子４に接続され、他端がコンパレータ９の電源端子に接続されている。ダイオードＤ２のアノードがＧＮＤに接続され、カソードが抵抗Ｒ３の他端に接続されている。システムＭＩＣＯＮ１００からマイコン信号が端子４を介して入力され、抵抗Ｒ３を介してコンパレータ９の電源端子に入力される。

ＭＩＣＯＮ信号は、システムＭＩＣＯＮ１００が持つ電源の一つから供給され、コンパレータ９を動作させる程度の大きさの一定電圧である。ＭＩＣＯＮ信号を入力するための端子４を半導体装置１０１の外部に引き出す必要がある。この端子４に印加された静電気による装置の破壊を防ぐために、保護用のダイオードＤ２及び抵抗Ｒ３を設けている。

以上説明したように、本実施の形態では、端子Ｖ_Ｎ１が外部の制御電源１０４から入力した電圧ＶＤを駆動部５の電源電圧として用い、端子Ｖ_Ｎ１とは分離された端子４が外部から入力した電圧をコンパレータ９の電源電圧として用いる。従って、制御電源１０４がＯＦＦの場合でもコンパレータ９を動作させることができる。そして、制御電源１０４がＯＦＦになるとコンパレータ９及び遮断スイッチ８が駆動部５からＩＧＢＴ３ｄ～３ｆへの駆動信号の伝達を遮断する。これにより、システムスタンバイ時などに制御電源１０４をＯＦＦにできる。この結果、動作を不安定にすることなく消費電力を削減することができる。

また、制御電源１０４のＯＦＦ時でもコンパレータ９は動作するが、駆動部５の出力信号が無いため、遮断スイッチ８を介してＧＮＤに流れる電流はない。この結果、消費電流を抑制することができる。

また、消費電流を削減するために制御電源１０４をＯＦＦにしても、システムＭＩＣＯＮ１００は別のルートから電力供給されて動作している。従って、ＭＩＣＯＮ信号をコンパレータ９の電源電圧として用いることで、制御電源１０４のＯＦＦ時にもコンパレータ９を動作させることができる。

図５は、実施の形態１に係るコンパレータの入力側の回路構成の変形例を示す図である。抵抗Ｒ１，Ｒ２は電源電圧低下保護信号生成部１１を構成する。電源電圧低下保護信号生成部１１は、電源電圧ＶＤを抵抗Ｒ１，Ｒ２で分割した電圧を電源電圧低下保護信号として出力する。

定電流回路１２は電源電圧ＶＤから定電流を生成する。ツェナーダイオードＤ１のカソードが定電流回路１２に接続され、アノードがＧＮＤに接続されている。定電流回路１２がツェナーダイオードＤ１に定電流を流すことによりツェナーダイオードＤ１のカソードに基準電位が生成される。コンパレータ９は、電源電圧低下保護信号を基準電位と比較する。電源電圧ＶＤが低下して電源電圧低下保護信号が基準電位以下となるとコンパレータ９は信号を出力する。これにより電源電圧ＶＤが低下して保護がかかった時に、実施の形態１と同様に動作して消費電流を削減することができる。また、制御電源１０４がＯＮ時に電源電圧低下保護信号生成部１１に電流ＩＤが流れ、定電流回路１２に電流Ｉｚが流れる。これらの電流が余分な消費電流となる。一方、制御電源１０４がＯＦＦ時には、これらの電流が流れなくなるため、消費電流を抑制することができる。

実施の形態２．
図６は、実施の形態２に係る半導体装置を示す図である。実施の形態１の電源１０の代わりに、ＬＶＩＣ２の内部に設けられた内部電源１３がＨＶＩＣ１の電源電圧Ｖ_ＣＣからコンパレータ９の電源電圧を生成する。

図７は、実施の形態２に係る内部電源を示す図である。端子Ｖ_Ｐ１と端子ＧＮＤの間に、ダイオードＤ３，Ｄ４が直列に接続され、トランジスタＱ１及び抵抗Ｒ４が直列に接続され、抵抗Ｒ５、トランジスタＱ２及びツェナーダイオードＤ５が直列に接続されている。トランジスタＱ２のベース及びコレクタが抵抗Ｒ５及びトランジスタＱ１のベースに接続されている。トランジスタＱ１と抵抗Ｒ４の接続点と、ダイオードＤ３，Ｄ４の接続点とが互いに接続され、その電圧がコンパレータ９の電源電圧として出力される。

ＨＶＩＣ１の電源電圧Ｖ_ＣＣからコンパレータ９の電源電圧を生成するため、コンパレータ９の電源電圧を外部から入力するための端子が不要である。即ち、本実施の形態には実施の形態１のようなシステムＭＩＣＯＮ１００に接続する端子４が存在しない。従って、外部との接続端子を増やすことなく、実施の形態１と同様の動作を実施できる。また、サージ保護用の抵抗Ｒ３及びダイオードＤ２を省略することもできる。

実施の形態３．
図８は、実施の形態３に係る半導体装置を示す図である。Ｐ端子は、半導体装置の高圧電源１４の高圧側に接続されている。高圧電源１４の低圧側は端子Ｖ_ＮＣに接続されている。Ｐ端子とＧＮＤとの間に抵抗Ｒ６，Ｒ７とツェナーダイオードＤ６が直列に接続されている。ツェナーダイオードＤ６のアノードはＧＮＤに接続され、カソードは抵抗Ｒ７に接続されている。抵抗Ｒ７とツェナーダイオードＤ６のカソードの接続点がコンパレータ９の電源端子に接続されている。

Ｐ端子が高圧電源１４から入力した電流をツェナーダイオードＤ６に流し、それにより発生する電圧をコンパレータ９の電源電圧とする。抵抗Ｒ６，Ｒ７はツェナーダイオードＤ６に流す電流を制限するものである。

Ｐ端子が入力した電流からコンパレータ９の電源電圧を生成するため、コンパレータ９の電源電圧を外部から入力するための端子が不要となる。従って、外部との接続端子を増やすことなく、実施の形態１と同様の動作を実施できる。

実施の形態４．
図９は、実施の形態４に係る半導体装置を示す図である。抵抗Ｒ７とツェナーダイオードＤ６のカソードの接続点が論理回路１５の第１の入力端子に接続されている。コンパレータ９の出力が論理回路１５の第２の入力端子に接続されている。論理回路１５は例えばＮＯＲ回路とＮＡＮＤ回路を組み合わせた回路で構成される。論理回路１５の電源電圧は、コンパレータ９の電源電圧を供給する電源１０により供給される。電源１０は実施の形態１と同様にＭＩＣＯＮ信号をコンパレータ９の電源電圧として供給する。

論理回路１５は、Ｐ端子が入力した電圧Ｖ_ＣＣから抵抗Ｒ６，Ｒ７とツェナーダイオードＤ６による抵抗分割で生成した電圧と、コンパレータ９の出力電圧とを合成する。遮断スイッチ８は論理回路１５の出力に応じて駆動信号を遮断する。これにより、高圧電源１４の電圧Ｖ_ＣＣが０Ｖの時も実施の形態１と同様の動作を行うことができる。

実施の形態５．
図１０は、実施の形態５に係る半導体装置を示す図である。内部電源１３がＨＶＩＣ１の電源電圧からコンパレータ９及び論理回路１５の電源電圧を生成する。内部電源１３の回路構成は実施の形態２と同様である。その他の構成は実施の形態４と同様である。

内部電源１３がＨＶＩＣ１の電源電圧Ｖ_ＣＣからコンパレータ９及び論理回路１５の電源電圧を生成するため、コンパレータ９及び論理回路１５の電源電圧を外部から入力するための端子が不要となる。従って、外部との接続端子を増やすことなく、実施の形態４と同様の動作を実施できる。

なお、ＩＧＢＴ３ａ～３ｆ及びフリーホイールダイオードＤａ～Ｄｆは、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体チップは、耐電圧性及び許容電流密度が高いため、小型化できる。この小型化された半導体チップを用いることで、この半導体チップを組み込んだ半導体装置も小型化・高集積化できる。また、半導体チップの耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、半導体チップの電力損失が低く高効率であるため、半導体装置を高効率化できる。なお、ＩＧＢＴ３ａ～３ｆとフリーホイールダイオードＤａ～Ｄｆの両方がワイドバンドギャップ半導体によって形成されていることが望ましいが、何れか一方がワイドバンドギャップ半導体よって形成されていてもよく、この実施の形態に記載の効果を得ることができる。

１ ＨＶＩＣ、２ ＬＶＩＣ、３ａ～３ｆ ＩＧＢＴ（スイッチング素子）、４，Ｐ，Ｖ_Ｐ１ 端子（第２の端子）、５ 駆動部、８ 遮断スイッチ、９ コンパレータ、１３ 内部電源、１４ 高圧電源、１５ 論理回路、１００ システムＭＩＣＯＮ、Ｖ_Ｎ１ 端子（第１の端子）

Claims (7)

1. 第１の電圧を外部から入力する第１の端子と、
   前記第１の電圧を電源電圧として用いて駆動信号を出力する駆動部と、
   前記駆動信号により駆動されるスイッチング素子と、
   前記第１の端子とは分離され、第２の電圧を外部から入力する第２の端子と、
   前記第２の電圧から生成された電圧を電源電圧として用い、前記第１の電圧から生成された電圧が基準電位以下になると出力信号を出力するコンパレータと、
   前記出力信号に応じて前記駆動部から前記スイッチング素子への駆動信号の伝達を遮断する遮断スイッチとを備えることを特徴とする半導体装置。
2. 前記第２の電圧は、外部のシステムＭＩＣＯＮから入力されたＭＩＣＯＮ信号であることを特徴とする請求項１に記載の半導体装置。
3. 前記駆動部を有するＬＶＩＣと、前記第２の電圧を電源電圧として用いるＨＶＩＣと、前記ＨＶＩＣの電源電圧から前記コンパレータの電源電圧を生成する内部電源とを備えることを特徴とする請求項１に記載の半導体装置。
4. 前記第２の端子は、高圧電源から電流を入力するＰ端子であり、
   前記Ｐ端子が入力した電流から前記コンパレータの電源電圧を生成することを特徴とする請求項１に記載の半導体装置。
5. 高圧電源から電圧を入力するＰ端子と、
   前記Ｐ端子が入力した電圧から生成した電圧と、前記コンパレータの出力電圧とを合成する論理回路とを更に備え、
   前記遮断スイッチは前記論理回路の出力に応じて前記駆動信号を遮断することを特徴とする請求項１に記載の半導体装置。
6. 前記駆動部を有するＬＶＩＣと、前記第２の電圧を電源電圧として用いるＨＶＩＣと、前記第２の電圧から前記コンパレータ及び前記論理回路の電源電圧を生成する内部電源とを備えることを特徴とする請求項５に記載の半導体装置。
7. 前記スイッチング素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～６の何れか１項に記載の半導体装置。

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