JP2020088546A - ハイサイド駆動回路 - Google Patents
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Abstract
Description
図1は実施の形態1の駆動回路101のブロック図を示している。駆動回路101は、ローサイド制御回路201とハイサイド駆動回路401とを備えている。ハイサイド駆動回路401は、高圧レベルシフト回路301、定電圧回路501、論理回路601、レベルシフト回路701および駆動回路801を備えている。高圧レベルシフト回路301、定電圧回路501、論理回路601、レベルシフト回路701および駆動回路801は第1電位であるVBを電源電位とする。高圧レベルシフト回路301、定電圧回路501、および駆動回路801は、第2電位であるVSを基準電位とする。論理回路601は、定電圧回路501が生成するHVREGを基準電位とする。また、レベルシフト回路701は、VSを第1の基準電位とし、HVREGを第2の基準電位とする。駆動回路101では、定電圧回路501で生成される第3電位であるHVREGが論理回路601の基準電位となるため、論理回路601を低耐圧MOSFETにより構成することができる。
実施の形態2の駆動回路は、図1に示す駆動回路101において、高圧レベルシフト回路301を高圧レベルシフト回路302に置き換えたものである。図5は実施の形態2の高圧レベルシフト回路302の回路図である。高圧レベルシフト回路302は、図2に示した実施の形態1の高圧レベルシフト回路301の構成において、ダイオード11の代わりにツェナーダイオード12を備えたものである。ツェナーダイオード12のカソードがPMOS52のドレインに接続され、アノードが電源電位VBに接続される。このような構成により、電源電位VBが変動する際のPMOS52のドレイン電位を、電源電位VBからツェナーダイオード12の降伏電圧分低い電位にクランプすることが可能である。これにより、PMOS52,53を低耐圧素子にて構成することが可能となり、高圧レベルシフト回路302のチップ面積を小さくすることができる。
Claims (6)
- 第1電位を電源電位とするハイサイド駆動回路であって、
第2電位を基準電位として動作し、前記第1電位から、前記第1電位より低く前記第2電位より高い第3電位を生成する定電圧回路と、
前記第3電位を基準電位として動作する論理回路と、
前記論理回路の出力信号を受け、前記出力信号の基準電位を前記第3電位から前記第2電位にシフトするレベルシフト回路と、
前記レベルシフト回路によりシフトされた前記第2電位を基準電位とし、前記論理回路の出力信号によってスイッチング素子を駆動する駆動回路と、
を備える、
ハイサイド駆動回路。 - 前記論理回路は低耐圧素子で構成される、
請求項1に記載のハイサイド駆動回路。 - 前記定電圧回路は、
カソードが前記第1電位に接続されたツェナーダイオードと、
前記ツェナーダイオードのアノードに接続され、前記ツェナーダイオードに電流を供給するバイアス回路と、を備える、
請求項1または2に記載のハイサイド駆動回路。 - 入力信号をローサイドからハイサイドにレベルシフトして前記論理回路に入力する高圧レベルシフト回路をさらに備え、
前記高圧レベルシフト回路は、
前記入力信号がゲートに入力される第1スイッチング素子と、
前記第1スイッチング素子のドレインにドレインが接続され、前記第1電位にソースが接続される第2スイッチング素子と、
前記第2スイッチング素子のドレインにカソードが接続され、前記第2電位にアノードが接続されるダイオードと、を備える、
請求項1から3のいずれか1項に記載のハイサイド駆動回路。 - 入力信号をローサイドからハイサイドにレベルシフトして前記論理回路に入力する高圧レベルシフト回路をさらに備え、
前記高圧レベルシフト回路は、
前記入力信号がゲートに入力される第1スイッチング素子と、
前記第1スイッチング素子のドレインにドレインが接続され、前記第1電位にソースが接続される第2スイッチング素子と、
前記第2スイッチング素子のドレインにアノードが接続され、前記第2電位にカソードが接続されるツェナーダイオードと、を備える、
請求項1から3のいずれか1項に記載のハイサイド駆動回路。 - 前記第2スイッチング素子は低耐圧素子である、
請求項5に記載のハイサイド駆動回路。
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