KR20090078831A - 전력 증폭기 및 이를 포함하는 집적 회로 - Google Patents

전력 증폭기 및 이를 포함하는 집적 회로 Download PDF

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Abstract

본 발명은 전력 증폭기에 관한 것으로, 이 전력 증폭기는 양의 전력 공급 단자(Vdd)와 출력 단자(vout) 사이에 결합된 제 1 주 채널을 갖는 제 1 트랜지스터(MH)- 이 제 1 트랜지스터는 제 1 전압 단자(Vboot)로부터 바이어싱되는 하이(high) 구동기 회로에 의해 제공되는 제 1 게이트 신호(Vgatehigh)에 의해 구동되는 제어 단자를 구비함 -와, 출력 단자와 음의 전력 공급 단자(Vss) 사이에 결합된 제 2 주 채널을 갖는 제 2 트랜지스터(ML)- 이 제 2 트랜지스터는 제 2 전압 단자(Vreg)로부터 바이어싱되는 로우 구동기 회로에 의해 제공되는 제 2 게이트 신호(Vgatelow)에 의해 구동되는 제 2 제어 단자를 구비함 -와, 제 1 전압 단자(Vboot)와 제 2 전압 단자(Vreg) 사이에 결합되며 제 2 게이트 신호(Vgatelow)에 의해 제어되는 스위치 회로(10)를 포함한다.

Description

전력 증폭기 및 이를 포함하는 집적 회로{POWER AMPLIFIER}
본 발명은 전력 증폭기에 관한 것이다.
통상적으로, 클래스-D 증폭기는 도 1에 도시되어 있는 바와 같이 토템폴(totempole) 구성의 두 개의 n-형 전력 MOSFET로 구성된 출력 단 (stage)을 포함한다. 출력 노드(Vout)는 소정 형태의 펄스폭 변조(PWM)를 사용하여 공급 라인 간에 스위칭된다. LC 저역통과 필터는 대개 출력 노드(Vout)와 확성기 부하 사이에 삽입되어 고주파수 성분을 필터링한다. 조절형 소스(regulated source)(Vreg)로부터 공급받는 구동기 회로는 하측 전력 MOSFET(ML)의 게이트를 제어한다. 이 토폴로지는 전력 MOSFET의 게이트-소스 전압을 자동적으로 제어한다. 또 다른 구동기 회로는 상측 전력 MOSFET(MH)의 게이트를 제어한다. 상측 전력 MOSFET(MH)를 스위칭 ON하기 위해, 공급 전압(Vdd)보다 높은 게이트 전압이 필요하다. 이 전압은 부트스트랩 캐패시터(Cboot)를 사용하여 동적으로 생성된다. 하측 전력 MOSFET(ML)가 스위치 ON 된 경우, 출력 노드(Vout)는 음의 공급(VSS)쪽으로 풀다운(pull down)된다. 부트스트랩 캐패시터(Cboot)는 조절형 소스(Vreg)와 부트스트랩 전압(Vboot) 사이에 접속된 부트스트랩 다이오드(Dboot)를 통해 충전된다. 상측 전력 MOSFET(MH)가 스위치 ON되고 하측 전력 MOSFET(ML)가 스위치 OFF된 경우, 출력 노드(Vout)는 양의 공급(Vdd)쪽으로 풀업(pull up)된다. 이제, 부트스트랩 다이오드(Dboot)는 역 바이어싱되고 부트스트랩 캐패시터(Cboot)는 상측 구동기에 대해 플로팅 전력 공급부로서 역할을 한다. 대개, 상측 구동기는 부트스트랩 캐패시터(Cboot) 양단의 전압이 감소되도록 하는 적절한 전류 소모를 갖는다. 그러나, 클래스-D 전력 단이 스위칭될 때마다, 부트스트랩 캐패시터(Cboot)는 재충전된다. 이 부트스트랩 구성의 단점은, 부트스트랩 캐패시터(Cboot) 양단의 전압이 부트스트랩 다이오드(Dboot) 양단의 불가피한 전압 강하로 인해 항상 조절형 소스(Vreg)의 전압보다 낮다는 것이다. 이 전압은 전형적으로 실온에서 0.6V이지만 -40℃에서는 거의 1V까지 증가할 수 있다. 보다 낮은 부트스트랩 전압은 상측 전력 MOSFET(MH)의 보다 낮은 게이트-소스 전압을 의미하며, 그에 따라 보다 높은 Ron을 의미한다. 더 나아가, 도 1에 도시되어 있는 클래스-D 전력 단의 최적의 동작을 위해서는, 부트스트랩 전압이 조절형 소스의 전압과 일치하는 것이 바람직하다.
따라서, 본 발명의 목적은 전술한 문제점이 해결된 전력 증폭기를 제공하는 것이다. 본 발명은 독립항에 의해 정의된다. 종속항은 바람직한 실시예를 정의한다.
본 목적은,
- 양의 전력 공급 단자와 출력 단자 사이에 결합된 제 1 주 채널을 갖는 제 1 트랜지스터- 상기 제 1 트랜지스터는 제 1 전압 단자로부터 바이어싱되는 하이 구동기 회로(high driver circuit)에 의해 제공되는 제 1 게이트 신호에 의해 구동되는 제어 단자를 구비함 -와,
- 출력 단자와 음의 전력 공급 단자 사이에 결합된 제 2 주 채널을 갖는 제 2 트랜지스터- 상기 제 2 트랜지스터는 제 2 전압 단자로부터 바이어싱되는 로우(low) 구동기 회로에 의해 제공되는 제 2 게이트 신호에 의해 구동되는 제 2 제어 단자를 구비함 -와,
- 제 1 전압 단자와 제 2 전압 단자 사이에 결합되며 제 2 게이트 신호에 의해 제어되는 스위치 회로
를 포함하는 전력 증폭기에 의해 달성된다.
따라서, 스위치 회로는 다이오드를 대체하였다. 클래스-D 단의 출력 노드(Vout)가 로우인 경우, 스위치 회로는 폐쇄되며, 그에 따라 부트스트랩 캐패시터(Cboot)는 조절형 소스(Vreg)에 매우 근접한 전압으로 (재)충전된다. 출력 노드(Vout)가 하이인 경우, 스위치(Sboot)는 개방되며, 그에 따라 부트스트랩 전압은 공급 전압(Vdd) 위까지 상승한다. 스위치를 제어하는데 사용되는 신호는 하측 전력 MOSFET(ML)의 게이트를 제어하는데 사용되는 신호와 동일하며, 그에 따라 매우 간단한 구현을 가능하게 한다. 하측 전력 MOSFET(ML)의 게이트가 하이인 경우, 이것은 출력 노드(Vout)가 반드시 로우이어야 하며 따라서 스위치 회로는 폐쇄되어 부트스트랩 캐패시터(Cboot)를 (재)충전할 수 있음을 의미한다. 하측 전력 MOSFET(ML)의 게이트가 출력 노드(Vout)에서 상승 에지 바로 전에 방전되는 경우, 이것은 스위치 회로를 적시에 개방하여 부트스트랩 캐패시터(Cboot)로부터 조절형 소스(Vreg)로 다시 전류가 흐르는 것을 방지한다.
본 발명의 일 실시예에서, 스위치 회로는 제 1 전압 단자와 제 2 전압 단자 사이에 결합된 제 3 주 채널을 갖는 제 3 트랜지스터를 포함하고, 이 제 3 트랜지스터는 제 2 게이트 신호에 의해 제어되는 래치 회로의 출력에 의해 구동되는 제 3 게이트 단자를 구비한다. 래치 회로는 유리한데, 그 이유는 이 래치 회로는 그의 로직 레벨을 유지하기 때문, 즉 그의 출력 전압은 제어 신호가 안정되는 한 안정된 채로 유지되어, 트랜지스터의 강건한 제어를 가능하게 하기 때문이다. 트랜지스터는 비교적 낮은 ON 저항을 갖는 스위치로서 동작하고 따라서 종래 기술의 부트스트랩 다이오드 상의 큰 전압 강하는 회피된다. 트랜지스터 대신, 낮은 ON 저항을 갖는 임의의 적절한 스위치가 예를 들어 MEMS 스위치로서 사용될 수 있음을 또한 알 수 있다. 바람직하게, 트랜지스터는 p-MOS 트랜지스터이지만, 그 대신 그 밖의 다른 적절한 유형의 트랜지스터가 n-MOS, 바이-폴라 등으로서 사용될 수 있다.
본 발명의 또 다른 실시예에서, 래치 회로는 제 3 게이트 단자에 결합된 제 1 인버터 입력과 중간 노드에 결합된 제 1 인버터 출력을 구비한 제 1 인버터와, 중간 노드에 결합된 제 2 인버터 입력과 제 3 게이트 단자에 결합된 제 2 인버터 출력을 구비한 제 2 인버터를 포함한다. 이것은 래치 회로의 비교적 간단한 구현임을 강조한다. 이와 달리, 당업자라면 알 수 있는 바와 같이, 제어형 인버터 또는 전송 게이트와 인버터의 직렬 조합이 사용될 수 있다. 그러나, 이 실시예는 본 발명의 클래스 D 증폭기에 적절한 래치의 가장 간단한 실시예일 수 잇다.
본 발명의 또 다른 실시예에서, 래치 회로는 출력 단자에 결합된 제 4 제어 단자와, 중간 노드와 래치 회로의 상태를 제어하는 제 2 게이트 신호 사이에 결합된 제 4 주 채널을 구비한 제 4 트랜지스터를 더 포함한다. 바람직하게, 제 4 트랜지스터는 p-MOS 트랜지스터이다. 이와 달리, n-MOS 트랜지스터, 바이폴라 트랜지스터 또는 MEMS가 대신 사용될 수 있다.
전술한 및 그 밖의 다른 장점은 첨부한 도면의 예시적인 설명으로부터 명백해질 것이다.
도 1은 전형적인 클래스 D 전력 증폭기를 나타내는 도면,
도 2는 본 발명에 따른 클래스 D 증폭기를 나타내는 도면,
도 3은 본 발명의 일 실시예에 따라 스위치 회로를 보다 자세히 나타내는 도면,
도 4는 본 발명의 또 다른 실시예에 따라 스위치 회로를 보다 자세히 나타내는 도면.
도 2는 본 발명에 따른 클래스 D 증폭기를 나타낸다. 이 전력 증폭기는 양의 전력 공급 단자(Vdd)와 출력 단자(Vout) 사이에 결합된 제 1 주 채널을 갖는 제 1 트랜지스터(MH)를 포함하되, 이 제 1 트랜지스터는 제 1 전압 단자(Vboot)로부터 바이어싱되는 하이 구동기 회로에 의해 제공되는 제 1 게이트 신호(Vgatehigh)에 의해 구동되는 제어 단자를 구비한다. 전력 증폭기는 출력 단자와 음의 전력 공급 단자(Vss) 사이에 결합된 제 2 주 채널을 갖는 제 2 트랜지스터(ML)를 더 포함하되, 이 제 2 트랜지스터는 제 2 전압 단자(Vreg)로부터 바이어싱되는 로우 구동기 회로에 의해 제공되는 제 2 게이트 신호(Vgatelow)에 의해 구동되는 제 2 제어 단자를 구비한다. 전력 증폭기는 제 1 전압 단자(Vboot)와 제 2 전압 단자(Vreg) 사이에 결합되며 제 2 게이트 신호(Vgatelow)에 의해 제어되는 스위치 회로(10)를 더 포함한다. 따라서, 스위치 회로는 다이오드를 대체하였다. 클래스-D 단의 출력 노드(Vout)가 로우인 경우, 스위치 회로는 폐쇄되며, 그에 따라 부트스트랩 캐패시터(Cboot)는 조절형 소스(Vreg)에 매우 근접한 전압으로 (재)충전된다. 출력 노드(Vout)가 하이인 경우, 스위치(Sboot)는 개방되며, 그에 따라 부트스트랩 전압은 공급 전압(Vdd) 위까지 상승한다. 스위치를 제어하는데 사용되는 신호는 하측 전력 MOSFET(ML)의 게이트를 제어하는데 사용되는 신호와 동일하며, 그에 따라 매우 간단한 구현을 가능하게 한다. 하측 전력 MOSFET(ML)의 게이트가 하이인 경우, 이것은 출력 노드(Vout)가 반드시 로우이어야 하며 따라서 스위치 회로는 폐쇄되어 부트스트랩 캐패시터(Cboot)를 (재)충전할 수 있음을 의미한다. 하측 전력 MOSFET(ML)의 게이트가 출력 노드(Vout)에서 상승 에지 바로 전에 방전되는 경우, 이것은 스위치 회로를 적시에 개방하여 부트스트랩 캐패시터(Cboot)로부터 조절형 소스(Vreg)로 다시 전류가 흐르는 것을 방지한다.
도 3은 본 발명의 일 실시예에 따른 스위치 회로를 보다 자세히 나타낸다. 스위치 회로(10)는 제 1 전압 단자(Vboot)와 제 2 전압 단자(Vreg) 사이에 결합된 제 3 주 채널을 갖는 제 3 트랜지스터(Mboot)를 포함하고, 이 제 3 트랜지스터(Mboot)는 제 2 게이트 신호(Vgatelow)에 의해 제어되는 래치 회로(20)의 출력에 의해 구동되는 제 3 게이트 단자(Vb)를 구비한다. 래치 회로는 유리한데, 그 이유는 이 래치 회로 는 그의 로직 레벨을 유지하기 때문, 즉 그의 출력 전압은 제어 신호가 안정되는 한 안정된 채로 유지되어, 트랜지스터의 강건한 제어를 가능하게 하기 때문이다. 트랜지스터는 비교적 낮은 ON 저항을 갖는 스위치로서 동작하고 따라서 종래 기술의 부트스트랩 다이오드 상의 큰 전압 강하는 회피된다. 트랜지스터 대신, 낮은 ON 저항을 갖는 임의의 적절한 스위치가 예를 들어 MEMS 스위치로서 사용될 수 있음을 또한 알 수 있다. 바람직하게, 트랜지스터는 p-MOS 트랜지스터이지만, 그 대신 그 밖의 다른 적절한 유형의 트랜지스터가 n-MOS, 바이-폴라 등으로서 사용될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 스위치 회로를 보다 자세히 나타낸다.
단일 PMOS 트랜지스터(Mboot)가 스위치로서 사용된다. NMOS 스위치를 사용하는 것도 가능하지만, 이는 보다 약간 복잡한데, 그 이유는 스위치의 게이트가 Vboot보다 높은 전압으로 구동되어야 하기 때문이다. 스위치 구동 회로는 두 개의 인버터(I1,I2)와 하나의 트랜지스터(Mgate)로 구성된다. 인버터(I1,I2)는 루프 형태로 접속되어 래치를 형성한다. 이 래치는 트랜지스터(Mgate)를 통과하는 하측 전력 트랜지스터(ML)의 게이트 전압(Vgatelow)에 의해 셋(set) 또는 리셋(reset)될 수 있다. Mgate의 기능은 상황에 따라 게이트 전압(Vgatelow)을 래치로 접속하거나 그로부터 접속해제하는 것이다. 우선, 하측 전력 트랜지스터(ML)가 스위치 온되는 경우를 가정 한다. 이 경우, 출력 노드(Vout)에서의 전압은 음의 공급(Vss)과 대략 동일하며 하측 전력 MOSFET(ML)의 게이트 전압(Vgatelow)은 Vreg와 대략 동일하다. 따라서, 노드(Va)는 트랜지스터(Mgate)의 백게이트 다이오드를 통해, 따라서 Va를 Vboot로 더 풀업하고 Vb를 Vout으로 더 풀다운하도록 인버터(I1,I2)에 의해 형성된 래치를 설정함으로써 풀업될 것이다. 이제, 스위치 트랜지스터(Mboot)의 게이트는 Vout이고 소스는 Vboot이며, 따라서 스위치는 부트 전압인 Mboot의 임계 전압을 초과하자마자 도통하기 시작한다. Mboot의 백게이트 다이오드는 본래의 부트스트랩 다이오드와 정확히 동일한 방식으로 조절형 공급(Vreg)으로부터 전류가 흐르도록 한다. 따라서, 본 발명은 사실상 부트스트랩 다이오드에 대한 추가물이다. 이제, 출력(Vout)에서 상승 에지가 시작되는 경우를 고려한다. 이 경우, 하측 전력 MOSFET는 스위치 오프되고 게이트 전압(Vgatelow)은 하측 게이트 구동 회로에 의해 풀다운된다. 노드(Va)는 인버터(I1)에 의해 Vboot까지 풀업되기 때문에, 트랜지스터(Mgate)는 도통되고 그에 따라 하측 게이트(Vgatelow)의 풀다운은 또한 노드(Va)를 풀다운시킨다. 이것은 래치가 토글링되도록 한다. 노드(Va)는 Vout쪽으로 풀다운되고 따라서 Mgate를 스위치 오프하며 래치를 Vgatelow로부터 절연시킨다. 노드(Vb)는 Vboot쪽으로 풀업되고 따라서 Mboot를 스위치 오프시킨다. 이제, 출력 노드가 상승하는 경우, 인버터(I1,I2)에 의해 형성되는 래치는 리셋상태로 유지된다. 이 구현은 임의의 추가적인 제어 신호를 필요로 하지 않는 자기-제어 스위치를 제공한다. 그와 같이, 이 구현은 부트스트랩 캐패시터와 연계하여 n-형 전력 MOSFET를 사용하는 임의의 스위칭 전력 단에 적용될 수 있다. 본 발명은 p-형 전력 MOSFET만을 사용하는 전력 단에서 사용될 수 있음은 분명하다.
본 발명의 보호 범위는 본 명세서에서 기술한 실시예에 국한되지 않는다. 또한, 본 발명의 보호 범위는 청구항 내의 참조 번호에 의해서도 제한되지 않는다. "포함하는"이라는 용어는 청구항에 언급된 것 이외의 다른 부분을 배제하는 것은 아니다. "단수"의 표현의 구성요소는 그러한 구성요소의 복수 개를 배제하는 것은 아니다. 본 발명의 일부분을 형성하는 수단은 전용의 하드웨어의 형태로 또는 프로그램된 용도의 프로세서의 형태로 구현될 수 있다. 본 발명은 각각의 새로운 특징 또는 특징들의 조합으로 존재한다.

Claims (7)

  1. - 양의 전력 공급 단자(Vdd)와 출력 단자(vout) 사이에 결합된 제 1 주 채널을 갖는 제 1 트랜지스터(MH)- 상기 제 1 트랜지스터는 제 1 전압 단자(Vboot)로부터 바이어싱되는 하이 구동기 회로(high driver circuit)에 의해 제공되는 제 1 게이트 신호(Vgatehigh)에 의해 구동되는 제어 단자를 구비함 -와,
    - 상기 출력 단자와 음의 전력 공급 단자(Vss) 사이에 결합된 제 2 주 채널을 갖는 제 2 트랜지스터(ML)- 상기 제 2 트랜지스터는 제 2 전압 단자(Vreg)로부터 바이어싱되는 로우(low) 구동기 회로에 의해 제공되는 제 2 게이트 신호(Vgatelow)에 의해 구동되는 제 2 제어 단자를 구비함 -와,
    - 상기 제 1 전압 단자(Vboot)와 상기 제 2 전압 단자(Vreg) 사이에 결합되며 상기 제 2 게이트 신호(Vgatelow)에 의해 제어되는 스위치 회로(10)
    를 포함하는 전력 증폭기.
  2. 제 1 항에 있어서,
    상기 스위치 회로(10)는 상기 제 1 전압 단자(Vboot)와 상기 제 2 전압 단 자(Vreg) 사이에 결합된 제 3 주 채널을 갖는 제 3 트랜지스터(Mboot)를 포함하고, 상기 제 3 트랜지스터(Mboot)는 상기 제 2 게이트 신호(Vgatelow)에 의해 제어되는 래치 회로(20)의 출력에 의해 구동되는 제 3 게이트 단자(Vb)를 구비하는
    전력 증폭기.
  3. 제 2 항에 있어서,
    상기 래치 회로(20)는,
    - 상기 제 3 게이트 단자(Vb)에 결합된 제 1 인버터 입력과 중간 노드(Va)에 결합된 제 1 인버터 출력을 구비한 제 1 인버터(I1)와,
    - 상기 중간 노드(Va)에 결합된 제 2 인버터 입력 단자와 상기 제 3 게이트 단자(Vb)에 결합된 제 2 인버터 출력을 구비한 제 2 인버터(I2)를
    포함하는
    전력 증폭기.
  4. 제 3 항에 있어서,
    상기 래치 회로는 상기 출력 단자(Vout)에 결합된 제 4 제어 단자와, 상기 래 치 회로(20)의 상태를 제어하기 위해 상기 중간 노드(Va)와 상기 제 2 게이트 신호(Vgatelow) 사이에 결합된 제 4 주 채널을 구비한 제 4 트랜지스터를 더 포함하는
    전력 증폭기.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 3 트랜지스터(Mboot)는 P-MOS 트랜지스터인
    전력 증폭기.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 4 트랜지스터(Mgate)는 P-MOS 트랜지스터인
    전력 증폭기.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 전력 증폭기를 포함하는 집적 회로.
KR1020097010267A 2006-10-20 2007-10-18 전력 증폭기 및 이를 포함하는 집적 회로 KR20090078831A (ko)

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