CN105827223B - 一种集成自举的高压驱动芯片及其工艺结构 - Google Patents

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Abstract

本发明公开了一种集成自举的高压驱动芯片及其工艺结构，巧妙地利用高压电平移位电路中通过集成工艺实现的寄生的高压二极管对自举电容进行充电，高压电平移位电路的电源端为高侧浮动电源VB，参考地为浮动电压PGD。PGD由自举控制电路进行控制，VB和PGD之间设有第一寄生二极管和第二寄生二极管，自举控制电路由高侧信号和低侧信号控制，当低侧输出信号LO为高电平且高侧输出信号HO为低电平，或者当低侧输出信号LO为低电平且高侧输出信号HO为低电平时，自举控制电路的输出PGD为高电平VCC，VCC通过第一寄生二极管和第二寄生二极管对外部自举电容进行单向充电。本发明充电速度快、充电效率高、电路结构简单、成本低。

Description

一种集成自举的高压驱动芯片及其工艺结构
技术领域
本发明涉及半桥驱动电路中的自举技术，尤其涉及一种集成自举的高压驱动芯片及其工艺结构。
背景技术
半桥驱动电路在电机驱动、电子镇流器、开关电源等领域中有着广泛的应用，它用来驱动两个以图腾柱形式连接的功率开关器件，使其交替导通。如图1所示，传统半桥驱动芯片包含低侧通道逻辑电路和高侧通道逻辑电路，其中，低侧通道逻辑电路包含低侧信号输入电路、低侧延时电路和低侧信号输出电路，高侧通道逻辑电路包含高侧信号输入电路、窄脉冲产生电路、高压电平移位电路和高侧通道高盆逻辑电路，高压电平移位电路作为高压区与低压区电路的接口电路(它位于隔离结构的边缘，需要工作在几百伏特的电压下)，由高压功率开关器件(M01与M02)、电阻负载(RL1与RL2)和齐纳钳位二极管(D01与D02)构成，高侧通道高盆逻辑电路位于高压电路区，由高侧浮动电源VB供电，其他电路位于低压区电路，由低侧固定电源VCC供电，低压区和高压区电路均工作在10伏到20伏的电压下。为了提高电源的利用效率，半桥驱动芯片采用单电源供电，低压区直接使用直流电源VCC供电，而高压区处于浮置状态则通过外接自举电容供电。当半桥结构中下管(低侧管)ML导通，上管(高侧管)MH关断时，高侧浮动电源VB电压随高侧浮动地VS电压下降而下降，当VB电压下降到VCC电压以下并且二者压差超过高压自举二极管DB的导通压降时，VCC通过自举二极管DB对自举电容CB进行充电；当上管开启，下管关断时，VB电压随VS电压上升而上升，VB电压远远超过VCC电压，自举二极管DB截止，自举电容CB为高盆电路供电。
采用外接自举二极管DB的传统半桥驱动电路存在着明显的缺点：外置的分立器件自举二极管DB会增加电路额外的成本，并且会增大系统的复杂度；高压自举二极管具有较高的导通压降，最终影响电容CB上的充电电压，并且二极管耐压越高导通压降越大；自举二极管DB的反向恢复电流会引起自举电容的漏电。
为实现自举二极管的集成化，可以采用BCD(Bipolar CMOS DMOS)工艺，将高压自举二极管集成到半桥驱动芯片上，但是这种工艺做成的高压自举二极管漏电比较大，会带来很大的漏电影响系统的可靠性，同时降低自举电容的充电效率。还可以采用S0I(SiliconOn Insulator)工艺，将高压自举二极管集成到半桥驱动芯片上，但是采用SOI工艺制造的半桥驱动芯片，会大大提升芯片的成本，降低产品的竞争力。
因此，美国专利US7215189B提出了一种具有动态背栅偏置的自举二极管模拟电路，如图2中所示，用来替代图1中的自举二极管DB。该专利中自举二极管模拟电路包含高压功率开关器件LDMOS和控制电路，采用集成的高压功率开关器件LDMOS的开通与关断来模拟自举二极管DB正向导通与反相截止的功能，当低侧输出LO为高电平时，LDMOS开通，低侧固定电源VCC通过LDMOS对自举电容CB进行充电，当低侧输出LO为低电平时，LDMOS截止，停止对自举电容CB的充电。但是，这种技术存在着充电效率较低的缺点。为此，美国专利US7456658B2提出了一种改进方案：增加VCC与VB电压比较电路，当高侧输出和低侧输出同时为低电平时，开启该比较器，在VB电压值小于某个值的情况下使LDMOS开通，VCC对自举电容进行充电。然而，以上专利所采用的自举二极管模拟电路，所增加的高压功率开关器件LDMOS及其控制电路极大地增加了电路的复杂程度，并且芯片面积大大提高，成本也有所增加；另外，与二极管相比，LDMOS器件的导通电阻比较大，严重降低了自举电路的充电速度，这使得该技术方案并不适合某些应用，例如高频半桥驱动电路。
发明内容
针对上述现有技术中存在的问题，本发明提出了一种集成自举功能的高压驱动芯片及其工艺结构，充分利用半桥驱动电路中的高压电平移位电路(006)结构和工艺结构的特点，利用集成工艺制成寄生的高压二极管替代现有技术中的外接高压二极管，并设置自举控制电路(003)实现对自举充电的控制。
本发明采用的技术方案为：
一种集成自举的高压驱动芯片，基于半桥结构的驱动电路，包括低侧通道逻辑电路(001)和高侧通道逻辑电路(002)，其中，高侧通道逻辑电路(002)包括高侧信号输入电路(004)、窄脉冲产生电路(005)、高压电平移位电路(006)以及含有两个结构完全相同的脉冲滤波电路、RS触发器和高侧信号输出电路构成的高侧通道高盆逻辑电路(007)；低侧通道逻辑电路(001)包括低侧信号输入电路(008)、低侧延时电路(009)和低侧信号输出电路(010)；高侧输入信号HIN连接高侧信号输入电路(004)的输入端，高侧信号输入电路(004)的输出信号CIN1连接窄脉冲产生电路(005)的输入端，窄脉冲产生电路(005)输出低压置位信号SET和低压复位信号RESET分别连接高压电平移位电路(006)的两个输入端，高压电平移位电路(006)输出的高压置位信号VRS和高压复位信号VRR分别连接高侧通道高盆逻辑电路(007)的两个输入端，高侧通道高盆逻辑电路(007)输出的高侧输出信号HO作为半桥结构中高侧管的栅驱动信号；低侧输入信号LIN连接低侧信号输入电路(008)的输入端，低侧信号输入电路(008)的输出信号CIN2连接低侧延时电路(009)的输入端，低侧延时电路(009)的输出端连接低侧信号输出电路(010)的输入端，低侧信号输出电路(010)的输出为低侧输出信号LO作为半桥结构中低侧管的栅驱动信号；上述电路中，除高压电平移位电路(006)及高侧通道高盆逻辑电路(007)位于高压电路区，由高侧浮动电源VB供电，其他电路均位于低压电路区，由低侧固定电源VCC供电，为了提高电源的利用效率，半桥驱动芯片采用单电源供电，低压区电路直接使用直流电源VCC供电，高压区电路处于浮置状态，通过设置的外接自举二极管DB和自举电容CB以自举方式供电；高侧信号输入电路(004)、窄脉冲产生电路(005)和低侧通道逻辑电路(001)的电源为低侧固定电源VCC，逻辑地为地信号COM，高侧通道高盆逻辑电路(007)的电源为高侧浮动电源VB，逻辑地为高侧浮动地VS，自举电容CB连接在高侧浮动电源VB与高侧浮动地VS之间；高压电平移位电路(006)作为高压区电路与低压区电路的接口，包括两个结构完全相同的支路，每个支路均包括一个高压开关管、齐纳钳位二极管和负载，齐纳钳位二极管与负载并联，每个支路中的高压开关管的漏极均连接该支路中齐纳钳位二极管的阳极与负载的连接端，两个支路中的齐纳钳位二极管的阴极与负载的连接端互连并连接高侧浮动电源VB，两个支路中，一个支路的高压开关管的栅极连接窄脉冲产生电路(005)输出的低压置位信号SET，该支路高压开关管的漏极输出高压置位信号VRS，另一个支路的高压开关管的栅极连接窄脉冲产生电路(005)输出的低压复位信号RESET，该支路高压开关管的漏极输出高压复位信号VRR；
所述的集成自举的高压驱动芯片中，自举二极管DB是采用集成工艺实现的至少一个寄生二极管，配合设置的自举控制电路(003)共同实现自举充电过程，自举控制电路(003)的输入信号分别为高侧信号输入电路(004)的输出信号CIN1和低侧信号输入电路(008)的输出信号CIN2，自举控制电路(003)的输出信号为参考地PGD，参考地PGD与高压电平移位电路(006)中两个高压开关管的源极连接在一起，设置一个寄生二极管时，定义为第一寄生二极管DB1，该第一寄生二极管DB1的阳极连接参考地PGD，阴极连接高侧浮动电源VB；
当自举控制电路(003)的输出信号PGD为低电平即地信号COM时，高压电平移位电路(006)对高侧信号进行电平移位；当自举控制电路(003)的输出信号PGD为高电平即低侧固定电源VCC，且高压电平移位电路(006)的输入信号为低电平即地信号COM时，高压电平移位电路(006)又能够作为VCC对外界自举电容充电的电流通道，在保证高压电平移位电路正常工作的前提下，实现了低侧固定电源VCC对自举电容进行充电；
充电过程如下：
当自举控制电路(003)的输入信号CIN1为低电平即地信号COM，且输入信号CIN2为高电平即低侧固定电源VCC时，自举控制电路(003)的输出信号PGD为高电平即低侧固定电源VCC，此时，参考地PGD通过第一寄生二极管DB1对自举电容CB进行充电；当自举控制电路(003)的输入信号CIN1为低电平，且输入信号CIN2为低电平即地信号COM时，输出信号PGD为高电平(低侧固定电源VCC)，此时，PGD通过第一寄生二极管DB1对自举电容进行充电；当输入信号CIN1为高电平时，且输入信号CIN2为低电平，或输入信号CIN1和CIN2同时为高电平时，输出信号PGD为低电平即地信号COM，此时，第一寄生二极管DB1处于截止状态，充电动作停止。
所述高压电平移位电路(006)中的负载可以是阻性负载也可以是容性负载。
在高压电平移位电路(006)中的两个高压开关管中的任意一个高压开关管的源极与漏极之间可以设置一个第二寄生二极管DB2或在两个高压开关管的源极与漏极之间各设置一个第二寄生二极管DB2，第二寄生二极管DB2的阳极连接高压开关管的源极，阴极连接高压开关管的漏极；
充电过程如下：
当低侧输出信号LO为高电平且高侧输出HO为低电平或当低侧输出信号LO为低电平且高侧输出信号HO为低电平时，自举控制电路(003)的输出信号PGD为高电平即低侧固定电源VCC，此时若PGD电压到高侧浮动电源VB的压差大于第一寄生二极管或第二寄生二极管的导通压降，则PGD通过第一寄生二极管或第二寄生二极管对芯片外接自举电容CB进行充电，若PGD电压到高侧浮动电源VB的压差小于第一寄生二极管和第二寄生二极管的导通压降，则第一寄生二极管和第二寄生二极管截止，自举电容CB的充电动作停止；在其他条件下，自举控制电路(003)输出PGD为地信号COM，此时，第一寄生二极管或第二寄生二极管均处于截止状态，高压电平移位电路(006)得以实现信号的传输。
所述自举控制电路(003)包括五个反相器INV01、INV02、INV03、INV04和INV05，两个与非门NAND01、NAND02以及或非门NOR01，高侧信号输入电路(004)的输出信号CIN1和低侧信号输入电路(008)的输出信号CIN2分别连接反相器INV01及INV02的输入端，反相器INV01的输出端分别连接与非门NAND01的一个输入端和与非门NAND02的一个输入端，与非门NAND01的另一个输入端连接反相器INV02的输入端，与非门NAND02的另一个输入端连接反相器INV02的输出端，与非门NAND01的输出端连接反相器INV03的输入端，与非门NAND02的输出端连接反相器INV04的输入端，反相器INV03的输出端和反相器INV04的输出端分别连接或非门NOR01的两个输入端，或非门NOR01的输出端连接反相器INV05的输入端和电容CD的一端，电容CD的另一端连接地信号COM，反相器INV05输出信号为参考地PGD。
上述集成自举的高压驱动芯片的工艺结构，包括第一掺杂类型的基底(101)、第二掺杂类型埋层(102)、第二掺杂类型阱(103)及第一掺杂类型阱(104)构成的低盆；第一掺杂类型阱(105)、第二掺杂类型埋层(106)、第一掺杂类型体接触(107)、第二掺杂类型源极接触(108)、第二掺杂类型漏极接触(109)、栅极(110)及第二掺杂类型阱(111)构成的高压开关管；第二掺杂类型埋层(112)、第二掺杂类型阱(113)及第一掺杂类型阱(114)构成的高盆；低盆与高压开关管的源极靠近，高盆与高压开关管的漏极靠近，其特征在于：
低盆中设有至少一个第二掺杂类型阱(103)和至少一个第一掺杂类型阱(104)，第一掺杂类型阱(104)始终被第二掺杂类型阱(103)及第二掺杂类型埋层(102)包围；第一掺杂类型的基底(101)不接任何电位；第一掺杂类型体接触(107)和第二掺杂类型源极接触(108)接参考地PGD；高盆中的第二掺杂类型阱(113)与高侧浮动电源VB电学连接，低盆中第二掺杂类型阱(103)与低侧固定电源VCC电学相连；高压驱动芯片中的所有低压区电路在第一掺杂类型阱(104)里制备，所有高压区电路是在第一掺杂类型阱(114)里制备；第一掺杂类型的基底(101)与第二掺杂类型埋层(112)及第二掺杂类型阱(113)构成第一寄生二极管，第一掺杂类型的基底(101)与第二掺杂类型埋层(106)及第二掺杂类型阱(115)构成第二寄生二极管。
所述低侧通道逻辑电路(001)、高侧信号输入电路(004)、窄脉冲产生电路(005)和自举控制电路(003)在低盆中第一掺杂类型阱(104)里制备，高侧通道高盆逻辑电路(007)在高盆中第一掺杂类型阱(114)里制备，并且自举控制电路(003)的输出PGD与高压开关管中的第一掺杂类型体接触(107)并与第二掺杂类型源极接触(108)相连接。
与现有技术相比，本发明具有的优点如下：
(1)本发明充分利用高压电平移位电路(006)结构的特点，自举控制电路(003)的输出信号PGD参考地到高侧浮动电源VB之间存在寄生的高压二极管，当PGD为低电平(地信号COM)时，高压电平移位电路(006)可以对高侧信号进行电平移位；当PGD为高电平(低侧固定电源VCC)并且高压电平移位电路(006)输入信号为低电平(地信号COM)时，高压电平移位电路(006)又可以作为VCC对外界自举电容充电的电流通道。在保证高压电平移位电路正常工作的前提下，实现了低侧固定电源VCC对自举电容进行充电的功能，设计十分巧妙，本发明大大简化了电路结构，同时也减小了芯片面积，降低了成本。
(2)本发明由于第一寄生二极管和第二寄生二极管的导通压降较小，因此其充电效率要优于一般分立的高压自举二极管。本发明中共有三条VCC对自举电容CB充电的通道：一个第二寄生二极管DB2、钳位二极管D01和负载电阻RL1形成了一条充电通路；另一个第二寄生二极管DB2、钳位二极管D02和负载电阻RL2形成了第二条充电通路；二极管DB1形成了第三条充电通路，自举控制电路(003)控制PGD电压的高低，当PGD为高电平(VCC)时，VCC通过这三条充电通路对外部自举电容CB进行充电。
(3)本发明结构极其简单，除高压电平移位电路(006)所用的高压功率开关器件外，不包含其他额外的高压功率开关器件，除器件或芯片本身的寄生二极管外，也不包含额外的集成高压二极管，大大简化了电路结构，提高了芯片的可靠性，同时也减小了芯片面积，节约了制造成本。
(4)本发明具有自举电容的充电速度快的特点，在相同大小的自举电容条件下，自举电容的充电速度远远快于自举二极管模拟电路的自举电容充电速度，可以适用于频率较高的半桥驱动芯片。
附图说明
图1是传统半桥驱动芯片及其外部自举电路；
图2是传统集成自举的半桥驱动芯片及其外部自举电路；
图3是本发明集成自举的半桥驱动芯片工艺实现方式；
图4是本发明集成自举的半桥驱动芯片及芯片自举电路；
图5是本发明集成自举的半桥驱动芯片的实施方式；
图6是本发明高压电平移位电路的实施方式一；
图7是本发明高压电平移位电路的实施方式二；
图8是本发明高压电平移位电路的实施方式三；
图9是本发明自举控制电路的一种实施方式；
图10是本发明自举控制电路的工作波形图；
图11是现有技术高侧(低侧)信号输入电路的一种实施方式；
图12是现有技术窄脉冲产生电路的一种实施方式；
图13是现有技术低侧延时电路的一种实施方式；
图14是现有技术高侧通道高盆逻辑电路的一种实施方式；
图15是现有技术脉冲滤波电路的一种实施方式；
图16是现有技术高侧(低侧)信号输出电路的一种实施方式；
图17是本发明新型集成自举的半桥驱动芯片的仿真波形图。
具体实施方式
参看图3，本发明集成自举的高压驱动芯片的工艺结构，包括第一掺杂类型的基底101、第二掺杂类型埋层102、第二掺杂类型阱103及第一掺杂类型阱104构成的低盆；第一掺杂类型阱105、第二掺杂类型埋层106、第一掺杂类型体接触107、第二掺杂类型源极接触108、第二掺杂类型漏极接触109、栅极110及第二掺杂类型阱111构成的高压开关管；第二掺杂类型埋层112、第二掺杂类型阱113及第一掺杂类型阱114构成的高盆；低盆与高压开关管的源极靠近，高盆与高压开关管的漏极靠近。低盆中设有至少一个第二掺杂类型阱103和至少一个第一掺杂类型阱104，第一掺杂类型阱104始终被第二掺杂类型阱103及第二掺杂类型埋层102包围；第一掺杂类型的基底101不接任何电位；第一掺杂类型体接触107和第二掺杂类型源极接触108接浮动电位PGD；高盆中的第二掺杂类型阱113与高侧浮动电源VB电学连接，低盆中第二掺杂类型阱103与低侧固定电源VCC电学相连；高压驱动芯片中的所有低压区电路在第一掺杂类型阱104里制备，所有高压区电路是在第一掺杂类型阱114里制备；第一掺杂类型的基底101与第二掺杂类型埋层112及第二掺杂类型阱113构成第一寄生二极管，第一掺杂类型的基底101与第二掺杂类型埋层106及第二掺杂类型阱115构成第二寄生二极管。
参看图4、5，本发明集成自举的高压驱动芯片，基于半桥结构的驱动电路，包括低侧通道逻辑电路001和高侧通道逻辑电路002，其中，高侧通道逻辑电路002包括高侧信号输入电路004、窄脉冲产生电路005、高压电平移位电路006以及含有两个结构完全相同的脉冲滤波电路、RS触发器和高侧信号输出电路构成的高侧通道高盆逻辑电路007(见图14)；低侧通道逻辑电路001包括低侧信号输入电路008、低侧延时电路009和低侧信号输出电路010；高侧输入信号HIN连接高侧信号输入电路004的输入端，高侧信号输入电路004的输出信号CIN1连接窄脉冲产生电路005的输入端，窄脉冲产生电路005输出低压置位信号SET和低压复位信号RESET分别连接高压电平移位电路006的两个输入端(即两个高压开关管的栅极)，高压电平移位电路006输出的高压置位信号VRS和高压复位信号VRR分别连接高侧通道高盆逻辑电路007的两个输入端，高侧通道高盆逻辑电路007输出的高侧输出信号HO作为半桥结构中高侧管MH的栅驱动信号；低侧输入信号LIN连接低侧信号输入电路008的输入端，低侧信号输入电路008的输出信号CIN2连接低侧延时电路009的输入端，低侧延时电路009的输出端连接低侧信号输出电路010的输入端，低侧信号输出电路010的输出为低侧输出信号LO作为半桥结构中低侧管ML的栅驱动信号。上述电路中，除高侧通道高盆逻辑电路007位于高压电路区，由高侧浮动电源VB供电，其他电路均位于低压电路区，由低侧固定电源VCC供电，为了提高电源的利用效率，半桥驱动芯片采用单电源供电，低压区电路直接使用直流电源VCC供电，高压区电路处于浮置状态，通过设置的外接自举二极管DB和自举电容CB以自举方式供电；高侧信号输入电路004、窄脉冲产生电路005和低侧通道逻辑电路001的电源为低侧固定电源VCC，逻辑地为地信号COM，高侧通道高盆逻辑电路007的电源为高侧浮动电源VB，逻辑地为高侧浮动地VS，自举电容CB连接在高侧浮动电源VB与高侧浮动地VS之间；高压电平移位电路006作为高压区电路与低压区电路的接口，包括两个结构完全相同的支路，每个支路均包括一个高压开关管(M01、M02)、齐纳钳位二极管(D01、D02)和负载(RL1、RL2)，齐纳钳位二极管与负载并联，每个支路中的高压开关管的漏极均连接该支路中齐纳钳位二极管的阳极与负载的连接端，两个支路中的齐纳钳位二极管的阴极与负载的连接端互连并连接高侧浮动电源VB，两个支路中，一个支路的高压开关管的栅极连接窄脉冲产生电路005输出的低压置位信号SET，该支路高压开关管的漏极输出高压置位信号VRS，另一个支路的高压开关管的栅极连接窄脉冲产生电路005输出的低压复位信号RESET，该支路高压开关管的漏极输出高压复位信号VRR。以上电路的结构均为现有技术。
本发明的发明点在于，自举二极管DB是采用集成工艺实现的至少一个寄生二极管，配合设置的自举控制电路003共同实现自举充电过程，自举控制电路003的输入信号分别为高侧信号输入电路004的输出信号CIN1和低侧信号输入电路008的输出信号CIN2，自举控制电路003的输出信号为参考地PGD，参考地PGD与高压电平移位电路006中两个高压开关管(M01、M02)的源极连接在一起，设置一个寄生二极管时，定义为第一寄生二极管DB1，该第一寄生二极管DB1的阳极连接参考地PGD，阴极连接高侧浮动电源VB。
当自举控制电路003的输出信号PGD为低电平(地信号COM)时，高压电平移位电路006对高侧信号进行电平移位；当自举控制电路003的输出信号PGD为高电平(低侧固定电源VCC)，且高压电平移位电路006的输入信号为低电平(地信号COM)时，高压电平移位电路006又能够作为VCC对外界自举电容充电的电流通道，在保证高压电平移位电路正常工作的前提下，实现了低侧固定电源VCC对自举电容进行充电。
充电过程如下：
当自举控制电路003的输入信号CIN1为高电平(低侧固定电源VCC)，且输入信号CIN2为高电平(低侧固定电源VCC)时，自举控制电路003的输出信号PGD为高电平(低侧固定电源VCC)，此时，参考地PGD通过第一寄生二极管DB1对自举电容CB进行充电。其他输入条件下输出参考地PGD为低电平(地信号COM)，此时，第一寄生二极管DB1处于截止状态，充电动作停止。
当自举控制电路003的输入信号CIN1为低电平时，输出信号PGD为高电平(低侧固定电源VCC)，此时，PGD通过第一寄生二极管DB1对自举电容进行充电；当输入信号CIN1为高电平时，输出信号PGD为低电平(地信号COM)，此时，第一寄生二极管DB1处于截止状态，充电动作停止。
本发明中采用的高压电平移位电路006虽然与现有技术图1相同，包括两个结构完全相同的支路，但如图6所示与现有技术不同的是，两个支路中的高压开关管(M01、M02)的源极都连接在自举控制电路003的输出端PGD上而不是与地信号COM连接。并且用寄生高压二极管取代现有技术中的实体高压二极管，第一寄生二极管DB1的阳极连接参考地PGD，阴极连接高侧浮动电源VB，两个第二寄生二极管DB2分别连接在高压开关管M01和M02的源、漏极之间，DB2的阳极连接高压开关管的源极，阴极连接高压开关管的漏极。(也可以设置一个DB2连接在任意一个高压开关管的源极与漏极之间。)当低侧输出信号LO为高电平且高侧输出HO为低电平或当低侧输出信号LO为低电平且高侧输出信号HO为低电平时，自举控制电路003的输出信号PGD为高电平即低侧固定电源VCC，此时若PGD电压到高侧浮动电源VB的压差大于第一寄生二极管DB1或第二寄生二极管DB2(DB3)的导通压降，则PGD通过第一寄生二极管DB1或第二寄生二极管DB2(DB3)对芯片外接自举电容CB进行充电，若PGD电压到高侧浮动电源VB的压差小于第一寄生二极管DB1和第二寄生二极管DB2(DB3)的导通压降，则第一寄生二极管DB1和第二寄生二极管DB2(DB3)截止，自举电容CB的充电动作停止；在其他条件下，自举控制电路003输出PGD为地信号COM，此时，第一寄生二极管DB1或第二寄生二极管DB2(DB3)均处于截止状态，高压电平移位电路006得以实现信号的传输。
高压电平移位电路006的负载可以是阻性负载也可以是容性负载。如图7所示是容性负载的高压电平移位电路，包含两路结构完全相同的部分，每个部分包含一个负载电容充电通道和负载电容放电通道，充电通道包含高压LDMOS器件M03(或M05)、负载电容CL1(或CL2)和齐纳嵌位D03(或D05)，放电通道包含延时电路、高压LDMOS器件M04(或M06)、PMOS器件P01(或P02)、电阻R01(或R02)和齐纳嵌位D04(或D06)。低压置位信号SET与M03的栅极相连接，SET经过一个延时后与M04相连接，低压复位信号RESET与M05的栅极相连接，RESET经过一个延时后与M06相连接，M03的漏端与D03的阳极、CL1的一端和P01的漏端相连接，M04的漏极与P01的栅极、R01的一端和D04的阳极相连接，M05的漏端与D05的阳极、CL2的一端和P02的漏端相连接，M06的漏极与P02的栅极、R02的一端和D06的阳极相连接，M03、M04、M05和M06的源极与自举控制电路(003)的输出PGD相连接，齐纳嵌位的阴极、电容负载的另一端、电阻的另一端和PMOS的源端与高侧浮动电源VB相连接，M03的漏端为高压置位信号VRS，M05的漏端为高压复位信号VRR。另外，VB与PGD之间存在第一寄生二极管DB4，DB4的阳极连接PGD、阴极连接VB，M03、M04、M05和M06的漏端与源端之间存在第二寄生二极管(DB5、DB6、DB7和DB8)，第二寄生二极管的阳极连接高压LDMOS的源端、阴极连接高压LDMOS的漏端。当PGD为高电平时，PGD通过第一寄生二极管直接对外部自举电容CB进行充电，PGD又通过第二寄生二极管、齐纳管、电阻和PMOS对外部自举电容CB进行充电；当PGD为低电平时，第一寄生二极管和第二寄生二极管均截止，高侧通道可以进行信号传输。这种电路结构具有较强的抗高dV/dt能力和抗VS负偏压能力，但电路结构相对复杂。
高压电平移位电路006也可以采用图8所示的单管LDMOS器件实现低压到高压的电平移位功能，若采用此种结构的高压电平移位电路，则高压驱动芯片中不包含窄脉冲产生电路及高盆中RS触发器信号恢复电路。该电路的输入信号CIN为宽脉冲信号，CIN为高侧信号输入电路004的输出信号。该高压电平移位电路006包含高压LDMOS器件M07、负载电阻RL3和嵌位齐纳管D07，CIN与M07的栅端相连接，M07的漏端与RL3的一端和D07的阳极相连接，M07的源极与自举控制电路003的输出PGD相连接，D07的阴极、RL3的另一端与高侧浮动电源VB相连接，M07的漏端作为高压电平移位电路006的输出HO1，连接到高侧信号输出电路的输入端，高侧信号输出电路与低侧信号输出电路010的结构相同。这种电路结构最为简单，但是功耗最大，不适合在太高的高压下工作。
图9是本发明自举控制电路003采用的一种具体实施电路，该电路功能为控制高压电平移位电路006的逻辑参考地电压的高低，从而控制高压电平移位电路006进行高侧信号传输还是进行自举充电。该电路包括反相器(INV01、INV02、INV03、INV04、INV05)与非门(NAND01、NAND02)和或非门NOR01，自举控制电路的输入信号为CIN1和CIN2，CIN1为高侧信号输入电路004的输出信号，CIN2为低侧信号输出电路008的输出信号，CIN1与反相器INV01的输入端相连接，CIN2与INV02的输入端和NAND01的一个输入端相连接，INV01的端与NAND01的另一个一个输入端和NAND02的一个输入端相连接，INV02的输出端与NAND02的另一个输出端相连接，NAND01的输出端与INV03的输入端相连接，NAND02的输出端与INV04的输入端相连接，INV03的输出端和INV04的输出端作为NOR01的两个输入端，NOR01的输出端连接INV05的输入端和CD的一端，CD的另一端与地信号COM相连接，INV05的输出端作为自举控制电路003的输出信号PGD。
图10为自举控制电路003的工作波形图，输入CIN1和CIN2为方波信号，在CIN1为低电平并且CIN2为高电平，或者CIN1为低电平且CIN2为低电平时时，自举控制电路003的输出PGD为高电平，其他输入条件下，输出PGD低电平。当PGD为低电平时，第一寄生二极管DB1和第二寄生二极管DB2始终是截止的，此时高压电平移位电路006可以进行信号的传输；当PGD为低电平时，高压电平移位电路006不能进行信号的传输，此时若高侧浮动电源VB电压低于PGD电压，并且使第一寄生二极管DB1或第二寄生二极管DB2导通，则PGD就会通过第一寄生二极管DB1或第二寄生二极管DB2对自举电容CB进行充电。
图11为现有技术高侧输入信号输入电路004(或低侧输入信号输入电路008)的一种具体实施电路。该电路的主要功能为抑制输入噪声和进行电平转换，以兼容不同的输入逻辑电平。该电路包括施密特触发器电路和低压电平移位电路，其中，施密特触发器电路包括NMOS管(MN8、MN9与MN10)和PMOS管(MP8、MP9与MP10)，高侧输入信号HIN(或低侧输入信号LIN)与施密特触发器的输入端(MN8、MN9、MP8和MP9的栅极)相连接，MN8的漏极、MN9的源极和MN10的源极相连接，MP8的漏极、MP9的源极和MP10的源极相连接，MN9的漏极、MP9的漏极、MP10的栅极和MN10的栅极相连接，并且作为施密特触发器的输出信号，MP8的源极和MN10的漏极连接基准电压VDD，基准电压VDD由内部基准电路提供，MN8的源极与MP10的漏极与地信号COM相连接。低压电平移位电路包括NMOS管(MN11、MN12与MN13)和PMOS管(MP11、MP12与MP13)，施密特触发器的输出端与MP11、MN11和MN12的栅极相连接，MP11的漏极、MN11的漏极和MN13的栅极相连接，MN13的漏极、MP13的漏极和MP12的栅极相连接，MN12的漏极、MP12的漏极和MP13的栅极相连接，并且作为低压电平移位电路的输出端CIN1(或CIN2)，MP11的源极接基准电压VDD，MP12和MP13的栅极接低侧固定电源VCC，MN11、MN12和MN13的源极接地信号COM。
图12为现有技术窄脉冲产生电路005的一种具体实施电路，该电路的功能为分别在输入信号的上升沿处和下降沿处产生低压置位信号SET和低压复位信号RESET，用窄脉冲的形式控制LDMOS的导通，从而减小LDMOS的导通时间，降低LDMOS损耗。该电路是由两个结构完全相同的单脉冲产生电路(Pulse_Gen1与Pulse_Gen2)和反相器INV08构成，高侧信号输入电路004的输出信号CIN1连接单脉冲产生电路Pulse_Gen1的输入端和反相器INV08的输入端，Pulse_Gen1的输出为低压复位信号RESET，反相器INV08的输出端连接单脉冲产生电路Pulse_Gen2的输入端，Pulse_Gen2的输出为低压置位信号SET。单脉冲产生电路Pulse_Gen1是包括延时电路、施密特触发器ST1、反相器INV06和或非门NOR02，其中，延时电路由PMOS管MP14、NMOS管MN14、电阻R03和电容C1组成，MP14与MN14的栅极相连接，并作为延时电路的输入端，MP14的漏极与电阻R03的一端相连接，MN14的漏极、R03的另一端和电容C1的一端相连接，并作为延时电路的输出端，MP14的源极连接低侧固定电源VCC，MN14的源极连接地信号COM，延时电路的输入端和或非门NOR02的一个输入端相连接，并且作为Pulse_Gen1的输入端，延时电路的输出与施密特触发器ST1的输入端相连接，ST1的输出连接反相器INV06的输入端，INV06的输出连接NOR02的另一个输入端，NOR02的输出作为Pulse_Gen1的输出端。
图13为现有技术低侧延时电路009的一种具体实施电路，该电路的功能为实现高低侧输入输出信号传输延时的匹配。该电路的输入信号为CIN2，来自低侧信号输入电路008的输出，CIN2与PMOS管MP16的栅极、NMOS管MN16的栅极相连接，MP16的漏极与电阻R05的一端相连，MN16的漏极与电阻R06的一端相连，电阻R05的另一端、R06的另一端和电阻R07的一端相连接，R07的另一端与电容C3的一端相连接，并且作为施密特触发器ST3的输入信号，施密特触发器ST3的输出信号经过两级反相器INV09和INV15后输出LO1，LO1作为低侧信号输出电路010的输入信号。
图14为现有技术高侧通道高盆逻辑电路007的一种具体实施电路，该电路的功能是对高压电平移位电路006的输出信号进行滤波，并且将两路窄脉冲信号恢复为一路宽脉冲信号，同时具有较强的电流输出能力以驱动芯片外部的高压功率器件。该电路包括两个结构完全相同的脉冲滤波电路、RS触发器和高侧信号输出电路。其中，脉冲滤波电路如图15所示，是由反相器(INV16、INV17与INV18)、延时电路和施密特触发器电路构成，高压置位信号VRS(或高压复位信号VRR)与反相器INV16的输入端相连接，INV16的输出信号与反相器INV17的输入信号相连，INV17的输出信号与MP17的栅极、MN17的栅极相连，MP17的漏极与电阻R08的一端相连接，MN17的漏极与R08的另一端、电容C4的一端相连接，并且作为施密特触发器ST4的输入信号，ST4的输出信号与反相器INV18的输入信号相连接，INV18的输出信号S(或R)作为RS触发器的输入信号。RS触发器由两个或非门(NOR04和NOR05)构成，NOR04的一个输入信号为S，另一个输入信号与NOR05的输出信号Q相连，NOR05的一个输入信号为R，另一个输入信号与NOR04的输出相连，RS触发器的输出信号Q控制高侧信号输出电路。高侧信号输出电路如图16所示，RS触发器的输出信号Q与反相器INV14、INV17的输入端相连接，INV14的输出信号控制反相器INV15，INV15的输出信号控制反相器INV16，INV16的输出信号与PMOS管MP18的栅极相连，反相器INV17、INV18、INV19串联，INV19的输出信号与NMOS管MN18相连接，MP18的漏极与MN18的漏极线连接，并且作为高侧输出信号HO。
图16为现有技术低侧信号输出电路010的实施电路结构图，该电路的功能为增强低侧输出信号LO的电流驱动能力，以驱动芯片外部功率开关器件。其与高侧信号输出电路的电路结构完全相同，输入信号LO1为低侧延时电路009的输出信号，低侧信号输出电路010的输出信号为低侧输出信号LO。
图9所示的电路控制自举充电的具体工作波形如图17所示，当高侧输入信号HIN为低电平并且低侧输入信号LIN为高电平时，自举控制电路003的输出PGD为高电平，PGD通过第一寄生二极管和第二寄生二极管对外部自举电容CB进行充电，使得高侧浮动电源VB与高侧浮动地VS之间的压差升高；其他HIN和LIN输入条件下，充电电路停止对外部自举电容CB进行充电，VB与VS之间的压差保持恒定，高侧通道可以进行信号传输。
本发明的一种集成自举的高压驱动芯片，也可以用其他工艺结构实现。例如，采用S0I工艺，将自举二极管集成到半桥驱动芯片，该自举二极管的阳极连接自举控制电路003的输出端PGD，阴极连接高侧浮动电源VB，当PGD电压为高电平(低侧固定电源VCC)时，VCC可以通过集成的自举二极管对外接自举电容进行充电。
尽管本发明给出了一些实施方式，但在本发明披露的精神和范围内可做进一步的修改。凡是根据本发明技术实质对以上实施例所做的任何简单、等同修改、变更以及等效结构变换，应均属于本发明技术方案的保护范围之内。

Claims (6)

1.一种集成自举的高压驱动芯片，基于半桥结构的驱动电路，包括低侧通道逻辑电路(001)和高侧通道逻辑电路(002)，其中，高侧通道逻辑电路(002)包括高侧信号输入电路(004)、窄脉冲产生电路(005)、高压电平移位电路(006)以及含有两个结构完全相同的脉冲滤波电路、RS触发器和高侧信号输出电路构成的高侧通道高盆逻辑电路(007)；低侧通道逻辑电路(001)包括低侧信号输入电路(008)、低侧延时电路(009)和低侧信号输出电路(010)；高侧输入信号HIN连接高侧信号输入电路(004)的输入端，高侧信号输入电路(004)的输出信号CIN1连接窄脉冲产生电路(005)的输入端，窄脉冲产生电路(005)输出的低压置位信号SET和低压复位信号RESET分别连接高压电平移位电路(006)的两个输入端，高压电平移位电路(006)输出的高压置位信号VRS和高压复位信号VRR分别连接高侧通道高盆逻辑电路(007)的两个输入端，高侧通道高盆逻辑电路(007)输出的高侧输出信号HO作为半桥结构中高侧管的栅驱动信号；低侧输入信号LIN连接低侧信号输入电路(008)的输入端，低侧信号输入电路(008)的输出信号CIN2连接低侧延时电路(009)的输入端，低侧延时电路(009)的输出端连接低侧信号输出电路(010)的输入端，低侧信号输出电路(010)的输出为低侧输出信号LO并作为半桥结构中低侧管的栅驱动信号；上述电路中，除高压电平移位电路(006)及高侧通道高盆逻辑电路(007)位于高压电路区，由高侧浮动电源VB供电，其他电路均位于低压电路区，由低侧固定电源VCC供电，为了提高电源的利用效率，半桥驱动芯片采用单电源供电，低压区电路直接使用直流电源VCC供电，高压区电路处于浮置状态，通过设置的外接自举二极管DB和自举电容CB以自举方式供电；高侧信号输入电路(004)、窄脉冲产生电路(005)和低侧通道逻辑电路(001)的电源为低侧固定电源VCC，逻辑地为地信号COM，高侧通道高盆逻辑电路(007)的电源为高侧浮动电源VB，逻辑地为高侧浮动地VS，自举电容CB连接在高侧浮动电源VB与高侧浮动地VS之间；高压电平移位电路(006)作为高压区电路与低压区电路的接口，包括两个结构完全相同的支路，每个支路均包括一个高压开关管、齐纳钳位二极管和负载，齐纳钳位二极管与负载并联，每个支路中的高压开关管的漏极均连接该支路中齐纳钳位二极管的阳极与负载的连接端，两个支路中的齐纳钳位二极管的阴极与负载的连接端互连并连接高侧浮动电源VB，两个支路中，一个支路的高压开关管的栅极连接窄脉冲产生电路(005)输出的低压置位信号SET，该支路高压开关管的漏极输出高压置位信号VRS，另一个支路的高压开关管的栅极连接窄脉冲产生电路(005)输出的低压复位信号RESET，该支路高压开关管的漏极输出高压复位信号VRR；
其特征在于：自举二极管DB是采用集成工艺实现的至少一个寄生二极管，配合设置的自举控制电路(003)共同实现自举充电过程，自举控制电路(003)的输入信号分别为高侧信号输入电路(004)的输出信号CIN1和低侧信号输入电路(008)的输出信号CIN2，自举控制电路(003)的输出信号为参考地PGD，参考地PGD与高压电平移位电路(006)中两个高压开关管的源极连接在一起，设置一个寄生二极管时，定义为第一寄生二极管DB1，该第一寄生二极管DB1的阳极连接参考地PGD，阴极连接高侧浮动电源VB；
当自举控制电路(003)的输出信号PGD为低电平即地信号COM时，高压电平移位电路(006)对高侧信号进行电平移位；当自举控制电路(003)的输出信号PGD为高电平即低侧固定电源VCC，且高压电平移位电路(006)的输入信号为低电平即地信号COM时，高压电平移位电路(006)又能够作为VCC对外界自举电容充电的电流通道，在保证高压电平移位电路正常工作的前提下，实现了低侧固定电源VCC对自举电容进行充电；
充电过程如下：
当自举控制电路(003)的输入信号CIN1为低电平即地信号COM，且输入信号CIN2为高电平即低侧固定电源VCC时，自举控制电路(003)的输出信号PGD为高电平即低侧固定电源VCC，此时，参考地PGD通过第一寄生二极管DB1对自举电容CB进行充电；当自举控制电路(003)的输入信号CIN1为低电平，且输入信号CIN2为低电平即地信号COM时，输出信号PGD为高电平即低侧固定电源VCC，此时，PGD通过第一寄生二极管DB1对自举电容进行充电；当输入信号CIN1为高电平时，且输入信号CIN2为低电平，或输入信号CIN1和CIN2同时为高电平时，输出信号PGD为低电平即地信号COM，此时，第一寄生二极管DB1处于截止状态，充电动作停止。
2.根据权利要求1所述的集成自举的高压驱动芯片，其特征在于：高压电平移位电路(006)中的负载为阻性负载或容性负载。
3.根据权利要求1所述的集成自举的高压驱动芯片，其特征在于：在高压电平移位电路(006)中的两个高压开关管中的任意一个高压开关管的源极与漏极之间设置一个第二寄生二极管DB2或在两个高压开关管的源极与漏极之间各设置一个第二寄生二极管DB2，第二寄生二极管DB2的阳极连接高压开关管的源极，阴极连接高压开关管的漏极；
充电过程如下：
当低侧输出信号LO为高电平且高侧输出HO为低电平或当低侧输出信号LO为低电平且高侧输出信号HO为低电平时，自举控制电路(003)的输出信号PGD为高电平即低侧固定电源VCC，此时若PGD电压到高侧浮动电源VB的压差大于第一寄生二极管或第二寄生二极管的导通压降，则PGD通过第一寄生二极管或第二寄生二极管对芯片外接自举电容CB进行充电，若PGD电压到高侧浮动电源VB的压差小于第一寄生二极管和第二寄生二极管的导通压降，则第一寄生二极管和第二寄生二极管截止，自举电容CB的充电动作停止；在其他条件下，自举控制电路(003)输出PGD为地信号COM，此时，第一寄生二极管或第二寄生二极管均处于截止状态，高压电平移位电路(006)得以实现信号的传输。
4.根据权利要求1所述的集成自举的高压驱动芯片，其特征在于：所述自举控制电路(003)包括五个反相器INV01、INV02、INV03、INV04和INV05，两个与非门NAND01、NAND02以及或非门NOR01，高侧信号输入电路(004)的输出信号CIN1和低侧信号输入电路(008)的输出信号CIN2分别连接反相器INV01及INV02的输入端，反相器INV01的输出端分别连接与非门NAND01的一个输入端和与非门NAND02的一个输入端，与非门NAND01的另一个输入端连接反相器INV02的输入端，与非门NAND02的另一个输入端连接反相器INV02的输出端，与非门NAND01的输出端连接反相器INV03的输入端，与非门NAND02的输出端连接反相器INV04的输入端，反相器INV03的输出端和反相器INV04的输出端分别连接或非门NOR01的两个输入端，或非门NOR01的输出端连接反相器INV05的输入端和电容CD的一端，电容CD的另一端连接地信号COM，反相器INV05输出信号为参考地PGD。
5.根据权利要求1所述的集成自举的高压驱动芯片所采用的工艺结构，包括第一掺杂类型的基底(101)、第二掺杂类型埋层(102)、第二掺杂类型阱(103)及第一掺杂类型阱(104)构成的低盆；第一掺杂类型阱(105)、第二掺杂类型埋层(106)、第一掺杂类型体接触(107)、第二掺杂类型源极接触(108)、第二掺杂类型漏极接触(109)、栅极(110)及第二掺杂类型阱(111)构成的高压开关管；第二掺杂类型埋层(112)、第二掺杂类型阱(113)及第一掺杂类型阱(114)构成的高盆；低盆与高压开关管的源极靠近，高盆与高压开关管的漏极靠近，其特征在于：
低盆中设有至少一个第二掺杂类型阱(103)和至少一个第一掺杂类型阱(104)，第一掺杂类型阱(104)始终被第二掺杂类型阱(103)及第二掺杂类型埋层(102)包围；第一掺杂类型的基底(101)不接任何电位；第一掺杂类型体接触(107)和第二掺杂类型源极接触(108)接参考地PGD；高盆中的第二掺杂类型阱(113)与高侧浮动电源VB电学连接，低盆中第二掺杂类型阱(103)与低侧固定电源VCC电学相连；高压驱动芯片中的所有低压区电路在第一掺杂类型阱(104)里制备，所有高压区电路是在第一掺杂类型阱(114)里制备；第一掺杂类型的基底(101)与第二掺杂类型埋层(112)及第二掺杂类型阱(113)构成第一寄生二极管，第一掺杂类型的基底(101)与第二掺杂类型埋层(106)及第二掺杂类型阱(115)构成第二寄生二极管。
6.根据权利要求5所述的集成自举的高压驱动芯片所采用的工艺结构，其特征在于：低侧通道逻辑电路(001)、高侧信号输入电路(004)、窄脉冲产生电路(005)和自举控制电路(003)在低盆中第一掺杂类型阱(104)里制备，高侧通道高盆逻辑电路(007)在高盆中第一掺杂类型阱(114)里制备，并且自举控制电路(003)的输出PGD与高压开关管中的第一掺杂类型体接触(107)并与第二掺杂类型源极接触(108)相连接。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109495095A (zh) * 2018-11-27 2019-03-19 黄山市祁门新飞电子科技发展有限公司 带保护功能的增强型GaN功率器件栅驱动电路

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105827223B (zh) * 2016-02-23 2018-10-12 东南大学 一种集成自举的高压驱动芯片及其工艺结构
CN109727447B (zh) * 2016-06-15 2021-09-07 湖南工业大学 机车速度检测信号过滤方法
US10425078B2 (en) * 2016-09-09 2019-09-24 Mosway Technologies Limited High-side power switch control circuit
CN108123709B (zh) * 2016-11-30 2021-08-06 上海复旦微电子集团股份有限公司 输出电路
CN106533170A (zh) * 2016-12-27 2017-03-22 上海晶丰明源半导体有限公司 数字电平转换电路及方法、无刷直流电机控制系统
CN106998200B (zh) * 2017-04-13 2021-03-02 河北新华北集成电路有限公司 高电压pmos驱动电路
CN107689787B (zh) * 2017-08-09 2020-08-25 东南大学 一种用于半桥结构的高压侧栅驱动电路
CN107800281A (zh) * 2017-10-27 2018-03-13 东南大学 用于高压半桥栅驱动电路的自举电路及驱动电路
CN109861513B (zh) * 2017-11-30 2021-10-22 三垦电气株式会社 电源设备的控制装置及方法
WO2019167827A1 (ja) * 2018-03-01 2019-09-06 ローム株式会社 信号伝達回路、スイッチ駆動装置、及びパワーモジュール
CN108242886B (zh) * 2018-03-12 2024-04-02 无锡安趋电子有限公司 一种防直通保护自适应死区电路及包含该电路的驱动电路
JP6979937B2 (ja) * 2018-11-22 2021-12-15 三菱電機株式会社 ハイサイド駆動回路
JP7379834B2 (ja) 2019-03-11 2023-11-15 富士電機株式会社 駆動回路
CN110176451A (zh) * 2019-05-13 2019-08-27 珠海格力电器股份有限公司 功率模块及其封装方法
CN110572086A (zh) * 2019-08-28 2019-12-13 珠海凯邦电机制造有限公司 电机驱动电路、电机和电器设备
CN110703010A (zh) * 2019-09-25 2020-01-17 珠海亿智电子科技有限公司 测试电路
CN112994679A (zh) * 2021-04-20 2021-06-18 深圳市拓尔微电子有限责任公司 驱动电路及控制芯片
CN113067462B (zh) * 2021-05-11 2023-03-24 无锡靖芯科技有限公司 一种新型自举驱动电路结构
CN113541453B (zh) * 2021-07-05 2023-02-03 无锡安趋电子有限公司 一种GaN功率管半桥驱动中的高侧自举供电控制系统
CN115833794A (zh) * 2021-09-22 2023-03-21 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN115167606A (zh) * 2022-06-22 2022-10-11 清华大学 一种可关断器件的驱动芯片及其控制方法
CN116707276B (zh) * 2023-06-12 2024-02-09 江苏希尔半导体有限公司 一种逆变驱动电路
CN116667832B (zh) * 2023-07-26 2024-04-05 广东巨风半导体有限公司 一种驱动电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1134204A (zh) * 1994-07-15 1996-10-23 菲利浦电子有限公司 使用自举二极管仿真器的桥式电路的驱动电路
US6529034B1 (en) * 2001-11-07 2003-03-04 International Rectifier Corporation Integrated series schottky and FET to allow negative drain voltage
CN102904220A (zh) * 2012-11-07 2013-01-30 东南大学 高压半桥驱动芯片的欠压保护方法及高压半桥电路
CN103391003A (zh) * 2013-07-05 2013-11-13 华为技术有限公司 电源转换装置
CN104022776A (zh) * 2014-06-27 2014-09-03 东南大学 一种半桥驱动电路中的自举二极管仿真电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7592831B2 (en) * 2007-04-05 2009-09-22 International Rectifier Corporation Circuit to optimize charging of bootstrap capacitor with bootstrap diode emulator
US8598916B2 (en) * 2010-06-18 2013-12-03 Freescale Semiconductor, Inc. Circuit having gate drivers having a level shifter
JP2014023269A (ja) * 2012-07-18 2014-02-03 Renesas Electronics Corp 半導体集積回路およびその動作方法
CN105827223B (zh) * 2016-02-23 2018-10-12 东南大学 一种集成自举的高压驱动芯片及其工艺结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1134204A (zh) * 1994-07-15 1996-10-23 菲利浦电子有限公司 使用自举二极管仿真器的桥式电路的驱动电路
US6529034B1 (en) * 2001-11-07 2003-03-04 International Rectifier Corporation Integrated series schottky and FET to allow negative drain voltage
CN102904220A (zh) * 2012-11-07 2013-01-30 东南大学 高压半桥驱动芯片的欠压保护方法及高压半桥电路
CN103391003A (zh) * 2013-07-05 2013-11-13 华为技术有限公司 电源转换装置
CN104022776A (zh) * 2014-06-27 2014-09-03 东南大学 一种半桥驱动电路中的自举二极管仿真电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109495095A (zh) * 2018-11-27 2019-03-19 黄山市祁门新飞电子科技发展有限公司 带保护功能的增强型GaN功率器件栅驱动电路

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Publication number Publication date
WO2017143898A1 (zh) 2017-08-31
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US20180262186A1 (en) 2018-09-13

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