CN103391003A

CN103391003A - 电源转换装置

Info

Publication number: CN103391003A
Application number: CN2013102818778A
Authority: CN
Inventors: 李明; 王建平; 衡草飞
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2013-07-05
Filing date: 2013-07-05
Publication date: 2013-11-13
Anticipated expiration: 2033-07-05
Also published as: US9356514B2; US20150008891A1; CN103391003B

Abstract

本发明实施例公开了一种电源转换装置；控制单元根据接收到的高电平脉宽调制信号生成相应的控制信号，控制第一PMOS晶体管Q3、第二PMOS晶体管Q4、第二NMOS晶体管Q2依次关断，再将第一NMOS晶体管Q1导通，使自举电容第二端的电压由地电位升高至PVDD，从而自举电容第一端的电压跟随所述第二段的电压升高至PVDD+AVDD，使第一NMOS晶体管Q1的栅开启电压达到PVDD+AVDD，用以使第一NMOS晶体管Q1完全导通，从而使电源转换装置的输出电压达到PVDD，并且使第一NMOS晶体管Q1的最大栅源电压始终不超过AVDD。

Description

电源转换装置

技术领域

本发明涉及电源开关电路技术领域，尤其涉及一种电源转换装置。

背景技术

移动终端产品，如手机、便携仪器、笔记本电脑等，都需要利用专用的电源管理控制芯片对设备电池进行充、放电管理。出于效率、散热等一系列考虑，这类电源管理芯片慢慢趋向于采用转换效率更高的开关模式,并且需要工作在较高的电压(AC适配器输入)下，所以芯片内部一般需要集成一个能工作在高输入电源电压下的开关DC-DC转换器。这个转换器在设计的时候，随工艺不同有比较大的差别，尤其是其功率输出级。对于一个支持高压的工艺，可以用如图1所示的High Side PMOS+Low Side NMOS的传统架构实现DC-DC转换器的功率级。但是采用High Side PMOS架构对PMOS的工艺有要求，对于不同的应用场景，要求的器件耐压越高，PMOS的沟道就要越长，导通阻抗就越大，这对节约芯片面积和提高系统效率都将是较难的挑战。理论上，同样大小的NMOS相对PMOS具有更低的导通阻抗，为减小功率管的面积，可以采用NMOS来代替PMOS的解决方案，也就是如图2所示的全NMOS（High SideNMOS+Low Side NMOS）架构。这个架构里面，关键是要产生一个能使High SideNMOS导通的电压，以现在较为常用的LDNMOS器件为例：即图2中phase2中的PVDD+AVDD电压。我们知道电路中PVDD已经是最高电压，因此需要利用自举电路（Bootstrap）来实现High Side NMOS的导通电压达到PVDD+AVDD。

在现有技术中通常采用片内或者片外肖特基（Schottky）二极管来实现Bootstrap电路。再如图2所示，在phase1,AVDD通过Schottky二极管直接对电容C_BST充电，但是考虑到Schottky二极管的正向导通压降（0.3～0.7V左右）等因素，BST节点的电压充不到AVDD，因此在phase2,由于电容的电荷连续性，BST节点的电压会被抬高到PVDD+AVDD-正向导通压降（0.3～0.7V），因此可能会导致High Side NMOS无法完全导通，为此还需要提供电路一个最低工作电压来抵消schottky二极管的正向导通压降。此外，schottky二极管的反相漏电较大，会降低电路性能。再次，如果采用片内schottky二极管的BST电路，在半导体工艺制程中额外引入了肖特基工艺，增加了工艺步骤，使生产周期和成本都相应增加，同时限制了工艺可选范围；如果采用片外schottky二极管，会增加PCB板面积，同时也带来成本的增加。

发明内容

本发明实施例提供了一种电源装换装置，具有高端N型金属-氧化物-半导体（NMOS）开关自举电路，可以在没有外延层（EPI）和N+掩埋层（N+burylayer），不支持栅源（Gate to Source）耐高压且不支持肖特基二极管（Schottky Diode）的工艺下，能解决高压Bootstrap电路中关键的Bootstrap开关（BST Switch）的实现问题，增强了高压开关充电技术开发工艺选择的灵活性，并能降低成本和缩短生产周期；同时电路性能上：能提高系统整体效率，同时降低了对输入电源的最低电压要求，扩大了电路的应用范围。

第一方面，本发明实施例提供了一种电源转换装置，其特征在于，所述装置包括：开关单元、自举单元和控制单元；

开关单元，包括：第一NMOS晶体管Q1和第二NMOS晶体管Q2；所述第一NMOS晶体管Q1的漏极接功率级的电源电压PVDD，源极与第二NMOS晶体管Q2的漏极相连接，为电源转换装置的输出，第二晶体管Q2的源极接地；

自举单元，包括：第一PMOS晶体管Q3、第二PMOS晶体管Q4和自举电容C_bst；所述第一PMOS晶体管Q3的源极接模拟电路电源电压AVDD，漏极与所述第二PMOS晶体管Q4的漏极相连接，所述自举电容C_bst的第一端与所述第二PMOS晶体管Q4的源极相接，用于向所述第一NMOS晶体管Q1提供栅开启电压；自举电容C_bst的第二端接第一NMOS晶体管Q1的漏极和第二NMOS晶体管Q2的源极，从而使第一NMOS晶体管Q1的最大栅源电压VGS与自举电容C_bst两端电压相等；

初始状态下，第一NMOS晶体管Q1保持关断,控制单元根据接收到的低电平脉宽调制信号PWM生成相应的控制信号，控制第二NMOS晶体管Q2、第一PMOS晶体管Q3和第二PMOS晶体管Q4导通，用以使自举电容C_bst的第一端电压充电至AVDD，第二端电压为地电位；

当脉宽调制信号PWM变为高电平时，控制单元根据接收到的高电平脉宽调制信号PWM生成相应的控制信号，控制第一PMOS晶体管Q3、第二PMOS晶体管Q4、第二NMOS晶体管Q2依次关断，第一NMOS晶体管Q1导通，使自举电容C_bst第二端的电压由地电位升高至PVDD，从而自举电容C_bst第一端的电压跟随所述第二段的电压升高至PVDD+AVDD，使第一NMOS晶体管Q1的栅开启电压达到PVDD+AVDD，用以使第一NMOS晶体管Q1完全导通，从而使电源转换装置的输出电压达到PVDD，并且使第一NMOS晶体管Q1的最大栅源电压始终不超过AVDD。

本发明实施例提供电源转换装置，在工艺上能有效降低设计的工艺约束，从而达到降低成本、缩短生产周期、提高工艺选择灵活性；在电路性能上能提高系统整体效率，同时降低了对输入电源电压的最低要求，扩大了电路的应用范围。

附图说明

图1为现有技术提供的一种High Side PMOS+Low Side NMOS架构实现DC-DC转换器的功率级的电路图；

图2为现有技术提供的一种全NMOS架构实现DC-DC转换器的功率级的电路图；

图3为本发明实施例提供的一种电源转换装置的电路图；

图4为本发明实施例提供的自举电路的寄生电路图；

图5为本发明实施例提供的一种电源转换装置的时序图；

图6为本发明实施例提供的一种电源转换装置的逻辑参考图。

下面通过附图和实施例，对本发明实施例的技术方案做进一步的详细描述。

具体实施方式

图3为本发明实施例一提供的一种电源转换装置，包括：开关单元1、自举单元2和控制单元3。

开关单元1，包括：第一NMOS晶体管Q1和第二NMOS晶体管Q2。

第一NMOS晶体管Q1与第二NMOS晶体管Q2串接，其中第一NMOS晶体管Q1的漏极接功率级的电源电压PVDD，源极与第二NMOS晶体管Q2的漏极相连接，为电源转换装置的输出，第二晶体管Q2的源极接地。

开关单元1还包括第一驱动单元11和第二驱动单元12。

第一驱动单元11的信号输入端与控制单元3中电源开关逻辑控制单元31的一个输出相接，参考电源端和参考地端分别接在自举单元2的两个输出端BST和LX上，信号输出端与第一NMOS晶体管Q1的栅极相接，为第一NMOS晶体管Q1提供的栅极驱动信号。

第二驱动单元12的信号输入端与控制单元3中电源开关逻辑控制单元31的另一个输出相接，参考电源端和参考地端分别接模拟电路电源电压AVDD和地，信号输出端与第二NMOS晶体管Q2的栅极相接，为第二NMOS晶体管Q2提供的栅极驱动信号。

在本实施例中，第一驱动单元11和第二驱动单元12在输入信号为高电平时，输出参考地的电压，在输入信号为低电平时，输出参考电源的电压。

自举单元2，包括：第一PMOS晶体管Q3、第二PMOS晶体管Q4和自举电容C_bst。

第一PMOS晶体管Q3的源极接模拟电路电源电压AVDD，漏极与第二PMOS晶体管Q4的漏极相连接，自举电容C_bst的第一端（BST端）与第二PMOS晶体管Q4的源极相接，并与第一驱动单元11的参考电源端相接，用于在第一驱动单元接收到低电平输入信号时将BST节点电压作为第一NMOS晶体管Q1的栅开启电压提供给第一NMOS晶体管Q1。

自举电容C_bst的第二端（LX端）接第一NMOS晶体管Q1的漏极和第二NMOS晶体管Q2的源极，从而使第一NMOS晶体管Q1的最大栅源电压VGS与自举电容C_bst两端电压相等，即V_GS=V_BST-V_LX。

自举单元2还包括第三驱动单元13和第四驱动单元14。

第三驱动单元13的信号输入端与控制单元3中自举开关逻辑控制单元32的一个输出相接，参考电源端和参考地端分别接模拟电路电源电压AVDD和地，信号输出端与第一PMOS晶体管Q3的栅极相接，为第一PMOS晶体管Q3提供的栅极驱动信号。

第四驱动单元14的信号输入端与控制单元3中自举开关逻辑控制单元32的另一个输出相接，参考电源端和参考地端分别接在自举单元2的两个输出端BST和LX上，信号输出端与第二PMOS晶体管Q4的栅极相接，为第二PMOS晶体管Q4提供的栅极驱动信号。

在本实施例中，第三驱动单元13和第四驱动单元14在输入信号为高电平时，输出参考地的电压，在输入信号为低电平时，输出参考电源的电压。

电源转换装置的输出端还包括感性负载，用以抑制电路关断时产生尖峰。

初始状态下，第一NMOS晶体管Q1保持关断,控制单元3根据接收到的低电平脉宽调制信号PWM生成相应的控制信号，控制第二驱动单元12输出高电平，使第二NMOS晶体管Q2导通，从而使LX节点电压被连接到地电位，控制单元3还生成相应的控制信号控制第三驱动单元13和第四驱动单元14分别输出低电平，使第一PMOS晶体管Q3和第二PMOS晶体管Q4导通，从而对自举电容C_bst充电。因为第一PMOS晶体管Q3和第二PMOS晶体管Q4的导通压降为I_charge×（Ron_Q3+Ron_Q4），其中I_charge为充电电流，大小为mA级，Ron_Q3和Ron_Q4分别为第一PMOS晶体管Q3和第二PMOS晶体管Q4的导通电阻，大小为欧姆级，因此第一PMOS晶体管Q3和第二PMOS晶体管Q4的导通压降很小，在10^-2或者10^-3数量级，因此当充电完成时，自举电容C_bst在BST节点的电压可以认为是无限接近AVDD的。此外，因为I_charge=（AVDD-V_bst）/（Ron_Q3+Ron_Q4），因此可以通过设计导通电阻Ron_Q3和Ron_Q4的大小来控制给自举电容C_bst充电的充电电流。

当脉宽调制信号PWM由低电平变为高电平时，控制单元3根据接收到的高电平脉宽调制信号PWM生成相应的控制信号，控制第三驱动单元13和第四驱动单元14分别传送参考电源电压使第一PMOS晶体管Q3、第二PMOS晶体管Q4关断。并且控制信号控制第二驱动单元12传送参考地电压，第一驱动单元11传送参考电源电压，使第二NMOS晶体管Q2关断、第一NMOS晶体管Q1导通。从而PVDD通过导通的第一NMOS晶体管Q1对自举电容C_bst的LX端充电，使自举电容C_bst在LX端的电压由地电位升高至PVDD。同样，第一NMOS晶体管Q1的导通压降也很小，因此在充电完成时，LX节点的电压可以认为是无限接近PVDD的。在LX节点电压升高的过程中，由于电容电荷的连续性原理，自举电容C_bst在BST端的电压也被同步抬高，当充电完成时，BST节点的电压升高至无限接近PVDD+AVDD。

由此，第一NMOS晶体管Q1的栅开启电压无限接近PVDD+AVDD，使得第一NMOS晶体管Q1完全导通，从而使电源转换装置的输出电压无限接近PVDD。

同时，第一NMOS晶体管Q1的栅源电压VGS在第一NMOS晶体管Q1导通过程中始终等于自举电容C_bst两端电压，即VGS=V_Cbst。而在脉宽调制信号PWM由低电平变为高电平之后的整个充电过程中及充电完成后，自举电容C_bst两端电压都等于AVDD，因此第一NMOS晶体管Q1在完全导通时，其栅源电压VGS也不会超过AVDD，可以有效避免第一NMOS晶体管Q1在完全导通时其栅端耐压不会超过最大耐压。

当脉宽调制信号PWM变为低电平时，控制单元根据接收到的低电平脉宽调制信号PWM生成相应的控制信号，控制第三驱动单元13和第四驱动单元14分别传送参考地电压驱动第一PMOS晶体管Q3、第二PMOS晶体管Q4导通。并且控制信号控制第一驱动单元传送参考地电压、第二驱动单元12传送参考电源电压，使第一NMOS晶体管Q1关断、第二NMOS晶体管Q2导通。从而使电源转换装置的输出电压为0，实现电源转换装置的输出关断。

自举单元2中背靠背PMOS结构存在寄生电路，如图4所示，为了避免寄生二极管D1、D2和寄生PNP三极管BG1、BG2在第一PMOS晶体管Q3和第二PMOS晶体管Q4导通过程中导通，通常可以采用外延和N+埋层的BCD工艺来解决。但是对于不支持外延和N+埋层的BCD的工艺，本发明通过利用逻辑控制单元3对电路中各个晶体管的栅端控制逻辑的时序提出约束，来避免寄生电路的导通漏电问题。具体逻辑控制的时序要求如图5所示。假设地电压PGND=0。

电源开关逻辑控制单元31在脉宽调制信号PWM由低电平变为高电平的第一时间T1之后产生第一控制信号，控制第三驱动单元13向第一PMOS晶体管Q3的栅极传送参考电源电压AVDD，使VHP=AVDD,从而使第一PMOS晶体管Q3关断;再延时第二时间T2之后，产生第二控制信号传送第四驱动单元14向第二PMOS晶体管Q4的栅极传送参考电源电压V_bst(此时V_bst=AVDD)，使VLP=AVDD，从而使第二PMOS晶体管Q4关断;再延时第三时间T3之后,产生第三控制信号控制第二驱动单元12向第二NMOS晶体管Q2的栅极传送参考地电压，使VLD=0，从而使第二NMOS晶体管Q2关断，从而断开LX节点对地的连接；再延时第四时间T4之后，产生第四控制信号控制第一驱动单元11向第一NMOS晶体管Q1的栅极传送参考电源电压V_bst(此时V_bst=AVDD)，使VHD=AVDD，从而使第一NMOS晶体管Q1导通，实现LX节点电位迅速提升至PVDD,即电源转换装置的输出电压。此时第一PMOS晶体管Q3的栅极电位VHD也被迅速提升至AVDD+PVDD。其中，T1、T2、T3、T4均在nS级，T1为电源开关逻辑控制单元31以及第三驱动单元13的信号传送延时；T2不小于第一PMOS晶体管Q3的栅极接到参考电源电压AVDD之后完全关断的时间；T3不小于第二PMOS晶体管Q4的栅极接到参考电源电压V_bst之后完全关断的时间；T4不小于第二NMOS晶体管Q2的栅极接参考地电压之后完全关断的时间，使得在上述过程中第一PMOS晶体管Q3和第二PMOS晶体管Q4的共接漏极的电压始终低于第一PMOS晶体管Q3的源极电压和第二PMOS晶体管Q4的源极电压，寄生二极管D1、D2始终处于反偏，寄生三极管BG1、BG2的Ve-Vb<0，从而避免第一PMOS晶体管Q3和第二PMOS晶体管Q4的寄生二极管D1、D2和寄生三极管BG1、BG2在自举升压过程中导通,从而保证了电源转换装置的效率。

自举开关逻辑控制单元32在宽调制信号PWM由高电平变为低电平的第五时间T5之后产生第五控制信号，控制第一驱动单元11向第一NMOS晶体管Q1的栅极传送参考地电压V_LX(此时V_LX=PVDD)，使VHD=PVDD，从而第一NMOS晶体管的栅源电压为0，Q1关断,当第一NMOS晶体管Q1关断后，V_LX电压迅速降为0，即第一NMOS晶体管Q1的栅极电压VHD也迅速降为0；此时自举电容C_bst在BST端电压也随之降至AVDD，从而第一PMOS晶体管Q3的栅极电压VHP改变为AVDD;再延时第六时间T6之后产生第六控制信号，控制第二驱动单元12向第二NMOS晶体管Q2的栅极传送参考电源电压AVDD，使VLD=AVDD,使第二NMOS晶体管Q2导通，从而电源转换装置的输出电压恒定为0。

再延时第七时间T7之后产生第七控制信号，控制第三驱动单元13向第一PMOS晶体管Q3的栅极传送参考地电压，使VHP=0,从而第一PMOS晶体管Q3导通；再延时第八时间T8之后产生第八控制信号，控制第四驱动单元14向第二PMOS晶体管Q4的栅极传送参考地电压V_LX（V_LX=0）,使VLP=0，从而导通第二PMOS晶体管Q4，实现对自举电容C_bst充电。在充电完成时，自举电容C_bst在BST节点的电压无限接近AVDD。并且在此过程中，保证了寄生二极管D1、D2和寄生三极管BG1、BG2始终处于关闭状态，避免了晶体管的反相漏电。其中T5、T6、T7、T8均在nS级，T5为控制单元以及第一驱动单元的信号传送延时；T6不小于第一NMOS晶体管Q1完全关断的时间；T7不小于第二NMOS晶体管Q2完全导通的时间；T8不小于第一PMOS晶体管Q3完全导通的时间。

上述时序约束可以具体通过如图6所示的逻辑电路来实现。图中VDD表示低电压电源，VIN表示高电压电源；Level shiftA单元用于将电压域为BST至LX的信号转换为电压域为VDD至GND的信号；Level ShiftB单元用于将电压域为VDD至GDN的信号转换为电压域为BST至LX的信号。当然，时序约束的具体电路实现方式还可以有其他形式，在此不再例举。

此外，为了避免寄生三极管BG2可能被触发导通，还可以将第一PMOS晶体管Q3和第二PMOS晶体管Q4的尺寸比例进行设定，以保证在电源装换装置工作情况下寄生三极管BG1和BG2都不会导通。第一PMOS晶体管Q3和第二PMOS晶体管Q4的尺寸比例满足：

(W/L)_Q4>{[(AVDD–V_BST__min)/V_diode__min]-1}(W/L)_Q3

其中，L为晶体管栅长，W为晶体管栅宽，V_{BST_min}为所述第一PMOS晶体管Q3和第二PMOS晶体管Q4导通之前的最低电压，V_{diode_min}为所述第二PMOS晶体管Q4的寄生二极管D2的最低导通电压。

当[(AVDD–V_{BST_min})/V_diode__min]大于1时，原理如下:当Q3和Q4都打开对C_bst充电时，在Q3和Q4上的电压差为（AVDD–V_{BST_min}），在Q3和Q4各自漏源电压分压与Q3和Q4的栅极宽长比（W/L）相关，当Q4的漏源电压高于寄生二极管D2（即BG2的BE结）的最低导通电压V_{diode_min}时，就会有从AVDD通过Q3，再通过BG2向地放电的通路，使电源电流浪费掉，损失电源效率。所以，必须保证Q4的漏源电压要小于寄生二极管D2（即BG2的BE结）的最低导通电压V_{diode_min}。通过计算：

[Ron4*(AVDD–V_{BST_min})/(Ron3+Ron4)]<V_{diode_min}

Ron3为Q3导通阻抗，反比于(W/L)_Q3

Ron4为Q4导通阻抗，反比于(W/L)_Q4

计算整理：{[(AVDD–V_{BST_min})/V_{diode_min}]-1}<(Ron3/Ron4)

Ron3/Ron4=(W/L)_Q4/(W/L)_Q3

所以：

(W/L)_Q4/(W/L)_Q3>{[(AVDD–V_{BST_min})/V_{diode_min}]-1}

即：(W/L)_Q4>{[(AVDD–V_{BST_min})/V_{diode_min}]-1}(W/L)_Q3

本发明实施例提供的电源装换装置，在不支持外延层和N+掩埋层，不支持栅源耐高压且不支持肖特基二极管的工艺下，能解决高压自举电路中关键的自举开关（BST Switch）的实现问题，增强了高压开关充电技术开发工艺选择的灵活性，并有效的降低了生产成本和缩短生产周期；同时电路性能上有效避免了寄生漏电，提高了系统的整体效率，同时相对于采用肖特基二极管实现自举电路的方案来说，自举电路的导通压降接近于0，因此降低了对最低输入电源的要求，扩大了电路的应用范围。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明实施例的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器（RAM）、内存、只读存储器（ROM）、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本发明实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明实施例的具体实施方式而已，并不用于限定本发明实施例的保护范围，凡在本发明实施例的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims

1.一种电源转换装置，其特征在于，所述装置包括：开关单元、自举单元和控制单元；

开关单元，包括：第一NMOS晶体管（Q1）和第二NMOS晶体管（Q2）；所述第一NMOS晶体管（Q1）的漏极接功率级的电源电压PVDD，源极与第二NMOS晶体管（Q2）的漏极相连接，为电源转换装置的输出，第二晶体管（Q2）的源极接地；

自举单元，包括：第一P型金属-氧化物-半导体PMOS晶体管（Q3）、第二PMOS晶体管（Q4）和自举电容（C_bst）；所述第一PMOS晶体管（Q3）的源极接模拟电路电源电压AVDD，漏极与所述第二PMOS晶体管（Q4）的漏极相连接，所述自举电容（C_bst）的第一端与所述第二PMOS晶体管（Q4）的源极相接，用于向所述第一NMOS晶体管（Q1）提供栅开启电压；自举电容（C_bst）的第二端接第一NMOS晶体管（Q1）的漏极和第二NMOS晶体管（Q2）的源极，从而使第一NMOS晶体管（Q1）的最大栅源电压VGS与自举电容（C_bst）两端电压相等；

初始状态下，第一NMOS晶体管（Q1）保持关断,控制单元根据接收到的低电平脉宽调制信号PWM生成相应的控制信号，控制第二NMOS晶体管（Q2）、第一PMOS晶体管（Q3）和第二PMOS晶体管（Q4）导通，用以使自举电容（C_bst）的第一端电压充电至AVDD，第二端电压为地电位；当脉宽调制信号PWM变为高电平时，控制单元根据接收到的高电平脉宽调制信号PWM生成相应的控制信号，控制第一PMOS晶体管（Q3）、第二PMOS晶体管（Q4）、第二NMOS晶体管（Q2）依次关断，第一NMOS晶体管（Q1）导通，使自举电容（C_bst）第二端的电压由地电位升高至PVDD，从而自举电容（C_bst）第一端的电压跟随所述第二段的电压升高至PVDD+AVDD，使第一NMOS晶体管（Q1）的栅开启电压达到PVDD+AVDD，用以使第一NMOS晶体管（Q1）完全导通，从而使电源转换装置的输出电压达到PVDD，并且使第一NMOS晶体管（Q1）的最大栅源电压始终不超过AVDD。

2.根据权利要求1所述的装置，其特征在于，所述控制单元控制第一PMOS晶体管（Q3）、第二PMOS晶体管（Q4）、第二NMOS晶体管（Q2）依次关断，第一NMOS晶体管（Q1）导通具体为：

所述控制单元在所述脉宽调制信号PWM由低电平变为高电平的第一时间T1之后产生第一控制信号用于使第一PMOS晶体管（Q3）关断，再延时第二时间T2之后产生第二控制信号用于使第二PMOS晶体管（Q4）关断，再延时第三时间T3之后产生第三控制信号用于使第二NMOS晶体管（Q2）关断,再延时第四时间T4之后产生第四控制信号用于使第一NMOS晶体管（Q1）导通，从而避免第一PMOS晶体管（Q3）和第二PMOS晶体管（Q4）的寄生二极管(D1、D2)和寄生三极管(BG1、BG2)在自举升压过程中导通；

其中，T1为控制单元以及第三驱动单元的信号传送延时；T2不小于第一PMOS晶体管（Q3）由导通至完全关断的时间；T3不小于第二PMOS晶体管（Q4）由导通至完全关断的时间；T4不小于第二NMOS晶体管（Q2）由导通至完全关断的时间。

3.根据权利要求1所述的装置，其特征在于，当所述控制单元接收到的宽调制信号PWM由高电平变为低电平时，所述控制单元在延时第五时间T5之后产生第五控制信号用于使第一NMOS晶体管（Q1）关断，再延时第六时间T6之后产生第六控制信号用于使第二NMOS晶体管（Q2）导通，再延时第七时间T7之后产生第七控制信号用于使第一PMOS晶体管（Q3）导通，再延时第八时间T8之后产生第八控制信号用于使第二PMOS晶体管（Q4）导通，从而电源转换装置的输出电压为0；

其中，T5为控制单元以及第一驱动单元的信号传送延时；T6不小于第一NMOS晶体管（Q1）由导通至完全关断的时间；T7不小于第二NMOS晶体管（Q2）由关断至完全导通的时间；T8不小于第一PMOS晶体管（Q3）由关断至完全导通的时间。

4.根据权利要求2或3所述的装置，其特征在于，所述控制单元包括：电源开关逻辑控制单元和自举开关逻辑控制单元；所述开关单元还包括第一驱动单元和第二驱动单元；所述自举单元还包括：第三驱动单元和第四驱动单元；

所述电源开关逻辑控制单元的控制信号输出端分别与所述第一驱动单元和第二驱动单元的信号输入端相接，所述自举开关逻辑控制单元的控制信号输出端分别与第三驱动单元和第四驱动单元的信号输入端相接，用于所述第一、第二、第三和第四驱动单元分别根据接收到的控制信号向第一NMOS晶体管（Q1）、第二NMOS晶体管（Q2）、第一PMOS晶体管（Q3）和第二PMOS晶体管（Q4）的栅极输出的驱动信号，用以使所述第一NMOS晶体管（Q1）、第二NMOS晶体管（Q2）、第一PMOS晶体管（Q3）和第二PMOS晶体管（Q4）导通或关断。

5.根据权利要求1所述的装置，其特征在于，所述第一PMOS晶体管（Q3）和第二PMOS晶体管（Q4）的尺寸比例满足：

(W/L)_Q4>{[(AVDD–V_{BST_min})/V_{diode_min}]-1}(W/L)_Q3

其中，L为晶体管栅长，W为晶体管栅宽，V_{BST_min}为所述第一PMOS晶体管（Q3）和第二PMOS晶体管（Q4）导通之前的最低电压，V_{diode_min}为所述第一PMOS晶体管（Q3）和第二PMOS晶体管（Q4）的寄生二极管(D1、D2)的最低导通电压。

6.根据权利要求1所述的装置，其特征在于，所述电源转换装置的输出端还包括感性负载。