TWI533610B

TWI533610B - 直流電壓產生電路及其脈衝產生電路

Info

Publication number: TWI533610B
Application number: TW103108258A
Authority: TW
Inventors: 王士誠; 陳世杰; 林見儒; 林志政
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2014-03-10
Filing date: 2014-03-10
Publication date: 2016-05-11
Also published as: TW201535977A; US20150256076A1; US9473128B2

Description

直流電壓產生電路及其脈衝產生電路

本發明是關於直流電壓產生電路及其脈衝產生電路，尤其是關於能夠避免短路電流（short current）之直流電壓產生電路及其脈衝產生電路。

請參閱圖1，其係習知開關穩壓器（switching regulator）之電路圖。開關穩壓器100包含串接於直流電壓準位Vcc與地之間的P型場效電晶體110及N型場效電晶體120。P型場效電晶體110的源極耦接至該直流電壓準位Vcc，汲極耦接至節點LX，N型場效電晶體120的源極耦接至地，汲極耦接至節點LX。P型場效電晶體110的開關狀態由閘極控制訊號PG控制，當閘極控制訊號PG為低準位時P型場效電晶體110導通，反之則不導通。N型場效電晶體120的開關狀態由閘極控制訊號NG控制，當閘極控制訊號NG為高準位時N型場效電晶體120導通，反之則不導通。閘極控制訊號PG及NG分別經過延遲單元132及142後形成延遲訊號PD及ND。延遲訊號ND經過反閘134（NOT Gate）反相後與控制訊號CTRL一起輸入反及閘（NAND Gate）136，反及閘136的輸出即為閘極控制訊號PG；類似的，延遲訊號PD經過反閘144反相後與控制訊號CTRL一起輸入反或閘（NOR Gate）146，反或閘146的輸出即為閘極控制訊號NG。

請參閱圖2，其係習知開關穩壓器100的控制訊號及延遲訊號的時序圖。當控制訊號CTRL由低準位轉換至高準位時（欲開啟P型場效電晶體110），閘極控制訊號NG立即由高準位轉換至低準位，也就是立即將N型場效電晶體120關閉，以避免P型場效電晶體110與N型場效電晶體120同時導通。經過一個延遲時間Td後，延遲訊號ND由高準位轉換至低準位，此時由於控制訊號ND的反相訊號及控制訊號CTRL皆為高準位，所以經由反及閘136輸出的閘極控制訊號PG轉換為低準位，代表N型場效電晶體120關閉經延遲時間Td後，P型場效電晶體110才開啟。再經過同樣的延遲時間Td後，延遲訊號PD由高準位轉換為低準位，反應出P型場效電晶體110為開啟的狀態。控制訊號CTRL經過致能時間Ton後由高準位轉換為低準位（欲開啟N型場效電晶體120），此時閘極控制訊號PG立即由低準位轉換為高準位，也就是立即將P型場效電晶體110關閉，以避免P型場效電晶體110與N型場效電晶體120同時導通。經過延遲時間Td後，延遲訊號PD由低準位轉換為高準位，此時由於延遲訊號PD的反相訊號及控制訊號CTRL皆為低準位，所以經由反或閘146輸出的閘極控制訊號NG轉換為高準位，代表P型場效電晶體110關閉經延遲時間Td後，N型場效電晶體120才開啟。再經過同樣的延遲時間Td後，延遲訊號ND由低準位轉換為高準位，反應出N型場效電晶體120為開啟的狀態。如此藉由調整控制訊號CTRL的工作週期便可以在節點LX產生連續的脈衝訊號，脈衝訊號經由電感152及電容154所組成的低通濾波電路150後，在輸出端OUT產生直流電壓。

圖1所示的電路圖的特點在於，閘極控制訊號PG及NG分別經延遲後回授給N型場效電晶體120及P型場效電晶體110，使閘極控制訊號PG為低準位時閘極控制訊號NG不為高準位，來避免P型場效電晶體110及N型場效電晶體120同時導通時所造成的短路電流，因此這種電路便稱為回授延遲控制（feedback delay control）電路。然而此電路有一個缺點，就是當控制訊號CTRL的致能時間Ton大於延遲時間Td但小於兩倍的延遲時間Td時，即Td＜Ton＜2Td，P型場效電晶體110及N型場效電晶體120有機會同時導通，而造成短路電流。請參閱圖3，其係習知開關穩壓器100的控制訊號及延遲訊號的另一時序圖。如圖所示，當閘極控制訊號PG由高準位轉換至低準位（此時P型場效電晶體110開啟），經過延遲時間Td後，延遲訊號PD才會反應出P型場效電晶體110的開啟狀態，若在此延遲時間Td內控制訊號CTRL由高準位切換至低準位（欲開啟N型場效電晶體120），雖然此時閘極控制訊號PG立即由低準位轉換至高準位，也就是立即將P型場效電晶體110關閉，但因為延遲訊號PD此時仍處於高準位，所以閘極控制訊號NG立即由低準位轉換至高準位，造成閘極控制訊號PG及NG同時轉換準位，如圖3 中虛線圈選處所示，此時因為電路元件本身的電路延遲的影響，可能在兩者同時轉換準位的過渡時間內P型場效電晶體110及N型場效電晶體120同時導通，造成短路電流，而導致電路元件的損壞。也就是說，當控制訊號CTRL的致能時間Ton未達2倍的延遲時間Td時（非致能時間未達2倍的延遲時間Td時亦同），會造成短路電流的發生。

鑑於先前技術之不足，本發明之一目的在於提供一種直流電壓產生電路及其脈衝產生電路，以避免短路電流的發生。

本發明揭露了一種脈衝產生電路，用來於一輸出端產生一脈衝訊號，包含：一P型場效電晶體，其源極耦接一第一參考電壓準位，其汲極耦接該輸出端，其閘極接收一第一閘極控制訊號；一N型場效電晶體，其源極耦接一第二參考電壓準位，其汲極耦接該輸出端，其閘極接收一第二閘極控制訊號；以及一邏輯電路，耦接該P型場效電晶體之閘極及該N型場效電晶體之閘極，用來依據一控制訊號及一第一延遲訊號產生該第一閘極控制訊號及依據該控制訊號及一第二延遲訊號產生該第二閘極控制訊號；其中該第一延遲訊號與該第二閘極控制訊號及該控制訊號相關，及該第二延遲訊號與該第一閘極控制訊號及該控制訊號相關。

本發明另揭露了一種直流電壓產生電路，用來產生一直流電壓，包含：一低通濾波電路，具有一輸入端及一輸出端，用來濾波一脈衝訊號以產生該直流電壓，並於該輸出端輸出該直流電壓；一P型場效電晶體，其源極耦接一第一參考電壓準位，其汲極耦接該低通濾波電路之該輸入端，其閘極接收一第一閘極控制訊號，該汲極係產生該脈衝訊號；一N型場效電晶體，其源極耦接一第二參考電壓準位，其汲極耦接該低通濾波電路之該輸入端，其閘極接收一第二閘極控制訊號，該汲極係產生該脈衝訊號；以及一邏輯單元，耦接該P型場效電晶體之閘極及該N型場效電晶體之閘極，用來依據一控制訊號及一第一延遲訊號產生該第一閘極控制訊號及依據該控制訊號及一第二延遲訊號產生該第二閘極控制訊號；其中該第一延遲訊號與該第二閘極控制訊號及該控制訊號相關，及該第二延遲訊號與該第一閘極控制訊號及該控制訊號相關。

本發明之直流電壓產生電路及其脈衝產生電路在產生閘極控制訊號PG及閘極控制訊號NG時，除了參考另一方閘極控制訊號的延遲訊號，也同時參考控制訊號CTRL，因此可以避免習知電路中控制訊號CTRL的致能或非致能的時間過短，而造成短路電流的可能性。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含直流電壓產生電路及其脈衝產生電路，能夠防止短路電流的發生。在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。由於本發明之直流電壓產生電路及其脈衝產生電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。

請參閱圖4，其係本發明開關穩壓器之一實施例之電路圖。開關穩壓器400包含低通濾波電路150、串接於直流電壓準位Vcc與地之間的P型場效電晶體410及N型場效電晶體420，以及邏輯電路405，其中不包含低通濾波電路150的部分構成本發明之脈衝產生電路，用來在節點LX產生脈衝訊號。P型場效電晶體410的源極耦接至該直流電壓準位Vcc，汲極耦接至節點LX，N型場效電晶體420的源極耦接至地，汲極耦接至節點LX。P型場效電晶體410及N型場效電晶體420的閘極皆耦接至邏輯電路405，邏輯電路405輸出閘極控制訊號PG及NG來分別控制P型場效電晶體410及N型場效電晶體420的開啟與關閉，使節點LX上產生脈衝訊號，脈衝訊號經由低通濾波電路150濾波後，在輸出端OUT產生直流電壓。一般而言，P型場效電晶體410、N型場效電晶體420及邏輯電路405包含於晶片的內部，而低通濾波電路150則位於晶片的外部，透過電路板上的繞線與晶片連接。然而亦可將P型場效電晶體410、N型場效電晶體420、邏輯電路405及低通濾波電路150同時實作於晶片之中。

邏輯電路405依據控制訊號CTRL及延遲訊號ND產生閘極控制訊號PG，且依據控制訊號CTRL及延遲訊號PD產生閘極控制訊號NG。值得注意的是，延遲訊號ND是閘極控制訊號NG及控制訊號CTRL經邏輯運算後的結果，而延遲訊號PD是閘極控制訊號PG及控制訊號CTRL經邏輯運算後的結果。以下將對邏輯電路405所包含的邏輯單元做更詳細的描述。

邏輯電路405包含邏輯單元430、邏輯單元440及邏輯單元450。邏輯單元450包含反閘452、或閘（OR Gate）454以及及閘（AND Gate）456。經反閘452反相後的反相控制訊號#CTRL分別輸入至或閘454及及閘456的一個輸入端。或閘454的另一個輸入端接收閘極控制訊號NG，輸出的邏輯訊號經延遲單元460延遲時間Td後產生延遲訊號ND；及閘456的另一個輸入端接收閘極控制訊號PG，輸出的邏輯訊號經延遲單元470延遲時間Td後產生延遲訊號PD。邏輯單元430包含反閘432及反及閘（NAND Gate）434，反閘432將延遲訊號ND反相後輸入至反及閘434的一端，反及閘434的另一端接收控制訊號CTRL，輸出端則輸出閘極控制訊號PG。因此閘極控制訊號PG係邏輯單元430參考控制訊號CTRL及延遲訊號ND而產生。另一方面，邏輯單元440包含反閘442及反或閘（NOR Gate）444，反閘442將延遲訊號PD反相後輸入至反或閘444的一端，反或閘444的另一端接收控制訊號CTRL，輸出端則輸出閘極控制訊號NG。因此閘極控制訊號NG係邏輯單元440參考控制訊號CTRL及延遲訊號PD而產生。

由上述可知，延遲訊號ND係與控制訊號CTRL及閘極控制訊號NG相關，而延遲訊號PD係與控制訊號CTRL及閘極控制訊號PG相關，如此設計的好處可以藉由開關穩壓器400的時序圖加以了解。請參閱圖5，其係本發明開關穩壓器400的控制訊號及延遲訊號的時序圖。當控制訊號由低準位轉換至高準位時（欲開啟P型場效電晶體410），因為反或閘444的關係，閘極控制訊號NG立即由高準位轉換至低準位，以快速關閉N型場效電晶體420。或閘454參考閘極控制訊號NG及反相的控制訊號#CTRL（等效於間接參考控制訊號CTRL）後，輸出的邏輯訊號由高準位轉換為低準位，因此延遲訊號ND在延遲時間Td後亦由高準位轉換為低準位，以反應N型場效電晶體420已關閉。當邏輯單元430由控制訊號CTRL得知欲開啟P型場效電晶體410並且由延遲訊號ND確定N型場效電晶體420已關閉，則將閘極控制訊號PG由高準位轉換至低準位以開啟P型場效電晶體410。另一方面，當控制訊號CTRL由低準位轉換至高準位時，因為反閘452以及及閘456的關係，及閘456所輸出的邏輯訊號也立刻轉換為低準位，因此經過延遲單元470延遲時間Td後，延遲訊號PD亦由高準位轉換至低準位，由時序圖上可見，閘極控制訊號PG與延遲訊號PD同時轉換準位，這代表延遲訊號PD可以同步反應P型場效電晶體410已開啟。同理，當控制訊號CTRL由高準位轉換至低準位時（欲開啟N型場效電晶體420），閘極控制訊號PG會立即轉換準位以將P型場效電晶體410關閉，之後邏輯單元440待延遲訊號PD轉換準位（亦即確保P型場效電晶體410已關閉）後，將閘極控制訊號NG由低準位轉換至高準位，以開啟N型場效電晶體420。另一方面，因為或閘454同時參考反相控制訊號#CTRL以及閘極控制訊號NG，可以使延遲訊號ND快速反應出N型場效電晶體420已處於開啟狀態，毋須等待閘極控制訊號NG轉換準位後再行轉換準位。

根據上揭之動作原理，可以進一步解釋本發明之開關穩壓器400如何解決習知開關穩壓器所遭遇的問題。請參閱圖6，其係本發明之開關穩壓器400的控制訊號及延遲訊號的另一時序圖。由圖可見，當控制訊號CTRL的致能時間Ton小於2倍的延遲時間Td時，延遲訊號PD已經能確實反應P型場效電晶體410處於開啟狀態，因此當閘極控制訊號PG轉換準位的同時（關閉P型場效電晶體410），閘極控制訊號NG不會同時轉換準位（開啟N型場效電晶體420），以確保兩場效電晶體不會同時開啟，因此不會有短路電流的產生。同理，當控制訊號CTRL的非致能時間大於延遲時間Td且小於其2倍時亦有同樣的保護效果，不再贅述。

在實作上，由於P型場效電晶體410及N型場效電晶體420需要較高的驅動電壓，而邏輯電路405僅需較低的工作電壓，因此在P型場效電晶體410及N型場效電晶體420與邏輯電路405需要有升降壓元件來做電壓的轉換，而升降壓元件常會有寄生延遲，因而對控制訊號產生額外的延遲。請參閱圖7，其係本發明包含升降壓元件之開關穩壓器700的電路圖。升壓元件710用來將反及閘434所輸出的邏輯訊號PI升壓以形成閘極控制訊號PG，升壓元件720用來將反或閘444所輸出的邏輯訊號NI升壓以形成閘極控制訊號NG，而升壓元件710及720的延遲時間分別為TdL2Hp及TdL2Hn。另一方面，降壓元件730及740分別用來將閘極控制訊號PG及閘極控制訊號NG降壓，且各自的延遲時間分別為TdH2Lp及TdH2Ln。請參閱圖8，其係本發明之開關穩壓器700的控制訊號及延遲訊號之時序圖。相較於圖6的時序圖，很明顯的閘極控制訊號PG及NG以及延遲訊號PD及ND各反應出升壓元件710及720與降壓元件730及740所造成的延遲。值得注意的是，當控制訊號CTRL由低準位轉換至高準位（欲開啟P型場效電晶體410），經過延遲時間Td後，延遲訊號PD即可反應P型場效電晶體410準備進入開啟狀態，而毋須等到閘極控制訊號PG確實轉換準位後再行反應，以確保在控制訊號CTRL已轉換準位至閘極控制訊號PG真正轉換準位的延遲時間內（共延遲TdL2Hn+TdH2Ln+Td+TdL2Hp），N型場效電晶體420不會被開啟，以避免P型場效電晶體410及N型場效電晶體420同時導通。當控制訊號CTRL由高準位轉換至低準位時的道理相同，故不再贅述。

請參閱圖9，其係本發明開關穩壓器之另一實施例之電路圖。開關穩壓器900包含低通濾波電路150、P型場效電晶體410、N型場效電晶體420以及邏輯電路905，其中不包含低通濾波電路150的部分構成本發明之脈衝產生電路，用來在節點LX產生脈衝訊號。邏輯電路905包含邏輯單元910、邏輯單元940、邏輯單元450、延遲單元460以及延遲單元470。邏輯單元910包含子邏輯單元920及子邏輯單元930，邏輯單元940包含子邏輯單元950及子邏輯單元960。其中子邏輯單元930的兩個輸入端分別接收閘極控制訊號NG以及延遲訊號ND，輸出端耦接至子邏輯單元920的一個輸入端，而子邏輯單元920另外接收延遲訊號ND及控制訊號CTRL，也就是說，邏輯單元910參考控制訊號CTRL、閘極控制訊號NG以及延遲訊號ND來產生閘極控制訊號PG；同理，子邏輯單元960的兩個輸入端分別接收閘極控制訊號PG以及延遲訊號PD，輸出端耦接至子邏輯單元950的一個輸入端，而子邏輯單元950另外接收延遲訊號PD及控制訊號CTRL，也就是說，邏輯單元940參考控制訊號CTRL、閘極控制訊號PG以及延遲訊號PD來產生閘極控制訊號NG。

相較於圖4之實施例，子邏輯單元920更包含或閘925，其一個輸入端接收延遲訊號ND，另一個輸入端接收邏輯訊號NS；同理，子邏輯單元950更包含及閘955，其一個輸入端接收延遲訊號PD，另一個輸入端接收邏輯訊號PS。邏輯訊號NS及PS分別由子邏輯單元930及960產生。子邏輯單元930的主要功能在於計算閘極控制訊號NG由低準位轉換至高準位後直至延遲訊號ND反應該準位轉換之間的延遲時間，也就是計算從邏輯電路905控制N型場效電晶體420開啟，直至延遲訊號ND反應出N型場效電晶體420為開啟狀態的延遲時間。子邏輯單元960的主要功能在於計算閘極控制訊號PG由高準位轉換至低準位後直至延遲訊號PD反應該準位轉換之間的延遲時間，也就是計算從邏輯電路905控制P型場效電晶體410開啟，直至延遲訊號PD反應出P型場效電晶體410為開啟狀態的延遲時間。請參閱本實施例之開關穩壓器之各訊號的時序圖以得到更進一步的了解。如圖10所示，當控制訊號CTRL由低準位轉換至高準位時（欲開啟P型場效電晶體410），待延遲時間Tdn後，延遲訊號ND轉換準位，而閘極控制訊號PG也順應地轉換至低準位以開啟P型場效電晶體410。在延遲單元460及470的延遲時間相同的情形下，此時延遲訊號PD也應該順應地轉換至低準位，但因為製程及環境的因素，延遲單元460及470的延遲時間可能不同（此例中Tdn＜Tdp），使得延遲訊號PD落後於閘極控制訊號PG。在此延遲的時間內，邏輯訊號PS以低準位來反應延遲訊號PD與閘極控制訊號PG的不同步。如此設計的好處在於，當邏輯訊號PS為低準位時，及閘955將忽略延遲訊號PD（此時延遲訊號PD尚未真實反應出閘極控制訊號PG的準位轉換），而此時反閘442輸出的高準位訊號也使得反或閘444忽略控制訊號CTRL，因此當邏輯訊號PS為低準位的期間，若控制訊號CTRL欲開啟N型場效電晶體420（圖中圈選處），閘極控制訊號PG會快速轉換準位以關閉P型場效電晶體410，而閘極控制訊號NG則受邏輯訊號PS的影響而維持在低準位，以避免受高準位的延遲訊號PD的影響而誤開啟 N型場效電晶體420。因此，即使因製程或環境因素而導致延遲單元460及470的延遲時間不相同，本電路亦可避免短路電流的產生。子邏輯單元920及930的動作原理相似，故不再贅述。再者，當將前述之升降壓元件納入考量時，此電路亦可排除升降壓元件的寄生延遲，使電路更為安全且穩定。

上述的子邏輯單元930由SR閂鎖器（SR Latch）935實作，其設置輸入端S接收閘極控制訊號NG，重置輸入端R接收延遲訊號ND，正相輸出端Q輸出邏輯訊號NS；子邏輯單元960由SR閂鎖器965實作，其設置輸入端S接收閘極控制訊號PG的反相訊號，重置輸入端R接收延遲訊號PD的反相訊號，正相輸出端Q輸出的邏輯訊號經反相後成為邏輯訊號PS。

子邏輯單元930及960的實作電路不限於前揭之SR閂鎖器935及965，舉例來說，子邏輯單元930可以利用圖11所示的D型正反器（D Flip Flop）1110來實作，子邏輯單元960可以利用圖11所示的D型正反器1120來實作。D型正反器1110的資料輸入端D接地，時脈輸入端CK接收延遲訊號ND，設置輸入端S接收閘極控制訊號NG，正相輸出端Q輸出邏輯訊號NS；D型正反器1120的資料輸入端D接地，時脈輸入端CK接收延遲訊號PD的反相訊號，設置輸入端S接收閘極控制訊號PG的反相訊號，正相輸出端Q的輸出訊號經反相後形成邏輯訊號PS。D型正反器的動作原理為本技術領域具有通常知識者所熟知，故不再贅述。

需注意的是，上述之實施例雖設計為當閘極控制訊號PG為低準位，閘極控制訊號NG不為高準位，也就是閘極控制訊號PG與閘極控制訊號NG不同時為低/高準位，但上述之實施例不限於使用N型或P型的場效電晶體作為開關元件，而且只要對電路稍加修改，便能產生不同的準位組合來控制開關元件，例如藉由在反及閘434及/或反或閘444的輸出端增加反閘，或是將反及閘434以及閘取代及/或將反或閘444以或閘取代，便可產生閘極控制訊號PG與閘極控制訊號NG不同時為低/低、高/低、高/高準位等變化。其他的實施方式為本技術領域具有通常知識者可輕易依據本發明之揭露加以變化，故不再贅述。

請注意，前揭之邏輯電路及邏輯單元不限於以圖式中所揭示之邏輯元件來實作，任何能夠完成該邏輯電路或邏輯單元之功能的邏輯元件或其組合，皆屬本發明之範籌。再者，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。另外，本技術領域具有通常知識者可依本發明之揭露內容及自身的需求選擇性地實施任一實施例之部分或全部技術特徵，或者選擇性地實施複數個實施例之部分或全部技術特徵之組合，藉此增加本發明實施時的彈性。再者，前揭實施例雖以開關穩壓器為例，然此並非對本發明之限制，本技術領域人士可依本發明之揭露適當地將本發明之脈衝產生電路應用於其它場合。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100、400、700、900‧‧‧開關穩壓器
110、410‧‧‧P型場效電晶體
120、420‧‧‧N型場效電晶體
132、142、460、470‧‧‧延遲單元
134、144、432、442、452‧‧‧反閘
136、434‧‧‧反及閘
146、444‧‧‧反或閘
150‧‧‧低通濾波電路
152‧‧‧電感
154‧‧‧電容
405、905‧‧‧邏輯電路
430、440、450、910、940‧‧‧邏輯單元
454、925‧‧‧或閘
456、955‧‧‧及閘
710、720‧‧‧升壓元件
730、740‧‧‧降壓元件
920、930、950、960‧‧‧子邏輯單元
935、965‧‧‧SR閂鎖器
1110、1120‧‧‧D型正反器

〔圖1〕為習知開關穩壓器之電路圖；〔圖2〕為習知開關穩壓器的控制訊號及延遲訊號的時序圖；〔圖3〕為習知開關穩壓器的控制訊號及延遲訊號的另一時序圖；〔圖4〕為本發明開關穩壓器之一實施例的電路圖；〔圖5〕為本發明開關穩壓器的控制訊號及延遲訊號的時序圖；〔圖6〕為本發明之開關穩壓器的控制訊號及延遲訊號的另一時序圖；〔圖7〕為本發明包含升降壓元件之開關穩壓器的電路圖；〔圖8〕為本發明之開關穩壓器包含升降壓元件之寄生延遲的控制訊號及延遲訊號之時序圖；〔圖9〕為本發明開關穩壓器之另一實施例之電路圖；〔圖10〕為本發明之開關穩壓器的控制訊號、延遲訊號及邏輯訊號之時序圖；以及〔圖11〕為本發明之邏輯單元利用D型正反器實作之示意圖。

400‧‧‧開關穩壓器

150‧‧‧低通濾波電路

152‧‧‧電感

154‧‧‧電容

405‧‧‧邏輯電路

410‧‧‧P型場效電晶體

420‧‧‧N型場效電晶體

430、440、450‧‧‧邏輯單元

460、470‧‧‧延遲單元

432、442、452‧‧‧反閘

434‧‧‧反及閘

444‧‧‧反或閘

454‧‧‧或閘

456‧‧‧及閘

Claims

一種脈衝產生電路，用來於一輸出端產生一脈衝訊號，包含：一P型場效電晶體，其源極耦接一第一參考電壓準位，其汲極耦接該輸出端，其閘極接收一第一閘極控制訊號；一N型場效電晶體，其源極耦接一第二參考電壓準位，其汲極耦接該輸出端，其閘極接收一第二閘極控制訊號；以及一邏輯電路，耦接該P型場效電晶體之閘極及該N型場效電晶體之閘極，用來依據一控制訊號及一第一延遲訊號產生該第一閘極控制訊及依據該控制訊號及一第二延遲訊號產生該第二閘極控制訊號；其中該第一延遲訊號為該第二閘極控制訊號與該控制訊號經邏輯運算後所產生之一第一邏輯訊號之延遲，及該第二延遲訊號為該第一閘極控制訊號與該控制訊號經邏輯運算後所產生之一第二邏輯訊號之延遲。
如申請專利範圍第1項所述之脈衝產生電路，其中該邏輯電路包含：一第一邏輯單元，耦接該P型場效電晶體之閘極，用來依據該控制訊號及該第一延遲訊號產生該第一閘極控制訊號；一第二邏輯單元，耦接該N型場效電晶體之閘極，用來依據該控制訊號及該第二延遲訊號產生該第二閘極控制訊號；一第三邏輯單元，耦接該P型場效電晶體之閘極及該N型場效電晶體之閘極，用來依據該第二閘極控制訊號及該控制訊號產生該第一邏輯訊號，並依據該第一閘極控制訊號及該控制訊號產生該第二邏輯訊號；一第一延遲單元，耦接於該第三邏輯單元及該第一邏輯單元之間，用來延遲該第一邏輯訊號以產生該第一延遲訊號；以及一第二延遲單元，耦接於該第三邏輯單元及該第二邏輯單元之間，用來延遲該第二邏輯訊號以產生該第二延遲訊號。
如申請專利範圍第2項所述之脈衝產生電路，其中該第三邏輯單元包含：一反相器，其輸入端接收該控制訊號；一或閘，其一輸入端耦接該N型場效電晶體之閘極，另一輸入端耦接該反相器之輸出端，其輸出端輸出該第一邏輯訊號；以及一及閘，其一輸入端耦接該P型場效電晶體之閘極，另一輸入端耦接該反相器之輸出端，其輸出端輸出該第二邏輯訊號。
如申請專利範圍第.2項所述之脈衝產生電路，其中該第一邏輯單元更依據該第二閘極控制訊號產生該第一閘極控制訊號，以及該第二邏輯單元更依據該第一閘極控制訊號產生該第二閘極控制訊號。
如申請專利範圍第4項所述之脈衝產生電路，其中該第一邏輯單元包含：一第一子邏輯單元，耦接該N型場效電晶體之閘極與該第一延遲單元，用來產生一第三邏輯訊號以指示該第二閘極控制訊號及該第一延遲訊號之間的延遲時間；以及一第二子邏輯單元，耦接該第一延遲單元與該第一子邏輯單元，用來依據該第三邏輯訊號及該第一延遲訊號產生該第一閘極控制訊號。
如申請專利範圍第5項所述之脈衝產生電路，其中該第一子邏輯單元係為一SR閂鎖器，其設置輸入端接收該第二閘極控制訊號，其重置輸入端接收該第一延遲訊號，其正相輸出端輸出該第三邏輯訊號。
如申請專利範圍第5項所述之脈衝產生電路，其中該第一子邏輯單元係為一D型正反器，其時脈輸入端接收該第一延遲訊號，其資料輸入端耦接一參考電壓準位，其設置輸入端接收該第二閘極控制訊號，其正向輸出端輸出該第三邏輯訊號。
如申請專利範圍第4項所述之脈衝產生電路，其中該第二邏輯單元包含：一第一子邏輯單元，耦接該P型場效電晶體之閘極與該第二延遲單元，用來產生一第三邏輯訊號以指示該第一閘極控制訊號及該第二延遲訊號之間的延遲時間；以及一第二子邏輯單元，耦接該第二延遲單元與該第一子邏輯單元，用來依據該第三邏輯訊號及該第二延遲訊號產生該第二閘極控制訊號。
如申請專利範圍第8項所述之脈衝產生電路，其中該第一子邏輯單元係為一SR閂鎖器，其設置輸入端接收該第一閘極控制訊號之反相訊號，其重置輸入端接收該第二延遲訊號之反相訊號，其正相輸出端輸出該第三邏輯訊號之反相訊號。
如申請專利範圍第8項所述之脈衝產生電路，其中該第一次邏輯單元係為一D型正反器，其時脈輸入端接收該第二延遲訊號之反相訊號，其資料輸入端耦接一參考電壓準位，其設置輸入端接收該第一閘極控制訊號之反相訊號，其正向輸出端輸出該第三邏輯訊號之反相訊號。
一種直流電壓產生電路，用來產生一直流電壓，包含：一低通濾波電路，具有一輸入端及一輸出端，用來濾波一脈衝訊號以產生該直流電壓，並於該輸出端輸出該直流電壓；一P型場效電晶體，其源極耦接一第一參考電壓準位，其汲極耦接該低通濾波電路之該輸入端，其閘極接收一第一閘極控制訊號，該汲極係產生該脈衝訊號；一N型場效電晶體，其源極耦接一第二參考電壓準位，其汲極耦接該低通濾波電路之該輸入端，其閘極接收一第二閘極控制訊號，該汲極係產生該脈衝訊號；以及一邏輯單元，耦接該P型場效電晶體之閘極及該N型場效電晶體之閘極，用來依據一控制訊號及一第一延遲訊號產生該第一閘極控制訊號及依據該控制訊號及一第二延遲訊號產生該第二閘極控制訊號；其中該第一延遲訊號為該第二閘極控制訊號與該控制訊號經邏輯運算後所產生之一第一邏輯訊號之延遲，及該第二延遲訊號為該第一閘極控制訊號與該控制訊號經邏輯運算後所產生之一第二邏輯訊號之延遲。
如申請專利範圍第11項所述之直流電壓產生電路，其中該邏輯電路包含：一第一邏輯單元，耦接該P型場效電晶體之閘極，用來依據該控制訊號及該第一延遲訊號產生該第一閘極控制訊號；一第二邏輯單元，耦接該N型場效電晶體之閘極，用來依據該控制訊號及該第二延遲訊號產生該第二閘極控制訊號；一第三邏輯單元，耦接該P型場效電晶體之閘極及該N型場效電晶體之閘極，用來依據該第二閘極控制訊號及該控制訊號產生該第一邏輯訊號，並依據該第一閘極控制訊號及該控制訊號產生該第二邏輯訊號；一第一延遲單元，耦接於該第三邏輯單元及該第一邏輯單元之間，用來延遲該第一邏輯訊號以產生該第一延遲訊號；以及一第二延遲單元，耦接於該第三邏輯單元及該第二邏輯單元之間，用來延遲該第二邏輯訊號以產生該第二延遲訊號。
如申請專利範圍第12項所述之直流電壓產生電路，其中該第三邏輯單元包含：一反相器，其輸入端接收該控制訊號；一或閘，其一輸入端耦接該N型場效電晶體之閘極，另一輸入端耦接該反相器之輸出端，其輸出端輸出該第一邏輯訊號；以及一及閘，其一輸入端耦接該P型場效電晶體之閘極，另一輸入端耦接該反相器之輸出端，其輸出端輸出該第二邏輯訊號。
如申請專利範圍第12項所述之直流電壓產生電路，其中該第一邏輯單元更依據該第二閘極控制訊號產生該第一閘極控制訊號，以及該第二邏輯單元更依據該第一閘極控制訊號產生該第二閘極控制訊號。
如申請專利範圍第14項所述之直流電壓產生電路，其中該第一邏輯單元包含：一第一子邏輯單元，耦接該N型場效電晶體之閘極與該第一延遲單元，用來產生一第三邏輯訊號以指示該第二閘極控制訊號及該第一延遲訊號之間的延遲時間；以及一第二子邏輯單元，耦接該第一延遲單元與該第一子邏輯單元，用來依據該第三邏輯訊號及該第一延遲訊號產生該第一閘極控制訊號。
如申請專利範圍第15項所述之直流電壓產生電路，其中該第一子邏輯單元係為一SR閂鎖器，其設置輸入端接收該第二閘極控制訊號，其重置輸入端接收該第一延遲訊號，其正相輸出端輸出該第三邏輯訊號。
如申請專利範圍第15項所述之直流電壓產生電路，其中該第一子邏輯單元係為一D型正反器，其時脈輸入端接收該第一延遲訊號，其資料輸入端耦接一參考電壓準位，其設置輸入端接收該第二閘極控制訊號，其正向輸出端輸出該第三邏輯訊號。
如申請專利範圍第14項所述之直流電壓產生電路，其中該第二邏輯單元包含：一第一子邏輯單元，耦接該P型場效電晶體之閘極與該第二延遲單元，用來產生一第三邏輯訊號以指示該第一閘極控制訊號及該第二延遲訊號之間的延遲時間；以及一第二子邏輯單元，耦接該第二延遲單元與該第一子邏輯單元，用來依據該第三邏輯訊號及該第二延遲訊號產生該第二閘極控制訊號。
如申請專利範圍第18項所述之直流電壓產生電路，其中該第一子邏輯單元係為一SR閂鎖器，其設置輸入端接收該第一閘極控制訊號之反相訊號，其重置輸入端接收該第二延遲訊號之反相訊號，其正相輸出端輸出該第三邏輯訊號之反相訊號。
如申請專利範圍第18項所述之直流電壓產生電路，其中該第一次邏輯單元係為一D型正反器，其時脈輸入端接收該第二延遲訊號之反相訊號，其資料輸入端耦接一參考電壓準位，其設置輸入端接收該第一閘極控制訊號之反相訊號，其正向輸出端輸出該第三邏輯訊號之反相訊號。