WO2020039977A1 - 半導体回路装置及び半導体回路装置を搭載したシステム - Google Patents

半導体回路装置及び半導体回路装置を搭載したシステム Download PDF

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Abstract

本開示の半導体回路装置は、外部から入力されるクロック信号を制御する制御回路、制御回路から与えられるパルス信号に応じてスイッチング動作を行う駆動回路、信号線と固定電位ノードとの間に直列に接続されたインダクタ素子、スイッチ素子、及び、容量素子から成り、ＬＣ共振回路を形成する直列接続回路、並びに、信号線に入力端が接続されたレベル検知回路を備える。そして、レベル検知回路の出力を制御回路にフィードバックする。

Description

半導体回路装置及び半導体回路装置を搭載したシステム
　本開示は、半導体回路装置及び半導体回路装置を搭載したシステムに関する。
　半導体回路装置の一つとして、所定のシステム内において、クロック信号を分配するクロック分配回路が知られている。そして、低電力のクロック分配技術として、パルス制御で間歇的な共振を行うＬＣ共振回路を、クロックバッファ回路として用いるクロック分配回路が提案されている（例えば、非特許文献１参照）。
ISSCC2016　19.6 Voltage-Scalable Frequency-Independent Quasi-Resonant Clocking Implementation of-a 0.7-to1.2V DVFS System
　間歇的な共振を行うＬＣ共振回路を用いるクロック分配回路では、パルス制御でＬＣ共振回路の共振を制御することになるが、制御パルスのタイミングとＬＣ共振回路の共振周期との同期をとることが難しい。そのため、上記の従来技術では、例えば、計測に時間を要するＤＬＬ(Delay Locked Loop)回路を用いて、共振振幅の微小なピーク電流を検知するようにしている。
　本開示は、共振振幅の微小なピーク電流を検知しなくても、制御パルスのタイミングとＬＣ共振回路の共振周期との同期をとることができる半導体回路装置及び当該半導体回路装置を搭載したシステムを提供することを目的とする。
　上記の目的を達成するための本開示の半導体回路装置は、
　外部から入力されるクロック信号を制御する制御回路、
　制御回路から与えられるパルス信号に応じてスイッチング動作を行う駆動回路、
　信号線と固定電位ノードとの間に直列に接続されたインダクタ素子、スイッチ素子、及び、容量素子から成り、ＬＣ共振回路を形成する直列接続回路、並びに、
　信号線に入力端が接続されたレベル検知回路を備え、
　レベル検知回路の出力を制御回路にフィードバックする、
ことを特徴とする。
　また、上記の目的を達成するための本開示のシステムは、上記の構成の半導体回路装置を搭載することを特徴とする。
図１は、実施例１に係るクロック分配回路の回路構成を示す回路図である。 図２は、実施例１に係るクロック分配回路における各部の波形のタイミング関係を示すタイミング波形図である。 図３Ａは、制御回路の第１回路例を示す回路図であり、図３Ｂは、制御回路の第２回路例を示す回路図である。 図４Ａは、同期遅延回路の基本的な原理について説明するための簡略化したブロック図であり、図４Ｂは、基本的な原理についてのタイミング関係を示すタイミングチャートである。 図５Ａは、実施例１に係る同期遅延回路について説明するための簡略化したブロック図であり、図５Ｂは、実施例１に係る同期遅延回路の動作説明のためのタイミングチャートである。 図６は、実施例１に係る同期遅延回路の具体的な回路例を示す回路図である。 図７は、実施例１に係る同期遅延回路の具体的な回路例における各部の波形を示すタイミングチャートである。 図８は、実施例２に係るクロック分配回路の回路構成を示す回路図である。 図９は、実施例２に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図１０は、実施例３に係るクロック分配回路の回路構成を示す回路図である。 図１１は、実施例３に係るクロック分配回路における容量回路部の回路例を示す回路図である。 図１２Ａは、容量回路部のスイッチドキャパシタ回路の等価回路を示す回路図であり、図１２Ｂは、スイッチドキャパシタ回路のＳｌｅｅｐ時及びＡｃｔｉｖｅ時の等価回路を示す回路図である。 図１３は、実施例３に係るクロック分配回路におけるコンパレータの回路例を示す回路図である。 図１４は、実施例３に係るクロック分配回路における同期遅延回路の回路例を示す回路図である。 図１５Ａは、差動のクロックドインバータの構成を示す回路図であり、図１５Ｂは、実施例３に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図１６は、実施例４に係るクロック分配回路の回路構成を示す回路図である。 図１７は、実施例４に係るクロック分配回路における容量回路部の回路例を示す回路図である。 図１８は、実施例４に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図１９は、実施例５に係るクロック分配回路の回路構成を示す回路図である。 図２０は、実施例５に係るクロック分配回路における制御回路の回路例を示す回路図である。 図２１は、実施例５に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図２２は、実施例６に係るクロック分配回路の回路構成を示す回路図である。 図２３は、実施例６に係るクロック分配回路におけるコンパレータの回路例をを示す回路図である。 図２４は、実施例６に係るクロック分配回路における制御回路の回路例を示す回路図である。 図２５は、実施例６に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図２６は、実施例７に係るクロック分配回路の回路構成を示す回路図である。 図２７は、実施例７に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図２８は、実施例８に係るクロック分配回路の回路構成を示す回路図である。 図２９は、実施例８に係るクロック分配回路における制御回路の回路例を示す回路図である。 図３０は、実施例８に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図３１は、実施例９に係る同期遅延回路の回路例を示す回路図である。 図３２は、実施例９に係る同期遅延回路の回路例における各部の信号のタイミング関係を示すタイミングチャートである。 図３３は、実施例９に係る同期遅延回路の遅延単位回路の構成及び遅延比の関係を示す回路図である。 図３４は、順方向の論理（Ｆsel）及び逆方向の論理（Ｂsel）と、順方向駆動比、逆方向駆動比、及び、遅延時間比の関係を示す図である。 図３５Ａは、実施例１０に係る同期遅延回路の代替回路の回路例を示す回路図であり、図３５Ｂは、代替回路の回路例における各部の信号のタイミング関係を示すタイミングチャートである。 図３６は、実施例１１に係るクロック分配回路の回路構成を示す回路図である。 図３７は、実施例１１に係るクロック分配回路におけるブート回路の回路例を示す回路図である。 図３８Ａは、実施例１２に係るクロック分配回路における小振幅電源生成回路の第１回路例を示す回路図であり、図３８Ｂは、小振幅電源生成回路の第２回路例を示す回路図である。 図３９Ａは、実施例１２に係るクロック分配回路における小振幅電源生成回路の第３回路例を示す回路図であり、図３９Ｂは、出力信号、低閾値、及び、パルス幅の関係を示す特性図である。 図４０は、実施例１３に係るクロック分配回路の回路構成を示す回路図である。 図４１は、実施例１３に係るクロック分配回路における同期遅延回路の回路例を示す回路図である。 図４２は、実施例１３に係るクロック分配回路における制御回路の回路例を示す回路図である。 図４３は、実施例１３に係る同期遅延回路の回路例における各部の信号のタイミング関係を示すタイミングチャートである。 図４４は、実施例１４に係るクロック分配回路における同期遅延回路の回路例を示す回路図である。 図４５は、実施例１４に係るクロック分配回路における同期遅延回路の回路例における各部の信号のタイミング関係を示すタイミングチャートである。 図４６は、実施例１５に係るクロック分配回路の回路構成を示す回路図である。 図４７は、実施例１５に係るクロック分配回路における制御回路の回路例を示す回路図である。 図４８は、実施例１５に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図４９は、実施例１６に係るクロック分配回路の回路構成を示す回路図である。 図５０は、実施例１６に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図５１Ａは、パルス制御を用いないＬＣ共振回路を有するクロック分配回路の従来例の回路構成を示す回路図であり、図５１Ｂは、従来例に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図５２Ａは、実施例１７に係るクロック分配回路の回路構成を示す回路図であり、図５２Ｂは、実施例１７に係るクロック分配回路における各部の信号のタイミング関係を示すタイミングチャートである。 図５３は、伝送ケーブルを通してクロック分配を行う伝送システムの構成図である。 図５４は、適用例１に係るシステムの構成を示すブロック図である。 図５５は、適用例２に係るシステムの構成を示す概略構成図である。 図５６は、適用例３に係るシステムの構成についての説明図である。 図５７は、適用例４に係るシステムの構成を示すブロック図である。 図５８Ａ及び図５８Ｂは、適用例５に係るシステムの構成を示す回路図である。
　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
　１．本開示の半導体回路装置及びこれを搭載したシステム、全般に関する説明
　２．第１実施形態（パルス制御による間歇ＬＣ共振回路の例）
　　２－１．実施例１（単相構成：共振振幅の（１／２）ＶDDを検知する例）
　　２－２．実施例２（単相構成：共振振幅の（１／４）ＶDDを検知する例）
　　２－３．実施例３（イネーブル信号に応じて（１／２）ＶDDを生成する例）
　　２－４．実施例４（実施例３の変形例：共振振幅の（１／４）ＶDDを検知する例）
　　２－５．実施例５（実施例４の変形例：プルアップ素子にＮチャネルＭＯＳトランジスタを用いる例）
　　２－６．実施例６（差動構成：実施例１の単相の構成を差動にした例）
　　２－７．実施例７（実施例６の変形例：共振振幅の（１／４）ＶDDを検知する例）
　　２－８．実施例８（実施例６の変形例：プルアップ素子にＮチャネルＭＯＳトランジスタを用いる例）
　　２－９．実施例９（同期遅延回路の変形例）
　　２－１０．実施例１０（同期遅延回路の代替回路の例）
　　２－１１．実施例１１（実施例３の変形例：パルス制御用のＮチャネルＭＯＳトランジスタの制御パルスを制御する例）
　　２－１２．実施例１２（小振幅電源生成回路を内蔵する例）
　　２－１３．実施例１３（実施例６の変形例：同期遅延回路による遅延を最小化した例）
　　２－１４．実施例１４（実施例１３の変形例：クロック出力で直に同期遅延回路を駆動する例）
　　２－１５．実施例１５（実施例６の変形例であり、制御パルスのパルス幅を回路遅延で生成する例）
　　２－１６．実施例１６（インダクタ素子の両端を選択的に短絡する例）
　３．第２実施形態（パルス制御を用いないＬＣ共振回路の例）
　　３－１．実施例１７（負遅延パルス生成回路を用いる例）
　４．変形例
　５．クロック分配回路を搭載したシステム
　６．本開示がとることができる構成
＜本開示の本開示の半導体回路装置及びこれを搭載したシステム、全般に関する説明＞
　本開示の半導体回路装置及びこれを搭載したシステムにあっては、レベル検知回路について、ＬＣ共振の中間の遷移点を検知する構成とすることができる。また、レベル検知回路について、一方の入力端が信号線に接続され、他方の入力端がインダクタ素子と容量素子との間のノードに接続されたコンパレータから成る構成とすることができる。
　上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、コンパレータについて、ＬＣ共振の中間の遷移点を検知する構成とすることができる。ＬＣ共振の中間の遷移点については、電源電圧の１／２のレベル、又は、電源電圧の１／４のレベルとすることができる。
　また、上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、レベル検知回路から制御回路へのフィードバック経路中に同期遅延回路を有する構成とすることができる。このとき、同期遅延回路について、共振振幅の中間の遷移点に達する時間を検知し、この検知した時間と同じ時間を再生する構成とすることができる。
　また、上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、駆動回路のプルアップ素子について、ＮチャネルＭＯＳトランジスタから成る構成とすることができる。
　また、上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、駆動回路及び信号線がそれぞれ２組設けられており、２組の駆動回路から差動信号が出力される構成とすることができる。また、レベル検知回路について、電源電圧の１／４のレベルを検知する構成とすることができる。また、２組の駆動回路のプルアップ素子について、ＮチャネルＭＯＳトランジスタから成る構成とすることができる。
　また、上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、レベル検知回路から制御回路へのフィードバック経路中に設けられた同期遅延回路について、遅延時間が順方向と逆方向で調整可能な構成とすることができる。
　また、上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、直列接続回路のスイッチ素子が、ＮチャネルＭＯＳトランジスタから成るとき、スイッチ素子を駆動する制御パルスの電圧値を調整する回路を有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、ＬＣ共振の中間の遷移点が電源電圧の１／４のレベルであるとき、半導体回路装置の内部に、電源電圧を生成する小振幅電源生成回路を有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、２組の駆動回路に対応して、２組の同期遅延回路を設ける構成とすることができる。そして、２組の同期遅延回路について、２組の駆動回路の出力、及び、スイッチ素子を駆動する制御パルスを基に、共振振幅の中間の遷移点に達する時間を検知し、この検知した時間と同じ時間を再生する構成とすることができる。
　また、上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、制御回路について、外部から入力されるクロック信号、及び、２組の駆動回路の各出力に基づいて、スイッチ素子を駆動する制御パルスを生成する構成とすることができる。
　また、上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、スイッチ素子を駆動する制御パルスが非アクティブ状態のときに、インダクタ素子の両端を短絡する構成とすることができる。
　また、上述した好ましい構成を含む本開示の半導体回路装置及びこれを搭載したシステムにあっては、半導体回路装置が、信号線を通してクロックを分配するクロック分配回路である構成とすることができる。
＜第１実施形態＞
　本開示の第１実施形態は、パルス制御による間歇ＬＣ共振回路の例である。第１実施形態の半導体回路装置は、パルス制御で間歇的な共振を行うＬＣ共振回路を、クロックバッファ回路として用いるクロック分配回路である。
　第１実施形態では、ＬＣ共振回路をクロックバッファ回路として用いるクロック分配回路において、ＬＣ共振の中間の遷移点（中間レベル）を検知し、共振振幅の中間レベルに達する時間を検知するとともに、この検知した時間と同じ時間を再生する。これにより、微小なピーク電流変化でなく、共振振幅の変化の大きい中間の電位変化を検知し、ＬＣ共振時間を再現できるため、共振の微小なピーク電流を検知しなくても、制御パルスのタイミングとＬＣ共振回路の共振周期との同期をとることができる。
　ここで、「共振振幅の中間レベル」は、共振振幅の中点レベルであることが好ましい。但し、ここで言う「共振振幅の中間レベル」とは、厳密に共振振幅の中点レベルである場合の他、実質的に共振振幅の中点レベル（中点レベルの近傍レベル）である場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
　共振振幅の中間レベルを検知する方法としては、インバータ回路等の論理回路を用いる方法や、コンパレータを用いる方法などを例示することができる。また、スイッチ制御する時間幅を生成する方法としては、同期遅延回路（Synchronous Mirror Delay：ＳＭＤ）を用いる方法や、共振振幅の中間レベルを検知した後、遅延回路による回路遅延を用い、同期遅延回路を用いる場合に近い遅延幅を作る方法などを例示することができる。
　以下に、微小なピーク電流変化でなく、共振振幅の変化の大きい中間の電位変化を検知し、ＬＣ共振時間を再現するための第１実施形態に係るクロック分配回路の具体的な実施例について説明する。
［実施例１］
　実施例１は、クロック分配回路の電源電圧をＶDDとするとき、共振振幅の中間レベルとして、（１／２）ＶDDを検知する例である。実施例１に係るクロック分配回路の回路構成を図１に示す。図１に示すように、実施例１に係るクロック分配回路１０は、制御回路１１、駆動回路１２、直列接続回路１３、レベル検知回路１４、及び、同期遅延回路（ＳＭＤ）１５を有する構成となっている。
　制御回路１１は、回路入力端子２１を介して外部から入力されるクロック信号Ｃinを制御する。より具体的には、制御回路１１は、外部から入力されるクロック信号Ｃinに基づいて、駆動回路１２を駆動するための２つのクロックパルスＳＷp，ＳＷnを生成する。制御回路１１の具体的な回路構成については後述する。
　駆動回路１２は、電源電圧ＶDDのノードと、所定の固定電位、例えば接地電位ＧＮＤのノードとの間に直列に接続されたＰチャネルＭＯＳトランジスタＱｐ11及びＮチャネルＭＯＳトランジスタＱｎ11から構成されている。電源電圧ＶDD側のＰチャネルＭＯＳトランジスタＱｐ11は、信号線１６の電位をプルアップする素子であり、制御回路１１から与えられるクロックパルスＳＷpに応じてスイッチング動作（オン／オフ動作）を行う。接地電位ＧＮＤ側のＮチャネルＭＯＳトランジスタＱｎ11は、信号線１６の電位をプルダウンする素子であり、制御回路１１から与えられるクロックパルスＳＷnに応じてスイッチング動作を行う。
　駆動回路１２において、ＰチャネルＭＯＳトランジスタＱｐ11に代えて、ＮチャネルＭＯＳトランジスタを用いることも可能である。ＰチャネルＭＯＳトランジスタＱｐ11及びＮチャネルＭＯＳトランジスタＱｎ11の共通接続ノードＮ11は、駆動回路１２の出力端となっている。駆動回路１２の出力端ノードＮ11と回路出力端子２２との間には、信号線１６が配線されている。
　直列接続回路１３は、信号線１６と固定電位（例えば、接地電位ＧＮＤ）のノードとの間に直列に接続された、インダクタ素子１３１、スイッチ素子としての例えばＮチャネルのＭＯＳトランジスタ１３２、及び、容量素子１３３から構成されている。
　この直列接続回路１３において、インダクタ素子１３１は、信号線１６の配線容量と共にＬＣ共振回路を形成する。そして、インダクタ素子１３１のインダクタンス、及び、信号線１６の配線容量のキャパシタンスによってＬＣ共振回路の共振周波数が決まる。ＮチャネルＭＯＳトランジスタ１３２は、制御回路１１から与えられる制御パルスＳＷＲによるパルス制御によってオン／オフ動作を行うことで、ＬＣ共振回路に対して間歇的な共振の制御を行う。すなわち、ＮチャネルＭＯＳトランジスタ１３２は、パルス制御用のスイッチ素子である。尚、インダクタ素子１３１については、チップ内のメタル配線で構成されてもよいし、複数層のメタルから構成される３Ｄ-インダクタ構成であってもよい。以降で記述するインダクタ素子については、全て、複数層のメタルから構成される３Ｄ-インダクタ構成であってもよい。
　容量素子１３３は、ＬＣ共振回路の共振振幅の中間レベル、例えば（１／２）ＶDDを与える。ここで、共振振幅の中間レベルについて、「（１／２）ＶDD」とは、厳密に１／２）ＶDDである場合の他、実質的に１／２）ＶDDである場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
　レベル検知回路１４は、例えば、コンパレータ１４１から構成されている。コンパレータ１４１の一方の入力端は、信号線１６に接続されており、当該一方の入力端には、駆動回路１２の出力ＤＲＶOUTが与えられる。コンパレータ１４１の他方の入力端は、インダクタ素子１３１と容量素子１３３との間のノードＮ12に接続されており、当該他方の入力端には、（１／２）ＶDDが与えられる。これにより、レベル検知回路１４、即ち、コンパレータ１４１は、ＬＣ共振の中間の遷移点（中間レベル（１／２）ＶDD）を検知する。
　コンパレータ１４１の出力ＣＯＭＰOUTは、コンパレータ１４１から制御回路１１へのフィードバック経路中に設けられた同期遅延回路１５に、ＬＣ共振の周期の１／２の時間を計測した結果として供給される。同期遅延回路１５は、コンパレータ１４１によるＬＣ共振の中間の遷移点（中間レベル）の検知出力ＣＯＭＰOUTを基に、共振振幅の中間レベルに達する時間を検知し、この検知した時間と同じ時間を再生する。同期遅延回路１５の原理及び回路例については後述する。
　同期遅延回路１５の出力ＳＭＤOUTは、制御回路１１に供給される。これにより、レベル検知回路１４（コンパレータ１４１）の出力は、同期遅延回路１５を通して制御回路１１にフィードバックされることになる。
　図２に、実施例１に係るクロック分配回路１０における駆動回路１２を駆動するクロックパルスＳＷp，ＳＷn、ＭＯＳトランジスタ１３２を制御する制御パルスＳＷＲ、及び、ＬＣ共振回路の共振波形のタイミング関係を示す。
　図２のタイミング波形図から明らかなように、クロックパルスＳＷpの低レベルから高レベルへの遷移タイミングから、クロックパルスＳＷnの低レベルから高レベルへの遷移タイミングまでの期間が、制御パルスＳＷＲのアクティブ期間となる。そして、制御パルスＳＷＲの非アクティブ期間に、ＭＯＳトランジスタＴｒがオフ状態となり、ＬＣ共振回路の共振を停止させる。
　上記の構成の実施例１に係るクロック分配回路１０は、ＬＣ共振回路をクロックバッファ回路として、回路出力端子２２を通して負荷２０にクロック信号を分配する。このクロック分配回路１０において、レベル検知回路１４は、ＬＣ共振の中間レベル、具体的には（１／２）ＶDDを検知する。そして、同期遅延回路１５は、共振振幅の中間レベルに達する時間を検知するとともに、この検知した時間と同じ時間を再生する。
　上述したように、実施例１に係るクロック分配回路１０では、ＬＣ共振の中間の遷移点（中間レベル）を検知し、この検知出力（検知タイミング）に基づいて、共振振幅の中間レベルに達する時間を検知するとともに、この検知した時間と同じ時間を再生する。これにより、ＬＣ共振の共振振幅の変化の大きい中間の電位変化を検知し、ＬＣ共振時間を再現できるため、共振の微小なピーク電流を検知しなくても、制御パルスＳＷＲのタイミングとＬＣ共振回路の共振周期との同期をとることができる。
　尚、本実施例では、レベル検知回路１４として、コンパレータ１４１を用いるとしたが、これに限られるものではなく、例えば、インバータ回路等の論理回路を用いてＬＣ共振の中間の遷移点（中間レベル）を検知するようにしてもよい。
（制御回路）
　ここで、制御回路１１の具体的な回路構成について、２つの回路例を挙げて説明する。制御回路１１には、外部からクロック信号Ｃinが入力されるとともに、同期遅延回路１５の出力ＳＭＤOUTが入力される。
・第１回路例
　制御回路１１の第１回路例を図３Ａに示す。第１回路例に係る制御回路１１は、２入力ＮＡＮＤ回路１１１、２入力ＮＯＲ回路１１２、及び、２つのインバータ回路１１３，１１４から構成されている。
　クロック信号Ｃinは、ＮＡＮＤ回路１１１及びＮＯＲ回路１１２の各一方の入力となる。同期遅延回路１５の出力ＳＭＤOUTは、ＮＯＲ回路１１２の他方の入力となるとともに、インバータ回路１１３で反転されてＮＡＮＤ回路１１１の他方の入力となる。これにより、ＮＡＮＤ回路１１１の出力がクロックパルスＳＷpとして導出され、ＮＯＲ回路１１２の出力がクロックパルスＳＷnとして導出される。また、同期遅延回路１５の出力ＳＭＤOUTは、２つのインバータ回路１１３，１１４を経て、ＭＯＳトランジスタ１３２を制御する制御パルスＳＷＲとして導出される。
・第２回路例
　制御回路１１の第２回路例を図３Ｂに示す。第２回路例に係る制御回路１１は、３つのインバータ１１５，１１６，１１７、３入力ＮＡＮＤ回路１１８、３入力ＮＯＲ回路１１９、及び、２つの２入力ＮＯＲ回路１２０，１２１から構成されている。
　クロック信号Ｃinは、ＮＡＮＤ回路１１１及びＮＯＲ回路１１９の各第１の入力となると共に、インバータ回路１１５で反転されてＮＯＲ回路１２０の一方の入力となり、更にインバータ回路１１６で反転されてＮＡＮＤ回路１１１及びＮＯＲ回路１１９の各第２の入力となる。同期遅延回路１５の出力ＳＭＤOUTは、直接ＮＯＲ回路１１９の第３の入力及びＮＯＲ回路１２０の他方の入力になると共に、インバータ回路１１７で反転されてＮＡＮＤ回路１１１の第３の入力となる。
　そして、ＮＡＮＤ回路１１１の出力がクロックパルスＳＷpとして導出され、ＮＯＲ回路１１９の出力がクロックパルスＳＷnとして導出される。また、ＮＯＲ回路１１９の出力は、ＮＯＲ回路１２１の一方の入力となり、ＮＯＲ回路１２０の出力がＮＯＲ回路１２１の他方の入力となる。そして、ＮＯＲ回路１２１の出力は、ＭＯＳトランジスタ１３２を制御する制御パルスＳＷＲとして導出される。
（同期遅延回路）
　続いて、実施例１の同期遅延回路１５の原理及び回路例について説明する。
　先ず、同期遅延回路の基本的な原理について説明する。図４Ａに示すように、基本的な構成として、同期遅延回路は、負遅延生成回路１５１、順遅延（ＦＷＤ）回路１５２、及び、逆遅延（ＢＷＤ）回路１５３から成り、１サイクル目で遅延時間を計測し、２サイクル目で遅延時間を再生する。
　負遅延で生成したい遅延時間ｔPDを負遅延生成回路１５１に設定しておく。１サイクル目のパルス幅（ｔCK－ｔPD）のクロックパルスが、負遅延生成回路１５１及び順遅延回路１５２を通過する。２サイクル目のクロックパルスが１サイクル目のクロックパルスに追いついたところで、当該１サイクル目のクロックパルスは逆遅延回路１５３にミラーされ、逆遅延回路１５３を通るとき、１サイクル目での遅延時間ｔPDと同じだけの負遅延を受ける（ｔCK－ｔPD）。その結果、２サイクル目に対して－ｔPDの負遅延が得られる。このように、同期遅延回路１５によれば、２サイクルという極めて短いロックアップタイムで位相制御を行うことができる。図４Ｂに、基本的な原理についてのタイミングチャートを示す。
　実施例１に係る同期遅延回路１５は、上記の同期遅延回路の基本的な原理を応用したものである。実施例１に係る同期遅延回路１５について説明するための簡略化したブロック図を図５Ａに示し、実施例１に係る同期遅延回路１５の動作説明のためのタイミングチャートを図５Ｂに示す。
　実施例１に係る同期遅延回路１５は、図４Ａは、基本的な原理に基づく基本構成における負遅延生成回路１５１に代えて可変遅延回路１５４を用い、更に、入力パルスと逆遅延回路１５３の逆遅延出力パルスとを合成する合成回路１５５を備えた構成となっている。可変遅延回路１５４は、負遅延生成回路１５１と同じく負遅延を生成する機能を有するとともに、その遅延時間ｔVDが可変な構成となっている。
　上記の構成の実施例１に係る同期遅延回路１５は、入力パルスのパルス幅（ｔPW－ｔVD）を計測し、当該パルス幅（ｔPW－ｔVD）を、逆遅延回路１５３の逆遅延出力パルスとして再生する。具体的には、１サイクル目に、負遅延で生成したい遅延時間ｔVDを設定することで、２サイクル目に対して－ｔVDの負遅延を得ることができる。
　そして、合成回路１５５において、パルス幅ｔPWの入力パルスと、パルス幅（ｔPW－ｔVD）の逆遅延出力パルスとを合算することで、パルス幅（２ｔPW－ｔVD）の出力パルスを生成することができる。また、可変遅延回路１５４において、外部から遅延時間ｔVDを変え、出力パルスのパルス幅（２ｔPW－ｔVD）を調整することで、ＬＣ共振の共振周波数特性のピークの鋭さを表すＱ値の劣化等について、製造後に調整することができる。
　実施例１に係る同期遅延回路１５の具体的な回路例を図６に示し、同期遅延回路１５の具体的な回路例における各部の波形を図７に示す。
　図７に示すように、本回路例に係る同期遅延回路１５において、順遅延回路１５２は、コンパレータ１４１（図１参照）の出力ＣＯＭＰOUT及びその反転出力ＣＯＭＰOUTXをクロック入力とする、互いに直列に接続された多段の遅延単位回路群から構成されている。そして、遅延単位回路群の１段目の遅延単位回路には、可変遅延回路１５４の出力Ａが入力されている。また、最終段の遅延単位回路の出力端はオープンとなっている。
　逆遅延回路１５３は、コンパレータ１４１の出力ＣＯＭＰOUT及びその反転出力ＣＯＭＰOUTXをクロック入力とする、互いに直列に接続された多段の遅延単位回路群、及び、２入力ＮＡＮＤ回路１５６から構成されている。そして、遅延単位回路群の１段目の遅延単位回路の入力端には、低電位側の電源電圧ＶSSが印加されている。また、最終段の遅延単位回路の出力Ｂは、ＮＡＮＤ回路１５６の一方の入力となる。ＮＡＮＤ回路１５６は、コンパレータ１４１の反転出力ＣＯＭＰOUTXを他方の入力としている。そして、コンパレータ１４１の出力が同期遅延回路１５の出力ＳＭＤOUTとなる。
　図７のタイミングチャートには、コンパレータ１４１の出力ＣＯＭＰOUT、その反転出力ＣＯＭＰOUTX、可変遅延回路１５４の出力Ａ、逆遅延回路１５３の最終段の遅延単位回路の出力Ｂ、及び、同期遅延回路１５の出力ＳＭＤOUTのタイミング関係を示している。
［実施例２］
　実施例２は、共振振幅の中間レベルとして、（１／４）ＶDDを検知する例である。実施例２に係るクロック分配回路の回路構成を図８に示す。また、実施例２に係るクロック分配回路１０における各部の信号、具体的には、駆動回路１２を駆動するクロックパルスＳＷp，ＳＷn、ＭＯＳトランジスタ１３２を制御する制御パルスＳＷＲ、及び、ＬＣ共振回路の共振波形のタイミング関係を図９に示す。
　実施例２に係るクロック分配回路１０は、制御回路１１、駆動回路１２、直列接続回路１３、レベル検知回路１４、及び、同期遅延回路（ＳＭＤ）１５から成る点で、実施例１の場合と同じである。
　実施例１の場合と異なる点は、クロック分配回路１０の電源電圧をＶDDから（１／２）ＶDDに変更した点である。これにより、容量素子１３３によって与えられる、ＬＣ共振回路の共振振幅の中点レベルが（１／４）ＶDDとなる。ここで、共振振幅の中点レベルについて、「（１／４）ＶDD」とは、厳密に（１／４）ＶDDである場合の他、実質的に（１／４）ＶDDである場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
　上記の構成の実施例２に係るクロック分配回路１０において、レベル検知回路１４、即ち、コンパレータ１４１は、ＬＣ共振の中間レベル、具体的には（１／４）ＶDDを検知する。そして、同期遅延回路１５は、共振振幅の中間レベルに達する時間を検知するとともに、この検知した時間と同じ時間を再生する。これにより、ＬＣ共振の共振振幅の変化の大きい中間の電位変化を検知し、ＬＣ共振時間を再現できるため、共振の微小なピーク電流を検知しなくても、制御パルスＳＷＲのタイミングとＬＣ共振回路の共振周期との同期をとることができる。
　ところで、パルス制御で間歇的な共振を行う間歇ＬＣ共振回路では、インダクタ素子１３１及び容量素子１３３に対して直列に接続されたＭＯＳトランジスタ１３２を介して制御を行うために、共振周波数特性のピークの鋭さを表すＱ値が落ち、共振効率が落ちるため、電力効率を上げることが困難である。
　この問題に対して、実施例２に係るクロック分配回路１０では、ＬＣ共振の中間レベルを（１／４）ＶDDに下げることで、ＮチャネルＭＯＳトランジスタ１３２のゲート電圧を相対的に（１／４）ＶDD分上げ、ＯＮ電流を上げることができるため、共振効率を上げることができる。加えて、共振振幅を（１／２）ＶDDに下げることができるため、電源電圧がＶDDの場合よりも消費電力を下げることができる。
　本実施例では、共振振幅を下げる手法として、クロック分配回路１０の電源電圧、具体的には、駆動回路１２の電圧を（１／２）ＶDDに下げる手法を用いるとしたが、これに限られるものではない。例えば、電源電圧がＶDDの状態において、ＰチャネルトランジスタＱｐ11のサイズを小さくして共振振幅を下げる手法や、ＰチャネルトランジスタＱｐ11を駆動するクロックパルスＳＷpのパルス幅を狭くして共振振幅を下げる手法などを採ることもできる。また、共振振幅を下げることによって共振効率を上げる技術については、同期遅延回路１５を用いないクロック分配回路に対しても適用することができる。
　上述した実施例２に係るクロック分配回路１０によれば、共振振幅を（１／２）ＶDDに下げることで、ＬＣ共振を止めるためのＮチャネルＭＯＳトランジスタ１３２の駆動能力を高めることができるため、ＬＣ共振の回生効果を高めることができる。後述する、共振振幅を（１／２）ＶDDに下げる実施例においても同様である。
［実施例３］
　実施例３は、イネーブル信号ＥＮに応じて（１／２）ＶDDを生成する例である。実施例３に係るクロック分配回路の回路構成を図１０に示す。
　実施例３に係るクロック分配回路１０では、直列接続回路１３において、実施例１の容量素子１３３に代えて容量回路部１３４を設けた構成となっている。イネーブル信号ＥＮは、（１／２）ＶDDを生成するためのトリガー信号であり、入力端子２３を介して外部から供給され、制御回路１１及び容量回路部１３４に供給される。
　容量回路部１３４は、イネーブル信号ＥＮをトリガーとして、インダクタ素子１３１と容量回路部１３４との間のノードＮ12の電位ＣＮＯＤが、ＬＣ共振の中間レベルである（１／２）ＶDDになるように、当該（１／２）ＶDDを生成する。レベル検知回路１４の一例であるコンパレータ１４１は、一方の入力端が信号線１６に接続され、他方の入力端がインダクタ素子１３１と容量回路部１３４との間のノードＮ12に接続されている。
　コンパレータ１４１は、信号線１６の電位、即ち、駆動回路１２の出力ＤＲＶOUTと、（１／２）ＶDDとのクロスポイントを検知し、検知出力ＣＯＭＰOUTを同期遅延回路１５に供給する。同期遅延回路１５は、電源電圧ＶDDもしくは接地電位ＧＮＤから（１／２）ＶDDまでの遷移時間を検知し、更に当該遷移時間と同じ時間を再生することによってＬＣ共振の周期を生成する。
　以下に、実施例３に係るクロック分配回路１０における容量回路部１３４、コンパレータ１４１、及び、同期遅延回路１５の回路例について説明する。
（容量回路部）
　実施例３に係るクロック分配回路１０における容量回路部１３４の回路例を図１１に示す。本回路例に係る容量回路部１３４は、２つのインバータ回路１３４１，１３４２、ＰチャネルＭＯＳトランジスタＱｐ21、同じ容量値の２つの容量素子Ｃ0，Ｃ0、３つのトランスファゲート１３４３，１３４４，１３４５、ＮチャネルＭＯＳトランジスタＱｎ21、及び、同じ抵抗値の２つの抵抗素子Ｒ，Ｒから成るスイッチドキャパシタ回路の構成となっている。
　上記の構成の容量回路部１３４は、イネーブル信号ＥＮに応答して即時に、スイッチドキャパシタによって（１／２）ＶDDを生成し、そのレベルが抵抗素子Ｒ，Ｒによって保持される。そして、抵抗素子Ｒ，Ｒの共通接続ノードＮ21の電位が、図１０のノードＮ12の電位ＣＮＯＤとして導出される。
　スイッチドキャパシタ回路の動作原理を図１２に示す。図１２Ａは、容量回路部１３４のスイッチドキャパシタ回路の等価回路を示す回路図であり、図１２Ｂは、スイッチドキャパシタ回路のＳｌｅｅｐ時及びＡｃｔｉｖｅ時の等価回路を示す回路図である。図１２Ａの等価回路において、スイッチドキャパシタ回路のＡｃｔｉｖｅ時に、スイッチＳ_1（Ｓ_1_1，Ｓ_1_2）がｏｎ（閉）状態となることで、（１／２）ＶDDが生成され、Ｓｌｅｅｐ時に、スイッチＳ_2（Ｓ_2_1，Ｓ_2_2）がｏｎ状態となる。
（コンパレータ）
　実施例３に係るクロック分配回路１０におけるコンパレータ１４１の回路例を図１３に示す。本回路例に係るコンパレータ１４１は、差動コンパレータ１４１１、２つの２入力ＮＡＮＤ回路１４１２，１４１３、２入力ＮＯＲ回路１４１４、トランスファゲート１４１５、及び、２つのインバータ回路１４１６，１４１７から成る構成となっている。
　外部から入力されるクロック信号Ｃinは、ＮＡＮＤ回路１４１２及びＮＯＲ回路１４１４の各一方の入力となる。差動コンパレータ１４１１は、信号線１６の電位である駆動回路１２の出力ＤＲＶOUT、及び、インダクタ素子１３１と容量回路部１３４との間のノードＮ12の電位ＣＮＯＤを差動入力とする。そして、差動コンパレータ１４１１の出力ＤＲＣＭＰは、ＮＡＮＤ回路１４１２及びＮＯＲ回路１４１４の各他方の入力となる。
　ＮＡＮＤ回路１４１２の出力は、トランスファゲート１４１５を介してＮＡＮＤ回路１４１３の一方の入力となる。ＮＯＲ回路１４１４の出力は、インバータ回路１４１６で反転されてＮＡＮＤ回路１４１３の他方の入力となる。そして、ＮＡＮＤ回路１４１３の出力は、コンパレータ１４１の逆相出力ＣＯＭＰOUTBとなり、更に、インバータ回路１４１７で反転されてコンパレータ１４１の正相出力ＣＯＭＰOUTとなる。
（同期遅延回路）
　実施例３に係るクロック分配回路１０における同期遅延回路１５の回路例を図１４に示す。本回路例に係る同期遅延回路１５は、入力段に設けられたＰチャネルＭＯＳトランジスタＱｐ31、順遅延回路１５２、及び、逆遅延回路１５３から成り、電源電圧ＶDDもしくは接地電位ＧＮＤから（１／２）ＶDDまでの遷移時間を検知するとともに、当該遷移時間と同じ時間を再生する。
　順遅延回路１５２は、コンパレータ１４１の正相出力ＣＯＭＰOUT及び逆相出力ＣＯＭＰOUTXをクロック入力とする、互いに直列に接続された多段の遅延単位回路群から構成されている。そして、遅延単位回路群の１段目の遅延単位回路には、ＭＯＳトランジスタＱｐ31を介して、高電位側の電源電圧ＶDDが入力される。また、最終段の遅延単位回路の出力端はオープンとなっている。
　尚、同期遅延回路１５の遅延単位回路（遅延素子）は、図１４に示すように、クロックドインバータ構成になっている。クロックドインバータＸとしては、通常、ＣＭＯＳのクロックドインバータ構成が用いられる。但し、同期遅延回路１５の遅延単位回路については、ＣＭＯＳのクロックドインバータ構成に限られるものではなく、例えば、図１５Ａに示す、差動のレベルシフタから構成される差動のクロックドインバータ構成であってもよい。差動のクロックドインバータＸＸは、通常のクロックドインバータＸと置き換えることが可能であり、本明細書に記載の全ての同期遅延回路（ＳＭＤ）１５に適用することができる。図１５Ａに示す差動のクロックドインバータＸＸにおいて、入力ＩＮ1及び入力ＩＮ2が差動入力であり、出力ＯＵＴ1及び出力ＯＵＴ2が差動出力である。
　逆遅延回路１５３は、コンパレータ１４１の正相出力ＣＯＭＰOUT及び逆相出力ＣＯＭＰOUTXをクロック入力とする、互いに直列に接続された多段の遅延単位回路群から構成されている。そして、遅延単位回路群の１段目の遅延単位回路の入力端には、低電位側の電源電圧ＶSSが印加されている。また、最終段の遅延単位回路の出力が同期遅延回路１５の出力ＳＭＤOUTとして導出される。
　上述した容量回路部１３４、コンパレータ１４１、及び、同期遅延回路１５を有する実施例３に係るクロック分配回路１０における各部の信号のタイミング関係を図１５Ｂに示す。図１５Ｂのタイミングチャートには、イネーブル信号ＥＮ、クロック信号Ｃin、クロックパルスＳＷp，ＳＷn、制御パルスＳＷＲ、駆動回路１２の出力ＤＲＶOUT、ノードＮ12の電位ＣＮＯＤ、差動コンパレータ１４１１の出力ＤＲＣＭＰ、コンパレータ１４１の正相出力ＣＯＭＰOUT、及び、同期遅延回路１５の出力ＳＭＤOUTのタイミング関係を示している。駆動回路１２の出力ＤＲＶOUTの振幅はＶDDである。
［実施例４］
　実施例４は、実施例３の変形例であり、共振振幅の中間レベルとして、（１／４）ＶDDを検知する例である。実施例３の場合と異なる点は、駆動回路１２の電源電圧をＶDDから（１／２）ＶDDに変更した点である。実施例４に係るクロック分配回路の回路構成を図１６に示す。
　実施例４に係るクロック分配回路１０は、駆動回路１２の電源電圧が（１／２）ＶDDに設定されている以外は、基本的に、実施例３に係るクロック分配回路１０と同じである。但し、実施例４では、共振振幅の中間レベルとして、（１／４）ＶDDを検知することから、容量回路部１３４は、イネーブル信号ＥＮをトリガーとして、インダクタ素子１３１と容量回路部１３４との間のノードＮ12の電位ＣＮＯＤが、ＬＣ共振の中間レベルである（１／４）ＶDDになるように、当該（１／４）ＶDDを生成する。
（容量回路部）
　実施例４に係るクロック分配回路１０における容量回路部１３４の回路例を図１７に示す。本回路例に係る容量回路部１３４は、２つの容量素子Ｃ0，３Ｃ0の容量値が１：３の関係にある以外は、基本的に、実施例４に係るクロック分配回路１０における容量回路部１３４の回路構成（図１１参照）と同じである。
　実施例４に係るクロック分配回路１０における容量回路部１３４は、２つの容量素子Ｃ0，３Ｃ0の容量値が１：３に設定されていることで、インダクタ素子１３１と容量回路部１３４との間のノードＮ12の電位ＣＮＯＤとして、（１／４）ＶDDを生成することができる。
　上記の構成の実施例４に係るクロック分配回路１０によれば、実施例３の場合と同様の作用、効果を得ることができる。すなわち、ＬＣ共振の中間レベルを（１／４）ＶDDに下げることで、ＭＯＳトランジスタ１３２のゲート電圧を相対的に（１／４）ＶDD分上げ、オン電流を上げることができるため、共振効率を上げることができる。加えて、共振振幅を（１／２）ＶDDに下げることができるため、電源電圧がＶDDの場合よりも消費電力を下げることができる。
　上述した容量回路部１３４を有する実施例４に係るクロック分配回路１０における各部の信号のタイミング関係を図１８に示す。図１８のタイミングチャートには、イネーブル信号ＥＮ、クロック信号Ｃin、クロックパルスＳＷp，ＳＷn、制御パルスＳＷＲ、駆動回路１２の出力ＤＲＶOUT、ノードＮ12の電位ＣＮＯＤ、差動コンパレータ１４１１の出力ＤＲＣＭＰ、コンパレータ１４１の出力ＣＯＭＰOUT、及び、同期遅延回路１５の出力ＳＭＤOUTのタイミング関係を示している。駆動回路１２の出力ＤＲＶOUTの振幅は（１／２）ＶDDである。
［実施例５］
　実施例５は、実施例４の変形例であり、駆動回路のプルアップ素子にＮチャネルＭＯＳトランジスタを用いる例である。実施例５に係るクロック分配回路の回路構成を図１９に示す。実施例５に係るクロック分配回路１０では、実施例４の場合と同様に、駆動回路の電源電圧が（１／２）ＶDDに設定されている。
　実施例５に係るクロック分配回路１０において、駆動回路１２は、電源電圧（１／２）ＶDDのノードと、接地電位ＧＮＤのノードとの間に直列に接続された共にＮチャネルのＭＯＳトランジスタＱｎ01，Ｑｎ02から構成されている。電源電圧（１／２）ＶDD側のＮチャネルＭＯＳトランジスタＱｎ01は、プルアップ素子であり、接地電位ＧＮＤ側のＮチャネルＭＯＳトランジスタＱｎ02は、プルダウン素子である。
　実施例５に係るクロック分配回路１０では、駆動回路１２の電源電圧が（１／２）ＶDDに設定されており、駆動回路１２の出力電圧ＤＴＶＲOUTの振幅が（１／２）ＶDDとなる。このことにより、駆動回路１２のプルアップ素子にＮチャネルＭＯＳトランジスタを利用しても、クロックパルスＳＷn1のＯＮ電圧ＶDDと出力電圧（１／２）ＶDDとの間に（１／２）ＶDDの電位差がある。従って、ＭＯＳトランジスタＱｎ01の閾値電圧が（１／２）ＶDDよりも低ければ、駆動回路１２の出力電圧ＤＴＶＲOUTとして（１／２）ＶDDの出力が可能となる。
　上述した電位関係の下に、実施例５に係るクロック分配回路１０では、駆動回路１２のプルアップ素子にＮチャネルＭＯＳトランジスタＱｎ01を用いている。これにより、駆動回路１２の制御信号、即ち、プルアップ側のクロックパルスＳＷn1、プルダウン側のクロックパルスＳＷn2が丁度９０度位相がずれた波形で駆動回路１２の制御が可能になる。その結果、クロックパルスＳＷn1及びクロックパルスＳＷn2を生成する制御回路１１について単純な回路構成にて実現可能になる。
　以下に、実施例５に係るクロック分配回路１０における制御回路１１の具体的な回路例について説明する。コンパレータ１４１及び同期遅延回路１５については、実施例３に係るクロック分配回路１０におけるコンパレータ１４１及び同期遅延回路１５と同じ回路構成（図１３、図１４参照）とすることができる。
（制御回路）
　実施例５に係るクロック分配回路１０における制御回路１１の回路例を図２０に示す。本回路例に係る制御回路１１は、２つのインバータ回路１１５，１６、２つの２入力ＮＯＲ回路１１２，１２１、及び、３入力ＮＯＲ回路１１９から成る構成となっている。
　外部から入力されるクロック信号Ｃinは、インバータ回路１１５で反転されてＮＯＲ回路１１２の一方の入力となり、インバータ回路１１６で更に反転されてＮＯＲ回路１１９の第１の入力となるとともに、直接ＮＯＲ回路１１９の第２の入力となる。同期遅延回路１５の出力ＳＭＤOUTは、ＮＯＲ回路１１２の他方の入力となるとともに、ＮＯＲ回路１１９の第３の入力となる。
　そして、ＮＯＲ回路１１２の出力は、プルアップ側のＭＯＳトランジスタＱｎ01を駆動するクロックパルスＳＷn1として導出され、ＮＯＲ回路１１２の出力は、プルダウン側のＭＯＳトランジスタＱｎ02を駆動するクロックパルスＳＷn2として導出される。また、ＮＯＲ回路１１２及びＮＯＲ回路１１９の各出力は、ＮＯＲ回路１２１を通してパルス制御用のＮチャネルＭＯＳトランジスタ１３２を制御する制御パルスＳＷＲとして導出される。
　上述した制御回路１１を有する実施例５に係るクロック分配回路１０における各部の信号のタイミング関係を図２１に示す。図２１のタイミングチャートには、イネーブル信号ＥＮ、クロック信号Ｃin、クロックパルスＳＷn1，ＳＷn2、制御パルスＳＷＲ、駆動回路１２の出力ＤＲＶOUT、ノードＮ12の電位ＣＮＯＤ、コンパレータ１４１の出力ＣＯＭＰOUT、及び、同期遅延回路１５の出力ＳＭＤOUTのタイミング関係を示している。駆動回路１２の出力ＤＲＶOUTの振幅は（１／２）ＶDDである。
［実施例６］
　実施例６は、実施例１の単相の構成を差動にした差動構成の例である。実施例６に係るクロック分配回路の回路構成を図２２に示す。実施例６では、差動構成としているため、駆動回路として、２組の駆動回路１２Ａ及び駆動回路１２Ｂが設けられる一方、ＬＣ共振回路の共振振幅の中間レベルを生成する容量素子（容量回路部）が不要な構成となっている。
　制御回路１１には、回路入力端子２１Ａ，２１Ｂを介して外部から、互いに逆相のクロック信号Ｃin，ＣinBが入力される。制御回路１１は、クロック信号Ｃin，ＣinBに基づいて、駆動回路１２Ａを駆動するためのクロックパルスＳＷp，ＳＷn、駆動回路１２Ｂを駆動するためのクロックパルスＳＷpB，ＳＷnB、及び、パルス制御用のＮチャネルＭＯＳトランジスタ１３２を駆動するための制御パルスＳＷＲを生成する。
　駆動回路１２Ａは、電源電圧ＶDDのノードと接地電位ＧＮＤのノードとの間に直列に接続されたＰチャネルＭＯＳトランジスタＱｐ11及びＮチャネルＭＯＳトランジスタＱｎ11から構成されている。ＰチャネルＭＯＳトランジスタＱｐ11は、制御回路１１から与えられるクロックパルスＳＷpに応じてスイッチング動作を行い、ＮチャネルＭＯＳトランジスタＱｎ11は、制御回路１１から与えられるクロックパルスＳＷnに応じてスイッチング動作を行う。
　駆動回路１２Ｂは、電源電圧ＶDDのノードと接地電位ＧＮＤのノードとの間に直列に接続されたＰチャネルＭＯＳトランジスタＱｐ12及びＮチャネルＭＯＳトランジスタＱｎ12から構成されている。ＰチャネルＭＯＳトランジスタＱｐ12は、制御回路１１から与えられるクロックパルスＳＷpBに応じてスイッチング動作を行い、ＮチャネルＭＯＳトランジスタＱｎ12は、制御回路１１から与えられるクロックパルスＳＷnBに応じてスイッチング動作を行う。
　駆動回路１２Ａの出力端と回路出力端子２２Ａとの間には信号線１６Ａが配線され、駆動回路１２Ｂの出力端と回路出力端子２２Ｂとの間には信号線１６Ｂが配線されている。そして、信号線１６Ａと信号線１６Ｂとの間には、インダクタ素子１３１Ａ、例えばＮチャネルのＭＯＳトランジスタ１３２、及び、インダクタ素子１３１Ｂの直列接続回路１３が接続されている。尚、インダクタ素子１３１Ａ、１３１Ｂを設けず、ＭＯＳトランジスタ１３２のドレイン電極を信号線１６Ａに直接接続するとともに、ＭＯＳトランジスタ１３２のソース電極を信号線１６Ｂに直接接続するようにしてもよい。
　この直列接続回路１３において、インダクタ素子１３１Ａは、信号線１６Ａの配線容量と共にＬＣ共振回路を形成し、インダクタ素子１３１Ａのインダクタンス、及び、信号線１６Ａの配線容量のキャパシタンスによって共振周波数が決まる。また、インダクタ素子１３１Ｂは、信号線１６Ｂの配線容量と共にＬＣ共振回路を形成し、インダクタ素子１３１Ｂのインダクタンス、及び、信号線１６Ａの配線容量のキャパシタンスによって共振周波数が決まる。
　レベル検知回路１４は、例えば、コンパレータ１４１から構成されている。コンパレータ１４１の一方の入力端は、信号線１６Ａに接続されており、当該一方の入力端には、駆動回路１２Ａの出力ＤＲＶOUTが与えられる。コンパレータ１４１の他方の入力端は、信号線１６Ｂに接続されており、当該他方の入力端には、駆動回路１２Ｂの出力ＤＲＶOUTBが与えられる。そして、コンパレータ１４１は、駆動回路１２Ａ，１２Ｂの差動出力、即ち、出力ＤＲＶOUT及び出力ＤＲＶOUTBのクロスポイントを、共振振幅の中間レベルとして検知する。
　コンパレータ１４１の出力ＣＯＭＰOUTは、同期遅延回路１５に供給される。同期遅延回路１５は、コンパレータ１４１によるＬＣ共振の中間の遷移点（中間レベル）の検知出力ＣＯＭＰOUTを基に、共振振幅の中間レベルに達する時間を検知し、この検知した時間と同じ時間を再生する。同期遅延回路１５の原理及び回路例については後述する。
　コンパレータ１４１の出力ＣＯＭＰOUTは、コンパレータ１４１から制御回路１１へのフィードバック経路中に設けられた同期遅延回路１５に、ＬＣ共振の周期の１／２の時間を計測した結果として供給される。同期遅延回路１５は、コンパレータ１４１によって検知された出力ＤＲＶOUT及び出力ＤＲＶOUTBのクロスポイントを基に、共振振幅の中間レベルに達する時間を検知し、この検知した時間と同じ時間を再生する。同期遅延回路１５の出力ＳＭＤOUTは、制御回路１１に供給される。
　上記の構成の実施例６に係るクロック分配回路１０では、駆動回路１２及び信号線１６がそれぞれ２組設けられており、２組の駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTBが差動信号があるため、反転信号を有効に利用することで、制御回路１１やコンパレータ１４１の回路構成を簡素化することができる。また、ＬＣ共振の共振振幅の変化の大きい中間の電位変化の検知について、差動信号のクロスポイントを利用できる。その結果、全体として、実施例１の単相構成の場合よりも、回路構成の簡素化を図ることができる。
　以下に、実施例６に係るクロック分配回路１０におけるコンパレータ１４１及び制御回路１１の具体的な回路例について説明する。尚、同期遅延回路１５については、実施例３に係るクロック分配回路１０の同期遅延回路１５と同じ回路構成（図１４参照）とすることができる。
（コンパレータ）
　実施例６に係るクロック分配回路１０におけるコンパレータ１４１の回路例を図２３に示す。本回路例に係るコンパレータ１４１は、差動コンパレータ１４１１、３つの２入力ＮＡＮＤ回路１４１２Ａ，１４１２Ｂ，１４１３、及び、２つのインバータ回路１４１７から成る構成となっている。
　差動コンパレータ１４１１は、信号線１６Ａの電位である駆動回路１２Ａの出力ＤＲＶOUT、及び、信号線１６Ｂの電位である駆動回路１２Ｂの出力ＤＲＶOUTBを差動入力とする。そして、差動コンパレータ１４１１の差動出力ＤＲＣＭＰ，ＤＲＣＭＰＢは、ＮＡＮＤ回路１４１２Ａ，１４１２Ｂの各一方の入力となる。尚、差動コンパレータ１４１１については、信号の反転レベルを検知できればよいことから、インバータ回路やＮＡＮＤ回路などを代用することができる。
　ＮＡＮＤ回路１４１２Ａ，１４１２Ｂは、外部から入力されるクロック信号Ｃin，ＣinBを各他方の入力とする。そして、ＮＡＮＤ回路１４１２Ａ，１４１２Ｂの各出力は、ＮＡＮＤ回路１４１３の２入力となる。そして、ＮＡＮＤ回路１４１３の出力は、コンパレータ１４１の逆相出力ＣＯＭＰOUTBとなり、更に、インバータ回路１４１７で反転されてコンパレータ１４１の正相出力ＣＯＭＰOUTとなる。
（制御回路）
　実施例６に係るクロック分配回路１０における制御回路１１の回路例を図２４に示す。本回路例に係る制御回路１１は、４つのインバータ回路１１５Ａ，１１５Ｂ，１１６Ａ，１１６Ｂ、２つの３入力ＮＯＲ回路１１９Ａ，１１９Ｂ、２入力ＮＯＲ回路１２１、及び、２つのインバータ回路１２２，１２３から成る構成となっている。
　外部から入力されるクロック信号Ｃinは、インバータ回路１１５Ａ及びインバータ回路１１６Ａを経てＮＯＲ回路１１９Ａの第１の入力となるとともに、直接ＮＯＲ回路１１９Ａの第２の入力となる。クロック信号ＣinBは、インバータ回路１１５Ｂ及びインバータ回路１１６Ｂを経てＮＯＲ回路１１９Ｂの第１の入力となるとともに、直接ＮＯＲ回路１１９Ｂの第２の入力となる。
　ＮＯＲ回路１１９Ａ及びＮＯＲ回路１１９Ｂは、同期遅延回路１５の出力ＳＭＤOUTを各第３の入力とする。そして、ＮＯＲ回路１１９Ａ及びＮＯＲ回路１１９Ｂの各出力は、入力ＮＯＲ回路１２１を通して、直列接続回路１３のＮチャネルＭＯＳトランジスタ１３２を制御する制御パルスＳＷＲとして導出される。
　また、ＮＯＲ回路１１９Ａの出力は、駆動回路１２ＡのＮチャネルＭＯＳトランジスタＱｎ11を駆動するクロックパルスＳＷnとして直接導出されるとともに、インバータ回路１２２を通して、駆動回路１２ＢのＮチャネルＭＯＳトランジスタＱｎ12を駆動するクロックパルスＳＷnBとして導出される。
　また、ＮＯＲ回路１１９Ｂの出力は、駆動回路１２ＢのＰチャネルＭＯＳトランジスタＱｐ12を駆動するクロックパルスＳＷpBとして直接導出されるとともに、インバータ回路１２３を通して、駆動回路１２ＡのＰチャネルＭＯＳトランジスタＱｐ12を駆動するクロックパルスＳＷpとして導出される。
　上述したコンパレータ１４１及び制御回路１１を有する実施例６に係るクロック分配回路１０における各部の信号のタイミング関係を図２５に示す。図２５のタイミングチャートには、クロック信号Ｃin，ＣinB、クロックパルスＳＷp，ＳＷn、クロックパルスＳＷnB，ＳＷpB、制御パルスＳＷＲ、２組の駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTB、差動コンパレータ１４１１の出力ＤＲＣＭＰ，ＤＲＣＭＰＢ、コンパレータ１４１の出力ＣＯＭＰOUT、及び、同期遅延回路１５の出力ＳＭＤOUTのタイミング関係を示している。駆動回路１２の出力ＤＲＶOUT及び駆動回路１２Ｂの出力ＤＲＶOUTBの振幅はＶDDである。
［実施例７］
　実施例７は、差動構成の実施例６の変形例であり、共振振幅の中間レベルとして、（１／４）ＶDDを検知する例である。実施例７に係るクロック分配回路の回路構成を図２６に示す。
　実施例７に係るクロック分配回路１０は、制御回路１１、２組の駆動回路１２Ａ，１２Ｂ、直列接続回路１３、レベル検知回路１４（具体的には、コンパレータ１４１）、及び、同期遅延回路（ＳＭＤ）１５から成る点で、実施例６の場合と同じである。尚、インダクタ素子１３１Ａ、１３１Ｂを設けず、ＭＯＳトランジスタ１３２のドレイン電極を信号線１６Ａに直接接続するとともに、ＭＯＳトランジスタ１３２のソース電極を信号線１６Ｂに直接接続するようにしてもよい。
　実施例６の場合と異なる点は、２組の駆動回路１２Ａ，１２Ｂの電源電圧をＶDDから（１／２）ＶDDに変更した点である。これにより、容量素子１３３によって与えられる、ＬＣ共振回路の共振振幅の中点レベルが（１／４）ＶDDとなる。
　上記の構成の実施例７に係るクロック分配回路１０において、レベル検知回路１４、即ち、コンパレータ１４１は、ＬＣ共振の中間レベル、具体的には（１／４）ＶDDを検知する。そして、同期遅延回路１５は、共振振幅の中間レベルに達する時間を検知するとともに、この検知した時間と同じ時間を再生する。
　実施例７に係るクロック分配回路１０も差動構成であることで、実施例６の場合と同様の作用、効果を得ることができる。具体的には、差動信号があるため、反転信号を有効に利用することで、制御回路１１やコンパレータ１４１の回路構成を簡素化することができる。また、ＬＣ共振の中間レベルを（１／４）ＶDDに下げたことで、実施例２の場合と同様の作用、効果を得ることができる。具体的には、ＭＯＳトランジスタ１３２のゲート電圧を相対的に（１／４）ＶDD分上げ、オン電流を上げることができるため、共振効率を上げることができ、加えて、共振振幅を（１／２）ＶDDに下げることができるため、電源電圧がＶDDの場合よりも消費電力を下げることができる。
　実施例７に係るクロック分配回路１０における各部の信号のタイミング関係を図２７に示す。図２７のタイミングチャートには、クロック信号Ｃin，ＣinB、クロックパルスＳＷp，ＳＷn、クロックパルスＳＷnB，ＳＷpB、制御パルスＳＷＲ、２組の駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTB、コンパレータ１４１の出力ＣＯＭＰOUT、及び、同期遅延回路１５の出力ＳＭＤOUTのタイミング関係を示している。駆動回路１２の出力ＤＲＶOUT及び駆動回路１２Ｂの出力ＤＲＶOUTBの振幅は（１／２）ＶDDである。
［実施例８］
　実施例８は、実施例６の変形例であり、２組の駆動回路のプルアップ素子にＮチャネルＭＯＳトランジスタを用いる例である。実施例８に係るクロック分配回路の回路構成を図２８に示す。実施例８に係るクロック分配回路１０では、実施例７の場合と同様に、２組の駆動回路の電源電圧が（１／２）ＶDDに設定されている。
　実施例８に係るクロック分配回路１０において、駆動回路１２Ａは、電源電圧（１／２）ＶDDのノードと、接地電位ＧＮＤのノードとの間に直列に接続された、共にＮチャネルのＭＯＳトランジスタＱｎ01，Ｑｎ11から構成されている。駆動回路１２Ｂは、電源電圧（１／２）ＶDDのノードと、接地電位ＧＮＤのノードとの間に直列に接続された、共にＮチャネルのＭＯＳトランジスタＱｎ02，Ｑｎ12から構成されている。
　２組の駆動回路１２Ａ，１２Ｂにおいて、電源電圧（１／２）ＶDD側のＮチャネルＭＯＳトランジスタＱｎ01，Ｑｎ02は、プルアップ素子であり、接地電位ＧＮＤ側のＮチャネルＭＯＳトランジスタＱｎ11，Ｑｎ12は、プルダウン素子である。そして、駆動回路１２ＡのＭＯＳトランジスタＱｎ01、及び、駆動回路１２ＢのＭＯＳトランジスタＱｎ12は、制御回路１１で生成されるクロックパルスＳＷn1によって駆動される。駆動回路１２ＡのＭＯＳトランジスタＱｎ11、及び、駆動回路１２ＢのＭＯＳトランジスタＱｎ02は、制御回路１１で生成されるクロックパルスＳＷn2によって駆動される。
　実施例８に係るクロック分配回路１０では、２組の駆動回路１２Ａ，１２Ｂの電源電圧が（１／２）ＶDDに設定されており、駆動回路１２の出力電圧ＤＴＶＲOUTの振幅が（１／２）ＶDDとなる。従って、２組の駆動回路１２Ａ，１２Ｂのプルアップ素子にＮチャネルＭＯＳトランジスタを用いることで、実施例５の場合と同様の理由により、クロックパルスＳＷn1及びクロックパルスＳＷn2を生成する制御回路１１について単純な回路構成にて実現可能になる。
　以下に、実施例８に係るクロック分配回路１０における制御回路１１の具体的な回路例について説明する。コンパレータ１４１及び同期遅延回路１５については、実施例３に係るクロック分配回路１０におけるコンパレータ１４１（図２３参照）、及び、実施例６に係るクロック分配回路１０における同期遅延回路１５（図１４参照）と同じ回路構成とすることができる。
（制御回路）
　実施例８に係るクロック分配回路１０における制御回路１１の回路例を図２９に示す。本回路例に係る制御回路１１は、４つのインバータ回路１１５Ａ，１１５Ｂ，１１６Ａ，１１６Ｂ、２つの３入力ＮＯＲ回路１１９Ａ，１１９Ｂ、及び、２入力ＮＯＲ回路１２１、２つのインバータ回路１２２，１２３から成る構成となっている。
　外部から入力されるクロック信号Ｃinは、インバータ回路１１５Ａ及びインバータ回路１１６Ａを経てＮＯＲ回路１１９Ａの第１の入力となるとともに、直接ＮＯＲ回路１１９Ａの第２の入力となる。クロック信号ＣinBは、インバータ回路１１５Ｂ及びインバータ回路１１６Ｂを経てＮＯＲ回路１１９Ｂの第１の入力となるとともに、直接ＮＯＲ回路１１９Ｂの第２の入力となる。
　ＮＯＲ回路１１９Ａ及びＮＯＲ回路１１９Ｂは、同期遅延回路１５の出力ＳＭＤOUTを各第３の入力とする。そして、ＮＯＲ回路１１９Ａ及びＮＯＲ回路１１９Ｂの各出力は、入力ＮＯＲ回路１２１を通して、直列接続回路１３のＮチャネルＭＯＳトランジスタ１３２を制御する制御パルスＳＷＲとして導出される。
　また、ＮＯＲ回路１１９Ａの出力は、駆動回路１２ＡのＮチャネルＭＯＳトランジスタＱｎ01、及び、駆動回路１２ＢのＮチャネルＭＯＳトランジスタＱｎ12を駆動するクロックパルスＳＷnとして直接導出される。ＮＯＲ回路１１９Ｂの出力は、駆動回路１２ＡのＮチャネルＭＯＳトランジスタＱｎ11、及び、駆動回路１２ＢのＮチャネルＭＯＳトランジスタＱｎ02を駆動するクロックパルスＳＷn2として直接導出される。
　上述した制御回路１１を有する実施例８に係るクロック分配回路１０における各部の信号のタイミング関係を図３０に示す。図３０のタイミングチャートには、クロック信号Ｃin，ＣinB、クロックパルスＳＷn1，ＳＷn2、制御パルスＳＷＲ、２組の駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTB、コンパレータ１４１の出力ＣＯＭＰOUT、及び、同期遅延回路１５の出力ＳＭＤOUTのタイミング関係を示している。駆動回路１２Ａの出力ＤＲＶOUT及び駆動回路１２Ｂの出力ＤＲＶOUTBの振幅は（１／２）ＶDDである。尚、インダクタ素子１３１Ａ、１３１Ｂを設けず、ＭＯＳトランジスタ１３２のドレイン電極を信号線１６Ａに直接接続するとともに、ＭＯＳトランジスタ１３２のソース電極を信号線１６Ｂに直接接続するようにしてもよい。
［実施例９］
　実施例９は、同期遅延回路１５の変形例であり、同期遅延回路１５の遅延時間を順方向と逆方向で調整可能にした回路例である。実施例９に係る同期遅延回路１５の回路例を図３１に示す。また、実施例９に係る同期遅延回路の回路例における各部の信号を図３２に示す。図３２のタイミングチャートには、コンパレータ１４１の出力ＣＯＭＰOUT、その反転出力ＣＯＭＰOUTX、可変遅延回路１５４の出力Ａ、逆遅延回路１５３の最終段の遅延単位回路の出力Ｂ、及び、同期遅延回路１５の出力ＳＭＤOUTのタイミング関係を示している。
　ＬＣ共振回路を用いるクロック分配回路１０において、ＬＣ共振の回生率が悪い場合、実施例１などの単相構成では、信号が振幅の中点を通ったあと、実施例６などの差動構成では、差動信号のクロスポイントを通ったあと回生されるクロック信号が共振のピークに達する時間が短くなる。実施例９では、クロック信号が共振のピークに達する時間を調整可能にする。
　図３３に、実施例９に係る同期遅延回路１５の遅延単位回路の構成及び遅延比の関係を示す。図３３に示す実施例９に係る同期遅延回路１５では、遅延比が、例えば、順方向で駆動比１と駆動比１．２５、逆方向で駆動比１と駆動比０．９に設定可能である。この順方向と逆方向の駆動比の組み合わせにより、遅延時間比について、図３４の表に示すように、１，０．９，０．８，０．７２と４段階の設定が可能になる。図３４の表には、遅延調整コードである順方向の論理（Ｆsel）及び逆方向の論理（Ｂsel）と、順方向駆動比、逆方向駆動比、及び、遅延時間比の関係を示している。
　この遅延時間比の設定については、クロック分配回路１０の製造後でも変更することが可能であり、プロセス等のバラツキの変化によって、回生率に違いが生じるようなことがあった場合でも、チップ毎にも設定が可能になる。尚、実施例９に係る同期遅延回路１５においても、遅延単位回路（遅延素子）について、図１５Ａに示す差動のクロックドインバータで構成することができる。
［実施例１０］
　実施例１０は、同期遅延回路の代替回路の例である。実施例１０に係る同期遅延回路の代替回路の回路例を図３５Ａに示す。
　実施例１０に係る同期遅延回路の代替回路１５０は、可変遅延回路１５４及び２入力ＮＡＮＤ回路１５５から成る簡易型の構成となっている。コンパレータ１４１の反転出力ＣＯＭＰOUTBは、可変遅延回路１５４を経て逆遅延出力となり、ＮＡＮＤ回路１５５の一方の入力となるとともに、直接ＮＡＮＤ回路１５５の他方の入力となる。そして、ＮＡＮＤ回路１５５の出力が代替回路１５０の出力ＳＭＤOUTとして導出され、制御回路１１に供給される。
　実施例１０に係る同期遅延回路の代替回路１５０における各部の信号のタイミング関係を図３５Ｂに示す。図３５Ｂのタイミングチャートには、コンパレータ１４１の反転出力ＣＯＭＰOUTB、逆遅延出力（可変遅延回路１５４の出力）、及び、代替回路１５０の出力ＳＭＤOUTのタイミング関係を示している。
　コンパレータ１４１の反転出力ＣＯＭＰOUTBは、ＬＣ共振の周期の１／２の時間を計測した結果である。従って、実施例１０に係る同期遅延回路の代替回路１５０は、回生して戻る時間幅を設定する構成となっている。回生時間については、実測で計測して遅延調整コードで可変遅延回路１５４に設定可能になっており、最適値をクロック分配回路１０の製造後にも設定可能である。
［実施例１１］
　実施例１１は、実施例３の変形例であり、パルス制御用のＮチャネルＭＯＳトランジスタの制御パルスを制御する例である。実施例１１に係るクロック分配回路の回路構成を図３６に示す。
　実施例１１に係るクロック分配回路１０は、実施例３に係るクロック分配回路１０（図１０参照）に、パルス制御用のＮチャネルＭＯＳトランジスタ１３２の制御パルスＳＷＲＢの電圧値を調整する（即ち、制御パルスＳＷＲにブート（ＢＯＯＴ）をかける）ブート回路１７を備えた構成となっている。ここで、制御パルスＳＷＲＢは、実施例３の場合の制御パルスＳＷＲの反転信号である。
　ブート回路１７は、ＮチャネルＭＯＳトランジスタ１３２のＯＮ電流を確保するために、容量回路部１３４によって生成されるノードＮ12の電位ＣＮＯＤである（１／２）ＶDDを利用し、制御パルスＳＷＲＢに対してブートをかけ、制御パルスＶGCTとしてＭＯＳトランジスタ１３２のゲート電極に印加する。ブート回路１７は、制御パルスＶGCTの電圧値について、例えば、２ＶDDから１．５ＶDDに調整する。
（ブート回路）
　実施例１１に係るクロック分配回路１０におけるブート回路１７の回路例を図３７に示す。本回路例に係るブート回路１７は、容量回路部１３４によって生成されるノードＮ12の電位ＣＮＯＤである（１／２）ＶDDを利用して過度のブート電圧の印加を回避した回路構成となっている。
　具体的には、クロック分配回路１０のノードＮ12の電位ＣＮＯＤである（１／２）ＶDDが与えられるノードＮ41には、ＮチャネルＭＯＳトランジスタＱｎ41及び容量素子Ｃ41の直列接続回路１７１、及び、ＮチャネルＭＯＳトランジスタＱｎ42及び容量素子Ｃ42の直列接続回路１７２が接続されている。
　そして、直列接続回路１７２側のＭＯＳトランジスタＱｎ41のゲート電極が、ＭＯＳトランジスタＱｎ41と容量素子Ｃ41の一端との共通接続ノードＮ42に接続されている。また、直列接続回路１７３側のＭＯＳトランジスタＱｎ42のゲート電極が、ＭＯＳトランジスタＱｎ42と容量素子Ｃ42の一端との共通接続ノードＮ43に接続されている。
　容量素子Ｃ41及び容量素子Ｃ42の各他端間には、インバータ回路１７３が接続されている。このインバータ回路１７３の入力端には、外部から入力される、振幅がＧＮＤ－ＶDDのクロック信号ＣＫinが印加される。
　直列接続回路１７２側の共通接続ノードＮ43と、低電位側の固定電位、例えば接地電位ＧＮＤとの間には、ＰチャネルＭＯＳトランジスタＱｐ51及びＮチャネルＭＯＳトランジスタＱｎ51が直列に接続されている。そして、ＭＯＳトランジスタＱｐ51及びＭＯＳトランジスタＱｎ51の共通接続ノードＮ44から制御パルスＶGCTが導出される。
　このブート回路１７の作用により、制御パルスＶGCTの電圧値について、例えば、２ＶDDから１．５ＶDDに調整され、過度のブート電圧の印加が回避される。この電圧値が調整された制御パルスＶGCTは、パルス制御用のＮチャネルＭＯＳトランジスタ１３２のゲート電極に印加される。
　尚、上記の構成のブート回路１７では、容量回路部１３４によって生成されるノードＮ12の電位ＣＮＯＤである（１／２）ＶDDを利用することで、過度のブート電圧の印加を回避するとしたが、ノードＮ12の電位ＣＮＯＤが（１／４）ＶDDになる実施例４に対しても同様に適用することができる。
［実施例１２］
　実施例２、実施例４、及び、実施例７など、小振幅出力の構成例では、外部から（１／２）ＶDDを得る場合を前提としているが、外部から（１／２）ＶDDを得ることができない場合がある。実施例１２は、（１／２）ＶDDを内部で生成する小振幅電源生成回路を内蔵する例である。
　ここでは、（１／２）ＶDDの小振幅電源生成回路１８について、３つの回路例を例示する。以下に説明する第１回路例、第２回路例、及び、第３回路例クロック分配回路１０については、チップエリア、チップ構成によって使い分けるようにする。
（第１回路例）
　実施例１２に係るクロック分配回路１０における小振幅電源生成回路１８の第１回路例の回路図を図３８Ａに示す。
　第１回路例に係る小振幅電源生成回路１８は、差動アンプ１８１、同じ抵抗値の２つの抵抗素子Ｒ51，Ｒ51、ＰチャネルＭＯＳトランジスタＱ51、及び、容量素子Ｃ51から成るリニアレギュレータを用いた構成となっている。リニアレギュレータは、安定した電圧（即ち、（１／２）ＶDD）を供給するリニア方式の電圧レギュレータである。
（第２回路例）
　実施例１２に係るクロック分配回路１０における小振幅電源生成回路１８の第２回路例の回路図を図３８Ｂに示す。
　第２回路例に係る小振幅電源生成回路１８は、スイッチドキャパシタ方式のＤＣ－ＤＣコンバータによって構成されている。具体的には、本回路例に係るに係る小振幅電源生成回路１８は、３つのインバータ回路１８２，１８３，１８４、ＰチャネルＭＯＳトランジスタＱｐ52、同じ容量値の２つの容量素子Ｃ52，Ｃ52、３つのトランスファゲート１８５，１８６，１８７、ＮチャネルＭＯＳトランジスタＱｎ51、及び、同じ抵抗値の２つの抵抗素子Ｒ52，Ｒ52から成る構成となっている。
　スイッチドキャパシタ回路の動作原理については、図１２で説明した通りである。駆動クロックＣＬＫとしては、外部から入力されるクロック信号Ｃinを用いることができる。ここでは、単相構成のクロック分配回路１０に適用する場合を例に挙げたが、差動構成のクロック分配回路１０に適用する場合は、第２回路例に係る小振幅電源生成回路１８を２組配置して、差動の駆動クロックで交互に駆動するようにすればよい。
（第３回路例）
　実施例１２に係るクロック分配回路１０における小振幅電源生成回路１８の第３回路例の回路図を図３９Ａに示す。
　第３回路例に係る小振幅電源生成回路１８は、低閾値受信回路１８７、パルス生成回路１８８、及び、出力回路１９０から成る構成となっている。出力回路１９０は、電源電圧ＶDDのノードと接地電位ＧＮＤのノードとの間に直列に接続されたＰチャネルＭＯＳトランジスタＱｐ53及びＮチャネルＭＯＳトランジスタＱｎ53から構成されている。
　上記の構成の第３回路例に係る小振幅電源生成回路１８では、出力回路１９０の出力信号のレベルを低閾値受信回路１８７で受信し、所定の低閾値に達した時点でパルス生成回路１８８によるパルス生成を停止する。図３９Ｂに、出力信号、低閾値、及び、パルス幅の関係を示す。
［実施例１３］
　実施例１３は、実施例６の変形例であり、同期遅延回路（ＳＭＤ）１５による遅延を最小化した例である。実施例１３に係るクロック分配回路の回路構成を図４０に示す。
　実施例１３に係るクロック分配回路１０は、差動構成であり、２組の駆動回路１２Ａ，１２Ｂに対応して２組の同期遅延回路１５Ａ，１５Ｂを備える構成となっており、それ外の構成については、基本的に、実施例６（図２２参照）の場合と同じである。
　実施例１３に係るクロック分配回路１０において、駆動回路１２Ａの出力ＤＲＶOUT及び駆動回路１２Ｂの出力ＤＲＶOUTBは、制御回路１１に入力されるとともに、２組の同期遅延回路１５Ａ，１５Ｂに入力される。２組の同期遅延回路１５Ａ，１５Ｂには更に、パルス制御用のＮチャネルＭＯＳトランジスタ１３２の制御パルスＳＷＲが入力される。そして、同期遅延回路１５Ａは、出力ＳＭＤOUTTを制御回路１１に供給し、同期遅延回路１５Ｂは、出力ＳＭＤOUTBを制御回路１１に供給する。出力ＳＭＤOUTT及び出力ＳＭＤOUTBは、共振振幅の中間レベルに達する時間を検知し、この検知した時間と同じ時間を再生して得られる信号である。
　制御回路１１には、クロック信号Ｃin，ＣinB、駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTB、及び、同期遅延回路１５Ａ，１５Ｂの出力ＳＭＤOUTT，ＳＭＤOUTBに基づいて、クロックパルスＳＷp，ＳＷn、クロックパルスＳＷpB，ＳＷnB、及び、制御パルスＳＷＲを生成する。尚、本実施例における制御回路１１は、実施例６におけるコンパレータ１４１に相当する機能を持っている。
　以下に、実施例１３に係るクロック分配回路１０における２組の同期遅延回路１５Ａ，１５Ｂ及び制御回路１１の具体的な回路例について説明する。
（同期遅延回路）
　実施例１３に係るクロック分配回路１０における２組の同期遅延回路１５Ａ，１５Ｂの回路例を図４１に示す。本回路例に係る同期遅延回路１５Ａ，１５Ｂは、実施例３に係るクロック分配回路１０における同期遅延回路１５と、基本的に同様の構成となっている。但し、次の点で異なっている。すなわち、ＰチャネルＭＯＳトランジスタＱｐ31は、パルス制御用のＮチャネルＭＯＳトランジスタ１３２を駆動するための制御パルスＳＷＲをゲート入力としている。更に、順遅延回路１５２及び逆遅延回路１５３の各遅延単位回路は、駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTBをクロック入力としている。この構成によれば、遅延を最小化しつつ、出力ＳＭＤOUTT，ＳＭＤOUTBを導出することができる。
　尚、２組の同期遅延回路１５Ａ，１５Ｂにおいても、遅延単位回路（遅延素子）について、図１５Ａに示す差動のクロックドインバータで構成することができる。この場合、コンパレータ１４１の出力ＣＯＭＰOUT，ＣＯＭＰOUTXの代わりに、駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTBをクロック入力とする。差動クロック出力ＤＲＶOUT，ＤＲＶOUTBが小振幅出力された場合でもタイミングを正確に検知できる。
（制御回路）
　実施例１３に係るクロック分配回路１０における制御回路１１の回路例を図４２に示す。本回路例に係る制御回路１１は、差動コンパレータ１１１１、２つの３入力ＮＡＮＤ回路１１１２，１１１３、１つの２入力ＮＡＮＤ回路１１１４、３つのインバータ回路１１１５，１１１６，１１１７、及び、２つのバッファ回路１１１８，１１１９から成る構成となっている。
　差動コンパレータ１１１１は、信号線１６Ａの電位である駆動回路１２Ａの出力ＤＲＶOUT、及び、信号線１６Ｂの電位である駆動回路１２Ｂの出力ＤＲＶOUTBを差動入力とする。そして、差動コンパレータ１１１１の差動出力ＤＲＣＭＰ，ＤＲＣＭＰＢは、ＮＡＮＤ回路１１１２，１１１３の第１の入力となる。尚、差動コンパレータ１１１１については、信号の反転レベルを検知できればよいことから、インバータ回路やＮＡＮＤ回路などを代用することができる。
　ＮＡＮＤ回路１１１２，１１１３は、外部から入力されるクロック信号Ｃin，ＣinBを第２の入力とし、同期遅延回路１５Ａ，１５Ｂの出力ＳＭＤOUTT，ＳＭＤOUTBを第３の入力とする。そして、ＮＡＮＤ回路１１１２，１１１３の各出力は、ＮＡＮＤ回路１１１４及びインバータ回路１１１５を通して、パルス制御用のＮチャネルＭＯＳトランジスタ１３２を駆動するための制御パルスＳＷＲとして導出される。
　また、ＮＡＮＤ回路１１１２の出力は、インバータ回路１１１６を通して、駆動回路１２ＡのＮチャネルＭＯＳトランジスタＱｎ11を駆動するためのクロックパルスＳＷnとして導出される。ＮＡＮＤ回路１１１２の出力は更に、バッファ回路１１１８を通して、駆動回路１２ＢのＮチャネルＭＯＳトランジスタＱｎ12を駆動するためのクロックパルスＳＷnBとして導出される。
　ＮＡＮＤ回路１１１３の出力は、インバータ回路１１１７を通して、駆動回路１２ＡのＰチャネルＭＯＳトランジスタＱｐ11を駆動するためのクロックパルスＳＷpとして導出される。ＮＡＮＤ回路１１１３の出力は更に、バッファ回路１１１９を通して、駆動回路１２ＢのＰチャネルＭＯＳトランジスタＱｐ12を駆動するためのクロックパルスＳＷpBとして導出される。
　上述した２組の同期遅延回路１５Ａ，１５Ｂ及び制御回路１１を有する実施例１３に係るクロック分配回路１０における各部の信号のタイミング関係を図４３に示す。図４３のタイミングチャートには、クロック信号Ｃin，ＣinB、クロックパルスＳＷp，ＳＷn、クロックパルスＳＷnB，ＳＷpB、制御パルスＳＷＲ、２組の駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTB、差動コンパレータ１１１１の差動出力ＤＲＣＭＰ，ＤＲＣＭＰＢ、及び、同期遅延回路１５Ａ，１５Ｂの出力ＳＭＤOUTT，ＳＭＤOUTBのタイミング関係を示している。駆動回路１２Ａの出力ＤＲＶOUT及び駆動回路１２Ｂの出力ＤＲＶOUTBの振幅はＶDDである。
［実施例１４］
　実施例１４は、実施例１３の変形例であり、クロック出力で直に同期遅延回路１５を駆動する例である。実施例１４に係るクロック分配回路１０における同期遅延回路１５の回路例を図４４に示す。
　本回路例に係る同期遅延回路１５は、可変遅延回路１５４による出力ＳＭＤOUTのパルス幅調整機能の他、同期遅延回路１５の進行方向の遅延時間、及び、逆方向の遅延時間を調整可能な構成となっている。これにより、ＬＣ共振のＱ値の劣化等を、クロック分配回路１０の製造後に調整することが可能になる。
　本回路例に係る同期遅延回路１５における各部の信号のタイミング関係を図４５に示す。図４３のタイミングチャートには、２組の駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTB、ノードＡ，Ｂの電位、及び、同期遅延回路１５（１５Ａ，１５Ｂ）の出力ＳＭＤOUTのタイミング関係を示している。
［実施例１５］
　実施例１５は、実施例６の変形例であり、間歇共振の差動構成において、同期遅延回路を用いず、パルス制御用のＮチャネルＭＯＳトランジスタの制御パルスのパルス幅を回路遅延で生成する例である。実施例１５に係るクロック分配回路１０の回路構成を図４６に示す。
　実施例１５に係るクロック分配回路１０は、実施例６（図２２参照）における同期遅延回路（ＳＭＤ）１５を省略し、制御回路１１にコンパレータ１４１に相当する機能を持たせるとともに、当該制御回路１１での回路遅延で制御パルスＳＷＲのパルス幅を生成する構成となっている。尚、この実施例においても、インダクタ素子１３１Ａ、１３１Ｂを設けず、ＭＯＳトランジスタ１３２のドレイン電極を信号線１６Ａに直接接続するとともに、ＭＯＳトランジスタ１３２のソース電極を信号線１６Ｂに直接接続するようにしてもよい。
　制御回路１１は、クロック信号Ｃin，ＣinB、及び、駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTBに基づいて、クロックパルスＳＷp，ＳＷn、クロックパルスＳＷpB，ＳＷnB、及び、制御パルスＳＷＲを生成する。
　以下に、実施例１５に係るクロック分配回路１０における制御回路１１の具体的な回路例について説明する。
（制御回路）
　実施例１５に係るクロック分配回路１０における制御回路１１の回路例を図４７に示す。本回路例に係る制御回路１１は、差動コンパレータ１１１１、３つの２入力ＮＡＮＤ回路１１１２Ａ，１１１３Ａ，１１１４、３つのインバータ回路１１１５，１１１６，１１１７、及び、２つのバッファ回路１１１８，１１１９から成る構成となっている。
　差動コンパレータ１１１１は、信号線１６Ａの電位である駆動回路１２Ａの出力ＤＲＶOUT、及び、信号線１６Ｂの電位である駆動回路１２Ｂの出力ＤＲＶOUTBを差動入力とする。尚、差動コンパレータ１１１１については、信号の反転レベルを検知できればよいことから、インバータ回路やＮＡＮＤ回路などを代用することができる。
　ＮＡＮＤ回路１１１２Ａ，１１１３Ａは、外部から入力されるクロック信号Ｃin，ＣinBを各一方の入力とし、差動コンパレータ１１１１の差動出力ＤＲＣＭＰ，ＤＲＣＭＰＢを各他方の入力とする。そして、ＮＡＮＤ回路１１１２Ａ，１１１３Ａの各出力は、ＮＡＮＤ回路１１１４及びインバータ回路１１１５を通して、パルス制御用のＮチャネルＭＯＳトランジスタ１３２を駆動するための制御パルスＳＷＲとして導出される。
　ＮＡＮＤ回路１１１２Ａの出力は、インバータ回路１１１６を通して、駆動回路１２ＡのＮチャネルＭＯＳトランジスタＱｎ11を駆動するためのクロックパルスＳＷnとして導出される。ＮＡＮＤ回路１１１２Ａの出力は更に、バッファ回路１１１８を通して、駆動回路１２ＢのＮチャネルＭＯＳトランジスタＱｎ12を駆動するためのクロックパルスＳＷnBとして導出される。
　ＮＡＮＤ回路１１１３Ａの出力は、インバータ回路１１１７を通して、駆動回路１２ＡのＰチャネルＭＯＳトランジスタＱｐ11を駆動するためのクロックパルスＳＷpとして導出される。ＮＡＮＤ回路１１１３Ａの出力は更に、バッファ回路１１１９を通して、駆動回路１２ＢのＰチャネルＭＯＳトランジスタＱｐ12を駆動するためのクロックパルスＳＷpBとして導出される。
　上述した制御回路１１を有する実施例１５に係るクロック分配回路１０における各部の信号のタイミング関係を図４８に示す。図４８のタイミングチャートには、クロック信号Ｃin，ＣinB、クロックパルスＳＷp，ＳＷn、クロックパルスＳＷnB，ＳＷpB、制御パルスＳＷＲ、２組の駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTB、及び、差動コンパレータ１１１１の差動出力ＤＲＣＭＰ，ＤＲＣＭＰＢのタイミング関係を示している。駆動回路１２Ａの出力ＤＲＶOUT及び駆動回路１２Ｂの出力ＤＲＶOUTBの振幅はＶDDである。
　図４８のタイミングチャートに示すように、制御回路１１は、制御パルスＳＷＲについて、２組の駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTBのクロスポイントから、回路遅延で適当なパルス幅を生成することになる。このように、同期遅延回路（ＳＭＤ）１５を省略し、回路遅延で制御パルスＳＷＲのパルス幅を生成する構成とすることで、クロック分配回路１０全体の回路規模の縮小化を図ることができる。
　尚、ここでは、電源電圧がＶDDの大振幅のクロック分配回路１０に適用した場合を例に挙げたが、本実施例の技術は、実施例７など、電源電圧が（１／２）ＶDDの小振幅のクロック分配回路１０に対しても同様に適用することができる。
［実施例１６］
　実施例１６は、インダクタ素子の両端を選択的に短絡する例である。実施例１６に係るクロック分配回路１０の回路構成を図４９に示す。
　実施例１６に係るクロック分配回路１０は、実施例６（図２２参照）の構成要素に加えて、インダクタ素子１３１Ａ，１３１Ｂの両端を短絡するスイッチ素子ＳA，ＳB、及び、インバータ回路１９を有する構成となっている。
　インバータ回路１９は、パルス制御用のＮチャネルトランジスタ１３２を駆動する制御パルスＳＷＲの論理を反転し、スイッチ素子ＳA，ＳBを駆動するスイッチ制御信号ＳＷＩとして、スイッチ素子ＳA，ＳBに供給する。スイッチ素子ＳA，ＳBは、スイッチ制御信号ＳＷＩに応答して、制御パルスＳＷＲが非アクティブ（低レベル）のときオン（閉）状態となって、インダクタ素子１３１Ａ，１３１Ｂの両端を短絡する。
　尚、この実施例においても、インダクタ素子１３１Ａ、１３１Ｂを設けず、ＭＯＳトランジスタ１３２のドレイン電極を信号線２２Ａに直接接続するとともに、ＭＯＳトランジスタ１３２のソース電極を信号線２２Ｂに直接接続するようにしてもよい。もしくは、この実施例においても、インダクタ素子１３１Ａ、１３１Ｂを設けず、ＭＯＳトランジスタ１３２のドレイン電極を信号線１６Ａにスイッチ素子ＳAをオン（閉）状態にして接続するとともに、ＭＯＳトランジスタ１３２のソース電極を信号線１６Ｂにスイッチ素子ＳBをオン状態にして接続するようにしてもよい。このスイッチ素子ＳA，ＳBを制御するために、インバータ回路１９をＡＮＤ回路等の論理回路に置き換えてスイッチ制御信号を生成し、制御パルスＳＷＲとは独立にスイッチ素子ＳA，ＳBを制御するようにしてもよい。
　実施例１６に係るクロック分配回路１０における各部の信号のタイミング関係を図５０に示す。図５０のタイミングチャートには、クロック信号Ｃin，ＣinB、クロックパルスＳＷp，ＳＷn、クロックパルスＳＷnB，ＳＷpB、制御パルスＳＷＲ、２組の駆動回路１２Ａ，１２Ｂの出力ＤＲＶOUT，ＤＲＶOUTB、差動コンパレータ１１１１の差動出力ＤＲＣＭＰ，ＤＲＣＭＰＢ、及び、スイッチ制御信号ＳＷＩのタイミング関係を示している。
　上述したように、制御パルスＳＷＲが非アクティブ状態のとき、スイッチ素子ＳA，ＳBによって、インダクタ素子１３１Ａ，１３１Ｂの両端を短絡することで、インダクタ素子１３１Ａ，１３１Ｂでの余分な電力消費を抑えることができるため、低消費電力化を図ることができる。尚、ここでは、実施例１５に係るクロック分配回路（図４６参照）に対して本実施例の技術を適用する場合を例示したが、これに限られるものではなく、他の全ての実施例に係るクロック分配回路に対しても同様に適用することができる。
＜第２実施形態＞
　第１実施形態では、パルス制御による間歇共振回路について説明した。これに対し、第２実施形態では、パルス制御を用いないＬＣ共振回路を有するクロック分配回路について説明する。先ず、パルス制御を用いないＬＣ共振回路を有するクロック分配回路の従来例について説明する。
　従来例に係るクロック分配回路の回路構成を図５１Ａに示し、各部の信号のタイミング関係を図５１Ｂに示す。
　従来例に係るクロック分配回路５０は、パルス生成回路５１、駆動回路１２、及び、直列接続回路１３から成る構成となっている。パルス生成回路５１は、回路入力端子２１を介して外部から入力されるクロック信号Ｃinに基づいて、駆動回路１２のＰチャネルＭＯＳトランジスタＱｐ11及びＮチャネルＭＯＳトランジスタＱｎ11を駆動するクロックパルスＳＷp，ＳＷnを生成する。
　従来例に係るクロック分配回路５０では、信号線１６と接地電位ＧＮＤのノードとの間に接続された直列接続回路１３のＭＯＳトランジスタ１３２（図１参照）を省略することで、パルス制御を用いないＬＣ共振の構成となっている。ＭＯＳトランジスタ１３２を省略することで、簡単な制御で共振効率の低下を防いでいる。
　しかし、従来例に係るクロック分配回路５０では、パルス生成回路５１でのクロックパルスＳＷp，ＳＷnの生成において、図５１Ｂクロックに示すように、クロック幅分がクロックパルスＳＷp，ＳＷnの遅延となるため、特性の劣化を招くことになる。
　そこで、本開示の第２実施形態では、パルス制御を用いないＬＣ共振のクロック分配回路において、特性の劣化を招かないようにするために、外部から入力されるクロック信号Ｃinの立ち上がり、立ち下がりのタイミングに対して負のタイミングでクロックパルスＳＷp，ＳＷnを生成するようにする。以下に、第２実施形態のクロック分配回路の具体的な実施例について説明する。
［実施例１７］
　実施例１７は、クロックパルスＳＷp，ＳＷnの生成に負遅延パルス生成回路を用いる例である。実施例１７に係るクロック分配回路の回路構成を図５２Ａに示し、実施例１７に係るクロック分配回路における各部の信号のタイミング関係を図５２Ｂに示す。
　実施例１７に係るクロック分配回路５０は、外部から入力されるクロック信号Ｃinに基づいて、ＰチャネルＭＯＳトランジスタＱｐ11及びＮチャネルＭＯＳトランジスタＱｎ11を駆動するクロックパルスＳＷp，ＳＷnを生成する回路として、負遅延パルス生成回路５２を用いた構成となっている。図５２Ｂのタイミングチャートに示すように、負遅延パルス生成回路５２は、クロック信号Ｃinの立ち上がり、立ち下がりのタイミングに対して負のタイミングで、即ち、負遅延のクロックパルスＳＷp，ＳＷnを生成する。
　このように、クロック信号Ｃinの立ち上がり、立ち下がりのタイミングに対して負遅延のクロックパルスＳＷp，ＳＷnを生成することにより、クロックパルスＳＷp，ＳＷnの遅延に起因する特性の劣化を招くことなく、簡単な制御で共振効率の低下を防ぐことができる。
　負遅延パルス生成回路５２として、同期遅延回路（ＳＭＤ）を用いることができる。同期遅延回路（ＳＭＤ）の原理については、図４に示した通りである。また、同期遅延回路としては、例えば、図６に例示した回路構成のものを用いることができる。この同期遅延回路（ＳＭＤ）を用いることにより、クロック信号Ｃinの立ち上がり、立ち下がりのタイミングに対して負遅延のクロックパルスＳＷp，ＳＷnを生成することができる。
＜変形例＞
　以上、本開示の技術について、好ましい実施形態に基づき説明したが、本開示の技術は当該実施形態に限定されるものではない。上記の各実施形態において説明したクロック分配回路の構成、構造は例示であり、適宜、変更することができる。例えば、上記の各実施形態では、インダクタ素子について、クロック分配回路が形成されるチップ（半導体基板）内に形成されることを想定しているが、チップ外に形成するようにしてもよい。
　また、上記の各実施形態に係るクロック分配回路について、１つのチップ内に存在する他の回路に対するクロックの分配に用いることもできるし、チップ外に存在する他の回路に対するクロックの分配に用いることもできる。この他、差動構成の実施例の場合、差動でデューティを合わせやすく、周波数も可変であるため、ダブルエッジトリガーのシステムで周波数を半減させて用いるようにしてもよい。また、本開示の技術を多段階層構成にし、クロックゲーテティングで頻繁にクロックをＯＮ，ＯＦＦさせて用いるようにしてもよい。
　また、図５３に示すように、送信部６０と受信部７０との間を伝送ケーブル（通信ケーブル）８０で接続して成る伝送システムにおいて、各実施形態に係るクロック分配回路１０（５０）を送信部６０に内蔵し、受信部７０に内蔵された回路に対して、伝送ケーブル８０を通してクロックの分配を行うようにすることもできる。
　この伝送システムにおいて、一般的に、ケーブル末端での信号の不要反射を防止するために、伝送ケーブル８０の終端に終端抵抗Ｒxが取り付けられる。各実施形態に係るクロック分配回路１０（５０）によるクロック分配では、終端抵抗Ｒxを取り付けてもよいし、取り付けなくてもよい。取り付けない場合には、終端抵抗Ｒxでの電力消費分だけシステム全体の低消費電力化を図ることができる。
　また、第１実施形態に係るクロック分配回路１０の場合には、間歇的な共振を行うＬＣ共振回路を用いており、ＬＣ共振の周期を任意に設定できるために、クロック伝送に限らず、データ伝送にも利用することができる。
　この他、第１実施形態に係る実施例６と当該実施例６の変形例では、電力削減効果について、差動構成にすることで、配線容量が倍増するため約２倍に増大し、それに差動間歇共振回路を適用することで、約０．３５倍から約０．４倍に削減することができ、更に出力振幅を下げることで、０．６倍程度まで削減することができる。加えて、ダブルエッジトリガーのシステムに適用し、クロック周波数を１／２に下げることで、電力を０．７倍程度まで削減することができる。これにより、単相のクロックに比べて粗くみつもって、約０．３倍乃至約０．３４倍（＝２×（０．３５～０．４）×０．６×０．７）まで電力削減が可能になる。これにクロックゲーティングすることで、クロックを容易にＯＮ－ＯＦＦ可能になり、電力を０から約０．３４倍乃至約０．４倍まで削減可能になる。これらの低電力の構成は、システムの要求に応じて組み合わせを変更することが出来、組み合わせに応じた電力削減が可能になる。
＜クロック分配回路を搭載したシステム＞
　以上に説明した、本開示の半導体回路装置（即ち、クロック分配回路）は、クロック分配回路を搭載した様々なシステムにおいて、当該クロック分配回路として用いることができる。以下に、先述した各実施形態に係るクロック分配回路１０（５０）を用いることができるシステムへの具体例な適用例について例示する。
（適用例１）
　適用例１は、ＤＲＡＭ等のメモリに適用する例である。適用例１に係るシステムの構成を図５４に示す。図５４に示す適用例１に係るメモリ１００において、当該メモリ１００内に設けられたライトクロック（ＷＣＫ）生成部１０１，１０２のクロック分配に、先述した各実施形態に係るクロック分配回路１０（５０）を適用することができる。
（適用例２）
　適用例２は、ＴＯＦ（time of flight：飛行時間）センサに適用する例である。適用例２に係るシステムの構成を図５５に示す。適用例２に係るＴＯＦセンサ２００は、画素アレイ部２０１、行駆動部２０２、時間ゲート駆動部２０３Ａ，２０３Ｂ、読み出し部２０４、パラレル－シリアル変換部２０５、カラム処理部２０６、時間ゲートパルス発生部２０７、及び、差動アンプ２０８から成る構成となっている。このＴＯＦセンサ２００において、時間ゲート駆動部２０３Ａ，２０３Ｂのクロック分配に、先述した各実施形態に係るクロック分配回路１０（５０）を適用することができる。
（適用例３）
　適用例３は、大規模ロジックＬＳＩに適用する例である。適用例３に係るシステムの構成を図５６に示す。図５６には、構造と負荷バランス（Ｈツリー）に基づくクロックツリーの生成の例を示している。適用例３に係る大規模ロジックＬＳＩ内部のクロック分配に、先述した各実施形態に係るクロック分配回路１０（５０）を適用することができる。
（適用例４）
　適用例４も、大規模ロジックＬＳＩに適用する例である。適用例４に係るシステムの構成を図５７に示す。適用例４に係る大規模ロジックＬＳＩは、クロック分配回路３００及び同期動作回路４００から成る構成となっている。
　クロック分配回路３００は、複数の通常バッファ回路３０１～３０３、大型バッファ回路３０４、及び、複数のバッファ回路３１１～３１９を備えており、クロック信号ＣＫinを複数のクロック信号ＣＫoutに分配して、同期動作回路４００に対して信号線群５００を介して出力する。同期動作回路４００は、複数のフリップフロップ４０１，４０２，・・・を備えており、クロック分配回路３００から供給されるクロック信号ＣＫoutに同期して、所定の信号処理を実行する。
　上記の構成の適用例４に係る大規模ロジックＬＳＩにおいて、例えば、クロック分配回路３００の大型バッファ回路３０４に、先述した各実施形態に係るクロック分配回路１０（５０）を適用することができる。
（適用例５）
　適用例５は、高速インタフェース出力回路に適用する例である。例えば、先述した伝送システム（図５３参照）において、送信部６０側に、図５８Ａに示す送信回路６００を用い、受信部７０側に、図５８Ｂに示す受信回路を用いるとするとき、送信回路６００の出力回路に、先述した各実施形態に係るクロック分配回路１０（５０）を適用することができる。
　送信回路６００では、図５３の終端抵抗Ｒxに相当する終端抵抗（並列接続されたＺo／２）を切り離すことができ、そのとき、先述した各実施形態に係るクロック分配回路１０（５０）を適用することで、低消費電力化を図ることができる。また、終端抵抗が切り離されなくても、クロック分配回路１０（５０）を適用することで、信号の切り替わり時の消費電力を低減することができる。
＜本開示がとることができる構成＞
　尚、本開示は、以下のような構成をとることもできる。
≪Ａ．半導体回路装置≫
［Ａ－１］外部から入力されるクロック信号を制御する制御回路、
　制御回路から与えられるパルス信号に応じてスイッチング動作を行う駆動回路、
　信号線と固定電位ノードとの間に直列に接続されたインダクタ素子、スイッチ素子、及び、容量素子から成り、ＬＣ共振回路を形成する直列接続回路、並びに、
　信号線に入力端が接続されたレベル検知回路を備え、
　レベル検知回路の出力を制御回路にフィードバックする、
　半導体回路装置。
［Ａ－２］レベル検知回路は、ＬＣ共振の中間の遷移点を検知する、
　上記［Ａ－１］に記載の半導体回路装置。
［Ａ－３］レベル検知回路は、一方の入力端が信号線に接続され、他方の入力端がインダクタ素子と容量素子との間のノードに接続されたコンパレータから成る、
　上記［Ａ－２］に記載の半導体回路装置。
［Ａ－４］コンパレータは、ＬＣ共振の中間の遷移点を検知する、
　上記［Ａ－３］に記載の半導体回路装置。
［Ａ－５］ＬＣ共振の中間の遷移点は、電源電圧の１／２のレベルである、
　上記［Ａ－４］に記載の半導体回路装置。
［Ａ－６］ＬＣ共振の中間の遷移点は、電源電圧の１／４のレベルである、
　上記［Ａ－４］に記載の半導体回路装置。
［Ａ－７］レベル検知回路から制御回路へのフィードバック経路中に同期遅延回路を有し、
　同期遅延回路は、共振振幅の中間の遷移点に達する時間を検知し、この検知した時間と同じ時間を再生する、
　上記［Ａ－１］乃至上記［Ａ－６］のいずれかに記載の半導体回路装置。
［Ａ－８］駆動回路のプルアップ素子は、ＮチャネルＭＯＳトランジスタから成る、
　上記［Ａ－１］乃至上記［Ａ－７］のいずれかに記載の半導体回路装置。
［Ａ－９］駆動回路及び信号線がそれぞれ２組設けられており、
　２組の駆動回路から差動信号が出力される、
　上記［Ａ－１］に記載の半導体回路装置。
［Ａ－１０］レベル検知回路は、電源電圧の１／４のレベルを検知する、
　上記［Ａ－９］に記載の半導体回路装置。
［Ａ－１１］２組の駆動回路のプルアップ素子は、ＮチャネルＭＯＳトランジスタから成る、
　上記［Ａ－９］又は上記［Ａ－１０］に記載の半導体回路装置。
［Ａ－１２］同期遅延回路は、遅延時間が順方向と逆方向で調整可能な構成となっている、
　上記［Ａ－７］に記載の半導体回路装置。
［Ａ－１３］スイッチ素子は、ＮチャネルＭＯＳトランジスタから成り、
　スイッチ素子を駆動する制御パルスの電圧値を調整する回路を有する、
　上記［Ａ－１］に記載の半導体回路装置。
［Ａ－１４］ＬＣ共振の中間の遷移点が電源電圧の１／４のレベルであるとき、
　半導体回路装置の内部に、電源電圧を生成する小振幅電源生成回路を有する、
　上記［Ａ－６］に記載の半導体回路装置。
［Ａ－１５］２組の駆動回路に対応して、２組の同期遅延回路が設けられており、
　２組の同期遅延回路は、２組の駆動回路の出力、及び、スイッチ素子を駆動する制御パルスを基に、共振振幅の中間の遷移点に達する時間を検知し、この検知した時間と同じ時間を再生する、
　上記［Ａ－９］に記載の半導体回路装置。
［Ａ－１６］制御回路は、外部から入力されるクロック信号、及び、２組の駆動回路の各出力に基づいて、スイッチ素子を駆動する制御パルスを生成する、
　上記［Ａ－９］に記載の半導体回路装置。
［Ａ－１７］スイッチ素子を駆動する制御パルスが非アクティブ状態のときに、インダクタ素子の両端を短絡する、
　上記［Ａ－１］乃至上記［Ａ－１６］のいずれかに記載の半導体回路装置。
［Ａ－１８］半導体回路装置が、信号線を通してクロックを分配するクロック分配回路である、
　上記［Ａ－１］乃至上記［Ａ－１７］のいずれかに記載の半導体回路装置。
≪Ｂ．半導体回路装置を搭載したシステム≫
［Ｂ－１］半導体回路装置を搭載し、
　半導体回路装置は、
　外部から入力されるクロック信号を制御する制御回路、
　制御回路から与えられるパルス信号に応じてスイッチング動作を行う駆動回路、
　信号線と固定電位ノードとの間に直列に接続されたインダクタ素子、スイッチ素子、及び、容量素子から成り、ＬＣ共振回路を形成する直列接続回路、並びに、
　信号線に入力端が接続されたレベル検知回路を備え、
　レベル検知回路の出力を制御回路にフィードバックする、
　システム。
［Ｂ－２］レベル検知回路は、ＬＣ共振の中間の遷移点を検知する、
　上記［Ｂ－１］に記載のシステム。
［Ｂ－３］レベル検知回路は、一方の入力端が信号線に接続され、他方の入力端がインダクタ素子と容量素子との間のノードに接続されたコンパレータから成る、
　上記［Ｂ－２］に記載のシステム。
［Ｂ－４］コンパレータは、ＬＣ共振の中間の遷移点を検知する、
　上記［Ｂ－３］に記載のシステム。
［Ｂ－５］ＬＣ共振の中間の遷移点は、電源電圧の１／２のレベルである、
　上記［Ｂ－４］に記載のシステム。
［Ｂ－６］ＬＣ共振の中間の遷移点は、電源電圧の１／４のレベルである、
　上記［Ｂ－４］に記載のシステム。
［Ｂ－７］レベル検知回路から制御回路へのフィードバック経路中に同期遅延回路を有し、
　同期遅延回路は、共振振幅の中間の遷移点に達する時間を検知し、この検知した時間と同じ時間を再生する、
　上記［Ｂ－１］乃至上記［Ｂ－６］のいずれかに記載のシステム。
［Ｂ－８］駆動回路のプルアップ素子は、ＮチャネルＭＯＳトランジスタから成る、
　上記［Ｂ－１］乃至上記［Ｂ－７］のいずれかに記載のシステム。
［Ｂ－９］駆動回路及び信号線がそれぞれ２組設けられており、
　２組の駆動回路から差動信号が出力される、
　上記［Ｂ－１］に記載のシステム。
［Ｂ－１０］レベル検知回路は、電源電圧の１／４のレベルを検知する、
　上記［Ｂ－９］に記載のシステム。
［Ｂ－１１］２組の駆動回路のプルアップ素子は、ＮチャネルＭＯＳトランジスタから成る、
　上記［Ｂ－９］又は上記［Ｂ－１０］に記載のシステム。
［Ｂ－１２］同期遅延回路は、遅延時間が順方向と逆方向で調整可能な構成となっている、
　上記［Ｂ－７］に記載のシステム。
［Ｂ－１３］スイッチ素子は、ＮチャネルＭＯＳトランジスタから成り、
　スイッチ素子を駆動する制御パルスの電圧値を調整する回路を有する、
　上記［Ｂ－１］に記載のシステム。
［Ｂ－１４］ＬＣ共振の中間の遷移点が電源電圧の１／４のレベルであるとき、
　半導体回路装置の内部に、電源電圧を生成する小振幅電源生成回路を有する、
　上記［Ｂ－６］に記載のシステム。
［Ｂ－１５］２組の駆動回路に対応して、２組の同期遅延回路が設けられており、
　２組の同期遅延回路は、２組の駆動回路の出力、及び、スイッチ素子を駆動する制御パルスを基に、共振振幅の中間の遷移点に達する時間を検知し、この検知した時間と同じ時間を再生する、
　上記［Ｂ－９］に記載のシステム。
［Ｂ－１６］制御回路は、外部から入力されるクロック信号、及び、２組の駆動回路の各出力に基づいて、スイッチ素子を駆動する制御パルスを生成する、
　上記［Ｂ－９］に記載のシステム。
［Ｂ－１７］スイッチ素子を駆動する制御パルスが非アクティブ状態のときに、インダクタ素子の両端を短絡する、
　上記［Ｂ－１］乃至上記［Ｂ－１６］のいずれかに記載のシステム。
［Ｂ－１８］半導体回路装置が、信号線を通してクロックを分配するクロック分配回路である、
　上記［Ｂ－１］乃至上記［Ｂ－１７］のいずれかに記載のシステム。
　１０・・・クロック分配回路、１１・・・制御回路、１２，１２Ａ，１２Ｂ・・・駆動回路、１３・・・直列接続回路、１４・・・レベル検知回路、１５，１５Ａ，１５Ｂ・・・同期遅延回路（ＳＭＤ）、１６，１６Ａ，１６Ｂ・・・信号線、１７・・・ブート回路、１８・・・小振幅電源生成回路、２０・・・負荷、２１，２１Ａ，２１Ｂ・・・回路入力端子、２２，２２Ａ，２２Ｂ・・・回路出力端子、１３１，１３１Ａ，１３１Ｂ・・・インダクタ素子、１３２・・・ＮチャネルのＭＯＳトランジスタ、１３３・・・容量素子、１３４・・・容量回路部、１４１・・・コンパレータ

Claims (20)

  1. 　外部から入力されるクロック信号を制御する制御回路、
    　制御回路から与えられるパルス信号に応じてスイッチング動作を行う駆動回路、
    　信号線と固定電位ノードとの間に直列に接続されたインダクタ素子、スイッチ素子、及び、容量素子から成り、ＬＣ共振回路を形成する直列接続回路、並びに、
    　信号線に入力端が接続されたレベル検知回路を備え、
    　レベル検知回路の出力を制御回路にフィードバックする、
    　半導体回路装置。
  2. 　レベル検知回路は、ＬＣ共振の中間の遷移点を検知する、
    　請求項１に記載の半導体回路装置。
  3. 　レベル検知回路は、一方の入力端が信号線に接続され、他方の入力端がインダクタ素子と容量素子との間のノードに接続されたコンパレータから成る、
    　請求項２に記載の半導体回路装置。
  4. 　コンパレータは、ＬＣ共振の中間の遷移点を検知する、
    　請求項３に記載の半導体回路装置。
  5. 　ＬＣ共振の中間の遷移点は、電源電圧の１／２のレベルである、
    　請求項４に記載の半導体回路装置。
  6. 　ＬＣ共振の中間の遷移点は、電源電圧の１／４のレベルである、
    　請求項４に記載の半導体回路装置。
  7. 　レベル検知回路から制御回路へのフィードバック経路中に同期遅延回路を有し、
    　同期遅延回路は、共振振幅の中間の遷移点に達する時間を検知し、この検知した時間と同じ時間を再生する、
    　請求項１に記載の半導体回路装置。
  8. 　駆動回路のプルアップ素子は、ＮチャネルＭＯＳトランジスタから成る、
    　請求項１に記載の半導体回路装置。
  9. 　駆動回路及び信号線がそれぞれ２組設けられており、
    　２組の駆動回路から差動信号が出力される、
    　請求項１に記載の半導体回路装置。
  10. 　レベル検知回路は、電源電圧の１／４のレベルを検知する、
    　請求項９に記載の半導体回路装置。
  11. 　２組の駆動回路のプルアップ素子は、ＮチャネルＭＯＳトランジスタから成る、
    　請求項９に記載の半導体回路装置。
  12. 　同期遅延回路は、遅延時間が順方向と逆方向で調整可能な構成となっている、
    　請求項７に記載の半導体回路装置。
  13. 　スイッチ素子は、ＮチャネルＭＯＳトランジスタから成り、
    　スイッチ素子を駆動する制御パルスの電圧値を調整する回路を有する、
    　請求項１に記載の半導体回路装置。
  14. 　ＬＣ共振の中間の遷移点が電源電圧の１／４のレベルであるとき、
    　半導体回路装置の内部に、電源電圧を生成する小振幅電源生成回路を有する、
    　請求項６に記載の半導体回路装置。
  15. 　２組の駆動回路に対応して、２組の同期遅延回路が設けられており、
    　２組の同期遅延回路は、２組の駆動回路の出力、及び、スイッチ素子を駆動する制御パルスを基に、共振振幅の中間の遷移点に達する時間を検知し、この検知した時間と同じ時間を再生する、
    　請求項９に記載の半導体回路装置。
  16. 　制御回路は、外部から入力されるクロック信号、及び、２組の駆動回路の各出力に基づいて、スイッチ素子を駆動する制御パルスを生成する、
    　請求項９に記載の半導体回路装置。
  17. 　スイッチ素子を駆動する制御パルスが非アクティブ状態のときに、インダクタ素子の両端を短絡する、
    　請求項１に記載の半導体回路装置。
  18. 　半導体回路装置が、信号線を通してクロックを分配するクロック分配回路である、
    　請求項１に記載の半導体回路装置。
  19. 　半導体回路装置を搭載し、
    　半導体回路装置は、
    　外部から入力されるクロック信号を制御する制御回路、
    　制御回路から与えられるパルス信号に応じてスイッチング動作を行う駆動回路、
    　信号線と固定電位ノードとの間に直列に接続されたインダクタ素子、スイッチ素子、及び、容量素子から成り、ＬＣ共振回路を形成する直列接続回路、並びに、
    　信号線に入力端が接続されたレベル検知回路を備え、
    　レベル検知回路の出力を制御回路にフィードバックする、
    　システム。
  20. 　半導体回路装置が、信号線を通してクロックを分配するクロック分配回路である、
    　請求項１９に記載のシステム。
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