JPH08505018A

JPH08505018A - 機能回路及び共振システムを含む小電力消費型電源回路

Info

Publication number: JPH08505018A
Application number: JP6514926A
Authority: JP
Inventors: ハーベー，ジェフリー，フィリップ
Original assignee: ハーベー，ジェフリー，フィリップ
Priority date: 1992-12-19
Filing date: 1993-12-17
Publication date: 1996-05-28
Also published as: EP0674817B1; EP0674817A1; DE69323770D1; WO1994015394A1; DE69323770T2; HK1014618A1

Abstract

(57)【要約】電子回路は、電力消費を削減するために共振技術を使用する。この回路は、電子機能を実行する機能回路（１４）を有する。上記の機能回路の一定の素子（１４Ｆ）は、回路の周波数で状態を変化する一般的にはクロック信号（ＣＫＲと周波数で状態を変化する。上記の回路周波数で振動する共振システム（５０または１４０）は共振周波数の近くで動作し、その結果、上記の共振システムは主として共振状態にある。上記の共振システムは、上記の機能回路と関連する寄生容量及び／またはインダクタンスに打ち勝つことによって上に示した素子が状態を変化するのを支援するために上記の機能回路に結合されている。

Description

【発明の詳細な説明】共振システムと機能回路によって構成された低電力電子回路技術分野本発明は電子回路に関する。更に詳しくは、本発明は電子回路に於ける電力消費の減少に関する。背景技術電子回路は種々の方法で電力を消費する。特に、回路の素子に対する入力信号が状態を変化した場合に電力を消費する。この電力消費は、回路素子に対する入力と関連する寄生容量の充電と放電の結果として発生する。電力は、規制容量自身の中では消耗しないが、その代わり、入力信号を供給するより初期の回路素子の出力抵抗内で消耗する。最近の同期集積回路（“ＩＣ”）では、電力消費の大部分は機能回路素子にクロック信号を供給するクロック・ドライバで発生する。図面を参照して、第１図は、クロック・ドライバによる電力消費を理解するのに有用な従来の同期ＣＭＯＳＩＣを示す。第１図の回路にはクロック・ドライバ１０が含まれ、これは入力クロック信号ＣＫＩに応答して回路のクロック線１２に回路のクロック信号ＣＫＤを供給する。クロック・ドライバ１０は、並列に接続したＣＭＯＳインバータ１０Ｄのグループによって構成される。各インバータ１０Ｄは、一対の相補型ゲート絶縁電界効果トランジスタ（“ＦＥＴ”）ＱＮとＱＰによって形成され、これらの電界効果トランジスタは回路のアースと高電圧電源ＶＨＨの間に直列に接続されている。クロック信号ＣＫＤは、機能回路１４に於ける機能素子１４Ｆのクロック入力に対するクロックネットによって供給される。このクロックネットは、クロック線１２から分岐して機能素子１４Ｆに接続される線によって構成されている。寄生容量は各素子１４Ｆのクロック入力部と関連している。クロックネットを形成するこれらの線は、またそれら自身の寄生容量を有している。機能素子１４Ｆは、一般的にアースまたは回路のアース電位である固定基準電圧の少なくとも１つの低インピーダンス源に近接して構築されているか、またはこれに接続された構成要素を有している。クロックネットを形成している線は、同様に固定基準電圧の少なくとも１つの低インピーダンス源に近接して位置している。十分な近似を行うため、クロックネット線と素子１４Ｆに対するクロック入力の寄生容量は、クロック線１２とアース電位源の間に接続した１つのコンデンサＣＰ１によって表すことができる。一般的に、（ａ）各機能素子１４Ｆのクロック入力抵抗は非常に高い、（ｂ）ドライバ１０から最も遠くにある素子１４Ｆへの伝播遅延はクロック周波数の周期と比較して小さい、及び（ｃ）クロックネット線では抵抗とインダクタンスが低い。合理的に近似を行うため、クロックＣＫＤがドライバ１０に与える負荷は、同様にコンデンサＣＰ１によって表すことができるが、その理由は、これもまたドライバ１０の出力とアース電位源の間に接続されているからである。入力クロック信号ＣＫＩは、一般的にアースの基準である低電圧水準と一般的にＶ_HHである高電圧水準の間を入力クロック周波数ｆ_CKIで切り替わる。入力クロックＣＫＩが一方の水準から他方の水準に進み、次いで最初の水準に戻るフル・クロック・サイクルの期間中、ドライバ１０はエネルギーをＣ_P1Ｖ_HH ²に等しくなるように拡大し、ここでＣ_P1は寄生容量ＣＰ１の値である。電流がＶ_HH電源からＦＥＴＱＰを介して流れ２分の１クロック・サイクルの間にコンデンサＣＰ１を充電する場合、このエネルギーの２分の１は、ＱＰチャンネル抵抗によって熱として消耗される。このエネルギーＣ_P1Ｖ_HH ²の残りの半分は、電流がＦＥＴＱＮを介して流れ、他方の２分の１クロック・サイクルの間にコンデンサＣＰ１を放電する場合、ＱＮチャンネル抵抗によって熱として消耗される。最近の幾つかの同期ＩＣでは、機能素子１４Ｆの数は非常に多い。その結果、寄生容量ＣＰ１は非常に高い。一般的に必要とされる高い切替速度でコンデンサＣＰ１を充放電するためには、ドライバ１０は非常に大きくなければならない。これによる最終結果は、ドライバ１０がＩＣの使用する電力の大部分を消耗するということである。例えば、デジタル・エクイップメント社製のアルファＩＲＳＣプロセッサのクロック・ドライバは、伝えられるところでは、このプロセッサの電力の約半分を消費する。このことは、極めて不利である。第１図のＩＣは、１つの回路クロック信号のみを使用している。しかし、相補型クロック信号を使用する従来技術の同期ＩＣでは、クロック・ドライバによる高い電力の消耗がまた発生する。第２図は、そのような相補型クロック回路の一部を示す。第２図の回路は、インバータ１８と２０によって形成されたクロック・ドライバ１６を有し、これらのインバータは入力クロックＣＫＩに応答して回路のクロック線２２と２４部、スレーブ部及び出力バッファによって構成されるＤ型ＣＭＯＳマスター−スレーブ・フリップフロップに供給する。この入力バッファは、次にＣＭＯＳインバータ２８によって構成され、このＣＭＯＳインバータ２８は、データ信号Ｄを反転させ、この反転したＤ信号を送信ゲート３０と３２及びＣＭＯＳインバータ３４と３６によって形成されたマスター部に供給する。スレーブ部は、送信ゲート３８と４０及びＣＭＯＳインバータ４２と４４によって構成され、これらはＣＭＯＳインバータ４６と４８によって形成された出力バッファを駆動する。各送信ゲート３０、３２、３８または４０は、並列接続した一対の相補型ゲート絶縁ＦＥＴによって構成する。送信ゲート３０、３２、３８と４０は、フリップフロップ２６のクロック入力を構成する。送信ゲートのクロック入力のＦＥＴＱＡ１、ＱＢ１、ＱＣ１及びＱＤ１と関連する寄生容量は、線２２と関連する等価な寄生容量ＣＰ１によって表す。同様に、送信ゲートのクロック入力のＦＥＴＱＡ２、ＱＢ２、ＱＣ２及びＱＤ２と関連する寄生容量は、線２４と関連する等価な寄生容量ＣＰ２によって表す。第２図の回路は、下記のように動作する。入力クロックＣＫＩは当初Ｌであり、その結果、回路クロックＣＫＤはＬであり、回路クロックＣＫＤはＨであると仮定する。ゲート３０は導通し、これによってデータＤはフリップフロップ２６のマスター部に負荷される。ゲート３２は導通していない。入力クロックＣＫＩがＨになり、従って回路クロッる。ゲート３２はオンし、データＤをマスター部にラッチする。同時に、ゲート３８がオンし、データＤをスレーブ部に入力する。ゲート４０はオフする。入力クロックＣＫＩがその状態に切り替わる。ゲート３８はオフする。ゲート４０はオンし、データＤをスレーブ部にラッチする。相補型の出力に供給される。Ｖ_HHによって高電圧電源を表すと、ドライバ１６は１クロック・サイクル内に（Ｃ_P1＋Ｃ_P2）Ｖ_HH ²に等しいエネルギーを消耗することが分かり、ここでＣ_P1 とＣ_P2は寄生容量Ｃ_P1とＣ_P2のそれぞれの値である。従って、第２図の回路は、クロック・ドライバの高い電力消耗を有している。最新技術による大型同期ＩＣのクロック・ドライバにおける高い電力消費は、将来の同期ＩＣを設計する場合の大きな障害である。このような電力の代償を招くことなく同期してＩＣを動作させる機構を有することは、極めて望ましい。発明の開示本発明は、少なくとも部分的に同期している電子回路に於ける回路素子のクロック入力を駆動するための共振技術を提供するものである。上記の回路素子のクロック入力と関連し且つ付随するクロックネットの線に関連する寄生容量は、共振機構の一部になる。寄生容量を放電する場合、これらの容量内のエネルギーの大部分は、熱として消耗されるのではなく、この共振機構の他の部分に送られて一時的に保存される。保存したエネルギーはその後再使用する。従って、本発明に従って設計した電子回路の電力消費は、従来のクロック・ドライバを使用するこれ以外のこれに匹敵する従来技術による回路よりもはるかに少ない。更に詳しくは、本発明による電子回路は、共振システムと機能回路を有している。入力のクロック周波数に於ける入力クロック信号に応答して上記の共振システムは、上記の入力クロック周波数と実質的に比例する回路のクロック周波数で振動し、上記の回路のクロック周波数で回路のクロック信号を発生する。この共振システムは基本共振周波数の近くで動作し、その結果、この共振システムは主として共振状態にある。上記の機能回路は、上記の回路のクロック信号と同期して電子機能を実行する。クロックが１つの構成では、共振システムは一般的に（ａ）上記の回路クロック信号を送信する回路クロック線と（ｂ）上記の回路のクロック周波数よりもはるかに低い周波数の実質的に固定した基準電圧電源またはその他の電圧電源の間に直列に結合した共振器と共振コンデンサを有する。上記のクロックネット及び上記の機能回路の素子のクロック入力と関連する寄生容量は２分の１クロック・サイクルの間に放電され、これらの寄生容量のエネルギーの大部分は共振コンデンサに一時的に転送する。次の２分の１クロック・サイクルの間にこの共振コンデンサに保存したエネルギーを使用し、上記のクロックネットと上記の機能回路のクロック入力に関連する寄生容量を再充電する。または、クロックが１つの構成に於ける共振システムは、回路のクロック線と上記の回路のクロック信号の時間によって平均した電圧にほぼ等しい基準電圧電源の間に結合した共振器によって形成することができる。この場合、寄生容量内のエネルギーの大部分は基準電圧電源に戻す。本発明は相補型クロックの構成に容易に拡張することができ、この場合共振システムは第１回路クロック信号と実質的に逆の第２回路クロック信号を発生する。この機能回路の電子機能の少なくとも一部は、また上記の第２回路クロック信号と同期して実行する。相補型クロック構成の場合、共振システムは、一般的に回路のクロック信号をそれぞれ送信する一対の回路クロック線の間に結合した共振器を有する。回路のクロック信号の一方によって駆動されたクロック入力と関連する寄生容量が２分の１クロック・サイクルの間に放電されると、これらの寄生容量のエネルギーの大部分はこの共振器を介して転送され、他方の回路のクロック信号によって駆動されたクロック入力と関連する寄生容量を充電する。次の２分の１クロック・サイクルの間に、逆の事象が発生する。両方の構成に於ける共振器は、一般的に１つのインダクタまたは相互に直列に結合したインダクタのグループによって形成した主誘導型装置を有している。共振器をこのような誘導装置のみによって構成する場合、基本誘導周波数は略インダクタンスであり、Ｃｒはこの主誘導型装置と並列の全てのコンデンサ（寄生コンデンサと実際のコンデンサの両方）の直列等価容量である。次に、各回路のクロックの波形は正弦波、即ち、サイン波またはコサイン波に近似する。共振器には一般的に別の素子を設け、その結果、各回路クロックの波形は基本周波数以外の１つ以上の共振周波数に帰する成分を有している。例えば、この共振器は、また（ａ）上記の主誘導装置の一部または全てと並列に結合した１つ以上の誘導−容量構成または／及び（ｂ）上記の主誘導装置の内部の点に結合した１つ以上のコンデンサを有することができる。その結果、各回路クロックの波形は、エッジ・トリガ・フリップフロップ及びその他のレベル検出素子のクロック入力に対して好ましい方形波の形状のような種々の非正弦形状に近づくことができる。この共振システムは、上記の共振周波数を調整する制御回路を有するのが好ましい。これには、一般的にインダクタンス値及び／または容量値の変更が含まれている。また、この共振システムは通常ドライバを有し、このドライバによって、上記の回路の一定の部分が理想的に構成されないために熱として消耗されるエネルギーを補償するための少量のエネルギーが供給される。上記の機能回路のクロックネット及びクロック入力と関連する寄生容量に保存したエネルギーを再使用することによって、これらの部品に必要な電力は、従来のクロック・ドライバのトランジスタで熱として消耗される電力と比較して少ない。特に、本発明によって、クロックによる電力消費は少なくとも５０％及びしばしばこれ以上削減される。本回路をＩＣの形態で構成すると、本発明によってチップ領域が一般的に小さくなるが、その理由は共振システムは従来の大型のクロック・ドライバよりもより小さい空間しか占めないからである。本発明の原理は特に回路のクロック動作に適用することができるが、これらの原理は反復信号の存在する他の事例にも適用することができる。より一般的には、本発明は、機能回路の特定の要素が１つ以上の入力信号に応答して回路の周波数で状態を変化する場合に電子機能を実行する上記の機能回路を有する電子回路をカバーするものである。この回路は、回路周波数で振動する共振システムを有している。この共振システムは基本共振周波数の近くで動作し、その結果、この共振システムは主として共振状態にある。この共振システムは上記の機能回路に結合され、上記の機能回路と関連する寄生容量及び／または寄生インダクタンスに打ち勝つことによって上記の特定の素子が状態を変化するのを支援する。図面の簡単な説明第１図と第２図は、クロック・ドライバを使用する従来技術による同期電子回路の回路図である。第３図は、本発明による共振システムを使用する同期電子回路の一般的なブロック図である。第４図は、第３図の同期回路の相補型クロック構成の回路図である。第５図は、第４図、第２２図〜第２４図、第２６図、第３２図、第３４図〜第３７図及び第３９図の構成で使用することのできる共振器の回路図である。第６図は、第５図の共振器を第４図の相補型クロックの構成で使用する場合に発生する波形の単純化したグラフである。第７図と第８図は、第５図の共振器を第４図の相補型クロックの構成で使用する実施例の部分回路図である。第９図と第１０図は、第４図、第２２図〜第２４図、第２６図、第３２図、第３４図〜第３７図及び第３９図の構成で使用することのできる共振器の回路図である。第１１図は、第１０図の共振器を第４図の相補型クロック構成で使用する１実施例の回路図である。第１２図は、第１０図の共振器を第４図の相補型クロック構成で使用する場合に発生する波形の単純化したグラフである。第１３図は、第４図、第２２図〜第２４図、第２６図、第３２図、第３４図〜第３７図及び第３９図の構成で使用することのできる共振器の回路図である。第１４図は、第１３図の共振器を第４図の相補型クロック構成で使用する１実施例の部分回路図である。第１５図は、第１４図と第２９図の実施例で発生する波形の単純化したグラフである。第１６図、第１７図、第１８図、第１９図及び第２０図は、第４図、第２２図〜第２４図、第２６図、第３２図、第３４図〜第３７図及び第３９図の構成で使用することのできる共振器の回路図である。第２１図は、第５図、第９図、第１０図、第１３図及び第１６図〜第２０図の共振器の周波数の関数としてのＡＣインピーダンスの単純化したグラフである。第２２図と第２３図は、第４図、第３７図及び第３９図の相補型クロック構成で代替として使用することのできる共振部の回路図である。第２４図は、第４図の相補型クロック構成で一般的に使用することができ、特に第７図、第８図及び第１４図の実施例で使用することのできる制御回路の回路図である。第２５図は、第２４図の位相比較器の１実施例の回路図である。第２６図は、第３図の同期回路のクロックが１つの構成の回路図である。第２７図は、第１０図の共振器を第２６図のクロックが１つの構成で使用した１実施例の回路図である。第２８図は、第１０図の共振器を第２６図のクロックが１つの構成で使用した場合に発生する波形の単純化したグラフである。第２９図は、第１３図の共振器を第２６図のクロックが１つの構成で使用した１実施例の回路図である。第３０図は、第３図の回路のクロックが１つの構成の部分回路図である。第３１図は、第３０図の構成で発生する波形の単純化したグラフである。第３２図は、第３図の回路のクロックが１つの構成の回路図である。第３３図は、第３２図の構成で発生する波形の単純化したグラフである。第３４図は、第３２図のクロックが１つの構成の１実施例の部分回路図である。第３５図と第３６図は、第３図の回路のクロックが１つの構成の回路図である。第３７図は、第４図の相補型クロック構成の変形例の部分回路図である。第３８図は、本発明による共振システムを使用した他の同期電子回路の一般的なブロック図である。第３９図は、第３８図の可変周波数発振器の１実施例の回路図である。第４０図は、第３図または第３８図の同期回路の構成の部分回路図である。同一または非常に類似した１つまたは複数の項目を表すため、図面と好適な実施例の説明では、同一の参照符号を使用する。図面に示す全てのトランジスタはエンハンスト・モードのゲート絶縁ＦＥＴである。ＰチャンネルのＦＥＴのゲートにはバブルを載置してこれらのＦＥＴをＮチャンネルのＦＥＴから識別する。発明を実施するための最良の形態第３図を参照して、これは本発明の教示に従って低い電力消費で機能回路１４に１つ以上のクロック信号を供給する共振システム５０を有する同期電子回路の一般的な構成を示す。共振システム５０は、入力クロック周波数ｆ_CKIに於いてそのＬ値とＨ値の間で切り替わる入力（または基準）クロック信号ＣＫＩに応答して回路のクロック周波数ｆ_CKRで振動する。回路のクロック周波数ｆ_CKRは実質的にｆ_CKIに等しい。共振システム５０は回路のクロック線５２に沿って機能回路１４に対して回路のクロック周波数ｆ_CKRで回路のクロック信号ＣＫＲを供給する。回路クロックＣＫＲは、入力クロックＣＫＩと主として同位相であるかまたはこれに対して主として逆位相である。相補型クロック構成ではシステム５０は、回路のクロック線５４に沿って回路１４に対して周波数実質的に逆の位相を有している。クロック線５２と連動する寄生容量ＣＰ１は、（ａ）機能回路１４内で回路クロックＣＫＲを受け取る機能素子のクロック入力と連動する寄生容量と（ｂ）回路１４内にクロックＣＫＲを転送するクロックネット線の寄生容量の等価な合計を表す。合理的に近似を行うため、容量ＣＰ１はこれによってクロックＣＫＲが共振システム５０に与える容量負荷を表す。合、クロック線５４と関連する寄生容量ＣＰ２は、（ａ）回を送信するクロックネット線の寄生容量の等価な合計を表ム５０に与えられる容量負荷を合理的に表す。容量ＣＰ１とＣＰ２の値ＣＰ₁とＣＰ₂は、通常相互に非常に接近している。共振システム５０は、小型ドライバ５６、共振部５８及び制御回路６０によって構成される。ドライバ５６は、入力クロックＣＫＩを増幅し、駆動クロック信号ＣＫＤを入力クロック周波数ｆ_CKIで駆動する。ドライバ５６は、またドライバのクロックＣＫＤに対して実質的に逆位相のドライバのク路クロックＣＫＤを発生し、これの存在する場合には、回路第３図は、共振部５８がドライバ・クロックＣＫＤに応答して動作し、これの存在する場合には、ドライバ・クロック制御回路６０は、入力信号ＣＫＩと共振部５８から送られた１つ以上の帰還信号ＦＢに応答して共振システム５０の動作を制御する。この目的のため、制御回路６０は、１つ以上の共振器制御信号ＲＣを共振部５８に供給する。構成要素５８と６０をどのように構成するかによって２つ以上の信号ＣＫＤ、ＣＫＲ、ＦＢとＲＣは、同一の信号であってもよは、同一の信号であってもよい。制御回路６０は、１つ以上の別の制御信号（図示せず）をドライバ５６に供給することができる。共振システム５０は、一般的に下記の方法で動作する。回路クロックＣＫＲは、回路周波数ｆ_CKRに於いて実質的に固定したＬの電圧水準とＨの電圧水準の間で切り替わる。寄生容量ＣＰ１を完全に充電するように、クロックＣＫＲがそのＨレベルにあると仮定する。入力クロックＣＫＩが回路クロックＣＫＲをＬに駆動するように変化すると、寄生容量ＣＰ１は線５２を介して共振部５８に主として放電される。全ての容量放電エネルギーを熱として消耗する代わりに、共振部５８は、容量放電エネルギーの一部、通常はその半分をかなり超える部分を一時保存領域に転送する。クロックＣＫＲがそのＨレベルに戻ると、共振部５８は、一時保存領域に保存したこの容量エネルギーを回収し、このエネルギーを線５２を介して送り、容量ＣＰ１を再充電する。システム５０を１つのクロックで構成する場合、この一時的保存領域は、一般的にコンデンサである。相補型クロック構成の場合、この一時的保存領域は、通常寄生容量ＣＰ２である。次に、容量ＣＰ２の充電と放電は、寄生容量ＣＰ１の充電と放電を補完するような方法で発生する。ドライバ５６によって入力クロックの周波数ｆ_CKIで駆動されているので、共振部５８は入力クロックＣＫＩと共振して振動し、その結果、回路クロックの周波数ｆ_CKRは定常状態で実質的にｆ_CKIと等しくなる。共振部５８と従って共振システム５０は基本共振周波数ｆ_Rを有し、回路クロックＣＫＲ及びこの回路クロックＣＫＲが存在する場合には回振動は、この基本共振周波数に於いて入力クロック周波数ｆ_CKIの関数としての最大電圧振幅に局部的に到達する。次に、システム５０は共振状態になる。制御回路６０は、基本共振周波数ｆ_Rをｆ_CKIに対して非常に接近させるため、この基本共振周波数ｆ_Rの値を調整するb。次に、共振システム５０は、実質的に共振状態になる。その結果、（ａ）回路クロックＣＫＲの電圧の振幅と、この局部的に最大に到達し、（ｂ）回路クロックＣＫＲと入力クロックＣＫＩの間の位相角はほぼ０゜と１８０゜の間にあり、（ｃ）ドライバ５６の消費する電力は最小になる。制御回路６０上の需要を緩和するため、共振周波数ｆＲの制御してない名目値ｆ_RNが入力クロック周波数ｆ_CKIに比較的近くなるように、構成要素５６〜６０を構成するために使用する素子の値を選択する。一般的に、ｆ_RNはｆ_CKIよりも僅かに大きい。製造上の変動によって、周波数ｆ_Rの制御しない実際の値はｆ_RN とは大きく異なるが、構成要素５６と５８は、Ｆ_Rを尚ｆ_CKRとｆ_CKIに接近させるような方法で構成する。従って、システム５０は主として共振状態で動作する。共振部５８の共振振動を開始して持続させるには、少量のエネルギーが必要である。このエネルギーは、ドライバ５６によって供給される。更に、ドライバ５６は、クロック線の小さな抵抗や共振部５８内の構成要素の限られた品質要素のような理想的でないものを補償するためのエネルギーを供給する。更に詳しくは、共振周波数ｆ_Rは（とりわけ）寄生容量ＣＰ１によって決まり、この寄生容量ＣＰ１が存在している場合には、寄生容量ＣＰ２によって決まる。回路クロックＣＫＲが入力クロックＣＫＩと同位相であろうとする場合を考える。もしｆ_Rがｆ_CKIと異なるなら、位相差がクロックＣＫＲとＣＫＩの間に存在する（例えｆ_CKRとｆ_CKIが同一であっても）。この位相差の符号と振幅は、ｆ_R とｆ_CKIの間の周波数の差の符号と振幅単調に関連している。制御回路６０は、通常クロックＣＫＲとＣＫＩの間の位相差を検出する。この制御回路６０は、またクロックＣＫＲとＣＫＩの間の位相差が１８０゜にいかに接近しているかを検出する。位相差（複数）の振幅（複数）と符号（複数）によって、制御回路６０は、一般的にインダクタンス及び／または容量を適当に加減すとことによって共振周波数ｆ_Rを調整し、これによってｆ_Rをｆ_CKRに接近させ従ってｆ_CKRに接近させる。第４図は、第３図に於ける同期回路の相補型クロック構成を示す。第３図の共振部５８は、第４図ではクロック線５２と５４の間に接続した受動共振器６２によって第４図で構成する。同一の信号であり得る信号ＦＢとＲＣを搬送する線は、共振器６２の内部の点または線５２及び／または線５４に接続することができる。第４図の機能回路１４は、クロックネットを介して線５２と５４に接続したクロック入力を有する機能素子１４Ｇのグループによって構成している。各素子１４Ｇは、回路クロッる。しかし、これらの要素１４Ｇの内の幾つかは、クロック２分の１のクロック周期の間にクロックＣＫＲがＨからＬに切り替わるのに従って寄生容量ＣＰ１が放電を行う場合、このＣＰ１の電荷は主として共振器６２を介して線５２に沿るのに従って、線５４に沿って流れて寄生容量ＣＰ２を充電する。次の２分の１のクロック周期の間には逆の事象が発生し、この場合、クロックＣＫＲはＬからＨに切り替わり、一にして、容量の充電は、容量ＣＰ１とＣＰ２の間で交互に切り替わり、電力消費を低く保持する。第４図の相補型クロック構成に於ける共振器６２は、第５図に示すように、主インダクタＬ１によって簡単に実施するに等しく、ここでＬ１はインダクタＬ１の値であり、ＣｒはこのインダクタＬ１と並列の全ての寄生及び真の容量の等価な直列容量である。共振器６２を１つのインダクタのみのよ的に形状が正弦である。第６図は、共振器が１つのインダし、入力クロックＣＫＩの波形は、実質的に方形波である。第７図は、共振器６２をインダクタＬ１によって形成し、回路１４の機能素子１４Ｇの１つを第２図と関連して上で説明したフリップフロップ２６によって構成した場合の第４図の実施例を部分的に示す。第２図のようにドライバのクロッゲート３０、３２、３８と４０のクロック入力をクロック線る。この相違点を別にして、フリップフロップ２６は第２図と関連して上で説明した方法で動作する。第８図は、第７図の部分回路をどのように拡張してフリップフロップ２６のようなフリップフロップのグループを含むかを示す。共振器６２内のインダクタＬ１は可変（または調整可能な）インダクタであり、このインダクタインダクタンスは共振周波数ｆ_Rを調整するように制御する。第９図は、第４図の実施例を部分的に示し、ここでインダクタＬ１は制御回路６０からの１つの信号ＲＣによって制御される可変インダクタである。製造上の変動によって、（さもなければ同一である）エッジ・トリガ・フリップフロップとその他のレベル検出スイッチング装置の電圧切替閾値に対して対応する変動が生じる。切替素子のクロック入力に状態変化を引き起こす信号の時間領域波形は、理想的な方形波形とは常に異なるので、切替の閾値の差はこれらの切替装置を含む回路の同期性に影響を与える。所定の周波数で状態に変化を生じる信号の方形波形は、所定の周波数の奇数番号の高調波（または重複したもの）‐‐即ち、第１高調波（これは所定の周波数である）、第３高調波、第５高調波等の正弦波形を加重したものによって構成される。第４図の回路の同期性は、共振器６２に１つ以上の並列に組み合わせた誘導容量の対（“ＬＣ”）を付加することによって改善される。各ＬＣ対は、相互に直列に接続した（且つインダクタＬ１と並列に接続した）インダクタとコンデンサによって構成する。各ＬＣ対によって、クロックＣＫＲＬＣ対のＬＣ値は、基本共振周波数ｆ_Rの第１高調波以外の奇数番号の高調波が、ｆ_Rとｆ_CKIの等しい場合に、ＣＫＲし始める。第３高調波は、方形波を作るのに最も重要な高調波（第１高調波以外に）である。第１０図に移って、これは、インダクタＬ２とコンデンサＣ２によって構成されるＬＣの対がインダクタＬ１と並列に共振器６２に含まれている例を示す。構成要素Ｌ２とＣ２の値は、ｆ_Rである第３高調波がｆ_CKI と等しい場合、この第３高調波を発生するように選択する。第１１図は第４図の実施例を示し、ここで共振器６２は第１０図に於けるように構成し、制御回路６０は、共振周波数ｆ_Rを調整するために、位相比較手法を使用する。第１１図の制回路６０は、位相比較器６４と一対の可変コンデンサＣＡ１とＣＡ２によって構成する。位相比較器６４は、回路ク比較する。位相差によって、比較器６４は、１つ以上の信号ＰＣを発生し、これらの信号は可変コンデンサＣＡ１とＣＡ２の値を調整する。コンデンサＣＡ１とＣＡ２はそれぞれ寄生容量ＣＰ１及びＣＰ２と並列であり、従ってクロック線５２と５４の容量をそれぞれ増加するので、これらの容量ＣＰ１及びＣＰ２の名目値は、は通常名目値ｆ_RNをｆ_CKIと等しくする値未満である。第１２図は、入力ＣＫＩの波形が方形波である場合に合、第３ｆ_R高調波を含む。第１２図が示すように、ＣＫＲ第１３図は第１０図の共振器６２を拡張したものであり、ここでインダクタＬ３とコンデンサＣ３によって構成された他のＬＣの組み合わせをインダクタＬ１と並列に接続する。素子Ｌ３とＣ３の値は、ｆ_Rがｆ_CKIと等しい場合、第る。第１４図は第４図の実施例を部分的に示し、ここで共振器６２は第１３図のように構成し、ドライバ５６はプレドライバ６６、一対の直列に接続した相補型ゲート絶縁スイッチングＦＥＴＱＮ１とＱＰ１及び一対の直列に接続した相補型ゲート絶縁スイッチングＦＥＴＱＮ２とＱＰ２によって構成される。入力クロックＣＫＩと１つ以上の他の入力信号ＮＰＩに応答して、プレドライバ６６は、（ａ）入力周波数ｆ_CKIでアース基準とＶ_HHの間で変化する第１対の切替信号Ｎ１及びＰ１と（ｂ）周波数ｆ_CKIで同様にアース基準とＶ_HHの間で変化する第２対の切替信号Ｎ２及びＰ２を発生する。ＦＥＴＱＮ１とＱＰ１は、切替信号Ｎ１及びＰ１にそれぞれ応答して線５２上に回路クロックＣＫＲを供給する。ＦＥＴＱＮ２とＱＰ２は、切替信号Ｎ２及びＰ２にそする。第１５図は、切替信号Ｎ１とＰ１の単純化した波形を示す。切替信号Ｎ２とＰ２（図示せず）の波形は、Ｐ１とＮ１の波形と位相がそれぞれ反転したもである。信号Ｎ１、Ｎ２、Ｐ１、Ｐ２の各々は、理想的に方形波の形状を有している。ｉが１または２に等しい各対の信号ＮｉとＰｉに於いて、各信号ＮｉとＰｉは、他方の信号ＰｉまたはＮｉがその不活性レベルにある場合のみ、その活性レベルにある。従って、各対に於ける信号ＮｉとＰｉの内の１つのみが同時に活性状態にある。信号Ｎ１、Ｐ１、Ｎ２及びＰ２のパルス幅は、別の入力信号（複数）ＮＰＩによって決まる。切替信号Ｎ１、Ｐ１、Ｎ２とＰ２が上述の特性を有するようにこれらの信号を構成することによって、各ＦＥＴ対に於けるＦＥＴＱＮｉとＱＰｉの内の１つのみが常に導通している。いずれの時点でもＶ_HH電源からアースにはＦＥＴ対ＱＮｉとＱＰｉ（のいずれ）を介しても経路が形成されない。また、（正に向かう）Ｎｉと（負に向かう）ＰｉパルスはＣＫＩパルスよりも短いので、回路クロックＣＫＲとらの電流の注入によってさもなければＱＮｉとＱＰｉチャンネル抵抗に発生するエネルギーの消耗の大部分が回避される。電力の消費は、非常に低い。形を調整することによって、制御することができる。これに消費とスルーレートとの間で最適設計上二者択一を行うための機構がまた供給される。ＮｉとＰｉのパルス幅を増加させると、スルーレートは増加するが、より多くの電力が消費される。Ｎ１とＰ１の波形を示す以外に、第１５図は、クロックＣＫＩとＣＫＲの単純化した波形を示す。クロックＣＫＩは、再び方形波として示す。第１４図の共振器１４は、周波数ｆ_Rがｆ_CKIと等しい場合、この周波数ｆ_Rの第３及び第５高調波を供給するので、ＣＫＲの波形は、第１２図のものより更に方形に近くなる。第１６図を参照して、コンデンサＣＡを共振器６２のインダクタＬ１の両端に載置することができる。インダクタＬ１は、次に部分Ｌ１ＡとＬ１Ｂによって構成し、コンデンサＣＡは部分Ｌ１Ｂと並列に接続する。素子Ｌ１ＡとＬ１Ｂは別個のインダクタでもよい。第１６図の共振器６２は第１０図のそれと同様の方法で動作し、第３ｆ_R高調波の周波数を特に、コンデンサのインピーダンスは、周波数の増加と共に減少する。コンデンサＣＡの値を適切に選択することによって、これは主として第１ｆ_R高調波では開放回路として現れ、第３ｆ_R高調波では短絡回路として現れる。第１６図の共振器５２の有効インダクタンスＬ_Eは、従って周波数と共に変化するが、その理由は、インダクタＬ１の巻線が高い周波数では部分的に短絡するからである。共振は、ｆ_Rがｆ_CKIと等しい場合、第２共振点が第３ｆ_R高調波に発生する。第１６図の共振器６２の原理は容易に拡張することができ、インダクタＬ１の種々の部分に並列に接続した２つ以上のコンデンサを使用することによって第３高調波以外に奇数番号のｆ_R高調波を導入することができる。第１７図は、インダクタＬ１を３つの部分Ｌ１Ａ、Ｌ１ＢとＬ１Ｃに分割した例を示す。コンデンサＣＡを再び部分Ｌ１Ａの両端に接続し、第３高調波ｆ_Rでこの部分Ｌ１Ａを短絡させるようにＣａの値を適切に選択することによって、この第３ｆ_R高調波の周波数を加える。更に、他のコンデンサＣＢを部分Ｌ１ＡとＬ１Ｂの両端に接続する。このコンデンサＣＢの値を適切に選択することによって、これは第５ｆ_R高調波の周波数で部分Ｌ１ＡとＬ１Ｂを短絡させてＬ_Eを小さくし、は、素子Ｌ１Ａ、Ｌ１Ｂ、及びＬ１Ｃは別個のインダクタでもよい。第１７図の共振器６２は第１８図に示すように等価に構成することができ、ここでインダクタＬ１は５つの部分、Ｌ１Ａ、Ｌ１ＢＵ、Ｌ１ＢＶ、Ｌ１ＣＵとＬ１ＣＶに分割する。Ｌ１ＢＵとＬ１ＢＶのインダクタンスの合計は、Ｌ１Ｂのインダクタンスに等しい。同様に、Ｌ１ＣＵとＬ１ＣＶのインダクタンスの合計はは、Ｌ１Ｃのインダクタンスに等しい。素子Ｌ１Ａ、Ｌ１ＢＵ、Ｌ１ＢＶ、Ｌ１ＣＵとＬ１ＣＶは、全て別個のインダクタでもよい。第１８図に於ける共振器６２の共振周波数の特性は、コンデンサＣＡとＣＢの各々を２つの部分に分割し、下側のコンデンサ板をアースすることによって代わりになるべきものとして達成することができる。第１９図は、どのようにしてこの代わりになるべきものを達成するかを示す。コンデンサＣＡを一対の同じ値のコンデンサＣＡＵとＣＡＶと取り替え、ここでこれらのコンデンサの等価な直列容量はＣＡの容量に等しい。同様に、コンデンサＣＢを一対の同じ値のコンデンサＣＢＵとＣＢＶと取り替え、ここでこれらのコンデンサの等価な直列容量はＣＢの容量に等しい。最後の２つのパラグラフで説明した方法で、第１６図の共振器６２は、第１８図の素子、Ｌ１ＣＵ、Ｌ１ＣＶとＣＢを単純に削除するだけで等価に構成することができる。第１６図のこのように変形した共振器６２のバージョンの共振器の周波数特性は、次に第１９図の素子Ｌ１ＣＵ、Ｌ１ＣＶ、ＣＢＵとＣＢＶを単純に削除するだけで代わりになるべきものとして達成することができる。これらの原理は、第１６図〜第１９図に示すものよりもより多くのインダクタ部分即ち直列のインダクタを有する共振器６２の実施例に容易に拡張することができる。更に他の代替例として、第１６図〜第１９図の共振器６２の共振周波数の特性は、主として一般的に送信線と呼ぶインダクタンス−容量分配ネットワークを使用して達成することができる。これの１例を第２０図に示し、ここで共振器６２は送信線６８によって構成する。インダクタンスと容量は通常送信線に沿って均等に分配するが、これらのインダクタンスと容量は送信線６８に沿って不均等に分配することもできる。第２０図の共振器６２は、第１９図の共振器６２とほぼ類似している。高調波を設ける場合、ドライバ５６から分かるように、ＡＣインピーダンスの振幅は、ｆ_CKRがｆ_CKIの奇数倍である場合、局部的な最小に到達する。これの性質を、第２１図に示す。また、ＡＣインピーダンスの位相角は、奇数番号のｆ_R高調波に於いてぼぼゼロである。共振部５８を共振器６２によって構成した相補型クロックの実施例に於いて、共振部５８は、クロック線５２と５４の間に１つまたは２つのスイッチまたは１つまたは２つのコンデンサを共振器６２と直列に載置することによって、変形することができる。第２２図は、スイッチ７０を線５２と共振器６２の間に挿入した例を示す。第２３図は、コンデンサＣＲを使用した同様の例を示す。共振部５８のこれらの２つの構成例によって、この回路の他の一定の（一般的には非同期）部分を活性モードにしながら、閉鎖電力を消費することなくクロック発生回路を不活性モードにすることができる。第２４図は第４図の実施例を部分的に示し、この場合、制御回路６０は、位相比較器７２、Ｍビットのアップ／ダウン・カウンタ７４、Ｍ〜２^Mのデコーダ７６、２^Mのスイッチ７８、及び２^Mのトリミング・コンデンサＣＴによって構成する。Ｍは一般的に８以上である。各スイッチ７８は、送信ゲートとして構成した一対の相補型ゲート絶縁ＦＥＴＱＮＴとＱＰＴによって構成する。寄生容量ＣＰ１の名目値Ｃ_PINがｆ_Rをｆ_CKIと等しくする寄生容量値未満である場合、第２４図の制御回路６０は、共振周波数ｆ_Rを調整するために、第４図の上述した実施例のいずれにも使用することができる。制御回路６０のこの実施例では、Ｃ_P1とＣ_P2を効果的に増加するため、１つ以上のコンデンサＣＴを線５２と５４の間に配設する。位相検出器７２は、入力クロックＣＫＩと回路クロックＣＫＲの間の位相差を検出する。この位相差によって、比較器７２は、信号ＵＰをカウンタ７４に送ってこれにカウントアップさせるか、または信号ＤＮをカウンタ７４に送ってこれにカウントダウンさせる。これに応答して、カウンタ７４はデコーダ７６にＭビットの信号ＣＴＲを送るが、この信号は線５２と５４の間に配設すべきコンデンサＣＴの数を指示する。次に、デコーダ７６は復号信号ＤＣを送り、これによってスイッチ７８の内の適当なスイッチを閉じ（活性化し）所望量の容量を線５２と５４の間に載置する。第２５図は、第２４図の位相比較器７２の実施例を示す。第２５図に於いて、比較器７２はＣＭＯＳインバータ８０と８２、送信ゲート８４、蓄電用コンデンサＣＳ、ＣＭＯＳインバータ８６と８８、およびＤ型フリップフロップ９０によって形成する。送信ゲート８４は、並列に接続した一対の相補型ゲート絶縁ＦＥＴＮＳとＰＳによって構成する。構成要素８０〜８４とＣＳによってサンプリングおよびホールド用のサブ回路を形成し、このサブ回路は、入力クロックＣＫＩの立ち上がりに応答してその立ち上がりの期間中に回路クロックＣＫＲの電圧レベルをサンプリングすることによってクロックＣＫＲとＣＫＩの間の位相差を検出し、対応するサンプリングおよびホールド信号ＳＨを発生する。インバータ８０はまたクロックＣＫＩを反転し、反転入力信号ある期間中にサンプリングしたＣＫＲの電圧を保存する。インバータ８６と８８によってバッファを形成し、このバッファは、位相差の符号に応じて信号ＳＨを論理“１”または論理“０”に増幅する。クロックＣＫＩがＬになると、この増幅したＳＨ信号をフリップフロップ９０に負荷し、このフリして信号ＵＰとＤＮをカウンタ７４に供給する。共振周波数ｆ_Rが入力周波数ｆ_CKIを超える場合、ＣＫＲの波形によって、ＣＫＩの波形が導かれる。位相差は、正である。フリップフロップ９０は“１”を受け取り、これによってカウンタ７４がカウントアップを行う。ｆ_Rがｆ_CKI未満の場合には、逆の事象が発生してカウンタ７４にカウントダウンを行わせる。第２６図は、第３図の同期回路のクロックが１つの場合の構成を示す。このクロックが１つの構成に於いて、第３図の共振部５８は、回路のクロック線５２と回路のアースの間に直列に接続した受動共振器６２と非寄生容量コンデンサＣ１によって構成する。第５図、第９図、第１０図、第１３図及び第１６図〜第２０図に示す共振器６２の実施例のいずれも、第２６図の構成に使用することができる。第２６図の機能回路１４は機能素子１４Ｆによって構成し、これらの機能素子１４Ｆはクロックネットによって線５２上で回路クロックＣＫＲを受け取る。回路クロックＣＫＲが２分の１のクロックサイクルの間にＨからＬになって寄生容量ＣＰ１を放電させると、ＣＰ１電荷が主として線５２に沿って且つ共振器６２を介してコンデンサＣ１に流れ、これによってこのコンデンサＣ１が充電される。ＣＫＲがそのＨの値に復帰した次の２分の１のクロックサイクルの間に、コンデンサＣ１内の電荷は共振器６２を介して且つ線５２に沿って元の方向に流れ、容量ＣＰ１を再充電する。従って、容量ＣＰ１の電荷を再び使用することによって、電力消費を低く保持する。第２７図は第２６図の実施例を示し、この場合共振器６２は第１０図のように構成し、制御回路６０は位相比較器１００と可変コンデンサＣＡ１によって構成する。位相比較器１００は、クロックＣＫＲとＣＫＩの間の位相差を検出する。次に、比較器１００はコンデンサＣＡ１に制御信号ＰＣを供給することによって共振周波数ｆ_Rを調整し、その容量を増加または現象させる。名目寄生容量値ＣＰＩＮがｆ_Rをｆ_CKIと等しくする寄生容量値未満である場合、第２７図の制御回路６０を使用する。第２８図は、第２７図の回路のクロックの波形を単純化して示す。第２７図の共振器６２の素子Ｌ２とＣ２は、第３ｆ_R高調波をＣＫＲの波形に含むために選択する。第２８図に示すように、ＣＫＲの波形はこれによって方形波に対して適度に近似した波形を与える。第２９図は第２６図の実施例を部分的に示し、ここで共振器６２は第１３図のように構成し、ドライバ５６は、第１４図のドライバ５６のようにプレドライバ１０２と相補型ＦＥＴＱＮ１とＱＰ１によって構成する。第２９図のプレドライバ１０２は、入力クロックＣＫＩと別の入力信号（複数）ＮＰＩに応答して切替信号Ｎ１とＰ１を供給する。信号Ｎ１とＰ１は、第１４図と第１５図に関連して上で説明した特性を有する。ＦＥＴＱＮ１とＱＰ１は、第１４図に対して上で説明した方法で同様に信号Ｎ１とＰ１に応答する。従って、第２９図の回路は、第１４図の回路と同様の種類の電力に対する利点を有している。第１５図の単純化したＣＫＩとＣＫＲクロックの波形は、また第２９図の回路にも適用することができる。第３０図に進んで、これは第３図の回路のクロックが１つの構成を部分的に示し、ここでドライバ５６は、プレドライバ１０４と一対のスイッチ１０６と１０８によって構成する。入力クロックＣＫＩと入力信号（複数）ＮＰＩに応答して、プレドライバ１０４は切替信号ＮＳとＰＳを発生し、これらの切替信号は一般的に切替信号Ｎ１とＰ１に対して上で説明した特性を有している。第３１図は、信号ＮＳとＰＳの単純化した波形を示す。スイッチ１０６と１０８は、Ｖ_HH電源とアースの間に直列に接続する。スイッチ１０６と１０８の相互接続点によって、ドライバのクロック線１１０にクロック信号ＣＫＤを供給する。スイッチ１０６と１０８は、ＦＥＴＱＮ１とＱＰ１が第１６図と第２６図の回路の信号Ｎ１とＰ１に応答するのと同様の方法で信号ＮＳとＰＳに応答して動作する。従って、第３０図のドライバ５６は、低い電力消費でクロック信号ＣＫＤを発生する。第３図の共振部５８は、第３０では共振器１１２と下側の板をアースした共振コンデンサＣ１によって構成する。共振器１１２はトランスＴ１によって構成し、このトランスの一次コイルは線１１０とＣ１の上側の板の間に接続する。トランスＴ１の二次コイルは、回路のクロック線５２とＣ１の上側の板の間に接続する。トランスＴ１によって、回路クロックＣＫＲは入力クロックＣＫＩよりも大きい電圧のスイングを有することができる。第３１図は、またＣＫＩとＣＫＲの波形の単純化したバージョンを示す。トランスＴ１の二次コイルは、第１０図、第１３図、及び第１６図〜第２０図のいずれも使用することができ、またこれらを使用して変形することができる。第３２図は、第３図のクロックが１つの構成を示し、この場合、構成要素５６と６０はドライバのクロック線１１４にドライバのクロック信号ＣＫＤを供給する複合ドライバ／制御回路５６／６０に併合する。第３２図に於いて、第３図の共振部５８は、再び受動共振器６２とコンデンサＣ１によって構成する。第３２図の共振器６２は、第５図、第９図、第１０図、第１３図及び第１６図〜第２０図の実施例のいずれかを使用して構成することができる。ドライバ／制御回路５６／６０に回路クロック線５２を接続する代わりに、共振器６２とコンデンサＣ１の間の相互接続ノードをドライバのクロック線１１４によって回路５６／６０に接続する。第３２図の回路のコンデンサＣ１の値Ｃ１は、寄生容量ＣＰ１の名目値Ｃ_PIN を大きく超えるように選択する。これによって、コンデンサＣ１は所定の電圧に於いて容量ＣＰ１よりもより大きな電荷を保持することが可能になる、これによって、Ｃ１の電荷を容量ＣＰ１に転送した場合、ほぼＣ₁／Ｃ_PINに等しい電圧の倍率が発生する。ドライバのクロックＣＫＤはコンデンサＣ１と共振器６２の間のノードに供給するので、回路クロックＣＫＲは、ドライバのクロックＣＫＤと入力クロックＣＫＩのいずれもよりもより大きな電圧のスイングを達成する。第３２図の回路に於けるＣＫＲの電圧のスイングは、またこの回路に対する供給電圧を超える。例えば、Ｖ_HHが５ボルトの場合、回路クロックＣＫＲは７ボルトの電圧スイングを達成することができる。この増加したＣＫＲ電圧のスイングは、第２電源を加えることなく達成することができる。第３３図は、ＣＫＲの波形が第３ｆ_R高調波を有している場合の増加したＣＫＲの電圧スイングを示す。不均衡な容量値と共振器の異なった接続は別にして、第３２図の回路は、基本的に第２６図について上で説明したのと同じ方法で動作する。第３４図は第３２図の実施例を部分的に示し、この場合、機能回路１４は第２図と第７図のフリップフロップ２６と同様のフリップフロップ１１６を有している。フリップフロップ１１６は、データ入力バッファ、マスター部、スレーブ部及び出力バッファによって構成する。第２図と第７図に於けるように、入力バッファはＣＭＯＳインバータ２８によって形成し、一方出力バッファはＣＭＯＳインバータ４６と４８によって構成する。フリップフロップ１１６のマスター部は、送信ゲート１１８と１２０およびＣＭＯＳインバータ３４と３６によって形成する。スレーブ部は、送信ゲート１２２と１２４およびＣＭＯＳインバータ４２〜４４によって形成する。第２図と第７図に於ける送信ゲート３０、３２、３６及び３８のようなＣＭＯＳゲートである代わりに、第３４図の送信ゲート１１８〜１２４は、それぞれＦＥＴＱＡ１〜ＱＤ１によって形成したＦＥＴが１つのゲートである。ＣＫＲの電圧スイングは若干アース未満であり若干Ｖ_HHを超えるので、第２図と第７図のゲート３０、３２、３６及び３８の各々で使用している第２ＦＥＴは第３４図の回路では不必要である。これによって、部品の数が削減される。第３５図は、第３図の回路のクロックが１つのハイブリッド構成を示し、ここで構成要素５６と６０は再びドライバ／制御回路５６／６０に併合する。この場合、回路５６／６０は、回路クロック線５２とドライバのクロック線１２６に回る。第３図の共振部５８は、再び第３５図の共振器６２と共振コンデンサＣ１によって構成する。ドライバのクロック線１２６は、コンデンサＣ１と共振器６２の間の相互接続点に接続する。第３５図の回路は、基本的に第２６図の回路について上述するものであるので、ＣＫＲの波形は完全に対称でなければならない。第３６図は第３図の回路のクロックが１つの他の構成を示し、ここで構成要素５６と６０はドライバ／制御回路５６／６０に併合する。第３６図の共振器６２は回路のクロック線５２と低インピーダンス・ソース１２８の間に接続するが、この低インピーダンス源１２８は、回路クロックＣＫＲの時間によって平均した電圧とほぼ等しい中間電源電圧Ｖ_Hを供給するものである。一般的に、電源電圧Ｖ_HはＶ_HH／２である。寄生容量ＣＰ１が第３６図の回路で２分の１のクロック・サイクルの間に放電する場合、ＣＰ１の電荷は主としてＶ_H電源１２８に転送される。次の２分の１のクロック・サイクルの間に電源１２８は静電容量ＣＰ１を充電し、これによって電力消費を非常に低く保持する。コンデンサＣ１は、オプションとして共振器６２とアースの間に接続して高いシステムの効率を保証してもよい。第３図の以前の実施例の幾つかに於いて、ドライバ５６は発振器と取り替えることができ、この発振器は入力クロックＣＫＩのような外部からの刺激によって直接強制されない。その代わり、強制を行う刺激は内部の回路クロックＣＫＲ及って発振を誘導するのに必要な位相シフトを与える。同様バ５６のＣＫＩ入力に結合して戻すことにより、このような内部駆動発振器に変換することができる。内部的に駆動する発振器は、共振周波数ｆ_Rで発振する傾向がある。周波数ｆ_R を制御することによって、回路のクロック周波数ｆ_CKRを制御する。この発振器は、例えば、位相ロックループで使用することのできる制御可能な発振器になる。１つ以上の分周器または乗算器を使用して外部基準周波数のある倍数または分数でｆ_CKRを発生することができる。第３７図は第４図の回路の構成を部分的に示し、ここでドライバ５６は内部クロック線５２と５４の間に接続した内部駆動発振器１３０と取り替えてある。発振器１３０は１つのＣＭＯＳインバータ１３２によって形成したインバータ回路を有している。または、このインバータ回路は、前部と後部を直列接続した奇数個のＣＭＯＳインバータによって形成することができる。この発振器１３０は、またバイアスとインピーダンスのマッチングを行う抵抗Ｒ１とＲ２を有している。第３８図は、本発明による低電力消費で機能回路１４にクロック・パルスを供給する共振システム１４０を有する同期電子回路の一般的な構成を示す。共振システム１４０は、入力クロックの周波数ｆ_CKIに於ける入力（または基準）クロック信号ＣＫＩに応答して回路クロック周波数ｆ_CKRで振動する。システム１４０では、ｆ_CKRは実質的にｆ_CKIの整数倍であり、ここで最小の整数乗算子は１である。従って、ｆ_CKRは実質的にｆ_CKIに比例する。に供給し、相補型クロックの構成では、回路クロックＣＫＲを回路１４に供給する。回路クロック線５２と関連する寄生容量ＣＰ１と、これが存在する場合、回路クロック線５４と関連する寄生容量ＣＰ２は、第３図の回路と関連して上で説明した意味を有している。ｆ_CKRはｆ_CKIと実質的に比例しているが（第３図の回路とは異なって）必ずしもｆ_CKIと実質的に等しくないという事実は別にして、クロックＣＫＩ、を有している。共振システム１４０は、位相／周波数比較器１４２、低域フィルタ１４４、可変周波数発振器（“ＶＦＯ”）１４６及びオプションとしてのＮ個に分周したパルス・カウンタ１４８によって構成し、これらは全て位相ロックループで構成する。位相／周波数比較器１４２に対する入力信号は入力クロックＣＫＩと帰還クロック周波数ｆ_LFに於けるループ帰還信号ＬＦである。比較器１４２は周波数ｆ_CKIとｆ_LFの間の差を検出し、この周波数の差を示す比較器の電圧信号ＶＣを供給する。フイルタ１４４は、信号ＶＦを濾波して制御電圧信号ＶＦを発生する。ＶＦＯ１４６は、制御信号ＶＦによって決まる回路クロック周波数ｆ_CKRで発振する。ＶＦＯ１４６は、また回路クロックＣＫＲを供給し、これの存在する場合には回路クロックウンタ１４８は、ｆ_CKRを整数Ｎで分周し、周波数ｆ_LFの帰還信号ＬＦを発生する。即ち、ｆ_LFはｆ_CKR／Ｎにほぼ等しい。もしカウンタ１４８が存在しなければ、ループはクロックＣＫＲを比較器１４２のＬＦ入力に直接供給することによって完成する。位相ロックループは、強制的にｆ_LFをｆ_CKIと実質的に等しくする。従ってｆ_CKRはＮｆ_CKIと実質的に等しく、ここで、カウンタ１４８の存在しない場合、Ｎは１である。ＶＦＯ１４６は、小型のドライバ１５０、共振部５８と周波数調整器１５２によって形成する。ドライバ１５０は、回てドライバのクロック信号ＣＫＤを発生する。ドライバ成してもよい。ドライバのクロックＣＫＤに応答して、及びて、共振部５８は、第３図と関連して上で説明した方法で５８の構成によって、クロックＣＫＲとＣＫＤは同一のクロよい。周波数調整器１５２は、制御電圧ＶＦに応答してｆ_CKRの値を制御する。共振部システム１４０は、第３図の共振システムについて上で説明した方法で電荷を寄生容量ＣＰ１と一次保存領域の間に転送する。システム５０と同様に、一次保存領域は、システム１４０を１つのクロックで構成した場合には、通常コンデンサである。この場合、共振部５８は、一般的にこのコンデンサと直列の共振器６２によって構成する。相補型クロックによる構成の場合、この一次保存領域は、通常寄生容量ＣＰ２である。共振部５８は、ここでは単に共振器６２によって構成する。システム１４０は、主としてシステム５０と同じ方法でその基本共振周波数ｆ_Rに非常に近い状態で共振する。本質的に、共振システム１４０の構成要素１４２、１４４及び１４８〜１５２は制御可能なドライバを形成し、この制御可能なドライバは、共振システム５０に於いて構成要素５６と６０によって形成した制御可能なドライバと同様に、入力クロックＣＫＩに応答して動作し、共振周波数ｆ_Rに非常に近い回路のクロック周波数ｆ_CKRで共振部５８の振動を保持するために必要な少量のエネルギーを供給する。ｆ_CKR、及び従ってｆ_Rはシステム１４０では入力クロックの周波数ｆ_CKIを超えることができるが、システム５０では実質的にｆ_CKIに等しいという点で、これらの２つのドライバは異なっている。第３９図は、第３８図の同期回路の相補型クロックによる構成を部分的に示す。共振部５８は、ここでは線５２と５４の間に接続した共振器６２によって構成する。第３９図の共振器６２は、第５図、第９図、第１０図、第１３図及び第１６図〜第２０図に示す実施例のいずれかによって構成することができる。周波数調整器１５２は可変コンデンサＣＡ１とＣＡ２によって形成し、これらのコンデンサの値は電圧ＶＦによって制御する。コンデンサＣＡ１とＣＡ２はそれぞれ寄生容量ＣＰ１及びＣＰ２と並列であるので、ＣＰ１とＣＰ２の名目値は、通常位相ロックループを入力クロックＣＫＩにロックする寄生容量値未満である。第３図または第３８図の同期回路は、しばしば１つのモノリシックＩＣである。または機能回路１４は、共通基板上に取り付けた複数のモノリシックＩＣの間で分割することができる。共振システム５０または１４０はこれらのＩＣの１つの一部であってもよく、または別個のモノリシックＩＣに含まれてもよい。しかし、共振器６２、及びこれが存在する場合には、コンデンサＣ１は、しばしば（ａ）基板上に別個に取り付けた分離した構成要素として設けるか、（ｂ）基板上の金属化した誘電層によって形成するか、または（ｃ）別個の基板上に設ける。セラミックは、一般的に基板材料として最善の安定性と性能を与える。第４０図は、第３図または第３８図の相補型クロックの構成を部分的に示し、この場合、回路１４の構成要素はセラミック基板１６２上に取り付けたモノリシックＩＣ１６０のグループの間に分散している。本発明を特定の実施例を参照して説明したが、この説明は専ら図示目的のためのものであり、以下でクレームする本発明の範囲を限定するものと解釈すべきではない。例えば、機能回路１４の構成部品並びに共振システム５０と１４０はバイポーラまたはＢｉＣＭＯＳ技術によって構成することができる。ＰＺＴ型の圧電材料は、共振器６２の素子を製造するために適している。調整可能なコンデンサはバリキャップ・ダイオード、即ち、その容量がこれに加えた逆バイアス電圧によって決まる逆バイアス半導体ダイオードによって構成することができる。アースに接続するものとして説明したコンデンサの下側の板は、その周波数がｆ_CKRよりもはるかに低い電圧、一般的にはこれよりも少なくとも１０倍低い電圧の電源に接続することができる。相補型クロックの構成に付いて第２４図に示したものと類似して、クロックが１つの場合の構成の制御可能な静電容量のネットワークは、回路のクロック線５２とアースの間に並列に接続したコンデンサ−ゲート対のグループによって形成することができ、各コンデンサ−ゲート対はトリミング・コンデンサと直列の送信ゲートによって構成する。この送信ゲートは１つのゲート絶縁ＦＥＴまたは並列に接続した一対の相補型ゲート絶縁ＦＥＴによって形成することができる。２つのこのようにアースしたネットワークを相補型クロック構成に使用することができ、一方のネットワークはクロック線５２と５４の各々に接続する。周波数の乗算器または分周器を第３図の回路に於いてドライバ５６の入力に載置することができる。その結果、ｆ_CKRは、その結果得られるｆ_CKIの倍数または分数と実質的に等しくなる。トランジスタのスイッチング速度が速くなるのに従って、寄生インダクタンスにって発生される騒音の問題は益々深刻になる。本発明の共振技術を使用すると、そのインダクタンスが共振から寄生インダクタンスの見積もり値を差し引いたものに対して必要な値にほぼ等しい共振インダクタを使用することによって、この騒音の問題を部分的に解消することができる。従って、当業者は、添付の請求の範囲で明らかにした本発明の真の範囲と精神から逸脱することなく、種々の変形と適用例を作ることができる。

【手続補正書】特許法第１８４条の８【提出日】１９９４年１１月３０日【補正内容】１発明の名称を「機能回路及び共振システムを含む小電力消費型電源回路」に訂正する。２請求の範囲の範囲を別紙に訂正する。３添付図面、図５〜８、図１９〜２１、及び図３３〜３５を別紙に訂正する。請求の範囲１．入力クロック周波数で入力クロック信号（ＣＫＩ）に応答して、上記の入力クロック周波数と実質的に比例する回路周波数で振動して上記の回路周波数で第１回路クロック信号（ＣＫＲ）を発生する共振システム（５０または１４０）及び上記の回路クロック信号に同期して電子機能を実行する機能回路（１４）であって、上記の機能回路のクロック入力は第１回路のクロック線（５２）から上記の回路のクロック信号を受け取り、上記の共振システムは基本共振周波数の近くで動作し、その結果、上記の共振システムの共振器（６２）は上記の回路のクロック線と上記のクロック入力と関連する少なくとも容量（ＣＰＩ）及び／またはインダクタンスによって主として共振状態にある上記の機能回路によって構成されることを特徴とする電子回路。２．上記の共振システムは、上記の共振器と上記の回路の周波数よりもはるかに低い周波数で実質的に固定した基準電圧電源またはその他の電圧電源の間に結合した非寄生コンデンサ（Ｃ１）を有し、上記の共振器は上記の回路クロック線に結合されることを特徴とする請求の範囲第１項記載の電子回路。３．上記の共振器は、上記の回路クロック線と上記の回路クロック信号の時間によって平均した電圧とほぼ等しい基準電圧（Ｖ_h）電源（１２８）の間に結合されていることを特徴とする請求の範囲第１項記載の電子回路。４．上記の共振システムは、（ａ）基準電圧電源と（ｂ）上記の回路周波数よりもはるかに低い周波数で実質的に固定した他の基準電圧電源またはその他の電圧電源の間に結合した非寄生コンデンサ（Ｃ１）を有することを特徴とする請求の範囲第３項記載の電子回路。５．上記の共振システムは、上記の第１回路クロック信号に対して実質的に逆の第２回路クロック信号を発生し、上記の機能回路の電子機能の少なくとも一部はまた上記の第２回する請求の範囲第１項記載の電子回路。６．上記の共振器は、上記の第１回路のクロック線と機能回路の第２クロック入力が上記の第２回路のクロック信号を受け取る第２回路のクロック線（５４）の間に結合され、上記の共振器は上記の第２回路のクロック線と上記の第２クロック入力と関連する容量（ＣＰ２）及び／またはインダクタンスによってまた主として共振状態にあることを特徴とする請求の範囲第５項記載の電子回路。７．上記の共振システムは、上記のクロック線の間で上記の共振器と直列に結合した少なくとも１つのスイッチ（７０）またはコンデンサ（ＣＲ）を有することを特徴とする請求の範囲第６項記載の電子回路。８．上記の共振器は、１個のインダクタ（Ｌ１）または相互に直列に結合したインダクタのグループ（Ｌ１Ａ及びＬ１Ｂ）によって構成された非寄生主誘導性装置によって構成されることを特徴とする先行する請求の範囲のいずれかに記載の電子回路。９．上記の主誘導装置は、制御可能な可変インダクタンスを有することを特徴とする請求の範囲第８項記載の電子回路。１０．上記の共振器は、少なくとも上記の主誘導装置の一部と並列に結合した少なくとも１つの誘導−容量構成を有し、各誘導−容量構成は相互に直列に結合したインダクタ（Ｌ２）とコンデンサ（Ｃ２）によって構成することを特徴とする請求の範囲第８項または第９項記載の電子回路。１１．上記の共振器は、上記の主誘導装置の一部と並列に結合した少なくとも１つのコンデンサ（ＣＡ）を有することを特徴とする請求の範囲第８項、第９項または第１０項記載の電子回路。１２．上記の共振器は、上記の主誘導装置の内部の１点と上記の回路周波数よりもはるかに低い周波数で実質的に固定した基準電圧電源またはその他の電圧電源の間に結合した少なくとも１つのコンデンサ（ＣＡＵ）を有することを特徴とする請求の範囲第８項〜第１０項または第１１項記載の電子回路。１３．上記の共振器は、上記の主誘導装置の複数の点に結合した分配したコンデンサ（６８）を有することを特徴とする請求の範囲第８項〜第１１項または第１２項記載の電子回路。１４．上記の共振システムは、上記の基本共振周波数を調整する制御回路（６０）を有することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。１５．上記の制御回路は、インダクタンス及び／または容量の値を変化することによって上記の基本共振周波数を調整することを特徴とする請求の範囲第１４項記載の電子回路。１６．上記の制御回路は、その容量が少なくとも１つの制御信号に応答して調整可能である少なくとも１つの可変コンデンサ（ＣＡ１）を有することを特徴とする請求の範囲第１４項または第１５項記載の電子回路。１７．上記の制御回路は、位相ロックループ内に構成することを特徴とする請求の範囲第１４項、第１５項または第１６項記載の電子回路。１８．上記の制御回路は、少なくとも１つの制御信号に応答して容量値を制御しながら変化させるために相互に並列に結合した複数の容量ゲート構成を有し、各容量ゲート構成は相互に直列に結合したコンデンサ（ＣＴ）と送信ゲート（７８）によって構成されることを特徴とする請求の範囲第１４項または第１５項記載の電子回路。１９．上記の制御回路は、上記の入力クロック信号と上記の第１回路クロック信号の位相を比較する位相比較器（７２又は１００）を有することを特徴とする請求の範囲第１４項〜第１７項または第１８項記載の電子回路。２０．上記の共振システムの振動は、基本共振周波数で発生した場合、局部的に最大振幅に到達することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。２１．上記の回路周波数は実質的に上記の入力周波数の整数倍であり、これによって上記の基本共振周波数は上記の入力周波数の同じ整数倍にほぼ等しく、上記の整数倍には最小の整数乗算子として１を含むことを特徴とする先行する請求の範囲のいずれかに記載の電子回路。２２．上記の共振システムは、上記の基本共振周波数を上記の入力周波数の整数倍に向かって制御しながら調整することを特徴とする請求の範囲第２１項記載の電子回路。２３．上記の共振システムはドライバ（５６）を有し、上記のドライバを介して各回路クロック信号は上記の入力クロック信号に応答して供給することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。２４．上記の共振システムは、上記の入力クロック信号に応答するドライバ（５６／６０）を有し、上記の共振器と上供給するることを特徴とする請求の範囲第２項記載の電子回路。２５．上記のドライバは：上記の入力クロック信号と実質的に同期する一対の切替信号を発生するプレドライバ（１０２又は１０４）であって、各切替信号は活性レベルと不活性レベルを有し、各切替信号は他方の切替信号がその活性レベルにある場合のみその不活性レベルにあり、これによって上記の切替信号の内の１つのみが常に活性である上記のプレドライバ；及びドライバの線（５２又は１１０）に対して共に結合されると共に一対の異なった電圧電源の間に直列に結合された一対のスイッチ（ＱＮ１及びＱＰ１又は１０６及び１０８）であって、それぞれ上記の切替信号に応答し、いずれかの切替信号がその活性レベルにある場合、上記のドライバの線を介して電流を流す上記の一対のスイッチによって構成されることを特徴とする請求の範囲第２３項または第２４項記載の電子回路。２６．上記のスイッチは、一対の相補型電解効果トランジスタによって構成され、上記の電界効果トランジスタ（ＱＮ１及びＱＰ１）のそれぞれのドレインは共に上記のドライバの線に結合され、それぞれのソースはそれぞれ上記の電源に結合され、それぞれのゲート電極はそれぞれ上記の切替信号を受け取ることを特徴とする請求の範囲第２５項記載の電子回路。２７．上記の共振システムの振動は、上記の基本共振周波数以外の少なくとも１つの共振周波数に帰することのできる周波数成分を有することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。２８．上記の共振システムの振動は、ほぼ上記の基本共振周波数の高調波を有することを特徴とする請求の範囲第２７項記載の電子回路。２９．上記の高調波は奇数番号の高調波であることを特徴とする請求の範囲第２８項記載の電子回路。３０．各回路のクロック信号は、上記の入力クロック信号とは実質的に異なった電圧のスイングを有することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３１．各回路のクロック信号は、上記の入力クロック信号よりも実質的に大きい電圧のスイングを有することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３２．上記の基本回路は、図３４のフリップフロップのマスター部に示すように実質的に構成した状態回路を含む少なくとも１つの回路素子を有することを特徴とする請求の範囲第３１項記載の電子回路。３３．上記の電子回路は、１つの集積回路の一部であることを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３４．上記の電子回路は、共通基板（１６２）上に取り付けた少なくとも２つの集積回路（１６０）に渡って分布していることを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３５．上記の機能回路は、ＣＭＯＳ素子、バイポーラ素子またはＢｉＣＭＯＳ素子によって構成することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３６．上記の機能回路は、レベル検出用の状態素子（１４Ｇ：２６又は１１６）を有することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３７．電子機能を実行する機能回路であって、上記の機能回路の特定の素子（１４Ｇ：２６または１１６）は回路周波数で第１回路のクロック線８５２）から上記の特定の素子のクロック入力に供給された第１回路のクロック信号（ＣＫＲ）と同期して状態を変化する上記の機能回路（１４）；及び上記の回路周波数で振動する共振システムであって、共振状態にあるように基本共振周波数の近くで動作され、その結果、上記の共振システムの共振器（６２）は上記の回路のクロック線と上記のクロック入力と関連する容量（ＣＰ１）及び／またはインダクタンスによって主として共振状態にあり、上記の機能回路に結合されて上記の機能回路と関連する容量及び／またはインダクタンスに打ち勝つのを手助けすることによって上記の特定の素子が状態を変化するのを支援する上記の共振システム（５０または４０）によって構成されることを特徴とする電子回路。３８．上記の共振システムの振動は、上記の基本共振周波数以外の少なくとも１つの共振周波数に帰すべき成分を有することを特徴とする請求の範囲第３７項記載の電子回路。３９．上記の共振システムの振動は、ほぼ上記の基本共振周波数の高調波を有することを特徴とする請求の範囲第３７項または第３８項記載の電子回路。４０．上記の高調波は、奇数番号の高調波であることを特徴とする請求の範囲第３９項記載の電子回路。４１．上記の共振器は、自己駆動発振器（１３０）によって構成されることを特徴とする請求の範囲第３７項乃至第４０項のいずれかに記載の電子回路。４２．各回路のクロック線は上記の共振器と上記の機能回路の間に受動的に接続することを特徴とする先行するいずれかの請求の範囲に記載の電子回路。４３．上記の共振器は：実質的に基本共振周波数で周波数成分によって上記の共振システムの振動を発生する主要部（Ｌ１）；及び上記の基本共振周波数を超える実質的に高調波の共振周波数で周波数成分によって上記の共振システムの振動を発生する付加部（Ｌ２及びＣ２）によって構成されることを特徴とする先行するいずれかの請求の範囲に記載の電子回路。４４．上記の高調波の共振周波数は、奇数番号の高調波であることを特徴とする請求の範囲第４３項記載の電子回路。４５．エネルギーは、共振を行う手法によって上記の共振器、一時保存領域（Ｃ１又はＣＰ２）、及び上記の第１回路のクロック線及び上記の第１回路のクロック信号を受け取る上記のクロック入力と関連する容量（ＣＰ１）及び／またはインダクタンスの間で転送することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。４６．制御または同期用のそれぞれのパルスは、抵抗切り替え手段に優先して共振電荷保存手段によって供給することを特徴とする前記請求の範囲１乃至４５項記載のデジタル電子回路。４７．所望のクロック周波数に従って共振する共振出力手段を有することを特徴とする前記請求の範囲第１項乃至第４５項のいずれかに記載の電子回路。【図５】【図６】【図７】【図８】【図１９】【図２０】【図２１】【図３３】【図３４】【図３５】

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号９３１４１６６．１ (32)優先日 1993年７月８日 (33)優先権主張国イギリス（ＧＢ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＢＲ，ＣＡ，ＪＰ，ＫＲ，ＵＳ【要約の続き】周波数で状態を変化する。上記の回路周波数で振動する共振システム（５０または１４０）は共振周波数の近くで動作し、その結果、上記の共振システムは主として共振状態にある。上記の共振システムは、上記の機能回路と関連する寄生容量及び／またはインダクタンスに打ち勝つことによって上に示した素子が状態を変化するのを支援するために上記の機能回路に結合されている。

Claims

【特許請求の範囲】１．入力クロック周波数で入力クロック信号に応答して、上記の入力クロック周波数と実質的に比例する回路周波数で振動して上記の回路周波数で第１回路クロック信号を発生する共振システムであって、基本共振周波数の近くで動作するため主として共振状態にある上記の共振システム；及び上記の回路クロック信号に同期して電子機能を実行する機能回路によって構成されることを特徴とする電子回路。２．上記の共振システムは、（ａ）上記の回路クロック信号を送信する回路クロック線と（ｂ）上記の回路の周波数よりもはるかに低い周波数で実質的に固定した基準電圧電源またはその他の電圧電源の間に直列に接続した共振器と非寄生コンデンサによって構成されることを特徴とする請求の範囲第１項記載の電子回路。３．上記の共振システムは、（ａ）上記の回路クロック信号を送信する回路クロック線と（ｂ）上記の回路クロック信号の時間によって平均した電圧とほぼ等しい基準電圧電源の間に結合した共振器によって構成されることを特徴とする請求の範囲第１項記載の電子回路。４．上記の共振システムは、（ａ）基準電圧電源と（ｂ）上記の回路周波数よりもはるかに低い周波数で実質的に固定した他の基準電圧電源またはその他の電圧電源の間に結合した非寄生コンデンサを有することを特徴とする請求の範囲第３項記載の電子回路。５．上記の共振システムは、上記の第１回路クロック信号に対して実質的に逆の第２回路クロック信号を発生し、上記の機能回路の電子機能の少なくとも一部はまた上記の第２回路クロック信号と同期して実行することを特徴とする請求の範囲第１項記載の電子回路。６．上記の共振システムは、上記の回路クロック信号をそれぞれ送信する一対の回路クロック線の間に結合した共振器によって構成されることを特徴とする請求の範囲第５項記載の電子回路。７．上記の共振システムは、上記のクロック線の間で上記の共振器と直列に結合した少なくとも１つのスイッチまたはコンデンサを有することを特徴とする請求の範囲第６項記載の電子回路。８．上記の共振器は、１つのインダクタまたは相互に直列に結合したインダクタのグループによって構成された非寄生主誘導装置によって構成されることを特徴とする請求の範囲第２項〜第４項、第６項または第７項記載の電子回路。９．上記の主誘導装置は、制御可能な可変インダクタンスを有することを特徴とする請求の範囲第８項記載の電子回路。１０．上記の共振器は、少なくとも上記の主誘導装置の一部と並列に結合した少なくとも１つの誘導−容量構成を有し、各誘導−容量構成は相互に直列に結合したインダクタとコンデンサによって構成することを特徴とする請求の範囲第８項または第９項記載の電子回路。１１．上記の共振器は、上記の主誘導装置の一部と並列に結合した少なくとも１つのコンデンサを有することを特徴とする請求の範囲第８項、第９項または第１０項記載の電子回路。１２．上記の共振器は、上記の主誘導装置の内部の１点と上記の回路周波数よりもはるかに低い周波数で実質的に固定した基準電圧電源またはその他の電圧電源の間に結合した少なくとも１つのコンデンサを有することを特徴とする請求の範囲第８項〜第１０項または第１１項記載の電子回路。１３．上記の共振器は、上記の主誘導装置の複数の点に結合した分配したコンデンサを有することを特徴とする請求の範囲第８項〜第１１項または第１２項記載の電子回路。１４．上記の共振システムは、上記の基本共振周波数を調整する制御回路を有することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。１５．上記の制御回路は、インダクタンス及び／または容量の値を変化することによって上記の基本共振周波数を調整することを特徴とする請求の範囲第１５項記載の電子回路。１６．上記の制御回路は、その容量が少なくとも１つの制御信号に応答して調整可能である少なくとも１つの可変コンデンサを有することを特徴とする請求の範囲第１４項または第１５項記載の電子回路。１７．上記の制御回路は、位相ロックループ内に構成することを特徴とする請求の範囲第１４項、第１５項または第１６項記載の電子回路。１８．上記の制御回路は、少なくとも１つの制御信号に応答して容量値を制御しながら変化させるために相互に並列に結合した複数の容量ゲート構成を有し、各容量ゲート構成は相互に直列に結合したコンデンサと送信ゲートによって構成されることを特徴とする請求の範囲第１４項または第１５項記載の電子回路。１９．上記の制御回路は、上記の入力クロック信号と上記の第１回路クロック信号の位相を比較する位相比較器を有することを特徴とする請求の範囲第１４項〜第１７項または第１８項記載の電子回路。２０．上記の共振システムの振動は、基本共振周波数で発生した場合、局部的に最大振幅に到達することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。２１．上記の回路周波数は実質的に上記の入力周波数の整数倍であり、これによって上記の基本共振周波数は上記の入力周波数の同じ整数倍にほぼ等しく、上記の整数倍には最小の整数乗算子として１を含むことを特徴とする先行する請求の範囲のいずれかに記載の電子回路。２２．上記の共振システムは、上記の基本共振周波数を上記の入力周波数の整数倍に向かって制御しながら調整することを特徴とする請求の範囲第２１項記載の電子回路。２３．上記の共振システムはドライバを有し、上記のドライバを介して各回路クロック信号は上記の入力クロック信号に応答して供給することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。２４．上記の共振システムは、上記の入力クロック信号に応答するドライバを有し、上記の共振器と上記のコンデンサの間のノードにドライバの信号を供給するることを特徴とする請求の範囲第２項記載の電子回路。２５．上記のドライバは：上記の入力クロック信号と実質的に同期する一対の切替信号を発生するプレドライバであって、各切替信号は活性レベルと不活性レベルを有し、各切替信号は他方の切替信号がその活性レベルにある場合のみその不活性レベルにあり、これによって上記の切替信号の内の１つのみが常に活性である上記のプレドライバ；及びドライバの線に対して共に結合されると共に一対の異なった電圧電源の間に直列に結合された一対のスイッチであって、それぞれ上記の切替信号に応答し、いずれかの切替信号がその活性レベルにある場合、上記のドライバの線を介して電流を流す上記の一対のスイッチによって構成されることを特徴とする請求の範囲第２３項または第２４項記載の電子回路。２６．上記のスイッチは、一対の相補型電界効果トランジスタによって構成され、上記の電界効果トランジスタのそれぞれのドレインは共に上記のドライバの線に結合され、それぞれのソースはそれぞれ上記の電源に結合され、それぞれのゲート電極はそれぞれ上記の切替信号を受け取ることを特徴とする請求の範囲第２５項記載の電子回路。２７．上記のシステムの振動は、上記の基本共振周波数以外の少なくとも１つの共振周波数に帰することのできる周波数成分を有することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。２８．上記のシステムの振動は、ほぼ上記の基本共振周波数の高調波を有することを特徴とする請求の範囲第２７項記載の電子回路。２９．上記の高調波は奇数番号の高調波であることを特徴とする請求の範囲第２８項記載の電子回路。３０．各回路のクロック信号は、上記の入力クロック信号とは実質的に異なった電圧のスイングを有することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３１．各回路のクロック信号は、上記の入力クロック信号よりも実質的に大きい電圧のスイングを有することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３２．上記の基本回路は、第３４図のフリップフロップのマスター部に示すように実質的に構成した状態回路を含む少なくとも１つの回路素子を有することを特徴とする請求の範囲第３１項記載の電子回路。３３．上記の電子回路は、１つの集積回路の一部であることを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３４．上記の電子回路は、共通基板上に取り付けた少なくとも２つの集積回路に渡って分布していることを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３５．上記の機能回路は、ＣＭＯＳ素子、バイポーラ素子またはＢｉＣＭＯＳ素子によって構成することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３６．上記の機能回路は、レベル検出用の状態素子を有することを特徴とする先行する請求の範囲のいずれかに記載の電子回路。３７．電子機能を実行する機能回路であって、上記の機能回路の特定の素子は回路周波数で状態を変化する少なくとも１つの信号に応答して実質的に上記の回路周波数で状態を変化する上記の機能回路；及び上記の回路周波数で振動する共振システムであって、共振状態にあるように基本共振的周波数の近くで動作され、その結果、上記の共振システムは主として共振状態にあり、上記の機能回路に結合されて上記の機能回路と関連する容量及び／またはインダクタンスに打ち勝つことによって上記の特定の素子が状態を変化するのを支援する上記の共振システムによって構成されることを特徴とする電子回路。３８．上記のシステムの振動は、上記の基本共振周波数以外の少なくとも１つの共振周波数に帰すべき成分を有することを特徴とする請求の範囲第３７項記載の電子回路。３９．上記のシステムの振動は、ほぼ上記の基本共振周波数の高調波を有することを特徴とする請求の範囲第３７項または第３８項記載の電子回路。４０．上記の高調波は、奇数番号の高調波であることを特徴とする請求の範囲第３９項記載の電子回路。４１．制御または同期用のそれぞれのパルスは、抵抗切替手段に優先して共振電荷保存手段によって供給することを特徴とするデジタル電子回路。４２．所望のクロック周波数に従って共振する共振出力手段を有することを特徴とするクロック駆動回路。４３．請求の範囲第１項乃至第４０項のいずれかの特徴（複数）によって更に構成されることを特徴とする請求の範囲第４１項または第４２項記載の回路。