KR100681880B1

KR100681880B1 - 고전압 발생회로

Info

Publication number: KR100681880B1
Application number: KR1020060016904A
Authority: KR
Inventors: 김동환; 이재진; 곽계달
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-21
Filing date: 2006-02-21
Publication date: 2007-02-15

Abstract

본 발명에 의한 고전압발생회로는, 발진동작을 통해 발진주파수를 출력하는 오실레이터; 고전압 VPP의 전압레벨을 검출하여 구동신호를 출력하는 전압검출부; 상기 전압검출부의 구동신호를 입력에 응답하여 동작하는 클럭드라이버과, 상기 클럭드라이버의 출력신호에 응답하여 고전압 VPP를 펌핑하여 출력하는 차지펌프를 구비하여, VPP전압의 리플을 반으로 줄인 기술을 개시하고 있다.

고전압 발생회로, 전압검출부, 비교기, 차지펌프.

Description

고전압 발생회로{High Voltage Generator}

도 1은 일반적인 고전압발생회로의 블록 다이아그램,

도 2는 도 1의 전압검출부와 오실레이터의 상세 회로도,

도 3A 및 도 3B는 종래의 다이나믹형 쌍안정 비교기 방식을 채택한 전압검출부의 상세 회로도,

도 4는 도 3A 및 3B에 적용되는 출력단 S-R 래치 회로도,

도 5는 도 3A 및 도 4의 구성에 따른 동작 타이밍도,

도 6은 본 발명에 의한 고전압발생회로의 블록 다이아그램,

도 7은 도 6의 전압검출부의 실시예를 개략적으로 도시한 블록 다이아그램,

도 8은 도 7의 클럭발생부의 실시예를 도시하는 상세 회로도,

도 9는 도 8의 동작 타이밍도,

도 10은 도 7의 비교기의 실시예를 도시하는 상세 회로도,

도 11은 도 10의 동작 타이밍도,

도 12A 및 도 12B는 도 7의 출력부의 실시예를 도시하는 상세회로도,

도 13은 도 12B의 동작타이밍도,

도 14는 종래에 대비되는 본 발명에 의한 고전압발생회로의 출력파형을 보여주는 시뮬레이션 결과도이다.

<도면의 주요 부분에 대한 부호 설명>

100, 100A : 전압검출부 110 : 클럭발생부

120A, 120B : 비교기 130 : 전압검출부 출력부

200 : 오실레이터 300 : 클럭드라이버

400 : 차지펌프

본 발명은 반도체 메모리장치(Semiconductor Memory Device)에 관한 것으로,보다 구체적으로는 반도체 메모리 장치에서 전원전압(Vdd) 이상의 전압레벨 즉, 전위(electrical potential)를 갖는 펌핑전압(pumping voltage)을 발생하는 고전압발생회로에 관한 것이다.

반도체 메모리장치의 고집적화 추세에 따라, 메모리회로(memory circuit)를 디자인(design)함에 있어서 서브-미크론(sub-micron)급 이하의 디자인-룰(design-rule)이 적용되고 있다. 이에 따라 메모리회로를 구성하는 각 소자들의 크기는 극미세화되어 가고 있다. 한편, 반도체 메모리장치가 채용되는 시스템은 중앙처리장치(CPU)의 고주파수(high frequency)가 더욱 높아짐에 따라, 반도체 메모리장치 역시 고주파수 동작이 가능하도록 설계된다. 이와 같이 각 소자들의 크기가 극미세화되면서 고주파수 동작이 이루어지는 메모리 회로를 설계하기 위해서는, 기본적으로 전원전압(Vdd)이 점차 낮아질 수 밖에 없다. 예를 들면, 현재 및 차세대 메모리로 각광을 받고 있는 DDR3 이상의 동기식(synchronous) DRAM과 같은 반도체 메모리장치에 있어서는, 전원전압이 1.5V(Volt) 이하로 적용된다.

이와 같이, 차세대 반도체 메모리장치의 전원전압(Vdd)이 점차 낮아짐에 따라, 온-칩(on-chip)상에 탑재되는 고전압발생회로(high voltage generator)의 중요성이 더욱 크게 부각되고 있다. 이 기술분야에 잘 알려진 바와 같이, 고전압발생회로는 전원전압(Vdd) 이상의 고전압(high voltage)을 발생시키는 회로로서, 주고 메모리셀(memory cell)의 워드라인(WL; word-line)을 구동하기 위해 채용되고 있고, 또한 데이터 출력버퍼(data output buffer)의 구동전원(driving power)을 위해 채용되고 있기도 하다. 온-칩상에 채용되는 고전압발생회로의 대표적인 예가 VPP로 통용되는 펌핑전압(pumping voltage)을 발생하는 회로이다.

도 1은 일반적인 VPP를 발생하는 고전압발생회로의 블록다이아그램이다.

도 1의 구성을 참조하면, 고전압발생회로는, 고전압 VPP의 전압레벨을 검출하는 전압검출부(level detector) 100과, 상기 전압검출부 100의 검출신호 ppe의 인에이블(enable)에 응답하여 발진동작을 하는 오실레이터(oscillator) 200과, 상기 오실레이터 200의 출력신호 vosc를 입력하는 클럭드라이버(clock driver) 300과, 상기 클럭드라이버 300의 출력신호에 응답하여 고전압 VPP를 펌핑하여 출력하는 차지펌프(charge pump) 400으로 구성된다. 그리고 VPP가 출력되는 노드에는 저장전극인 스토리지캐패시터(storage capacitor)가 연결되어 있다.

도 1은 일반적인 고전압발생회로의 VPP발생과정을 보여주고 있다. 즉, 고전 압 VPP의 전압레벨을 검출하고, 그 검출레벨에 따라 오실레이터 200을 온/오프(on/off)시켜서 차지펌프 400을 구동하는 방식이다.

도 1의 구성에서 오실레이터 200을 직접 온/오프시켜서 오실레이터 200 자체의 전력소비를 줄일 수 있는 장점이 있다. 그러나 전압검출부 100으로부터 출력되는 검출신호 ppe가 논리 하이(high)레벨일 때 차지펌프 400을 구동하다가 상기 검출신호 ppe가 논리 로우(low)로 바뀌더라도 오실레이터 200을 구성하는 각 트랜지스터들의 시간지연(time delay)에 의해서 오실레이터 200이 약간 늦게 멈추게 된다. 또한 그 반대의 경우인, 검출신호 ppe가 논리 로우(low)에서 논리 하이(high)로 천이(transition)하는 과정에서도 이미 검출신호 ppe가 바뀌었는데도 오실레이터 200을 구동시키는데 있어서, 일반적으로 수십 나노초(nano second)가 소요된다. 이로부터 도 1의 고전압발생회로 전체적으로 고전압 VPP레벨의 리플(ripple)전압을 크게 하는 현상이 발생한다.

도 2는 도 1의 구성에서 전압검출부 100과 오실레이터 200의 구동관계를 트랜지스터레벨(transistor level)로 보여주는 회로도이다. 도시된 바와 같이, 전압검출부 100는, 고전압 VPP와 기준전압 Vref를 비교하는 비교기 12와, 상기 비교기 12의 출력신호를 증폭하여 출력하는 출력부 14로 구성되어 있다. 그리고 오실레이터 200은 전압검출부 100의 출력신호 ppe를 입력하는 낸드게이트(NAND gate) 16과, 상기 낸드게이트 16의 출력신호로부터 구동되고 루프(loop)를 구성하는 다수개의 인버터체인(I1, I2,…, I6)으로 구성된다.

도 2의 구성에서, 비교기 12의 비교동작에 따라 검출신호 ppe가 오실레이터 200의 한 단인 낸드게이트 16에 입력된다. 상기 낸드게이트 16은 2입력 낸드게이트로서 동작특성상 하나의 입력이 논리 하이(high)가 입력되면, 낸드게이트 자체가 인버터(inverter)와 같은 동작을 하게 되고, 상기 하나의 입력이 논리 로우(low)가 입력되면 낸드게이트를 구성하는 엔모스(NMOS)트랜지스터들이 오프(off)되어 낸드게이트의 출력은 논리 하이(high)로 고정된 신호를 출력하게 된다. 이렇게 낸드게이트 16의 출력이 논리 하이로 되면, 오실레이터 200의 동작이 멈추게 된다.

도 2의 전압검출부 100을 참조하면, Vdd보다 높은 전압인 VPP전압을 레벨다운(level down)시켜 도 1의 차지펌프 400의 온/오프동작을 결정하게 된다. 전압검출부 100은 여러가지 회로들이 제안되고 있으며, 이들 중 대표적인 예가 도 2에 도시된 바와 같이, 오피앰프형 비교기(OP-Amp comparator)를 오픈루프(open loop)로 동작시키고 출력단은 인버터를 사용하여 논리 로우 또는 하이 로우신호로 출력시키는 구성을 갖는 것이다.

도 2의 전압검출부 100의 기본동작을 살피면, 비교기 12는 저항 R1 및 R2에 의해 전압분배(voltage dividing)된 노드(node) A의 전압과 기준전압 Vref를 비교한다. 여기서 상기 노드 A의 전압이 높을 경우에는 차동쌍(differential pair)인 엔모스(NMOS)트랜지스터 Mn1, Mn2의 동작에 의해서 노드 B의 전압이 떨어져서 접지전압(Vss)에 가까워지게 되면 출력부 14가 그 변화한 신호를 감지하여 논리 로우(low)신호를 출력하고, 그 반대의 경우에는 논리 하이(high)의 신호를 출력한다. 이와 같은 구성을 하게 되면, 비교기 12의 구성이 스테틱형(static type)이라는 구성에 따라 지속적인 정적전류(static current)만을 소모하고, 또한 모스스위칭왜곡 (MOS switching distortion)이 거의 없다는 장점이 발생한다. 그러나 비교기 12의 출력단인, 출력부 14를 구성하는 인버터들의 동작은 논리 로우나 논리 하이 신호를 확실하게 구분짓는 역할을 담당하고, 실질적으로는 증폭작용에는 영향이 적다. 따라서 도 2와 같은 구조에서의 비교기 12를 통한 증폭률이 낮다는 문제점이 있어 왔다.

이러한 낮은 증폭률을 개선하기 위하여 비교기 12를 2단(2 stage)이나 3단(3 stage)으로 구성하여 사용하는 기술도 제안된 바 있으나, 이처럼 여러 단으로 구성하게 되면, 다단 구성에 따른 위상지연(phase delay)이 커지게 되어, 결과적으로 비교기로서의 성능을 저하시켜 고속동작을 제한하는 문제점이 발생한다.

이와 같은 전압검출부 100의 문제점을 개선하기 위해 종래에 제안된 기술이 다이나믹형 쌍안정비교기(Dynamic bi-stable comparator)로 전압검출부를 구성한 것이며, 도 3A 및 3B는 이와 같은 다이나믹형 쌍안정 비교기를 도시하고 있는 회로도이다.

도 3A의 구성상 특징은, 고전압 VPP와 기준전압 Vref가 피모스(PMOS)트랜지스터 MDP1, MDP2로 입력되는 형태, 즉 피모스(PMOS)입력구조라는 것이다. 클럭신호 CLK_COMP가 논리 하이(high)일 때, 피모스트랜지스터 MCP1과 MCP2가 오프(off)되어 도 3A의 아랫쪽 엔모스쌍(MCN1, MCN2, MLN1, MLN2)과 윗쪽 피모스쌍(MDP1, MDP2, MLP1, MLP2)가 서로 끊어져 있는 상태이고, 엔모스트랜지스터 MCN1과 MCN2가 온(on)되어 있어서 노드 A-1과 B-1은 접지전압 Vss로 유지된다. 그리고 인버터 I7 및 I8을 통해 출력되는 신호 Vcomp1과 Vcomp2는 논리 하이(high)상태를 유지하게 된 다. 여기서 VPP전압과 Vref전압이 입력되면서 클럭신호 CLK_COMP가 논리 로우(low)로 바뀌면 엔모스트랜지스터 MCN1과 MCN2가 오프(off)되고, 피모스트랜지스터 MCP1과 MCP2가 온(on)된다. 그리고 피모스트랜지스터 MDP1과 MDP2가 VPP전압과 Vref전압의 차이에 따라 동작하게 되고, 이는 결과적으로 노드 C와 노드 D의 전압차이로 출력된다. 상기 노드 C와 D의 전압차이는 온(on) 되어 있는 피모스트랜지스터 MCP1과 MCP2의 컨덕턴스(conductance)에 의해, 노드 A-1과 B-1로 그 차이를 전달하게 된다. 이렇게 전달된 서로간의 전압차이는 자체의 회로구조에 따라 더욱 크게 증폭하게 된다. 즉, 노드 A-1과 노드 B-1 중에서 전위가 더 낮은 쪽은 접지전압(Vss)쪽으로 풀다운(pull-down)하게 되고, 전위가 더 높은 쪽은 전원전압(Vdd)쪽으로 풀-업(pull-up)하게 된다. 이와 같은 메커니즘을 통해서 VPP전압과 Vref전압의 전위차이가 로우(low) 및 하이(high)로 나뉘게 되고, 결과적으로 인버터 I7과 I8을 통해서 Vcomp1과 Vcomp2가 출력하게 된다.

도 3B의 구성상 특징은, 고전압 VPP와 기준전압 Vref가 엔모스(PMOS)트랜지스터 MDN1, MDN2로 입력되는 형태, 즉 엔모스(NMOS)입력구조라는 것이다. 도 3B의 구성에서 VPP전압과 Vref전압의 차동증폭은 전술한 도 3A와 비교시에 입력구조만 차이있을 뿐, 회로동작은 거의 동일하여 자세한 설명은 생략하겠다.

한편 도 3A 및 3B와 같은 다이나믹형 비교기를 사용할 시에는, 도 4와 같은 S-R 래치(latch)회로를 출력단으로서 구성하여야 한다.

도 5는 전술한 도 3A(또는 3B)와 도 4의 구조에 따른 동작타이밍도이다.

도3A(또는 3B) 및 도 4의 회로가 적용된 도 1의 고전압발생회로의 주요 동작 상의 특징을 살펴보겠다.

도 4에 도시된 것처럼, 다이나믹형 비교기의 출력단에 구성되는 S-R래치회로는 오실레이터 200으로부터 출력되는 신호 vosc를 트랜스미션게이트 TM1의 온/오프에 따라서 클럭드라이버 300를 통해 결과적으로 차지펌프 400를 구동하게 된다. 도 3A와 같은 비교기를 구동하는 신호인 CLK_COMP가 논리 하이(high)일 때에는, Vcomp1과 Vcomp2신호 모두 논리 하이(high)가 되어, 도 4의 S-R래치회로가 이전의 ppe신호 및 ppeb신호레벨을 유지하게 된다. 이후에 상기 CLK-COMP가 논리 로우(low)일 때에는, 도 3A의 비교기회로가 구동된다. 그래서 VPP전압이 Vref전압보다 낮으면, Vcomp1신호는 논리 로우가 되고, Vcomp2신호는 모두 논리 하이(high)가 되어, 도 4의 S-R래치회로가 이전의 ppe신호는 논리 하이(high)를 그리고 ppeb신호는 논리 로우(low) 레벨로 된다. 이로부터 도 4의 트랜스미션게이트 TM1이 구동되고, 결과적으로 차지펌프 400이 펌핑동작을 하게 된다. 이러한 동작을 통해 VPP전압은 다시 승압하게 되고, 이러한 승압과정은 VPP전압이 Vref전압보다 높게 될 때까지 이루어지다가 VPP전압이 Vref전압보다 높게 이루어진 시점에서 동작이 멈추게 된다.

도 3A와 같은 다이나믹형 비교기를 사용하게 되면, 비교기의 출력신호를 결정하는 속도가 매우 빠르며, 전력소모가 많이 줄어드는 장점이 있게 된다.

도 5의 동작타이밍도 하단부에는 상술한 동작에 따른 도 4의 S-R래치회로의진리표가 정리되어 있다.

한편 상술한 것과 같은 다이나믹형 비교기로 전압검출부 100을 구성하는 종 래의 기술에서는 다음과 같은 문제점이 발생한다.

즉, 오실레이터 200의 출력신호 vosc와 도 3A의 비교기회로를 구동하는 클럭신호 CLK-COMP가 같은 시간동안 동작되어 한 클럭에 한 번식 VPP전압과 Vref전압을 비교하여 ppe신호와 ppeb신호를 출력하게 되지만, 이미 vosc신호가 Clk_pump(클럭드라이버 300 구동신호)신호로 출력되어 차지펌프 400이 구동된 후에 트랜스미션게이트 TM1이 오프(off)되고 오실레이터 200의 출력신호 vosc의 신호변화가 클럭드라이버 300으로 전달되지 않아 결과적으로 차지펌프 400의 동작이 멈추게 된다. 또한 ppe신호가 논리 하이로 바뀔 때도 한 클럭후에 전압검출부 100의 출력이 바뀌어 결과적으로 차지펌프 400의 출력단은 도 5와 같이 VPP전압이 떨어지는 구간동안만큼의 디스차지(discharge)가 발생하게 되는데, 이로부터 VPP의 리플(ripple)이 커지게 되는 문제점이 발생한다.

본 발명은 상술한 문제점들을 해결하기 위하여 안출된 것으로서, VPP전압의과도한 디스차지를 최대한 억제할 수 있는 고전압발생회로를 제공하는 것에 그 목적이 있다.

또한 본 발명의 다른 목적은 고전압 VPP전압의 리플을 크게 줄인 고전압 발생회로를 제공하는 것이다.

또한 본 발명의 또다른 목적은 한 클럭주기에 수행하는 비교동작을 최대화하여 VPP전압의 리플을 줄이는 고전압발생회로를 제공하는 것이다.

상술한 목적들을 달성하기 위한 본 발명의 일 실시예에 의한 고전압발생회로는, 발진동작을 통해 발진주파수를 출력하는 오실레이터; 고전압 VPP의 전압레벨을 검출하여 구동신호를 출력하는 전압검출부; 상기 전압검출부의 구동신호를 입력에 응답하여 동작하는 클럭드라이버; 상기 클럭드라이버의 출력신호에 응답하여 고전압 VPP를 펌핑하여 출력하는 차지펌프를 구비하여, 상기 전압검출부로부터 출력되는 구동신호가 상기 클럭드라이버를 직접 구동하는 고전압발생회로임을 특징으로 한다.

바람직하게는 상기 전압검출부는, 상기 오실레이터로부터 출력되는 발진주파수를 입력하여 2개의 위상이 다른 제1 및 제2 구동클럭신호를 출력하는 클럭발생부; 고전압 VPP와 기준전압 Vref를 입력하고 상기 제1 구동클럭신호의 입력에 응답하여 상기 2개의 입력을 비교하여 그 결과를 출력하는 제1비교기; 상기 고전압 VPP와 기준전압 Vref를 입력하고 상기 제2 구동클럭신호의 입력에 응답하여 상기 2개의 입력을 비교하여 그 결과를 출력하는 제2비교기; 상기 제1 및 제2비교기의 각 출력을 입력하여 상기 클럭드라이버의 구동신호를 발생하는 출력부를 포함하여 구성된다.

바람직하게는 상기 클럭발생부는, 상기 오실레이터의 발진주파수를 입력하여 이를 지연하는 지연부; 상기 발진주파수와 상기 지연부의 출력신호를 각각 입력하여 상기 제1구동클럭신호를 출력하는 제1구동클럭신호출력부; 상기 발진주파수와 상기 지연부의 출력신호를 각각 입력하여 상기 제2구동클럭신호를 출력하는 제2구 동클럭신호출력부를 포함하여 구성된다.

바람직하게는 상기 제1 비교기는 다이나믹형 비교기로 구성된다.

바람직하게는 상기 제2비교기는 다이나믹형 비교기로 구성된다.

바람직하게는 고전압 발생부는, 상기 제1비교기와 제2비교기의 출력을 입력하여 상기 출력부를 구동하는 출력부 제어신호발생부를 더 구비함을 특징으로 한다.

바람직하게는 상기 출력부 제어신호발생부는, 상기 제1비교기의 출력신호를 입력하고 상기 제1 및 제2 구동클럭신호의 입력에 응답하여 출력부 구동클럭을 출력하는 제1수단; 상기 제2비교기의 출력신호를 입력하고 상기 제1 및 제2 구동클럭신호의 입력에 응답하여 상기 출력부 구동클럭을 출력하는 제2수단; 상기 출력부 구동클럭을 입력하여 그 반전신호를 출력하는 제3수단을 포함하여 구성된다.

바람직하게는 상기 출력부는, 토글형 플립플롭으로 구성된다.

바람직하게는 상기 토글형 플립플롭은, 상기 출력부 제어신호발생부로부터 출력되는 두 개의 출력부 구동클럭을 입력하는 D-플립플롭과, 상기 D-플립플롭의 출력을 피드백하는 인버터를 포함하여 구성된다.

바람직하게는 상기 토글형 플립플롭은, 클럭드라이버의 구동신호를 피드백하는 제1인버터와, 상기 제1인버터의 출력이 입력으로 연결되고 상기 출력부 구동클럭의 입력에 응답하여 스위칭동작하는 제1트랜스미션게이트와, 상기 제1트랜스미션게이트의 출력경로상에 연결된 제2인버터와, 상기 제2인버터의 출력이 입력으로 연결되고 상기 출력부 구동클럭의 입력에 응답하여 스위칭동작하는 제2트랜스미션 게이트와, 상기 제2트랜스미션게이트의 출력경로상에 연결되어 상기 구동신호를 출력하는 제3인버터를 포함하여 구성된다.

바람직하게 상기 제1트랜스미션게이트와 제2트랜스미션게이트는 스위칭동작이 서로 상보적으로 이루어지도록 구성된다.

상기 본 발명의 목적들을 달성하기 위한 본 발명에 의한 고전압발생회로는, 오실레이터로부터 출력되는 발진주파수를 입력하여 2개의 위상이 다른 제1 및 제2 구동클럭신호를 출력하는 클럭발생부; 고전압 VPP와 기준전압을 입력하여 상기 고전압 VPP의 전압레벨을 검출하고 상기 제1 구동클럭신호의 입력에 응답하여 상기 검출 결과를 출력하는 제1비교기; 상기 고전압 VPP와 기준전압을 입력하여 상기 고전압 VPP의 전압레벨을 검출하고 상기 제2 구동클럭신호의 입력에 응답하여 상기 검출결과를 출력하는 제2비교기; 및 상기 제1 및 제2비교기의 각 출력을 입력하여 차지펌프를 구동하는 클럭드라이버의 구동신호를 발생하는 출력부를 구비하고, 상기 제1구동클럭신호와 상기 제2구동클럭신호는 비오버랩된 위상으로 발생하여 한 클럭동안에 2번의 고전압 VPP검출동작을 실행함을 특징으로 한다.

바람직하게는 상기 클럭발생부는, 상기 오실레이터의 발진주파수를 입력하여 이를 지연하는 지연부; 상기 발진주파수와 상기 지연부의 출력신호를 각각 입력하여 상기 제1구동클럭신호를 출력하는 제1구동클럭신호출력부; 및 상기 발진주파수와 상기 지연부의 출력신호를 각각 입력하여 상기 제2구동클럭신호를 출력하는 제2구동클럭신호출력부를 포함하여 구성된다.

상기 본 발명의 목적들을 달성하기 위한 본 발명은, 차지펌프의 펌핑동작을 통해 VPP전압를 구동하는 고전압발생회로에 있어서, 발진주파수를 출력하는 오실레이터; 및 상기 VPP전압의 전압레벨을 검출하고 상기 발진주파수의 입력에 동기하여 상기 검출결과를 통해 상기 차지펌프를 구동하는 신호를 출력하는 전압검출부를 구비하고, 상기 전압검출부는, 상기 VPP전압의 전압레벨을 검출하고 한 주기 중 첫번째 반 주기에 구동되는 제1 구동클럭신호의 입력에 응답하여 상기 검출결과를 출력하는 제1비교기; 상기 VPP전압의 전압레벨을 검출하고 상기 한 주기 중 나머지 반 주기에 구동되는 제2 구동클럭신호의 입력에 응답하여 상기 검출결과를 출력하는 제2비교기; 및 상기 제1 및 제2비교기의 각 출력을 입력하고 상기 제1 및 제2비교기의 각 출력에 응답하여 상기 차지펌프를 구동하는 신호를 상기 한 주기 동안에 2번 발생하는 출력부를 포함하여 구성됨을 특징으로 한다.

바람직하게는 상기 전압검출부가 상기 오실레이터로부터 출력되는 발진주파수를 입력하여 2개의 위상이 다른 상기 제1 및 제2 구동클럭신호를 출력하는 클럭발생부를 더 구비한다.

바람직하게는 상기 제1구동클럭신호와 상기 제2구동클럭신호는 비오버랩된 위상으로 발생한다.

바람직하게는 상기 제1비교기와 제2비교기의 출력을 입력하여 상기 출력부를 구동하는 출력부 제어신호발생부를 더 구비한다.

바람직하게는 상기 출력부는 토글형 플립플롭으로 구성된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으 로 설명하기로 한다.

도 6은 본 발명에 의한 고전압발생회로의 블록 다이아그램이다.

본 발명에 의한 고전압발생회로는, 발진동작을 통해 발진주파수를 출력하는오실레이터(oscillator) 200과, 고전압 VPP의 전압레벨을 검출하여 구동신호 Clk_drv를 출력하는 전압검출부(level detector) 100A와, 상기 전압검출부 100A의 구동신호 Clk_drv를 입력하는 클럭드라이버(clock driver) 300과, 상기 클럭드라이버 300의 출력신호에 응답하여 고전압 VPP를 펌핑하여 출력하는 차지펌프(charge pump) 400으로 구성된다. 그리고 VPP가 출력되는 노드에는 저장전극인 스토리지캐패시터(storage capacitor)가 연결되어 있다.

도 6을 참조하면, 본 발명의 고전압발생회로의 특징은, 전압검출부 100A가 클럭드라이버 300을 구동하는 신호 Clk_drv를 직접 발생하는 것이다. 즉, 도시된 바와 같이, 오실레이터 200이 전압검출부 100 A에 발진신호를 계속 인가하고, 이로부터 전압검출부 100A의 출력 Clk_drv가 클럭드라이버 300을 직접 제어함으로써, 차지펌프 400의 VPP 출력레벨을 조절하게 되는 구조이다.

도 7은 도 6의 구성에서 전압검출부 100A의 바람직한 실시예를 도시하고 있는 상세회로도이다.

본 발명에 의한 전압검출부 100A는, 오실레이터 200으로부터 출력되는 발진주파수 vosc를 입력하여 2개의 위상이 다른 제1 및 제2 구동클럭신호 Clk_comp1 및 Clk_comp2를 출력하는 클럭발생부 110과, 고전압 VPP와 기준전압 Vref를 입력하고 상기 제1 구동클럭신호 Clk_comp1의 입력에 응답하여 상기 2개의 입력을 비교하여 그 결과를 출력하는 제1비교기 120A와, 상기 고전압 VPP와 기준전압 Vref를 입력하고 상기 제2 구동클럭신호 Clk_comp2의 입력에 응답하여 상기 2개의 입력을 비교하여 그 결과를 출력하는 제2비교기 120B와, 상기 제1 및 제2비교기 120A 및 120B의 각 출력을 입력하여 클럭드라이버 300의 구동신호 Clk_drv를 발생하는 출력부 130을 포함하여 구성된다.

도 7의 구성에서 클럭발생부 110은 오버랩되지 않은 다른 위상(non-overlapped phase)을 가지는 두 개의 구동클럭신호 Clk_comp1 및 Clk_comp2를 발생하는 것에 그 구성상 특징이 있다. 그리고 제1 및 제2비교기 120A 및 120B는 각각 전술한 도 3A와 같은 구성을 갖는 다이나믹형 비교기(dynamic comparator)로 구성함이 바람직하며, 상기 두 개의 구동클럭신호 Clk_comp1 및 Clk_comp2의 위상에 따라 선택적으로 비교동작을 수행하게 된다. 그리고 출력부 130은 T-F/F(Toggling Flip/Flop)을 구성함이 바람직하며, 이에 대해서는 후술될 것이다.

본 발명에 의한 전압검출부 100A의 상세회로인 도 7의 구성상 특징은, 2개의 비교기 120A 및 120B가 반 주기에 한 번씩 교대로 구동된다는 것이다. 즉, 발진주파스 vosc의 한 주기동안에 비교기 120A의 구동동작 1번과 비교기 120B의 구동동작 1번이 각각 이루어지되, 이들 구동동작은 서로 교대로 이루어진다는 것이다. 이러한 구동동작을 통해, 결과적으로 T형 FlipFlop으로 구성된 출력부 130의 출력신호인 Clk_drv가 출력된다.

전술한 도 6 및 도 7을 참조하면, 본 발명에 의한 고전압발생회로는, 전압검출부 100A가 두 개의 다이나믹형 비교기를 반 주기에 한 번식 교대로 동작시켜 출 력단 130을 구성하는 T형 플립플롭을 구동하는 방식임을 특징으로 한다. 그리고 상기 T형 플립플롭으로 구성된 출력단 130을 통해 출력되는 구동신호 Clk-drv가 직접 클럭드라이버 300을 구동한다. 이와 같은 본 발명에 의하면, 차지펌프 400 입장에서 볼 시에 한 주기에 두 번의 입력신호 비교동작에 따라 온/오프(on/off) 동작이 그에 따라 대응적으로 이루어지게 된다. 따라서 전술한 바 있는 종래의 기술에 비교하면, 차지펌프 400의 VPP 리플전압(VPP ripple voltage)을 반으로 줄일 수 있게 됨을 주목하여야 할 것이다.

또한, 종래의 고전압발생회로에서 문제되는 VPP 리플전압의 원인은 전압검출신호 ppe신호가 논리 로우(low)일 동안에 VPP에서 방전 즉, 디스차지(discharge)되는 동안의 전압강하(voltage drop)에 있음은 전술한 바와 같다. 즉, 상기 ppe신호가 논리 로우(low)에서 논리 하이(high)로 바뀌는 동안에 VPP의 디스차지가 많이 이루어진다는 것이다. 그러나 본 발명에 의한 고전압발생회로의 전압검출부 100A는 VPP전압이 출력되는 출력노드에서 디스차지되는 차지(charge)에 의한 전압강하(voltage drop)을 반 주기 시간안에 다시 펌핑(pumping)동작을 시작한다. 따라서 상기 VPP 출력노드의 디스차지시간을 종래에 비해 반으로 줄이게 된다.

도 8은 도 7의 클럭발생부 110의 바람직한 실시예를 도시하고 있는 상세회로도이다. 도시된 바와 같이, 본 발명에 의한 전압검출부 100A의 클럭발생부 110은, 오실레이터 200의 발진주파수 vosc를 입력하여 이를 지연하는 지연부 112와, 상기 발진주파수 vosc와 상기 지연부 112의 출력신호를 각각 입력하여 제1구동클럭신호 Clk_comp1을 출력하는 제1구동클럭신호출력부 114와, 상기 발진주파수 vosc와 상기 지연부 112의 출력신호를 각각 입력하여 제2구동클럭신호 Clk_comp2를 출력하는 제2구동클럭신호출력부 116을 포함하여 구성된다.

도 8의 구성에서, 지연부 112는 서로 직렬연결된 2개의 인버터(inverter) I11과 I12로 실시구성되었다. 상기 지연부 112는 2개의 인버터로 실시하였지만, 이는 제1 및 제2구동클럭신호의 펄스폭(pulse width)를 고려하여 복수의 인버터 체인(inverter chain)으로 실시할 수 있을 것이다. 그리고 제1구동클럭신호출력부 114는 상기 발진주파수 vosc와 상기 지연부 112의 출력신호를 각각 입력하는 노아(NOR)게이트 NOR1과, 상기 노아게이트 NOR1의 출력단에 연결되어 상기 제1구동클럭신호 Clk_comp1을 출력하는 인버터 I13으로 실시구성되었다. 그리고 제2구동클럭신호출력부 116은, 상기 발진주파수 vosc와 상기 지연부 112의 출력신호를 각각 입력하는 낸드(NAND)게이트 NAND1과, 상기 낸드게이트 NAND1의 출력단에 연결되어 직렬연결되고 상기 제2구동클럭신호 Clk_comp2을 출력하는 2개의 인버터 I14 및 I15로 실시구성되었다.

도 9는 도 8의 클럭발생부 110의 동작타이밍도이다.

도 9를 참조하여 도 8의 클럭발생부 110의 구성상 특징을 살펴보겠다. 본 발명에 의한 고전압발생회로의 전압검출부 110A의 특징은 2개의 비교기가 한 주기동안에 2번의 동작을 교대로 수행하는 것이다. 이를 위해서는 도 9와 같이 서로 위상이 중첩되지 않는 비오버랩형 클럭(non-overlapped clock)을 사용하여야 한다. 그리고 도 7을 참조시에, 2개의 비교기 120A와 120B가 논리 로우(low)신호에서 동작하는 비교기(comparator)이므로, 논리 로우(low)시간이 더 적으면서 듀티비(duty ratio)가 50%가 넘는 2위상 비오버랩형 클럭(2-phase non-overlapped clock)을 발생하여 사용함이 바람직하다. 그래서 제1 및 제2 구동클럭신호 Clk_comp1 및 Clk_comp2의 위상이 도 9와 같이 나타나도록, 도 8에서 낸드게이트 NAND1과 노아게이트 NOR1을 사용하면서, 발진신호 vosc의 지연된 신호를 조합하여 소망하는 위상(desired phase)을 생성한다.

도 10은 도 7의 제1 및 제2 비교기 120A 및 120B의 바람직한 실시예를 간략하게 도시한 회로도이다. 그 구성은, 고전압 VPPS(VPPS는 전술한 도3A와 같이 고전압 VPP를 저항 R1 및 R2를 통해 전압분배하여 얻은 전압신호로서, 고전압 VPP를 직접 입력할 수도 있고 또는 VPPS를 입력할 수도 있으며 이는 설계적 사항을 고려하여 결정할 수 있다)와 기준전압 Vref를 입력하고 제1구동클럭신호 Clk_comp1의 입력에 응답하여 그 비교결과를 출력하는 제1비교기 120A와, 상기 고전압 VPPS와 기준전압 Vref를 입력하고 제2구동클럭신호 Clk_comp2의 입력에 응답하여 그 비교결과를 출력하는 제2비교기 120B와, 상기 제1비교기 120A와 제2비교기 120B의 출력신호를 각각 입력하여 도 7의 출력부 130의 구동클럭 Clk_tff, Clkb_tff를 출력하는 출력부 제어신호발생부 120C를 포함하여 구성된다. 상기 출력부 제어신호발생부 120C는, 제1비교기 120A의 출력신호 Vcomp1을 입력하여 제1 및 제2 구동클럭신호 Clk_comp1 및 Clk_comp2의 입력에 응답하여 출력부 구동클럭 Clk_tff를 출력하는 인버터(inverter)로 실시구성된 제1수단 122와, 제2비교기 120B의 출력신호 Vcomp2를 입력하여 상기 제1 및 제2 구동클럭신호 Clk_comp1 및 Clk_comp2의 입력에 응답하여 상기 출력부 구동클럭 Clk_tff를 출력하는 인버터(inverter)로 실시구성된 제 2수단 124와, 상기 출력부 구동클럭 Clk_tff를 입력하여 그 반전신호 Clkb_tff를 출력하는 인버터로 실시구성된 제3수단 126을 포함하여 이루어진다.

도 10의 구성에서 제1 및 제2비교기 120A 및 120B는, 각각 전술한 도 3A와 같은 다이나믹형 비교기로 실시구성함이 바람직하다. 출력부 제어신호발생부 120C는, 출력부 구동클럭을 Clk_tff와 Clkb_tff를 발생하도록 제3수단 126을 추가하여 구성하였는데, 이는 후술되는 T형 플립플롭으로 구성실시된 출력부 130가 트랜스미션게이트(transmission gate)로 실시구성되었기 때문에 2개의 구동클럭을 발생하도록 하기 위함이며, 예컨대 후술되는 T형 플립플롭으로 구성실시된 출력부 130가 트랜스미션게이트(transmission gate)로 실시구성되지 않고 피모스(PMOS)트랜지스터나 또는 엔모스(NMOS)트랜지스터와 같은 구성으로 실시되는 경우에는 출력부 구동클럭을 하나만 출력하도록 설계할 수 있을 것이다.

도 11은 도 10의 동작 타이밍도이다.

도 10의 전압검출부의 동작을 도 11을 참조하여 살펴 보겠다. 한 클럭의 반 주기동안에 하나의 비교기 120A 또는 120B가 선택적으로 동작하고, 이러한 선택적인 동작은 한 주기동안에 교대로 이루어진다. 즉, 두 개의 비교기중 하나는 반 주기동안에 한 번 동작하고 다른 하나의 비교기는 나머지 반 주기동안에 동작하여, 결과적으로 한 클럭에 두 번 신호를 출력할 수 있는 구조로 된다. 그리고 도 11에 도시된 바와 같이, 두 개의 비교기 120A 및 120B는 기본적으로 비오버랩된 클럭(non-overlapped clock)을 사용하여, 먼저 Clk_comp1과 Clk_comp2 신호가 모두 논리 하이(high)인 구간에서는 Clk_tff신호가 논리 로우(low)상태로 출력되어 후술되 는 T형플립플롭으로 구성된 출력부 130은 토글링(toggling)하지 않는다. 즉, 듀티비(duty ratio)가 50%가 넘는 비오버랩된 클럭인 Clk_comp1신호와 Clk_comp2신호가 인가되어 논리 로우(low)신호가 입력될 때, 비교기 120A와 120B가 각각 동작한다. 이때, 입력신호인 VPPS전압과 Vref전압 두 전압신호중에서 예컨대 VPPS가 Vref보다 전압레벨이 낮으면 이는 비교동작을 통해 결과적으로 출력부 구동클럭 Clk_tff신호가 논리 로우(low)에서 논리 하이(high)로 바뀌게 된다. 그리고 VPPS가 Vref보다 전압레벨이 크면 출력부 구동클럭 Clk_tff신호가 논리 로우(low)에서 논리 하이(high)로 바뀌지 않고 계속 논리 로우(low)신호를 유지하게 된다. 따라서 결과적으로 후술되는 출력부 130의 출력신호 Clk_drv가 반전되지 않게 된다. 이와 같은 과정이 반복됨에 따라 상기 Clk_drv가 클럭드라이버 300을 제어하게 되고, 결과적으로 차지펌프 400의 VPP레벨을 조절하게 된다.

도 12A 및 도 12B는 도 7의 출력부의 실시예를 도시하는 상세회로도이다.

도 12A는 도 7의 출력부 130를 D형 플립플롭을 사용하여 T형 플립플롭(Toggling Flip-Flop)을 간략하게 구현한 블록구성도이다. 도시된 바와 같이, 도 10의 전압검출부 100A의 출력부 제어신호발생부 120C로부터 출력되는 두 개의 출력부 구동클럭 Clk_tff와 Clkb_tff를 입력하는 D-플립플롭 132와, 피드백(feedback)용 인버터 134를 사용하여 토글링 플립플롭 즉, T형 플립플롭을 구성한 것이다. 도 12A의 구성에 따르면, 서로 반대신호인 인버터의 입력노드와 출력노드의 신호가 D-플립플롭에 의해서 한 클럭에 한 번씩 반전되어 바뀌게 되는 구조이다. 이와 같은 T형 플립플롭을 전술한 도 10의 전압검출부 100A의 출력단에 연결하여 사용한다.

도 12B는 도 12A의 T형 플립플롭으로 구현된 출력부 130을 게이트레벨(gate level)로 구성한 실시예이다. 그 구성은, 클럭드라이버 300의 구동신호인 Clk_drv를 피드백(feedback)하는 인버터 I16과, 상기 인버터 I16의 출력이 입력으로 연결되고 출력부 구동클럭 Clk_tff 및 Clkb_tff의 입력에 응답하여 스위칭동작하는 제1트랜스미션게이트 TG1과, 상기 제1트랜스미션게이트 TG1의 출력경로상에 연결된 인버터 I17과, 상기 인버터 I17의 출력이 입력으로 연결되고 상기 출력부 구동클럭 Clk_tff 및 Clkb_tff의 입력에 응답하여 스위칭동작하는 제2트랜스미션게이트 TG2와, 상기 제2트랜스미션게이트 TG2의 출력경로상에 연결되어 상기 구동신호 Clk_drv를 출력하는 인버터 I17로 실시구성되었다. 상기 제1트랜스미션게이트 TG1과 제2트랜스미션게이트 TG2는 스위칭동작이 서로 상보적으로 이루어지도록 실시구성되었다. 그리고 도시된 바와 같이, 회로구성적으로 매우 간략하게 T형 플립플롭을 구성할 수 있다.

도 13은 도 12B의 동작타이밍도이다.

도 12B의 구조를 참조하면, 구성이 간략하다는 것 외에도, 출력부 구동클럭 Clk_tff와 Clkb_tff가 정확히 일치하게 인가되지 않아도 동작에 문제가 없으며, 또한 신호의 왜곡(distortion)이 일어나지 않는 구조임은 당 기술분야에 통상의 지식을 가진 자에 있어서는 자명한 사실일 것이다. 그 동작을 살펴보면, 먼저 출력부 구동클럭 Clk_tff가 논리 로우(low)이고 Clkb_tff가 논리 하이(high)일 때, 트랜스미션게이트 TG1이 온(on)되고, 트랜스미션게이트 TG2는 오프(off)된다. 이 때 인버터 I16의 출력신호인 P신호가 R노드에 반전되어 입력되고, Clk_drv노드로는 신호가 전달되지 못하는 상태로 된다. 여기서 구동클럭 Clk_tff가 논리 하이(high)가 되고 Clkb_tff가 논리 로우(low)로 될 때, 노드 B의 신호가 Clk_drv노드에 반전되어 전달된다. 이와 같은 방식으로 Clk_tff신호가 논리 로우(low) 상태에 있을 때는 토글링(toggling)동작을 하지 못하다가, 논리 하이(high)상태로 천이(transition)할 때마다 출력단인 Clk_drv 노드에서 신호가 한 번씩 토글링하게 된다. 따라서 클럭 한 주기동안에 두개의 비교기가 교대로 한번씩 동작하여 결과적으로는 반 주기동안에 한 번, 한 주기동안에 두 번 전압검출부 100A의 출력신호인 CLk_drv를 구동할 수 있게 된다. 그리고 이러한 과정이 반복됨에 따라 Clk_drv신호가 클럭드라이버 300를 제어하게 되고, 결과적으로 차지펌프 400의 VPP의 출력레벨을 고속으로 조절가능하게 된다.

도 14는 종래에 대비되는 본 발명에 의한 고전압발생회로의 출력파형을 보여주는 시뮬레이션 결과도이다. 도시된 바와 같이 본 발명에 의한 고전압발생회로는 종래에 대비할 시에 리플이 반으로 줄어드는 것을 확인할 수 있다.

상술한 본 발명에 따르면, 차지펌프 400에 다음 신호로 출력신호를 출력하지 않고 차지펌프를 구동하는 클럭드라이버의 구동을 먼저 검출한 후에 신호가 바뀌게 되므로, 차지펌프의 출력단인 VPP노드에서 불필요한 디스차지를 줄일 수 있고, 한 클럭에 두 번 동작을 함에 따라 종래 대비 VPP전압 리플을 반으로 줄일 수 있게 된다. 물론 클럭발생부 110의 추가 구현에 따라 전력소모가 다소 늘어날 수 있으나, 리플전압을 반으로 줄이는 효과가 크게 개선되었음은 주목하여야 할 것이다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

본 발명에 의하면 VPP전압의 과도한 디스차지를 최대한 억제할 수 있고, VPP전압의 리플을 크게 줄인 고전압발생회로를 구현할 수 있는 장점이 있다. 또한 회로구성을 비교적 간단화하여 설계에의 적용성을 크게 향상시킨 부가적인 효과가 발생하였다.

Claims

발진동작을 통해 발진주파수를 출력하는 오실레이터;

고전압 VPP의 전압레벨을 검출하여 구동신호를 출력하는 전압검출부;

상기 전압검출부의 구동신호의 입력에 응답하여 동작하는 클럭드라이버; 및

상기 클럭드라이버의 출력신호에 응답하여 고전압 VPP를 펌핑하여 출력하는 차지펌프를 구비하여,

상기 전압검출부로부터 출력되는 구동신호가 상기 클럭드라이버를 직접 구동함을 특징으로 하는 고전압발생회로.
제 1 항에 있어서,

상기 전압검출부는, 상기 오실레이터로부터 출력되는 발진주파수를 입력하여 2개의 위상이 다른 제1 및 제2 구동클럭신호를 출력하는 클럭발생부;

고전압 VPP와 기준전압 Vref를 입력하고 상기 제1 구동클럭신호의 입력에 응답하여 상기 2개의 입력을 비교하여 그 결과를 출력하는 제1비교기;

상기 고전압 VPP와 기준전압 Vref를 입력하고 상기 제2 구동클럭신호의 입력에 응답하여 상기 2개의 입력을 비교하여 그 결과를 출력하는 제2비교기; 및

상기 제1 및 제2비교기의 각 출력을 입력하여 상기 클럭드라이버의 구동신호를 발생하는 출력부를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 2 항에 있어서,

상기 클럭발생부는, 상기 오실레이터의 발진주파수를 입력하여 이를 지연하는 지연부; 상기 발진주파수와 상기 지연부의 출력신호를 각각 입력하여 상기 제1구동클럭신호를 출력하는 제1구동클럭신호출력부; 및 상기 발진주파수와 상기 지연부의 출력신호를 각각 입력하여 상기 제2구동클럭신호를 출력하는 제2구동클럭신호출력부를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 3 항에 있어서,

상기 지연부는 직렬연결된 복수의 인버터로 이루어짐을 특징으로 하는 고전압발생회로.
제 3 항에 있어서,

상기 제1구동클럭신호와 제2구동클럭신호는 서로 비오버랩된 위상으로 발생됨을 특징으로 하는 고전압발생회로.
제 5 항에 있어서,

상기 제1구동클럭신호와 제2구동클럭신호는 듀티비가 50% 이상으로 됨을 특징으로 하는 고전압발생회로.
제 3 항에 있어서,

상기 제1구동클럭신호출력부는, 노아게이트를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 7 항에 있어서,

상기 제2구동클럭신호출력부는, 낸드게이트를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 2 항에 있어서,

상기 제1비교기는 다이나믹형 비교기로 구성됨을 특징으로 하는 고전압발생회로.
제 2 항에 있어서,

상기 제2비교기는 다이나믹형 비교기로 구성됨을 특징으로 하는 고전압발생회로.
제 2 항에 있어서,

상기 제1비교기와 제2비교기의 출력을 입력하여 상기 출력부를 구동하는 출력부 제어신호발생부를 더 구비함을 특징으로 하는 고전압발생회로.
제 11 항에 있어서,

상기 출력부 제어신호발생부는, 상기 제1비교기의 출력신호를 입력하고 상기 제1 및 제2 구동클럭신호의 입력에 응답하여 출력부 구동클럭을 출력하는 제1수단; 상기 제2비교기의 출력신호를 입력하고 상기 제1 및 제2 구동클럭신호의 입력에 응답하여 상기 출력부 구동클럭을 출력하는 제2수단; 및 상기 출력부 구동클럭을 입력하여 그 반전신호를 출력하는 제3수단을 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 12 항에 있어서,

상기 제1 수단 내지 제3 수단은 각각 인버터회로로 구성됨을 특징으로 하는고전압발생회로.
제 2 항에 있어서,

상기 출력부는 토글형 플립플롭으로 구성됨을 특징으로 하는 고전압발생회로.
제 14 항에 있어서,

상기 토글형 플립플롭은, 상기 출력부 제어신호발생부로부터 출력되는 두 개의 출력부 구동클럭을 입력하는 D-플립플롭과, 상기 D-플립플롭의 출력을 피드백하는 인버터를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 14 항에 있어서,

상기 상기 토글형 플립플롭은, 클럭드라이버의 구동신호를 피드백하는 제1인버터와, 상기 제1인버터의 출력이 입력으로 연결되고 상기 출력부 구동클럭의 입력에 응답하여 스위칭동작하는 제1트랜스미션게이트와, 상기 제1트랜스미션게이트의 출력경로상에 연결된 제2인버터와, 상기 제2인버터의 출력이 입력으로 연결되고 상기 출력부 구동클럭의 입력에 응답하여 스위칭동작하는 제2트랜스미션게이트와, 및 상기 제2트랜스미션게이트의 출력경로상에 연결되어 상기 구동신호를 출력하는 제3인버터를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 16 항에 있어서,

상기 제1트랜스미션게이트와 제2트랜스미션게이트는 스위칭동작이 서로 상보적으로 이루어지도록 구성됨을 특징으로 하는 고전압발생회로.
오실레이터로부터 출력되는 발진주파수를 입력하여 2개의 위상이 다른 제1 및 제2 구동클럭신호를 출력하는 클럭발생부;

고전압 VPP와 기준전압을 입력하여 상기 고전압 VPP의 전압레벨을 검출하고 상기 제1 구동클럭신호의 입력에 응답하여 상기 검출 결과를 출력하는 제1비교기;

상기 고전압 VPP와 기준전압을 입력하여 상기 고전압 VPP의 전압레벨을 검출하고 상기 제2 구동클럭신호의 입력에 응답하여 상기 검출결과를 출력하는 제2비교기; 및

상기 제1 및 제2비교기의 각 출력을 입력하여 차지펌프를 구동하는 클럭드라이버의 구동신호를 발생하는 출력부를 구비하고,

상기 제1구동클럭신호와 상기 제2구동클럭신호는 비오버랩된 위상으로 발생하여 한 클럭동안에 2번의 고전압 VPP검출동작을 실행함을 특징으로 하는 고전압발생회로.
제 18 항에 있어서,

상기 클럭발생부는, 상기 오실레이터의 발진주파수를 입력하여 이를 지연하는 지연부; 상기 발진주파수와 상기 지연부의 출력신호를 각각 입력하여 상기 제1구동클럭신호를 출력하는 제1구동클럭신호출력부; 및 상기 발진주파수와 상기 지연부의 출력신호를 각각 입력하여 상기 제2구동클럭신호를 출력하는 제2구동클럭신호출력부를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 19 항에 있어서,

상기 지연부는 직렬연결된 복수의 인버터로 이루어짐을 특징으로 하는 고전압발생회로.
제 19 항에 있어서,

상기 제1구동클럭신호와 제2구동클럭신호는 듀티비가 50% 이상으로 됨을 특징으로 하는 고전압발생회로.
제 19 항에 있어서,

상기 제1구동클럭신호출력부는, 노아게이트를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 22 항에 있어서,

상기 제2구동클럭신호출력부는, 낸드게이트를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 18 항에 있어서,

상기 제1비교기는 다이나믹형 비교기로 구성됨을 특징으로 하는 고전압발생회로.
제 18 항에 있어서,

상기 제2비교기는 다이나믹형 비교기로 구성됨을 특징으로 하는 고전압발생회로.
제 18 항에 있어서,

상기 제1비교기와 제2비교기의 출력을 입력하여 상기 출력부를 구동하는 출력부 제어신호발생부를 더 구비함을 특징으로 하는 고전압발생회로.
제 26 항에 있어서,

상기 출력부 제어신호발생부는, 상기 제1비교기의 출력신호를 입력하고 상기 제1 및 제2 구동클럭신호의 입력에 응답하여 출력부 구동클럭을 출력하는 제1수단; 상기 제2비교기의 출력신호를 입력하고 상기 제1 및 제2 구동클럭신호의 입력에 응답하여 상기 출력부 구동클럭을 출력하는 제2수단; 및 상기 출력부 구동클럭을 입력하여 그 반전신호를 출력하는 제3수단을 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 27 항에 있어서,

상기 제1 수단 내지 제3 수단은 각각 인버터회로로 구성됨을 특징으로 하는고전압발생회로.
제 18 항에 있어서,

상기 출력부는 토글형 플립플롭으로 구성됨을 특징으로 하는 고전압발생회로.
제 29 항에 있어서,

상기 토글형 플립플롭은, 상기 출력부 제어신호발생부로부터 출력되는 두 개의 출력부 구동클럭을 입력하는 D-플립플롭과, 상기 D-플립플롭의 출력을 피드백하 는 인버터를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 29 항에 있어서,

상기 상기 토글형 플립플롭은, 클럭드라이버의 구동신호를 피드백하는 제1인버터와, 상기 제1인버터의 출력이 입력으로 연결되고 상기 출력부 구동클럭의 입력에 응답하여 스위칭동작하는 제1트랜스미션게이트와, 상기 제1트랜스미션게이트의 출력경로상에 연결된 제2인버터와, 상기 제2인버터의 출력이 입력으로 연결되고 상기 출력부 구동클럭의 입력에 응답하여 스위칭동작하는 제2트랜스미션게이트와, 및 상기 제2트랜스미션게이트의 출력경로상에 연결되어 상기 구동신호를 출력하는 제3인버터를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 31 항에 있어서,

상기 제1트랜스미션게이트와 제2트랜스미션게이트는 스위칭동작이 서로 상보적으로 이루어지도록 구성됨을 특징으로 하는 고전압발생회로.
차지펌프의 펌핑동작을 통해 VPP전압를 구동하는 고전압발생회로에 있어서,

발진주파수를 출력하는 오실레이터; 및

상기 VPP전압의 전압레벨을 검출하고 상기 발진주파수의 입력에 동기하여 상기 검출결과를 통해 상기 차지펌프를 구동하는 신호를 출력하는 전압검출부를 구비하고,

상기 전압검출부는,

상기 VPP전압의 전압레벨을 검출하고 한 주기 중 첫번째 반 주기에 구동되는 제1 구동클럭신호의 입력에 응답하여 상기 검출결과를 출력하는 제1비교기;

상기 VPP전압의 전압레벨을 검출하고 상기 한 주기 중 나머지 반 주기에 구동되는 제2 구동클럭신호의 입력에 응답하여 상기 검출결과를 출력하는 제2비교기; 및

상기 제1 및 제2비교기의 각 출력을 입력하고 상기 제1 및 제2비교기의 각 출력에 응답하여 상기 차지펌프를 구동하는 신호를 상기 한 주기 동안에 2번 발생하는 출력부를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 33 항에 있어서,

상기 전압검출부가 상기 오실레이터로부터 출력되는 발진주파수를 입력하여 2개의 위상이 다른 상기 제1 및 제2 구동클럭신호를 출력하는 클럭발생부를 더 구비함을 특징으로 하는 고전압발생회로.
제 34 항에 있어서,

상기 제1구동클럭신호와 상기 제2구동클럭신호는 비오버랩된 위상으로 발생함을 특징으로 하는 고전압발생회로.
제 34 항에 있어서,

상기 클럭발생부는, 상기 오실레이터의 발진주파수를 입력하여 이를 지연하는 지연부; 상기 발진주파수와 상기 지연부의 출력신호를 각각 입력하여 상기 제1구동클럭신호를 출력하는 제1구동클럭신호출력부; 및 상기 발진주파수와 상기 지연부의 출력신호를 각각 입력하여 상기 제2구동클럭신호를 출력하는 제2구동클럭신호출력부를 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 34 항에 있어서,

상기 제1구동클럭신호와 제2구동클럭신호는 듀티비가 50% 이상으로 됨을 특징으로 하는 고전압발생회로.
제 33 항에 있어서,

상기 제1비교기는 다이나믹형 비교기로 구성됨을 특징으로 하는 고전압발생회로.
제 33 항에 있어서,

상기 제2비교기는 다이나믹형 비교기로 구성됨을 특징으로 하는 고전압발생회로.
제 33 항에 있어서,

상기 제1비교기와 제2비교기의 출력을 입력하여 상기 출력부를 구동하는 출 력부 제어신호발생부를 더 구비함을 특징으로 하는 고전압발생회로.
제 40 항에 있어서,

상기 출력부 제어신호발생부는, 상기 제1비교기의 출력신호를 입력하고 상기 제1 및 제2 구동클럭신호의 입력에 응답하여 출력부 구동클럭을 출력하는 제1수단; 상기 제2비교기의 출력신호를 입력하고 상기 제1 및 제2 구동클럭신호의 입력에 응답하여 상기 출력부 구동클럭을 출력하는 제2수단; 및 상기 출력부 구동클럭을 입력하여 그 반전신호를 출력하는 제3수단을 포함하여 구성됨을 특징으로 하는 고전압발생회로.
제 33 항에 있어서,

상기 출력부는 토글형 플립플롭으로 구성됨을 특징으로 하는 고전압발생회로.