KR20000018899A - 자동 모드 변환 신호 발생기와 이를 구비하는동기식 반도체 메모리 장치 - Google Patents

자동 모드 변환 신호 발생기와 이를 구비하는동기식 반도체 메모리 장치 Download PDF

Info

Publication number
KR20000018899A
KR20000018899A KR1019980036736A KR19980036736A KR20000018899A KR 20000018899 A KR20000018899 A KR 20000018899A KR 1019980036736 A KR1019980036736 A KR 1019980036736A KR 19980036736 A KR19980036736 A KR 19980036736A KR 20000018899 A KR20000018899 A KR 20000018899A
Authority
KR
South Korea
Prior art keywords
signal
clock signal
charge
voltage level
phase difference
Prior art date
Application number
KR1019980036736A
Other languages
English (en)
Other versions
KR100524909B1 (ko
Inventor
문병모
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980036736A priority Critical patent/KR100524909B1/ko
Publication of KR20000018899A publication Critical patent/KR20000018899A/ko
Application granted granted Critical
Publication of KR100524909B1 publication Critical patent/KR100524909B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

자동 모드 변환 신호 발생기와 이를 구비하는 동기식 반도체 메모리 장치가 개시된다. 자동 모드 변환 신호 발생기는 위상차 검출부 및 자동 전환부를 구비한다. 위상차 검출부는 기준 클락 신호에 대하여 검증 클락 신호의 위상차를 검출하여, 선행 감지 신호와 후행 감지 신호를 발생한다. 자동 전환부는 선행 감지 신호와 후행 감지 신호를 수신하여 모드 변환 신호를 발생한다. 모드 변환 신호는 궁극적으로 검증 클락 신호의 위상이 기준 클락 신호의 위상에 대하여 소정의 변환 위상차 이내로 진입함에 응답하여 자발적으로 천이된다. 자동 전환부는 전하 저장 펌프, 제1 및 제2 비교기, 출력기를 구비한다. 전하 저장 펌프는 선행 감지 신호와 상기 후행 감지 신호를 수신하여, 선행 충전 신호와 후행 충전 신호를 발생한다. 선행 충전 신호와 후행 충전 신호는, 각각 선행 감지 신호와 후행 감지 신호가 하이레벨로 천이하면, 전압 레벨이 상승한다. 제1 및 제2 비교기는 선행 충전 신호와 후행 충전 신호를 수신하여 제1 및 제2 비교 신호를 발생한다. 출력기는 제1 및 제2 비교 신호를 수신하여 모드 변환 신호를 발생한다.

Description

자동 모드 변환 신호 발생기와 이를 구비하는 동기식 반도체 메모리 장치
본 발명은 동기식 반도체 메모리 장치에 관한 것으로서, 특히 개략 조절 모드에서 정밀 조절 모드로 전환을 지시하는 자동 모드 변환 신호 발생기와 이를 구비하는 동기식 반도체 메모리 장치에 관한 것이다.
동기식 반도체 메모리 장치는 외부 클락 신호를 수신하여, 이에 동기하는 내부 클락 신호를 발생하는 내부 클락 신호 발생 회로를 내장한다. 즉, 동기식 반도체 메모리 장치는 외부 클락 신호를 기준 클락 신호로 하여 내부 클락 신호를 발생한다. 통상적으로 외부 클락 신호는 시스템 클락 신호이다.
그리고 동기식 반도체 메모리 장치는 다시 내부 클락 신호를 기준으로 하여, 대부분의 내부 신호들을 발생하고, 데이터의 입출력 동작을 제어한다. 이와 같이 내부 클락 신호는 동기식 반도체 메모리 장치의 입출력의 기준이 되는 중요한 신호이다.
동기식 반도체 메모리 장치는 위상 동기 루프(PLL: phase-locked loop) 또는 지연 동기 루프(DLL: delay-locked loop)를 사용하여, 내부 클락 신호를 외부 클락 신호에 동기한다. 위상 동기 루프나 지연 동기 루프는 되먹임 회로를 사용하여, 내부 클락 신호를 외부 클락 신호에 동기시킨다.
대부분의 동기식 반도체 메모리 장치에서의 동기 루프는, 내부 클락 신호를 외부 클락 신호에 동기시키기 위하여, 처음에는 개략 조절 모드로 진입한다. 개략 조절 모드는 내부 클락 신호를 외부 클락 신호에 개략적으로 위상을 일치시키는 모드로서, 흔히 빠른 락킹 모드(fast locking mode)라 불린다.
그런데 기존의 동기식 반도체 메모리 장치의 동기 루프는 개략 조절 모드 진입 후 소정의 시간이 경과하면, 정밀 조절 모드로 진입한다. 즉, 외부 클락 신호의 위상에 대한 내부 클락 신호의 위상차에 관계없이 소정의 시간이 경과하면, 동기 루프는 정밀 조절 모드로 진입한다.
그러므로 기존의 동기식 반도체 메모리 장치는, 외부 클락 신호의 위상에 대한 내부 클락 신호의 위상차가 소정의 범위내에 진입하지 못하는 경우가 발생하더라도, 정밀 조절 모드로 전환하여 동작한다.
따라서 기존의 동기식 반도체 메모리 장치는 정해진 시간내에 외부 클락 신호에 대하여 내부 클락 신호를 동기시키지 못하거나, 동기시키는데 소요되는 시간이 증가하여 전체적으로 오동작을 유발하는 문제점이 발생한다.
본 발명이 이루고자하는 기술적 과제는 소정의 기준 클락 신호의 위상에 대한 검증 클락 신호의 위상차가 소정의 변환 범위내로 진입할 때, 모드 변환을 수행하는 모드 변환 신호 발생기를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 외부 클락 신호의 위상에 대한 내부 클락 신호의 위상차가 소정의 변환 범위내로 진입할 때, 모드 변환을 수행하는 모드 변환 신호 발생기를 구비하는 동기식 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 자동 모드 변환 신호 발생기의 실시예를 나타내는 도면이다.
도 2는 도 1의 전하 저장 펌프를 나타내는 도면이다.
도 3은 도 1의 제1 비교기를 나타내는 도면이다.
도 4는 도 1의 제2 비교기를 나타내는 도면이다.
상기와 같은 본 발명이 이루고자하는 기술적 과제를 달성하기 위하여 본 발명의 자동 모드 변환 신호 발생기는 기준 클락 신호에 대한 검증 클락 신호의 위상차를 검출하여, 상기 기준 클락 신호에 대한 상기 검증 클락 신호의 위상이 앞설 때 응답하는 선행 감지 신호와 상기 기준 클락 신호에 대한 상기 검증 클락 신호의 위상이 뒤질 때 응답하는 후행 감지 신호를 발생하는 위상차 검출부; 및 상기 선행 감지 신호와 상기 후행 감지 신호를 수신하며, 상기 기준 클락 신호에 대한 상기 검증 클락 신호의 위상차가 소정의 변환 위상차 이내로 진입함에 응답하여 자발적으로 논리 상태가 천이되어 개략 조절 모드에서 정밀 조절 모드로의 전환을 지시하는 모드 변환 신호를 발생하는 자동 전환부를 구비한다.
바람직하게는 상기 자동 전환부는 상기 선행 감지 신호에 응답하여 전압 레벨이 상승하는 선행 충전 신호와, 상기 후행 감지 신호에 응답하여 전압 레벨이 상승하는 후행 충전 신호를 발생하는 전하 저장 펌프; 상기 선행 충전 신호와 상기 후행 충전 신호의 전압 레벨을 비교하며, 상기 선행 충전 신호의 전압 레벨이 상기 후행 충전 신호의 전압 레벨보다 소정의 전압 이상으로 높을 때, 응답하는 제1 비교 신호를 발생하는 제1 비교기; 상기 선행 충전 신호와 상기 후행 충전 신호의 전압 레벨을 비교하며, 상기 후행 충전 신호의 전압 레벨이 상기 선행 충전 신호의 전압 레벨보다 소정의 전압 이상으로 높을 때, 응답하는 제2 비교 신호를 발생하는 제2 비교기; 및 상기 제1 비교 신호 또는 상기 제2 비교 신호의 활성에 응답하여 상기 모드 변환 신호를 발생하는 출력기를 구비한다.
상기와 같은 본 발명이 이루고자하는 다른 기술적 과제를 달성하기 위하여 본 발명의 동기식 반도체 메모리 장치는 외부 클락 신호에 동기하여 발생되는 내부 클락 신호를 사용하는 동기식 반도체 메모리 장치에 관한 것이다. 본 발명의 동기식 반도체 메모리 장치는 상기 외부 클락 신호에 대한 상기 내부 클락 신호의 위상차를 감지하고, 상기 위상차가 소정의 변환 위상차 이내일 때에는 자동적으로 개략 조절 모드에서 정밀 조절 모드로 전환됨을 나타내는 모드 변환 신호를 발생하는 자동 모드 변환 신호 발생기를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 자동 모드 변환 신호 발생기의 실시예를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 자동 모드 변환 신호 발생기는 위상차 검출부(11) 및 자동 전환부(13)을 구비한다.
상기 위상차 검출부(11)는 기준 클락 신호(RCLK)에 대하여 검증 클락 신호(TCLK)의 위상차를 검출한다.
그리고 상기 위상차 검출부(11)는 상기 기준 클락 신호(RCLK)에 대한 상기 검증 클락 신호(TCLK)의 위상에 따른 선행 감지 신호(UP)과 후행 감지 신호(DOWN)를 발생한다.
상기 선행 감지 신호(UP)는 상기 기준 클락 신호(RCLK)에 대한 상기 검증 클락 신호(TCLK)의 위상이 앞설 때, 하이레벨이 된다. 상기 후행 감지 신호(DOWN)는 상기 기준 클락 신호(RCLK)에 대한 상기 검증 클락 신호(TCLK)의 위상이 뒤질 때, 하이레벨이 된다.
상기 자동 전환부(13)는 상기 선행 감지 신호(UP)와 상기 후행 감지 신호(DOWN)를 수신하여 모드 변환 신호(AUTOMOD)를 발생한다. 상기 모드 변환 신호(AUTOMOD)는 궁극적으로 상기 검증 클락 신호(TCLK)의 위상이 상기 기준 클락 신호(RCLK)의 위상에 대하여 소정의 변환 위상차 이내로 진입함에 응답하여 자발적으로 로우레벨이 천이된다. 상기 모드 변환 신호(AUTOMOD)의 로우레벨로의 천이는 개략 조절 모드에서 정밀 조절 모드로의 전환을 나타낸다.
상기 자동 전환부(13)는 구체적으로 전하 저장 펌프(13a), 제1 비교기(13b), 제2 비교기(13c) 및 출력기(13d)를 구비한다.
상기 전하 저장 펌프(13a)는 상기 선행 감지 신호(UP)와 상기 후행 감지 신호(DOWN)를 수신하여, 선행 충전 신호(LCHA)와 후행 충전 신호(FCHA)를 발생한다.
상기 선행 충전 신호(LCHA)는, 상기 선행 감지 신호(UP)가 하이레벨로 천이하면, 전압 레벨이 상승한다. 그리고 상기 후행 충전 신호(FCHA)는, 상기 후행 감지 신호(DOWN)가 하이레벨로 천이하면, 전압 레벨이 상승한다.
도 2는 도 1의 전하 저장 펌프(13a)를 나타내는 도면이다. 이를 참조하면, 상기 전하 저장 펌프(13a)는 바이어스 전압 발생부(21), 차동 증폭부(23), 제1 캐패시터(25) 및 제2 캐패시터(27)로 구성된다.
상기 바이어스 전압 발생부(21)는 피모스 트랜지스터(21a)과 앤모스 트랜지스터(21b)을 이용하여 소정의 전압 레벨을 가지는 바이어스 신호(VBIAS)를 발생한다.
상기 차동 증폭부(23)는 상기 선행 감지 신호(UP)와 상기 후행 감지 신호(DOWN)에 응답하여 펌핑되는 상기 선행 충전 신호(LCHA)와 상기 후행 충전 신호(FCHA)를 발생한다.
상기 제1 캐패시터(25)는 상기 선행 충전 신호(LCHA)의 전압 레벨을 저장한다. 그리고 상기 제2 캐패시터(27)는 상기 후행 충전 신호(FCHA)의 전압 레벨을 저장한다.
상기 차동 증폭부(23)의 작용 효과를 구체적으로 설명하면, 다음과 같다.
피모스 트랜지스터(23a)는 상기 바이어스 신호(VBIAS)에 의하여 게이팅되어, 전원 전압(VCC)으로부터 전류를 공급하는 전류 소스(current source)로서 작용한다. 앤모스 트랜지스터(23f)는 상기 바이어스 신호(VBIAS)에 의하여 게이팅되어, 접지 전압(VSS)으로부터 전류를 방출하는 전류 싱크(current sink)로서 작용한다.
그리고 상기 선행 감지 신호(UP)가 하이레벨인 구간 동안에, 상기 후행 감지 신호(DOWN)는 로우레벨이다. 또한 상기 후행 감지 신호(DOWN)가 하이레벨인 구간 동안에, 상기 선행 감지 신호(UP)는 로우레벨이다.
상기 선행 감지 신호(UP)가 하이레벨이면, 피모스 트랜지스터(23b)와 앤모스 트랜지스터(23e)가 "턴온"된다. 그러므로 상기 선행 충전 신호(LCHA)의 전압 레벨은 상승하며, 상기 후행 충전 신호(FCHA)의 전압 레벨은 하강한다.
상기 후행 감지 신호(DOWN)가 하이레벨이면, 피모스 트랜지스터(23c)와 앤모스 트랜지스터(23d)가 "턴온"된다. 그러므로 상기 후행 충전 신호(FCHA)의 전압 레벨은 상승하며, 상기 선행 충전 신호(LCHA)의 전압 레벨은 하강한다.
따라서 상기 선행 충전 신호(LCHA)와 상기 후행 충전 신호(FCHA)의 전압 레벨의 크기는 상기 선행 감지 신호(UP)와 상기 후행 감지 신호(DOWN)의 활성 구간의 크기에 의하여 결정된다. 다시 설명하면, 상기 선행 충전 신호(LCHA)와 상기 후행 충전 신호(FCHA)의 전압 레벨의 크기는 상기 기준 클락 신호(RCLK)에 대한 상기 검증 클락 신호(TCLK)의 위상차에 의하여 결정된다.
다시 도1을 참조하면, 상기 제1 비교기(13b)는 비반전 입력단(+)으로 상기 선행 충전 신호(LCHA)를, 반전 입력단(-)으로 상기 후행 충전 신호(FCHA)를 수신하여 제1 비교 신호(COMP1)를 발생한다.
도 3은 도 1의 제1 비교기(13b)를 나타내는 도면이다. 이를 참조하면, 상기 제1 비교기(13b)는 피모스 트랜지스터들(31, 33)과 앤모스 트랜지스터들(35, 37, 39)로 구성된다.
상기 피모스 트랜지스터(31)는 소스 단자가 전원 전압(VCC)와 접속되며, 게이트 단자(N36)는 드레인 단자와 공통 접속된다.
상기 피모스 트랜지스터(33)는 소스 단자가 전원 전압(VCC)와 접속되며, 게이트 단자는 상기 피모스 트랜지스터(31)의 게이트 단자(N36)와 접속된다.
상기 앤모스 트랜지스터(35)는 게이트 단자에 상기 선행 충전 신호(LCHA)가 인가되고, 제1 접합은 상기 피모스 트랜지스터(31)의 게이트 단자(N36)와 접속된다.
상기 앤모스 트랜지스터(37)는 게이트 단자에 상기 후행 충전 신호(FCHA)가 인가되고, 제1 접합은 상기 피모스 트랜지스터(33)의 드레인 단자와 접속되어 상기 제1 비교 신호(COMP1)를 발생한다.
상기 앤모스 트랜지스터(39)는 게이트 단자가 상기 피모스 트랜지스터(31) 및 상기 피모스 트랜지스터(33)의 게이트 단자(N36)와 공통 접속되며, 소스 단자는 접지 전압(VSS)에 접속되며, 드레인 단자(N40)는 상기 앤모스 트랜지스터(35) 및 상기 앤모스 트랜지스터(37)의 제2 접합과 공통 접속된다.
상기 제1 비교 신호(COMP1)는 상기 선행 충전 신호(LCHA)의 전압 레벨이 상기 후행 충전 신호(FCHA)의 전압 레벨보다 소정의 전압 이상으로 높을 때, 하이레벨로 된다. 그리고 상기 제1 비교 신호(COMP1)는 상기 선행 충전 신호(LCHA)의 전압 레벨이 상기 후행 충전 신호(FCHA)의 전압 레벨에 대하여 소정의 범위내로 진입하면, 로우레벨이 된다.
다시 도 1을 참조하면, 상기 제2 비교기(13c)는 반전 입력단(-)으로 상기 선행 충전 신호(LCHA)를, 비반전 입력단(+)으로 상기 후행 충전 신호(FCHA)를 수신하여 제2 비교 신호(COMP2)를 발생한다.
도 4는 도 1의 제2 비교기(13c)를 나타내는 도면이다. 이를 참조하면, 상기 제2 비교기(13c)는 피모스 트랜지스터들(41, 43)과 앤모스 트랜지스터들(45, 47, 49)로 구성된다.
상기 피모스 트랜지스터(41)는 소스 단자가 전원 전압(VCC)와 접속되며, 게이트 단자(N46)는 드레인 단자와 공통 접속된다.
상기 피모스 트랜지스터(43)는 소스 단자가 전원 전압(VCC)와 접속되며, 게이트 단자는 상기 피모스 트랜지스터(41)의 게이트 단자(N46)와 접속된다.
상기 앤모스 트랜지스터(45)는 게이트 단자에 상기 후행 충전 신호(FCHA)가 인가되고, 제1 접합은 상기 피모스 트랜지스터(41)의 게이트 단자(N46)와 접속된다.
상기 앤모스 트랜지스터(47)는 게이트 단자에 상기 선행 충전 신호(LCHA)가 인가되고, 제1 접합은 상기 피모스 트랜지스터(43)의 드레인 단자와 접속되어 상기 제2 비교 신호(COMP2)를 발생한다.
상기 앤모스 트랜지스터(49)는 게이트 단자가 상기 피모스 트랜지스터(41) 및 상기 피모스 트랜지스터(43)의 게이트 단자(N46)와 공통 접속되며, 소스 단자는 접지 전압(VSS)에 접속되며, 드레인 단자(N50)는 상기 앤모스 트랜지스터(45) 및 상기 앤모스 트랜지스터(47)의 제2 접합과 공통 접속된다.
상기 제2 비교 신호(COMP2)는 상기 후행 충전 신호(FCHA)의 전압 레벨이 상기 선행 충전 신호(LCHA)의 전압 레벨보다 소정의 전압 이상으로 높을 때, 하이레벨로 된다. 그리고 상기 제2 비교 신호(COMP2)는 상기 후행 충전 신호(FCHA)의 전압 레벨이 상기 선행 충전 신호(LCHA)의 전압 레벨에 대하여 소정의 범위내로 진입하면, 로우레벨이 된다.
다시 도 1을 참조하면, 상기 출력기(13d)는 상기 제1 비교 신호(COMP1) 및 상기 제2 비교 신호(COMP2)를 수신하여 상기 모드 변환 신호(AUTOMOD)를 발생한다.
상기 제1 비교 신호(COMP1) 또는 상기 제2 비교 신호(COMP2)가 모두 로우레벨일때, 상기 모드 변환 신호(AUTOMOD)는 하이레벨로 된다.
바람직하게는 상기 출력기(13d)는 상기 제1 비교 신호(COMP1) 및 상기 제2 비교 신호(COMP2)를 입력 신호로 하고, 상기 모드 변환 신호(AUTOMOD)를 출력 신호로 하는 노아(NOR) 게이트이다.
다시 도 1을 참조하여, 본 발명의 자동 모드 변환 신호 발생기의 작용 효과를 전체적으로 설명하면, 다음과 같다.
먼저, 상기 기준 클락 신호(RCLK)의 위상에 대하여 상기 검증 클락 신호(TCLK)의 위상이 상기 변환 위상차 이내로 진입하면, 상기 선행 충전 신호(LCHA)의 전압 레벨과 상기 후행 충전 신호(FCHA)의 전압 레벨은 소정의 범위 이내의 차이를 유지한다.
그러면, 상기 제1 및 제2 비교 신호(COMP1, COMP2)의 논리 상태는 모두 "로우" 상태이다.
따라서 상기 모드 변환 신호(AUTOMOD)는 "하이"로 되어, 개략 조절 모드에서 정밀 조절 모드로의 전환을 지시한다.
본 발명의 자동 모드 변환 신호 발생기가 동기식 반도체 메모리 장치에 적용되는 경우에, 외부 클락 신호가 상기 기준 클락 신호(RCLK), 내부 클락 신호가 상기 검증 클락 신호(TCLK)로 사용될 수 있다.
본 발명의 자동 모드 변환 신호 발생기를 내장하는 동기식 반도체 메모리 장치는 외부 클락 신호의 위상에 대한 내부 클락 신호의 위상차가 소정의 범위 내로 진입하면, 개략 조절 모드에서 정밀 조절 모드로의 전환한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 모드 변환 신호 발생기에 의하여 기준 클락 신호에 대한 검증 클락 신호의 위상차의 감소에 응답하여, 개략 조절 모드에서 정밀 조절 모드로의 전환을 나타내는 모드 변환 신호가 자동적으로 천이된다.
그러므로 본 발명의 모드 변환 발생기를 사용하는 동기식 반도체 메모리 장치는 외부 클락 신호에 대하여 내부 클락 신호를 동기키는데 소요되는 시간이 단축되어 전체적 동작 속도를 개선되고, 오동작이 발생할 가능성이 감소된다.

Claims (6)

  1. 기준 클락 신호에 대한 검증 클락 신호의 위상차를 검출하여, 상기 기준 클락 신호에 대한 상기 검증 클락 신호의 위상이 앞설 때 응답하는 선행 감지 신호와 상기 기준 클락 신호에 대한 상기 검증 클락 신호의 위상이 뒤질 때 응답하는 후행 감지 신호를 발생하는 위상차 검출부; 및
    상기 선행 감지 신호와 상기 후행 감지 신호를 수신하며, 상기 기준 클락 신호에 대한 상기 검증 클락 신호의 위상차가 소정의 변환 위상차 이내로 진입함에 응답하여 자발적으로 논리 상태가 천이되어 개략 조절 모드에서 정밀 조절 모드로의 전환을 지시하는 모드 변환 신호를 발생하는 자동 전환부를 구비하는 것을 특징으로 하는 자동 모드 변환 신호 발생기.
  2. 제1 항에 있어서, 상기 자동 전환부는
    상기 선행 감지 신호에 응답하여 전압 레벨이 상승하는 선행 충전 신호와, 상기 후행 감지 신호에 응답하여 전압 레벨이 상승하는 후행 충전 신호를 발생하는 전하 저장 펌프;
    상기 선행 충전 신호와 상기 후행 충전 신호의 전압 레벨을 비교하며, 상기 선행 충전 신호의 전압 레벨이 상기 후행 충전 신호의 전압 레벨보다 소정의 전압 이상으로 높을 때, 응답하는 제1 비교 신호를 발생하는 제1 비교기;
    상기 선행 충전 신호와 상기 후행 충전 신호의 전압 레벨을 비교하며, 상기 후행 충전 신호의 전압 레벨이 상기 선행 충전 신호의 전압 레벨보다 소정의 전압 이상으로 높을 때, 응답하는 제2 비교 신호를 발생하는 제2 비교기; 및
    상기 제1 비교 신호 또는 상기 제2 비교 신호의 활성에 응답하여 상기 모드 변환 신호를 발생하는 출력기를 구비하는 것을 특징으로 하는 자동 모드 변환 신호 발생기.
  3. 제2 항에 있어서, 상기 전하 저장 펌프는
    상기 선행 감지 신호와 상기 후행 감지 신호에 응답하여 펌핑되는 상기 선행 충전 신호와 상기 후행 충전 신호를 발생하는 차동 증폭부;
    상기 선행 충전 신호의 전압 레벨을 저장하는 제1 캐패시터; 및
    상기 후행 충전 신호의 전압 레벨을 저장하는 제2 캐패시터를 구비하는 것을 특징으로 하는 자동 모드 변환 신호 발생기.
  4. 제2 항에 있어서,
    상기 제1 비교기는
    상기 선행 충전 신호를 수신하는 반전 입력단과, 상기 후행 충전 신호를 수신하는 비반전 입력단을 구비하며,
    상기 제2 비교기는
    상기 선행 충전 신호를 수신하는 비반전 입력단과, 상기 선행 충전 신호를 수신하는 반전 입력단을 구비하는 것을 특징으로 하는 자동 모드 변환 신호 발생기.
  5. 외부 클락 신호에 동기하여 발생되는 내부 클락 신호를 사용하는 동기식 반도체 메모리 장치에 있어서,
    상기 외부 클락 신호에 대한 상기 내부 클락 신호의 위상차를 감지하고, 상기 위상차가 소정의 변환 위상차 이내일 때에는 자동적으로 개략 조절 모드에서 정밀 조절 모드로 전환됨을 나타내는 모드 변환 신호를 발생하는 자동 모드 변환 신호 발생기를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 외부 클락 신호에 대한 상기 내부 클락 신호의 위상이 앞설 때 전압 레벨이 활성하는 선행 감지 신호와 상기 외부 클락 신호에 대한 상기 내부 클락 신호의 위상이 뒤질 때 응답하는 후행 감지 신호를 발생하는 위상차 검출부; 및
    상기 선행 감지 신호와 상기 후행 감지 신호를 수신하며, 상기 외부 클락 신호에 대한 상기 검증 클락 신호의 위상차가 상기 변환 위상차 범위 이내로 진입함에 응답하여 응답하는 상기 모드 변환 신호를 발생하는 자동 전환부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
KR1019980036736A 1998-09-07 1998-09-07 자동 모드 변환 신호 발생기와 이를 구비하는동기식 반도체 메모리 장치 KR100524909B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980036736A KR100524909B1 (ko) 1998-09-07 1998-09-07 자동 모드 변환 신호 발생기와 이를 구비하는동기식 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980036736A KR100524909B1 (ko) 1998-09-07 1998-09-07 자동 모드 변환 신호 발생기와 이를 구비하는동기식 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20000018899A true KR20000018899A (ko) 2000-04-06
KR100524909B1 KR100524909B1 (ko) 2006-01-12

Family

ID=19549763

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980036736A KR100524909B1 (ko) 1998-09-07 1998-09-07 자동 모드 변환 신호 발생기와 이를 구비하는동기식 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100524909B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100681880B1 (ko) * 2006-02-21 2007-02-15 주식회사 하이닉스반도체 고전압 발생회로

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3592386B2 (ja) * 1994-11-22 2004-11-24 株式会社ルネサステクノロジ 同期型半導体記憶装置
JPH1079663A (ja) * 1996-09-03 1998-03-24 Mitsubishi Electric Corp 内部クロック発生回路および信号発生回路
JP4144913B2 (ja) * 1997-01-20 2008-09-03 富士通株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100681880B1 (ko) * 2006-02-21 2007-02-15 주식회사 하이닉스반도체 고전압 발생회로

Also Published As

Publication number Publication date
KR100524909B1 (ko) 2006-01-12

Similar Documents

Publication Publication Date Title
JP3180272B2 (ja) クロック同期のための遅延ロックループ回路
US6683478B2 (en) Apparatus for ensuring correct start-up and phase locking of delay locked loop
US8698527B2 (en) Circuit and method for preventing false lock and delay locked loop using the same
KR101405702B1 (ko) 다중 위상 클록 발생 장치 및 방법
KR100486266B1 (ko) 멀티 위상을 갖는 지연 동기 루프
US7667509B2 (en) Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero
KR100319607B1 (ko) 아날로그 디엘엘회로
US20050122149A1 (en) Duty cycle correction circuits suitable for use in delay-locked loops and methods of correcting duty cycles of periodic signals
US8067968B2 (en) Locking state detector and DLL circuit having the same
US20070085581A1 (en) Delayed locked loop circuit
US7768327B2 (en) Delay locked loop of semiconductor device and method for driving the same
JP2009303276A (ja) 適応ループ帯域を有する位相同期ループ
US7061287B2 (en) Delay locked loop
US7038508B2 (en) Methods and apparatuses for detecting clock loss in a phase-locked loop
US20050046455A1 (en) DLL circuit
US6141292A (en) Clock generating circuits that utilize analog pump signals to provide fast synchronization and reduced delay skew
US6950488B2 (en) Delay locked-loop circuit for reducing load of variable delay unit at high-frequency operation and locking external clock signal stably
JPH08307254A (ja) 同期クロック生成回路
KR100613058B1 (ko) 지연 고정 루프 제어 회로
US7880524B2 (en) DLL circuit and method of controlling the same
KR100524909B1 (ko) 자동 모드 변환 신호 발생기와 이를 구비하는동기식 반도체 메모리 장치
US6801094B2 (en) Phase comparator
US6285725B1 (en) Charge pump circuit
US7622959B2 (en) Phase comparator and semiconductor device with phase comparator
KR20040037798A (ko) 초기 딜레이를 제어하는 디지털 ｄｌｌ 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee