KR20040037798A

KR20040037798A - 초기 딜레이를 제어하는 디지털 ｄｌｌ 회로

Info

Publication number: KR20040037798A
Application number: KR1020020066446A
Authority: KR
Inventors: 최영배
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-10-30
Filing date: 2002-10-30
Publication date: 2004-05-07
Also published as: KR100484250B1

Abstract

본 발명의 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로는, 딜레이 라인 이전에 단위 딜레이 셀(Unit Delay Cell)을 가지는 초기 딜레이부를 삽입하고, 카운터 값을 읽어 이에 따라 임의의 딜레이의 삽입 여부를 결정함으로써, 초기에 고정되는 일이 없도록 하는 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 지연된 내부 클럭 신호를 입력받고, 외부에서 유입된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하며, 이러한 보상 과정에 의하여 보상 클럭을 생성하는 딜레이 모델부; 상기 딜레이 모델부에서 출력한 보상 클럭과 외부 클럭을 비교한 후, 그에 따른 비교 신호를 생성하는 위상 감지부; 상기 위상 감지기에서 출력된 상기 비교 신호에 따라 딜레이 양을 조절하는 카운터 신호를 생성하는 카운터 및 디코더; 상기 카운터 및 디코더로부터 카운터 신호를 입력받고, 상기 카운터 신호와 기준 신호를 비교하여 상기 카운터 신호가 상기 기준 신호보다 큰 경우에는 제2 논리 단계의 제어 신호를 출력하며, 상기 카운터 신호가 상기 기준 신호보다 작은 경우에는 제1 논리 단계의 제어 신호를 출력하는 제어 로직; 외부 클럭 및 상기 제어 로직으로부터의 상기 제어 신호를 입력받고, 상기 제어 신호가 제2 논리 단계인 경우에는 상기 외부 클럭을 지연시킨 후 출력하고, 상기 제어 신호가 제1 논리 단계인 경우에는 상기 외부 클럭을 바로 전달하는 초기 딜레이부; 및 상기 카운터 및 디코더에서 출력된 카운터 신호에 따라상기 초기 딜레이부로부터 입력된 클럭 신호를 지연시킨 후, 상기 딜레이 모델부로 출력하는 디지털 딜레이 라인을 포함한다.

Description

초기 딜레이를 제어하는 디지털 ＤＬＬ 회로{DIGITAL DLL CIRCUIT FOR CONTROLLING INITIAL DELAY}

본 발명은 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로에 관한 것으로, 특히, DDR SDRAM에 사용되는 디지털 DLL 회로에 있어서, 딜레이 라인이 최소의 딜레이를 가진 상태에서 고정됨으로 인하여 딜레이 여유가 없는 경우를 해결하는 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로에 관한 것이다.

일반적으로, 지연 고정 루프(DLL)란 반도체메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클럭이 내부에서 사용될 때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 사용한다.

도 1은 종래의 디지털 DLL 회로를 나타낸 블록도로서, 이러한 종래의 디지털 DLL 회로는, 외부에서 유입된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하고, 이러한 보상 과정에 의하여 보상 클럭(Fbclk)을 생성하는 딜레이 모델부(110); 딜레이 모델부(110)에서 출력한 보상 클럭(Fbclk)과 외부 클럭(Clock)을 비교한 후, 그에 따른 비교 신호를 생성하는 위상 감지기(120); 위상 감지기(120)에서 출력된 비교 신호에 따라 딜레이 양을 조절하는 제어 신호를 생성하는 카운터 및 디코더(130); 및 카운터 및 디코더(130)에서 출력된 제어 신호에 따라 외부 클럭(Clock)을 지연시킨 후, 딜레이 모델부(110)로 출력하는 디지털 딜레이라인(140)을 포함한다.

상술한 종래의 디지털 DLL 회로의 동작에 관하여 설명하면 다음과 같다.

초기 리셋 후 카운터 및 디코더(130)의 카운터 값이 0으로 초기화되면, 딜레이를 줄일 수 없는 상태가 된다. 즉, 위상 감지기(Phase Detector)(120)에서는, 도 2a에 도시된 바와 같이 보상 클럭(Fbclk)이 외부 클럭(Clock)보다 앞서는 경우에, 업 신호(Up)인 비교 신호를 출력하여 지연을 증가시키게 된다. 그러나, 도 2b에 도시된 바와 같이 외부 클럭(Clock)이 보상 클럭(Fbclk)보다 앞서는 경우에는, 다운 신호(Dn)인 비교 신호를 출력하여 지연을 감소시켜야 함에도 불구하고, 이미 초기화에 의하여 디지털 딜레이 라인(140)의 지연이 최소화되어 있으므로, 더 이상 지연을 감소시키는 동작은 수행될 수 없다.

즉, 상술한 종래의 디지털 DLL 회로에 의하면, 초기화 이후에 지연을 감소시키는 방향으로 딜레이 라인을 조절해야 하는 경우에, 초기화에 의해 카운터 값이 0으로 세팅되어 최소의 딜레이를 가지도록 설정되고, 이로 인하여 더 이상 사용할 수 있는 지연값이 없으므로, DLL 회로가 내부 클럭을 외부 클럭에 고정시키지 못하고 그대로 멈추게 되는 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 딜레이 라인 이전에 단위 딜레이 셀(Unit Delay Cell)을 가지는 초기 딜레이부를 삽입하고, 카운터 값을 읽어 이에 따라 임의의 딜레이의 삽입 여부를 결정함으로써, 초기에 고정되는 일이없도록 하는 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로를 제공하는데 그 목적이 있다.

도 1은 종래의 디지털 DLL 회로를 나타낸 블록도,

도 2a 및 도 2b는 종래의 디지털 DLL 회로의 동작을 나타낸 타이밍도,

도 3은 본 발명의 일 실시예에 의한 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로를 나타낸 블록도,

도 4는 본 발명의 일 실시예에 의한 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로 내에 장착된 초기 딜레이부를 나타낸 블록도,

도 5는 본 발명의 일 실시예에 의한 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로 내에 장착된 제어 로직을 나타낸 블록도,

도 6a 및 도 6b는 본 발명의 일 실시예에 의한 초기 딜레이를 제어하는 디지털 DLL 회로의 동작을 나타낸 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

210 : 딜레이 모델부220 : 위상 감지부

230 : 카운터 및 디코더240 : 제어 로직

250 : 초기 딜레이부260 : 디지털 딜레이 라인

상기 목적을 달성하기 위하여 본 발명의 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로는, 지연된 내부 클럭 신호를 입력받고, 외부에서 유입된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하며, 이러한 보상 과정에 의하여 보상 클럭을 생성하는 딜레이 모델부; 상기 딜레이 모델부에서 출력한 보상 클럭과 외부 클럭을 비교한 후, 그에 따른 비교 신호를 생성하는 위상 감지부; 상기 위상 감지기에서 출력된 상기 비교 신호에 따라 딜레이 양을 조절하는 카운터 신호를 생성하는 카운터 및 디코더; 상기 카운터 및 디코더로부터 카운터 신호를 입력받고, 상기 카운터 신호와 기준 신호를 비교하여 상기 카운터 신호가 상기 기준 신호보다 큰 경우에는 제2 논리 단계의 제어 신호를 출력하며, 상기 카운터 신호가 상기 기준 신호보다 작은 경우에는 제1 논리 단계의 제어 신호를 출력하는 제어 로직; 외부 클럭 및 상기 제어 로직으로부터의 상기 제어 신호를 입력받고, 상기 제어 신호가 제2 논리 단계인 경우에는 상기 외부 클럭을 지연시킨 후 출력하고, 상기 제어 신호가 제1 논리 단계인 경우에는 상기 외부 클럭을 바로 전달하는 초기 딜레이부; 및 상기 카운터 및 디코더에서 출력된 카운터 신호에 따라 상기 초기 딜레이부로부터 입력된 클럭 신호를 지연시킨 후, 상기 딜레이 모델부로 출력하는 디지털 딜레이 라인을 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 도 3은 본 발명의 일 실시예에 의한 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로를 나타낸 블록도로서, 이러한 본 발명의 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로는, 딜레이 모델부(210), 위상 감지부(220), 카운터 및 디코더(230), 제어 로직(240), 초기 딜레이부(250) 및 디지털 딜레이 라인(260)을 포함한다.

딜레이 모델부(210)는, 후술하는 디지털 딜레이 라인(260)에서 지연된 내부 클럭 신호를 입력받고, 외부에서 유입된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하며, 이러한 보상 과정에 의하여 보상 클럭(Fbclk)을 생성하여 후술하는 위상 감지부(220)에 출력하는 역할을 한다.

또한, 위상 감지부(220)는, 상기 딜레이 모델부(210)에서 출력한 보상 클럭(Fbclk)과 외부 클럭(Clock)을 비교한 후, 그에 따른 비교 신호를 생성하여 후술하는 카운터 및 디코더(230)로 출력하는 역할을 한다.

한편, 카운터 및 디코더(230)는, 상기 위상 감지기(220)에서 출력된 상기 비교 신호에 따라 딜레이 양을 조절하는 카운터 신호(Counter value)를 생성하고, 상기 카운터 신호(Counter value)를 후술하는 제어 로직(240) 및 후술하는 디지털 딜레이 라인(260)에 출력하는 역할을 한다.

또한, 제어 로직(240)은, 상기 카운터 및 디코더(230)로부터 카운터신호(Counter value)를 입력받고, 상기 카운터 신호(Counter value)와 기준 신호를 비교하여 상기 카운터 신호(Counter value)가 상기 기준 신호보다 큰 경우에는 제2 논리 단계(High)의 제어 신호를 후술하는 초기 딜레이부(250)로 출력하며, 상기 카운터 신호(Counter value)가 상기 기준 신호보다 작은 경우에는 제1 논리 단계(Low)의 제어 신호를 후술하는 초기 딜레이부(250)로 출력하는 역할을 한다.

한편, 초기 딜레이부(250)는, 외부 클럭(Clock) 및 상기 제어 로직(240)으로부터의 상기 제어 신호를 입력받고, 상기 제어 신호가 제2 논리 단계(High)인 경우에는 상기 외부 클럭(Clock)을 지연시킨 후 후술하는 디지털 딜레이 라인(260)으로 출력하고, 상기 제어 신호가 제1 논리 단계(Low)인 경우에는 상기 외부 클럭(Clock)을 바로 후술하는 디지털 딜레이 라인(260)으로 전달하는 역할을 한다.

또한, 디지털 딜레이 라인(260)은, 상기 카운터 및 디코더(230)에서 출력된 카운터 신호에 따라 상기 초기 딜레이부(250)로부터 입력된 클럭 신호를 지연시킨 후, 상기 딜레이 모델부(210)로 출력하는 역할을 한다.

도 4는 본 발명의 일 실시예에 의한 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로 내에 장착된 초기 딜레이부(250)를 나타낸 블록도로서, 이러한 본 발명의 초기 딜레이부(250)에 관하여 설명하면 다음과 같다.

제1 AND 게이트(451)는, 상기 외부 클럭(Clock) 및 상기 제어 로직(240)으로부터의 상기 제어 신호(control)를 입력받아 AND 연산을 수행한 후, 그 결과값을 후술하는 단위 딜레이부(452)로 출력하는 역할을 한다.

한편, 복수개의 단위 딜레이부(452, 453, 454)는, 각각 직렬로 연결되고, 상기 제1 AND 게이트(451)의 출력 신호를 입력받아 지연시킨 후, 상기 디지털 딜레이 라인(260)으로 출력하는 역할을 한다.

또한, 제2 AND 게이트(455)는, 상기 외부 클럭(Clock) 및 상기 제어 로직(240)으로부터의 상기 제어 신호의 반전 값(controlb)을 입력받아 AND 연산을 수행한 후, 그 결과값을 상기 디지털 딜레이 라인(260)으로 출력하는 역할을 한다.

도 5는 본 발명의 일 실시예에 의한 초기 딜레이를 제어하는 디지털 ＤＬＬ 회로 내에 장착된 제어 로직(240)을 나타낸 블록도로서, 이러한 본 발명의 제어 로직(240)에 관하여 설명하면 다음과 같다.

비교기(541)는, 상기 카운터 신호(Counter value)와 상기 기준 신호(Ref. Value)를 비교하여 상기 카운터 신호(Counter value)가 상기 기준 신호(Ref. Value)보다 큰 경우에는 제2 논리 단계(High)의 제어 신호(Control) 및 그 반전값(Controlb)을 상기 초기 딜레이부(250)로 출력하며, 상기 카운터 신호(Counter value)가 상기 기준 신호보다 작은 경우에는 제1 논리 단계(Low)의 제어 신호 및 그 반전값(Controlb)을 상기 초기 딜레이부(250)로 출력하는 역할을 한다.

도 6a 및 도 6b는 본 발명의 일 실시예에 의한 초기 딜레이를 제어하는 디지털 DLL 회로의 동작을 나타낸 타이밍도로서, 이를 참조하여 상술한 본 발명의 초기딜레이를 제어하는 디지털 DLL 회로의 동작에 관하여 설명하면 다음과 같다.

초기 딜레이부(250)는, 디지털 딜레이 라인(260) 내에 장착된 딜레이 셀과 동일한 셀을 가지고, 설계자들이 임의로 조정할 수 있도록 되어 있으며, 초기 디폴트(Default) 상태에는 외부 클럭(clock)이 초기 딜레이부(250) 내의 모든 딜레이 셀을 통과하도록 설정되어 있다.

이후에, 제어 로직(240)에서 카운터 신호(Counter Value)를 읽어들여 기준 신호(Ref. Value)보다 작으면, 제1 논리 단계(Low)의 제어 신호 및 그 반전값(Controlb)을 초기 딜레이부(250)로 출력하고, 초기 딜레이부(250) 내에 장착된 제2 AND 게이트(455)에서 외부 클럭(Clock) 및 제어 로직(240)으로부터의 제어 신호의 반전 값(controlb)을 입력받아 AND 연산을 수행한 후, 그 결과값을 디지털 딜레이 라인(260)으로 출력하므로, 디지털 딜레이 라인(260)에는 단위 딜레이부(452, 453, 454)를 거치지 않은 외부 클럭(Clock)이 그대로 입력된다.

한편, 제어 로직(240)에서 카운터 신호(Counter Value)를 읽어들여 기준 신호(Ref. Value)보다 크면, 제2 논리 단계(High)의 제어 신호 및 그 반전값(Controlb)을 초기 딜레이부(250)로 출력하고, 초기 딜레이부(250) 내에 장착된 제1 AND 게이트(451)에서 외부 클럭(Clock) 및 제어 로직(240)으로부터의 제어 신호(control)을 입력받아 AND 연산을 수행한 후, 그 결과값을 단위 딜레이부(452, 453, 454)로 출력하므로, 디지털 딜레이 라인(260)에는 단위 딜레이부(452, 453, 454)에 의해 지연된 외부 클럭(Clock)이 입력된다.

즉, 단위 딜레이부(452, 453, 454)의 개수만큼 추가로 계수하므로, 카운터신호(Counter Value)가 초기화된 경우에도, 딜레이를 줄이는 것이 가능하게 된다. 초기화의 경우에 단위 딜레이부(452, 453, 454)를 통과하도록 설정하면 도 6a에 도시된 바와 같은 클럭 신호를 보인다. 만약, 카운터 신호가 기준값 이하로 된다면, 외부 클럭(clock)이 단위 딜레이부(452, 453, 454)를 통과하지 않게 되므로, 도 6b에 도시된 바와 같이 조정되며, 이를 통하여 단위 딜레이부(452, 453, 454)의 개수만큼의 여유가 생기게 되어 초기에 고정되는 것을 방지할 수 있다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

본 발명은 딜레이 라인 이전에 단위 딜레이 셀(Unit Delay Cell)을 가지는 초기 딜레이부를 삽입하고, 카운터 값을 읽어 이에 따라 임의의 딜레이의 삽입 여부를 결정함으로써, 초기에 고정되는 일이 없도록 하는 이점이 있다.

Claims

지연된 내부 클럭 신호를 입력받고, 외부에서 유입된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하며, 이러한 보상 과정에 의하여 보상 클럭을 생성하는 딜레이 모델부;

상기 딜레이 모델부에서 출력한 보상 클럭과 외부 클럭을 비교한 후, 그에 따른 비교 신호를 생성하는 위상 감지부;

상기 위상 감지기에서 출력된 상기 비교 신호에 따라 딜레이 양을 조절하는 카운터 신호를 생성하는 카운터 및 디코더;

상기 카운터 및 디코더로부터 카운터 신호를 입력받고, 상기 카운터 신호와 기준 신호를 비교하여 상기 카운터 신호가 상기 기준 신호보다 큰 경우에는 제2 논리 단계의 제어 신호를 출력하며, 상기 카운터 신호가 상기 기준 신호보다 작은 경우에는 제1 논리 단계의 제어 신호를 출력하는 제어 로직;

외부 클럭 및 상기 제어 로직으로부터의 상기 제어 신호를 입력받고, 상기 제어 신호가 제2 논리 단계인 경우에는 상기 외부 클럭을 지연시킨 후 출력하고, 상기 제어 신호가 제1 논리 단계인 경우에는 상기 외부 클럭을 바로 전달하는 초기 딜레이부; 및

상기 카운터 및 디코더에서 출력된 카운터 신호에 따라 상기 초기 딜레이부로부터 입력된 클럭 신호를 지연시킨 후, 상기 딜레이 모델부로 출력하는 디지털 딜레이 라인

을 포함하는 것을 특징으로 하는 초기 딜레이를 제어하는 디지털 DLL 회로.
제1항에 있어서, 상기 초기 딜레이부는,

상기 외부 클럭 및 상기 제어 로직으로부터의 상기 제어 신호를 입력받아 AND 연산을 수행하는 제1 AND 게이트;

각각 직렬로 연결되고, 상기 제1 AND 게이트의 출력 신호를 입력받아 지연시킨 후, 상기 디지털 딜레이 라인으로 출력하는 복수개의 단위 딜레이부; 및

상기 외부 클럭 및 상기 제어 로직으로부터의 상기 제어 신호의 반전 값을 입력받아 AND 연산을 수행한 후, 그 결과값을 상기 디지털 딜레이 라인으로 출력하는 제2 AND 게이트

을 포함하는 것을 특징으로 하는 초기 딜레이를 제어하는 디지털 DLL 회로.
제1항 또는 제2항에 있어서,

상기 제어 로직은, 상기 카운터 신호와 상기 기준 신호를 비교하여 상기 카운터 신호가 상기 기준 신호보다 큰 경우에는 제2 논리 단계의 제어 신호및 그 반전값을 상기 초기 딜레이부로 출력하며, 상기 카운터 신호가 상기 기준 신호보다 작은 경우에는 제1 논리 단계의 제어 신호 및 그 반전값을 상기 초기 딜레이부로 출력하는 비교기인

것을 특징으로 하는 초기 딜레이를 제어하는 디지털 DLL 회로.