KR100324599B1 - 위상 고정 시간을 줄인 지연고정루프 - Google Patents

위상 고정 시간을 줄인 지연고정루프 Download PDF

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Abstract

본 발명은 외부 클럭 신호의 위상과 일치하는 내부 클럭 신호 생성 시의 위상 고정 시간을 줄인 지연고정루프를 제공하기 위한 것으로, 이를 위해 본 발명의 지연고정루프는 외부 클럭 신호를 입력받아 버퍼링하는 버퍼링 수단; 다수의 단위 지연 소자로 이루어져, 상기 버퍼링 수단으로부터 출력되는 버퍼링된 상기 외부 클럭 신호를 입력받아 소정 시간 지연하여 내부 클럭 신호로 출력하는 지연 라인 수단; 상기 외부 클럭 신호 및 상기 내부 클럭 신호를 입력받아 서로의 위상을 비교한 후 제1 내지 제4 위상 비교 결과 신호를 출력하는 위상 비교 수단; 및 상기 외부 클럭 신호, 위상 고정 시 인에이블되는 프리페치 신호 및 상기 위상 비교 결과 신호에 응답하여 2진 탐색 고정 방식 시퀀스를 수행하고, 상기 지연 라인 수단의 지연 시간을 결정하는 다수의 지연 제어 신호를 상기 다수의 단위 지연 소자로 출력하기 위한 제어 수단을 포함하여 이루어지며, 상기 제어 수단은, 상기 다수의 지연 제어 신호를 출력하기 위한 다수의 단위 쉬프팅부로 이루어지는 쉬프팅 수단; 상기 프리페치 신호가 인에이블될 때 상기 외부 클럭 신호에 응답하여 카운팅 동작을 수행하는 다수의 카운팅 수단; 상기 카운팅 수단으로부터의 카운팅 결과 신호를 입력받아 저장하기 위한 저장 수단; 상기 제1 및 제2 위상 비교 결과 신호에 응답하여 상기 저장 수단을 리셋하기 위한 리셋 수단; 상기 제3 및 제4 위상 비교 결과 신호에 응답하여 상기 저장 수단을 셋하기 위한 셋 수단; 상기 저장 수단에 연결되어, 디코딩 동작을 수행하기 위한 디코딩 수단; 상기 카운팅 수단으로부터의 카운팅 결과 신호에 응답하여 상기 2진 탐색 고정 방식 시퀀스 동작을 제어하는 제어 신호를 상기 외부 클럭 신호에 동기시켜 출력하기 위한 제어 신호 발생 수단; 및 상기 제1 및 제4 위상 비교 결과 신호와 상기 제어 신호에 응답하여 상기 쉬프팅 수단의 쉬프트 동작을 제어하기 위한 제1 내지 제4 쉬프트 제어 신호를 출력하기 위한 쉬프트 제어 신호 발생 수단을 포함한다.

Description

위상 고정 시간을 줄인 지연고정루프{Delay locked loop for reducing phase locking time}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 지연고정루프(delay locked loop, 이하 DLL이라 함)에 관한 것이다.
일반적으로, DLL은 외부로부터 입력되는 클럭 신호에 대하여 주변 환경의 변화에 따른 지연 상황의 발생 여부에 관계없이 항상 입력된 클럭 신호의 위상과 일치하는 내부 클럭 신호를 발생하는 회로로서, SDRAM(synchronous dynamic random memory), DDR(double data rate) SDRAM과 같은 차세대 메모리나 시스템 IC 제품에 널리 적용되고 있다.
통상 고주파 DLL을 구현하기 위해 해상도(resolution)를 높일 경우 DLL의 초기 고정 시간(locking time)이 증가한다.
도 1은 종래 기술에 따른 레지스터-제어(register-controlled) DLL의 블록도로서, 외부 클럭 신호를 입력받아 버퍼링하는 버퍼(100), 상기 버퍼(100)로부터 출력되는 버퍼링된 외부 클럭 신호를 입력받아 소정 시간 지연하여 내부 클럭 신호를 출력하는 지연 라인부(110), 외부 클럭 신호 및 내부 클럭 신호를 입력받아 서로의 위상을 비교하고, 2개의 위상 비교 결과 신호(shift_R, shift_L)를 출력하는 위상 비교기(120), 위상 비교기(120)로부터의 2개의 위상 비교 결과 신호(shift_R, shift_L)에 응답하여 쉬프트한 후 상기 지연 라인부(110)의 지연 시간을 결정하는 다수의 제어 신호를 출력하는 쉬프트 레지스터(130)로 이루어진다.
구체적으로, 지연 라인부(110)는 단위 지연 시간을 가지는 128개의 단위 지연부를 직렬 배열하여 구성하고, 각 단위 지연부는 쉬프트 레지스터(130)로부터의 신호(0 ∼ 127)를 입력받도록 구성된다.
그리고, 위상 비교기(120)는 외부 클럭 신호와 내부 클럭 신호를 비교했을 때, 내부 클럭 신호의 위상이 외부 클럭 신호의 위상 보다 느린 경우 위상 지연을 만회하기 위해 위상 비교 결과 신호(shift_R)를 출력하고, 반면에 내부 클럭 신호의 위상이 외부 클럭 신호의 위상 보다 빠른 경우 위상 조절을 위해 위상 비교 결과 신호(shift_L)를 출력한다. 따라서, 쉬프트 레지스터(110)는 위상 비교 결과 신호(shift_R)에 응답하여 오른쪽 쉬프트 동작을 수행함으로써 지연 시간을 줄이고, 위상 비교 결과 신호(shift_L)에 응답하여 왼쪽 쉬프트 동작을 수행함으로써 지연 시간을 늘인다.
도 1을 참조하여, 종래의 DLL 동작을 간단히 설명한다.
먼저, 외부 클럭 신호는 버퍼(100)를 거쳐 버퍼링된 후 지연 라인부(110)를 통해 소정 시간 지연되어 내부 클럭 신호로 출력된다. 이때, 지연 라인부(110)를 통한 지연 시간은 위상 비교기(120)에 의해 결정된다.
위상 비교기(120)에서의 위상 비교 결과, 내부 클럭 신호의 위상이 외부 클럭 신호의 위상보다 느리면 위상 비교기(120)는 위상 비교 결과 신호(shift_R)를 쉬프트 레지스터(130)로 출력하고, 쉬프트 레지스터(130)는 현재 저장된 값을 1단위(unit) 감소시킨 값을 지연 라인부(110)로 보낸다. 따라서, 지연 라인부(110)는 지연 시간을 줄여 내부 클럭 신호의 위상을 빠르게 조절한다.
반면, 위상 비교기(120)에서의 위상 비교 결과, 내부 클럭 신호의 위상이 외부 클럭 신호의 위상보다 빠르면 위상 비교기(120)는 위상 비교 결과 신호(shift_L)를 쉬프트 레지스터(130)로 출력하고, 쉬프트 레지스터(130)는 현재 저장된 값을 1단위 증가시킨 값을 지연 라인부(110)로 보낸다. 따라서, 지연 라인부(110)는 지연 시간을 늘여 내부 클럭 신호의 위상을 느리게 조절한다.
그러나, 상기와 같이 이루어지는 이러한 선형 탐색 방법의 DLL은 도 1에서와 같이 128개의 단위 지연부로 지연 라인부가 구성된 경우 최대 128사이클 이후에 내부 클럭 신호의 위상이 고정되며, 이는 해상도가 증가할수록 초기 고정 시간이 커지게 되는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 외부 클럭 신호의 위상과 일치하는 내부 클럭 신호 생성 시의 위상 고정 시간을 줄인 지연고정루프를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 레지스터-제어(register-controlled) DLL의 블록도.
도 2는 본 발명에 따른 레지스터-제어 DLL의 일실시 블록도.
도 3은 본 발명에 따른 상기 도 2의 제어부에 대한 구체 회로도.
도 4는 본 발명에 따른 상기 도 3의 제어부에 대한 신호 파형도.
도 5는 본 발명에 따른 상기 도 3의 쉬프트 레지스터에 대한 구체 회로도.
* 도면의 주요 부분에 대한 설명
200 : 버퍼 210 : 지연 라인부
220 : 위상 비교기 230 : 제어부
231 : 4비트 링 카운터 232 : 4비트 레지스터
233 : 디코더 234, 240, 241 : OR 게이트
235 : D 플립플롭 250 : 쉬프트 레지스터
236 내지 239 : AND 게이트
상기 목적을 달성하기 위한 본 발명의 지연고정루프는 외부 클럭 신호를 입력받아 버퍼링하는 버퍼링 수단; 다수의 단위 지연 소자로 이루어져, 상기 버퍼링 수단으로부터 출력되는 버퍼링된 상기 외부 클럭 신호를 입력받아 소정 시간 지연하여 내부 클럭 신호로 출력하는 지연 라인 수단; 상기 외부 클럭 신호 및 상기 내부 클럭 신호를 입력받아 서로의 위상을 비교한 후 제1 내지 제4 위상 비교 결과 신호를 출력하는 위상 비교 수단; 및 상기 외부 클럭 신호, 위상 고정 시 인에이블되는 프리페치 신호 및 상기 위상 비교 결과 신호에 응답하여 2진 탐색 고정 방식 시퀀스를 수행하고, 상기 지연 라인 수단의 지연 시간을 결정하는 다수의 지연 제어 신호를 상기 다수의 단위 지연 소자로 출력하기 위한 제어 수단을 포함하여 이루어지며, 상기 제어 수단은, 상기 다수의 지연 제어 신호를 출력하기 위한 다수의 단위 쉬프팅부로 이루어지는 쉬프팅 수단; 상기 프리페치 신호가 인에이블될 때 상기 외부 클럭 신호에 응답하여 카운팅 동작을 수행하는 다수의 카운팅 수단; 상기 카운팅 수단으로부터의 카운팅 결과 신호를 입력받아 저장하기 위한 저장 수단; 상기 제1 및 제2 위상 비교 결과 신호에 응답하여 상기 저장 수단을 리셋하기 위한 리셋 수단; 상기 제3 및 제4 위상 비교 결과 신호에 응답하여 상기 저장 수단을 셋하기 위한 셋 수단; 상기 저장 수단에 연결되어, 디코딩 동작을 수행하기 위한 디코딩 수단; 상기 카운팅 수단으로부터의 카운팅 결과 신호에 응답하여 상기 2진 탐색 고정 방식 시퀀스 동작을 제어하는 제어 신호를 상기 외부 클럭 신호에 동기시켜 출력하기 위한 제어 신호 발생 수단; 및 상기 제1 및 제4 위상 비교 결과 신호와 상기 제어 신호에 응답하여 상기 쉬프팅 수단의 쉬프트 동작을 제어하기 위한 제1 내지 제4 쉬프트 제어 신호를 출력하기 위한 쉬프트 제어 신호 발생 수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 레지스터-제어 DLL의 일실시 블록도로서, 외부 클럭 신호를 입력받아 버퍼링하는 버퍼(200), 상기 버퍼(200)로부터 출력되는 버퍼링된 외부 클럭 신호를 입력받아 소정 시간 지연하여 내부 클럭 신호를 출력하는 지연 라인부(210), 외부 클럭 신호 및 내부 클럭 신호를 입력받아 서로의 위상을 비교하고, 4개의 위상 비교 결과 신호(shift_RE, shift_RO, shift_LE, shift_LO)를 출력하는 위상 비교기(220) 및 외부 클럭 신호, 프리페치 신호(Prefetch) 및 위상 비교기(220)로부터의 위상 비교 결과 신호(shift_RE, shift_RO, shift_LE, shift_LO)에 응답하여 프리페치 신호(Prefetch) 입력 시 2진 탐색 고정 방식(Binary Search Lock, 이하 BSL이라 함) 시퀀스를 수행하여 상기 지연 라인부(210)의 지연 시간을 결정하는 제어 신호(0 ∼127)를 출력하는 제어부(230)로 이루어지며, 지연 라인부(210)는 단위 지연 시간을 가지는 128개의 단위 지연부가 직렬로 구성되고, 각 단위 지연부는 제어부(230)로부터의 신호(0 ∼ 127)를 입력받도록 구성된다.
구체적으로, 위상 비교기(220)는 외부 클럭 신호와 내부 클럭 신호의 위상을 비교한 결과에 응답하여 위상 비교 결과 신호를 출력하되, 쉬프트 레지스터 구성상 오른쪽 또는 왼쪽 쉬프트 시 쉬프트할 수가 짝 및 홀수번째 있느냐를 구별하여 4개의 위상 비교 결과 신호(shift_RE, shift_RO, shift_LE, shift_LO)로 나누어 출력한다.
본 발명의 DLL은 초기 전원 투입 시 등 초기에 위상 고정이 요구될 때, 프리페치 신호(Prefetch)를 발생시켜 BSL 시퀀스를 수행하여 외부 클럭 신호와 내부 클럭 신호를 빠르게 고정하며, 나머지 동작은 종래의 DLL과 동일하다.
128개의 단위 지연부를 가지는 지연 라인부(210)를 구비한 DLL을 예로 들어 프리페치 신호(prefetch) 입력 시 수행되는 BSL 시퀀스를 설명한다.
단위 지연부의 개수인 128은 7비트의 2진수로 표현 가능하다.
여기서, 최상위 비트(Most significan bit, 이하 MSB라 함)인 7번째 비트 값의 0 또는 1은 찾고자 하는 숫자(즉,지연 라인부(210)를 통한 지연 시간)가 26= 64 를 기준으로 큰가 또는 작은가를 나타낸다. 즉, 64보다 크면 7번째 비트는 1의 값을 가지게 되고, 계속해서 그다음 상위비트인 6번째 비트 값을 확정하기 위하여 26× 1 + 25× 1 = 96을 기준으로 큰가, 작은가를 비교하여 6번째 비트 값을 확정한다.
따라서, 상기의 BSL 방법으로 7비트의 이진수 값을 log2128 = 7 번만에 확정할 수 있다.
도 3은 본 발명에 따른 상기 도 2의 제어부에 대한 구체 회로도로서, 7비트 모두를 2진 탐색하지 않고 상위 4비트에 대해서만 BSL 검색을 하고, 나머지 하위 3비트는 종래의 선형 탐색을 하도록 구성하여 효율을 높힌 본 발명의 일실시예이다. 즉, 7,6,5,4 번째 비트는 BSL 방법으로 4번만에 16개의 그룹 중 어느 하나를 선택하고, 선택된 그룹 내의 8개 중 1의 검색은 최대 4번만에 탐색할 수 있게 된다.
구체적으로, 제어부(230)는 프리페치 신호(Prefetch)가 인에이블될 때 외부 클럭 신호에 응답하여 카운팅 동작을 수행하는 4비트 링 카운터(231), 위상 비교기(220)로부터의 위상 비교 결과 신호(shift_RE)와 위상 비교 결과 신호(shift_RO)를 입력받아 OR하는 OR 게이트(240), 위상 비교기(220)로부터의 위상 비교 결과 신호(shift_LE)와 위상 비교 결과 신호(shift_LO)를 입력받아 OR하는 OR 게이트(241), 링 카운터(231)로부터의 4비트 카운팅 결과 신호(Q6 내지 Q3)를 입력받아 저장하되, OR 게이트(240)의 출력 신호에 의해 리셋(reset)되고, OR 게이트(241)의 출력 신호에 의해 셋(set)되며, 프리페치 신호(Prefetch)에 응답하여 클리어(clear)되는 4비트 레지스터(232), 4비트 레지스터(232)로부터 4비트 신호(B6 내지 B3)를 입력받아 디코딩하는 4 × 16 디코더(233), 링 카운터(231)로부터의 4비트 카운팅 결과 신호(Q6 내지 Q3)를 입력받아 OR 하는 OR 게이트(234), OR 게이트(234)의 출력을 입력받아 외부 클럭 신호에 응답하여 제어 신호(Wait)로 출력하는 D 플립플롭(235), 4개의 위상 비교 결과 신호(shift_RE, shift_RO, shift_LE, shift_LO) 각각과 제어 신호(Wait)를 입력받아 AND하는 4개의 AND 게이트(236 내지 239) 및 쉬프트 레지스터(250)로 이루어지되, 쉬프트 레지스터(250)는 지연 라인부(210)로 출력되는 128개의 출력 신호를 8개씩 16개의 그룹으로 나누어 구성되고, 디코더(233)로부터 출력되는 디코딩 신호에 의해 16개의 그룹 중 하나가 선택되고, AND 게이트(236 내지 239)로부터의 출력 신호와 제어 신호(Wait)에 응답하여 쉬프트 동작을 수행하고, 상기 지연 라인부(210)의 지연 시간을 결정한다.
도 4는 본 발명에 따른 상기 도 3의 제어부에 대한 신호 파형도이다.
도 3 및 도 4를 참조하여, 본 발명의 일실시예적인 동작을 설명한다.
먼저, 프리페치 신호(Prefetch)가 하이로 인에이블되면, 4비트 링 카운터(231)는 외부 클럭 신호에 동기되어 1000의 카운팅 결과 신호(Q6 내지 Q3)를 출력하고, 4비트 레지스터(232)에 1000의 신호가 저장된다. 그리고, D 플립플롭(235)은 OR 게이트(234)의 하이 출력 신호를 입력받아 외부 클럭 신호에 동기된 하이의 제어 신호(Wait)를 출력한다. 이때, 하이의 제어 신호(Wait)는 BSL 시퀀스 동작 중임을 나타낸다. 그리고, 레지스터(232)에 저장된 1000 신호를 디코더(233)에서 디코딩하여, 16비트 출력 신호(D15 내지 D0) 중 최상위 출력 신호(D15)가 하이로 인에이블된 디코딩 결과 신호를 쉬프트 레지스터(250)로 출력한다. 쉬프트 레지스터(250)는 디코딩 결과 신호에 의해 16개의 그룹 중 16번째 그룹(도면에서 그룹 15)을 선택하고, 지연 라인부(210)의 지연 시간을 결정하는 제어 신호(0 ∼127)를 출력한다. 상기와 같이 쉬프트 레지스터(250)로부터 출력되는 제어 신호(0 ∼127)에 응답하여 지연 라인부(210)는 지연한 내부 클럭 신호를 출력하고, 위상 비교기(220)는 출력된 내부 클럭 신호와 외부 클럭 신호를 비교하여 위상 비교 결과 신호를 출력하되, 도 4에서는 오른쪽 쉬프트를 위한 위상 비교 결과 신호(shift_RE)를 인에이블시켜 출력한다.
그리고, 하이로 인에이블된 위상 비교 결과 신호(shift_RE)에 의해 OR 게이트(240)로부터 하이 신호가 출력되고, OR 게이트(240)로부터의 하이 신호에 의해 4비트 레지스터(232)가 리셋 된다.
계속해서, 외부 클럭 신호의 다음 에지에서 4비트 링 카운터(231)는 100의 카운팅 결과 신호(Q6 내지 Q3)를 출력하고, 4비트 레지스터(232)에는 100의 신호가 저장된다. 그리고, 4비트 레지스터(232)에 저장된 100 신호를 디코더(233)에서 디코딩하여, 16비트 출력 신호(D15 내지 D0) 중 출력 신호(D4)가 하이로 인에이블된 디코딩 결과 신호를 쉬프트 레지스터(250)로 출력한다. 쉬프트 레지스터(250)에서는 디코딩 결과 신호에 의해 16개의 그룹 중 5번째 그룹(그룹 4)이 선택된다. 이때, 도 5에 도시된 바와 같은 쉬프트 레지스터(250)에서 하이의 제어 신호(Wait)에 의해 턴-온된 트랜지스터(T11)에 의해 데이터 쉬프트 동작이 이루어진다. 트랜지스터(T11)은 디코더(233)로부터의 디코딩 결과 신호와, 각 그룹을 구성하는 8개 신호 중 중간 신호를 출력하는 AND 게이트의 일입력단 사이에 연결된다.
상술한 BSL 방식으로 쉬프트 레지스터 내 어느 한 그룹(도면에서는 5번째 그룹)이 선택되고, 그 다음으로 종래의 선형 탐색 방법으로 최대 4번의 위상 비교 동작을 통해 외부 클럭 신호와 내부 클럭 신호를 동기시킬 수 있다.
상기와 같은 동작으로 외부 클럭 신호와 내부 클럭 신호가 동기되면, 4비트 레지스터(232)에 저장된 이진코드(도면에서 1)가 쉬프트 레지스터(250)에 세팅되고, 제어 신호(Wait)가 로우로 디스에이블된다. 이 로우의 제어 신호는 위상 비교 결과 신호(shift_RE, shift_RO, shift_LE, shift_LO)를 마스킹(masking)하고, 쉬프트 레지스터(250)는 쉬프팅 동작을 수행하지 않고 항상 일정한 값(즉, 외부 클럭 신호와 내부 클럭 신호를 동기시킨 지연 시간에 해당하는 제어 신호)을 출력한다.
결과적으로, 본 발명에 따른 DLL은 BSL 방식과 선형 탐색 방식을 사용하여 외부 클럭 신호와 내부 클럭 신호의 위상을 동기시키는 초기 고정 시간을 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, BSL 방식으로 초기 고정 시간을 줄일 수 있는 효과가 있다. 예를 들어 지연 라인부가 128개의 단위 지연부를 구비한 DLL에서 위상 고정을 위해 종래의 선형 탐색 방법을 사용하는 경우 최대 128 사이클이 필요한 반면 본 발명에서와 같이 위상 고정을 위해 BSL 방식을 사용하는 경우 최대 8사이클 내에 외부 클럭 신호와 내부 클럭 신호의 위상 고정이 완료됨으로써 초기 고정 시간을 획기적으로 줄일 수 있다.

Claims (10)

  1. 지연고정루프에 있어서,
    외부 클럭 신호를 입력받아 버퍼링하는 버퍼링 수단;
    다수의 단위 지연 소자로 이루어져, 상기 버퍼링 수단으로부터 출력되는 버퍼링된 상기 외부 클럭 신호를 입력받아 소정 시간 지연하여 내부 클럭 신호로 출력하는 지연 라인 수단;
    상기 외부 클럭 신호 및 상기 내부 클럭 신호를 입력받아 서로의 위상을 비교한 후 제1 내지 제4 위상 비교 결과 신호를 출력하는 위상 비교 수단; 및
    상기 외부 클럭 신호, 위상 고정 시 인에이블되는 프리페치 신호 및 상기 위상 비교 결과 신호에 응답하여 2진 탐색 고정 방식 시퀀스를 수행하고, 상기 지연 라인 수단의 지연 시간을 결정하는 다수의 지연 제어 신호를 상기 다수의 단위 지연 소자로 출력하기 위한 제어 수단을 포함하여 이루어지며,
    상기 제어 수단은,
    상기 다수의 지연 제어 신호를 출력하기 위한 다수의 단위 쉬프팅부로 이루어지는 쉬프팅 수단;
    상기 프리페치 신호가 인에이블될 때 상기 외부 클럭 신호에 응답하여 카운팅 동작을 수행하는 다수의 카운팅 수단;
    상기 카운팅 수단으로부터의 카운팅 결과 신호를 입력받아 저장하기 위한 저장 수단;
    상기 제1 및 제2 위상 비교 결과 신호에 응답하여 상기 저장 수단을 리셋하기 위한 리셋 수단;
    상기 제3 및 제4 위상 비교 결과 신호에 응답하여 상기 저장 수단을 셋하기 위한 셋 수단;
    상기 저장 수단에 연결되어, 디코딩 동작을 수행하기 위한 디코딩 수단;
    상기 카운팅 수단으로부터의 카운팅 결과 신호에 응답하여 상기 2진 탐색 고정 방식 시퀀스 동작을 제어하는 제어 신호를 상기 외부 클럭 신호에 동기시켜 출력하기 위한 제어 신호 발생 수단; 및
    상기 제1 및 제4 위상 비교 결과 신호와 상기 제어 신호에 응답하여 상기 쉬프팅 수단의 쉬프트 동작을 제어하기 위한 제1 내지 제4 쉬프트 제어 신호를 출력하기 위한 쉬프트 제어 신호 발생 수단
    을 포함하여 이루어지는 지연고정루프.
  2. 제 1 항에 있어서, 상기 쉬프팅 수단은,
    상기 디코딩 수단으로부터의 디코딩 결과 신호에 응답하여 상기 다수의 단위 쉬프팅부 중 어느 한 단위 쉬프팅부를 선택하고, 상기 제어 신호 및 상기 제1 내지 제4 쉬프트 제어 신호에 응답하여 선택된 상기 단위 쉬프팅부의 쉬프트 동작을 수행하도록 구성됨을 특징으로 하는 지연고정루프.
  3. 제 1 항에 있어서, 상기 위상 비교 수단은,
    상기 외부 클럭 신호와 상기 내부 클럭 신호의 위상 비교 결과에 따라 상기 위상 비교 결과 신호를 출력하되, 오른쪽 또는 왼쪽 쉬프트, 쉬프트할 수의 위치에 따라 상기 제1 내지 제4 위상 비교 결과 신호를 출력하는 지연고정루프.
  4. 제 1 항에 있어서, 상기 프리페치 신호는,
    상기 지연고정루프의 초기 전원 투입 시 또는 상기 외부 클럭 신호의 최초 입력 시에 인에이블되는 신호인 것을 특징으로 하는 지연고정루프.
  5. 제 3 항에 있어서, 상기 리셋 수단은,
    상기 제1 및 제2 위상 비교 결과 신호를 입력받아 논리합하기 위한 논리합 수단
    을 포함하여 이루어지는 지연고정루프.
  6. 제 3 항에 있어서, 상기 셋 수단은,
    상기 제3 및 제4 위상 비교 결과 신호를 입력받아 논리합하기 위한 논리합 수단
    을 포함하여 이루어지는 지연고정루프.
  7. 제 1 항에 있어서, 상기 저장 수단은,
    상기 프리페치 신호에 응답하여 클리어되는 것을 특징으로 하는 지연고정루프.
  8. 제 1 항에 있어서, 상기 제어 신호 발생 수단은,
    상기 카운팅 결과 신호를 입력받아 논리합 하기 위한 논리합 수단; 및
    데이터 입력단으로 상기 논리합 수단으로부터의 출력 신호를 입력받고, 클럭단으로 상기 외부 클럭 신호를 입력받으며, 출력단으로부터 상기 제어 신호가 출력되는 D 플립플롭
    을 포함하여 이루어지는 지연고정루프.
  9. 제 1 항에 있어서, 상기 쉬프트 제어 신호 발생 수단은,
    상기 제1 위상 비교 결과 신호 및 상기 제어 신호를 입력받아 논리곱하기 위한 제1 논리곱 수단;
    상기 제2 위상 비교 결과 신호 및 상기 제어 신호를 입력받아 논리곱하기 위한 제2 논리곱 수단;
    상기 제3 위상 비교 결과 신호 및 상기 제어 신호를 입력받아 논리곱하기 위한 제3 논리곱 수단; 및
    상기 제4 위상 비교 결과 신호 및 상기 제어 신호를 입력받아 논리곱하기 위한 제4 논리곱 수단
    을 포함하여 이루어지는 지연고정루프.
  10. 제 1 항에 있어서, 상기 다수의 단위 쉬프팅부 각각은,
    상기 디코딩 결과 신호에 연결되며 상기 제어 신호를 게이트로 입력받는, 쉬프트 동작을 인에이블시키기 위한 트랜지스터
    를 포함하는 이루어지는 지연고정루프.
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