KR20070079185A - 반도체 장치의 지연동기루프 회로 및 지연동기루프제어방법 - Google Patents

반도체 장치의 지연동기루프 회로 및 지연동기루프제어방법 Download PDF

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Abstract

일부 회로 또는 전체 회로의 온 타임을 조절할 수 있는 지연동기루프 회로가 개시되어 있다. 지연동기루프 회로는 지연 라인, 및 대기신호 발생회로를 구비한다. 대기신호 발생회로는 액티브 신호, 클럭 인에이블 신호, 제 1 카스 레이턴시 신호, 및 제 2 카스 레이턴시 신호에 응답하여 제 1 대기신호와 제 2 대기신호를 발생시킨다. 프론트 스테이지 회로는 외부 클럭신호와 피드백 신호의 위상을 비교하고 외부 클럭신호와 상기 피드백 신호의 위상차에 기초하여 외부 클럭신호를 지연시켜 제 1 클럭신호를 발생시키고, 제 1 대기신호에 응답하여 비활성화된다. 백 스테이지 회로는 제 1 클럭신호에 대해 인터폴레이션과 듀티 사이클 보정을 수행하고 버퍼링을 수행하고, 제 2 대기신호에 응답하여 비활성화된다.

Description

반도체 장치의 지연동기루프 회로 및 지연동기루프 제어방법{DELAY LOCKED LOOP OF A SEMICONDUCTOR DEVICE AND METHOD OF CONTROLLING THE SAME}
도 1은 본 발명의 하나의 실시예에 따른 지연동기루프를 나타내는 블록도이다.
도 2는 도 1의 지연동기루프에 포함된 대기신호 발생회로의 하나의 실시예를 나타내는 회로도이다.
도 3은 도 2의 대기신호 발생회로의 동작에서 대기신호들이 발생되는 구간을 나타내는 타이밍도이다.
도 4 및 도 5는 도 2의 대기신호 발생회로에서 대기신호들이 발생되는 조건을 나타내는 표이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 지연동기루프 회로
100-1 : 프론트 스테이지 회로
100-2 : 백 스테이지 회로
110 : 지연 라인
120 : 위상 검출기
130 : 쉬프트 레지스터
140 : 리플리카 회로
150 : 인터폴레이터
160 : 듀티 사이클 보정회로
170 : 출력 버퍼
180 : 대기신호 발생회로
본 발명은 지연동기루프 회로 및 지연동기루프의 제어방법에 관한 것으로, 특히 반도체 장치의 지연동기루프 회로 및 지연동기루프의 제어방법에 관한 것이다.
지연동기루프(Delay Locked Loop; DLL)는 내부 클럭신호를 발생시키기 위하여 반도체 집적회로에 자주 사용된다. 일반적인 DLL에서 내부 클럭신호는 시스템 클럭 또는 외부 클럭신호를 소정의 지연시간(delay) 지연시켜서 발생시킨다. DLL은 내부 클럭신호와 외부 클럭신호를 동기화시키기 위해 내부 클럭신호와 외부 클럭신호의 위상을 검출하고 쉬프트 동작에 의해 지연량을 조절한다.
DRAM(Dynamic Random Access Memory) 등의 반도체 집적회로에서, DLL에 의해 발생된 내부 클럭신호는 보통 반도체 메모리 장치의 동작을 위한 타이밍 신호로서 사용된다. 예를 들면, 반도체 메모리 장치에서 내부 클럭신호는 반도체 메모리 장치로부터 데이터를 출력하거나 반도체 메모리 장치에 데이터를 저장할 때 필요한 클럭신호로서 사용된다.
일반적인 반도체 메모리 장치는 데이터를 저장하기 위한 복수의 메모리 셀들을 구비한다. 메모리 셀들에 데이터를 저장하기 위해 기입(write) 동작이 수행되고, 메모리 셀들에 저장된 데이터를 출력하기 위해 독출(read) 동작이 수행된다. 일반적으로, 기입 동작은 액티브 모드와 기입 모드를 가지며, 독출 동작은 액티브 모드와 독출 모드를 가진다. 액티브 모드에서 반도체 메모리 장치는 뒤따르는 기입 모드 또는 독출 모드에 대비하여 메모리 셀들을 활성화시키기 위해 액티브 커맨드 신호를 활성화시킨다. 독출 동작이면, 반도체 메모리 장치는 독출 커맨드 신호를 활성화시키고 메모리 셀들에 저장된 데이터를 읽기 위해 활성화된 메모리 셀들을 액세스한다.
일반적으로, 액티브 모드 동안 메모리 셀들을 활성화시키거나 독출 모드 동안 메모리 셀들을 액세스할 때 정상 전류(normal current)의 양보다 많은 전류량이 필요하다. 이것은 반도체 메모리 장치의 내부 공급전압을 강하시킬 수 있고, 내부 공급전압의 강하는 DLL에 공급되는 전압을 변화시킬 수 있다. DLL에 공급되는 전압의 변화는 외부 클럭신호에 인가되는 지연량을 변화시킬 수 있고, 지연량의 변화에 의해 외부 클럭신호와 내부 클럭신호의 동기(synchronism)가 어긋날 수 있다. 외부 클럭신호와 내부 클럭신호 사이의 동기가 틀어지면, DLL은 쉬프트 동작을 수행하여 지연량을 조절하고 액티브 모드 동안 전압의 강하를 보정한다. 따라서, 외부 클럭신호와 내부 클럭신호는 DLL에 의해 동기가 이루어진다.
반도체 메모리 장치의 동작에 있어서, 지연동기루프의 일부 또는 전부를 동 작시키지 않아도 되는 구간이 있다. 따라서, 필요에 따라 지연동기루프를 비활성화시키는 회로가 필요하다.
본 발명의 목적은 일부 회로 또는 전체 회로의 온 타임을 조절할 수 있는 지연동기루프 회로를 제공하는 것이다.
본 발명의 다른 목적은 일부 회로 또는 전체 회로의 온 타임을 조절할 수 있는 지연동기루프 제어방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 지연동기루프 회로는 대기신호 발생회로, 프론트 스테이지 회로, 및 백 스테이지 회로를 구비한다.
대기신호 발생회로는 액티브 신호, 클럭 인에이블 신호, 제 1 카스 레이턴시 신호, 및 제 2 카스 레이턴시 신호에 응답하여 제 1 대기신호와 제 2 대기신호를 발생시킨다. 프론트 스테이지 회로는 외부 클럭신호와 피드백 신호의 위상을 비교하고 상기 외부 클럭신호와 상기 피드백 신호의 위상차에 기초하여 상기 외부 클럭신호를 지연시켜 제 1 클럭신호를 발생시키고, 상기 제 1 대기신호에 응답하여 비활성화된다. 백 스테이지 회로는 상기 제 1 클럭신호에 대해 인터폴레이션과 듀티 사이클 보정을 수행하고 버퍼링을 수행하고, 상기 제 2 대기신호에 응답하여 비활성화된다.
상기 대기신호 발생회로는 제 1 인버터, 제 2 인버터, OR 게이트, 제 1 AND 게이트, 제 2 AND 게이트, 및 제 3 AND 게이트를 구비한다.
제 1 인버터는 상기 액티브 신호를 반전시키고, 제 2 인버터는 상기 제 2 카스 레이턴시 신호를 반전시킨다. OR 게이트는 상기 제 1 카스 레이턴시 신호와 상기 제 2 카스 레이턴시 신호에 대해 논리합 연산을 수행한다. 제 1 AND 게이트는 상기 제 1 카스 레이턴시 신호와 상기 제 2 인버터의 출력신호에 대해 논리곱 연산을 수행한다. 제 2 AND 게이트는 상기 제 1 인버터의 출력신호, 상기 클럭 인에이블 신호, 및 상기 OR 게이트의 출력신호에 대해 논리곱 연산을 수행하고 상기 제 2 대기신호를 발생시킨다. 제 3 AND 게이트는 상기 제 1 인버터의 출력신호, 상기 클럭 인에이블 신호, 및 상기 제 1 AND 게이트의 출력신호에 대해 논리곱 연산을 수행하고 상기 제 1 대기신호를 발생시킨다.
본 발명의 하나의 실시형태에 따른 지연동기루프 제어방법은 액티브 신호, 클럭 인에이블 신호, 제 1 카스 레이턴시 신호, 및 제 2 카스 레이턴시 신호에 응답하여 제 1 대기신호와 제 2 대기신호를 발생시키는 단계; 제 1 카스 레이턴시를 가지는 동작모드에서 상기 제 1 대기신호를 사용하여 프론트 스테이지를 비활성화 시키는 단계; 상기 제 1 카스 레이턴시를 가지는 동작모드에서 상기 제 2 대기신호를 사용하여 백 스테이지를 비활성화 시키는 단계; 상기 제 2 카스 레이턴시를 가지는 동작모드에서 상기 제 2 대기신호를 사용하여 상기 백 스테이지를 비활성화 시키는 단계를 포함하는 것을 특징으로 하는 지연동기루프 제어 방법.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 지연동기루프를 나타내는 블록도이 다.
도 1을 참조하면, 지연동기루프(100)는 대기신호 발생회로(180), 프론트 스테이지(front stage) 회로(100-1), 및 백 스테이지(back stage) 회로(100-2)를 구비한다.
대기신호 발생회로(180)는 액티브 신호(ACT), 클럭 인에이블 신호(CKE), 제 1 카스 레이턴시 신호(CL3), 및 제 2 카스 레이턴시 신호(CL4)에 응답하여 제 1 대기신호(stand-by)(STBY)와 제 2 대기신호(STBY3P)를 발생시킨다. 프론트 스테이지 회로(100-1)는 외부 클럭신호(ECLK)와 피드백 신호(CLKFB)의 위상을 비교하고 외부 클럭신호(ECLK)와 피드백 신호(CLKFB)의 위상차에 기초하여 외부 클럭신호(ECLK)를 지연시켜 클럭신호들(DCO1, DCO2)을 발생시킨다. 프론트 스테이지 회로(100-1)는 제 1 대기신호(STBY)에 응답하여 비활성화된다. 백 스테이지 회로(100-2)는 제 1 클럭신호(DCO1, DCO2)에 대해 인터폴레이션과 듀티 사이클 보정을 수행하고 버퍼링을 수행한다. 백 스테이지 회로(100-2)는 제 2 대기신호(STBY3P)에 응답하여 비활성화된다.
프론트 스테이지 회로(100-1)는 지연 라인(110), 위상 검출기(120), 및 쉬프트 레지스터(130)를 구비한다.
지연 라인(110)은 지연 제어비트들(103-1 ~ 103-n)에 응답하여 외부 클럭신호(ECLK)를 소정의 지연량 지연시킨다. 위상 검출기(120)는 외부 클럭신호(ECLK)와 피드백 신호(CLKFB)를 비교하여 쉬프트 제어신호들(SL, SR)을 발생시킨다. 쉬프트 레지스터(130)는 쉬프트 제어신호들(SL, SR)에 기초하여 쉬프팅 동작을 수행하고 복수의 지연 제어비트들(103-1 ~ 103-n)을 발생시킨다.
또한, 프론트 스테이지 회로(100-1)는 백 스테이지 회로(100-2)로부터 듀티 사이클 보정된 클럭신호(DCCO)를 수신하여 소정시간 지연시키고 피드백 신호(CLKFB)를 발생시키는 리플리카 회로(140)를 더 구비할 수 있다.
백 스테이지 회로(100-2)는 인터폴레이터(150), 듀티 사이클 보정회로(duty cycle correction circuit)(160), 및 출력 버퍼(170)를 구비한다.
인터폴레이터(150)는 클럭신호(DCO1)와 클럭신호(DCO2) 사이 값을 계산하여 클럭신호(INTO)를 발생시킨다. 듀티 사이클 보정회로(160)는 클럭신호(INTO)의 듀티 사이클을 보정한다. 출력 버퍼(170)는 듀티 사이클 보정회로(160)의 출력신호(DCCO)를 버퍼링하여 내부 클럭신호(ICLK)를 발생시킨다. 듀티 사이클 보정회로(160)의 출력신호(DCCO)는 리플리카 회로(140)에도 제공된다.
이하, 도 1을 참조하여 본 발명의 제 1 실시예에 따른 지연동기루프(100)의 동작을 설명한다.
지연동기루프(100)는 입력 라인(101)으로부터 외부 클럭신호(ECLK)를 수신하고 외부 클럭신호(ECLK)에 동기된 내부 클럭신호(ICLK)를 발생시킨다. 리플리카 회로(140)는 듀티 사이클 보정회로(160)의 출력신호(DCCO)를 출력버퍼(170)에 의해 지연되는 시간만큼 지연시키고 내부 클럭신호(ICLK)와 실질적으로 동일한 피드백 신호(CLKFB)를 발생시킨다. 도 1에는 리플리카 회로(140)가 프론트 스테이지 회로(100-1)에 포함되어 있지만, 리플리카 회로(140)는 백 스테이지 회로(100-1)에 포함될 수도 있고 프론트 스테이지 회로(100-1)와 백 스테이지 회로(100-1)의 밖에 위치할 수도 있다. 지연동기루프(100)는 쉬프팅 제어신호들(SL, SR)에 기초하여 쉬프팅 동작을 수행하고 지연 제어비트들(103-1 ~ 103-n)을 발생시킨다. 지연라인(110)은 지연 제어비트들(103-1 ~ 103-n)에 응답하여 외부 클럭신호(ECLK)를 소정의 지연량 지연시킨다. 지연라인(110)에 의해 지연되는 양은 지연 제어비트들(103-1 ~ 103-n)의 값에 따라 조절된다. 쉬프팅 제어신호들(SL, SR)은 위상 검출기(120)의 위상검출 동작에 의해 발생되며, 외부 클럭신호(ECLK)와 피드백 신호(CLKFB)가 위상이 일치하지 않을 때 활성화된다. 위상차(phase difference)는 반도체 메모리 장치의 동작조건의 변화에 의해 발생된다. 예를 들면, 동작조건의 변화의 변화에는 액티브 모드 동안 전원전압의 강하 등이 있다. 전원전압의 강하가 검출되면, 지연동기루프(100)는 전압강하를 보정하기 위해 쉬프팅 동작을 수행한다. 이와 같이, 반복적인 위상의 검출과 지연량의 조절을 통해 내부 클럭신호(ICLK)는 외부 클럭신호(ECLK)와 동기가 이루어진다. 출력버퍼(170)는 듀티 사이클 보정회로(160)의 출력단자와 내부 클럭신호(ICLK)가 실제로 사용되는 지점 사이의 경로를 의미할 수 있다.
지연동기루프 회로(100)는 항상 활성화시킬 필요는 없으며, 지연동기루프 회로(100)가 동작하지 않아도 되는 시간 구간에서는 지연동기루프 회로(100)의 일부 회로 또느느 전체 회로를 비활성화시킬 수 있다. 후술하는 바와 같이, 지연동기루프 회로(100)가 동작하지 않는 시간 구간은 클럭 인에이블 신호(CKE)가 인에이블(enable) 상태이고 액티브 신호(ACT)는 디스에이블(disable) 상태인 시간 구간이다.
도 2는 도 1의 지연동기루프에 포함된 대기신호 발생회로의 하나의 실시예를 나타내는 회로도이다. 도 2를 참조하면, 대기신호 발생회로(180)는 제 1 인버터(185), 제 2 인버터(186), OR 게이트(181), 및 AND 게이트들(182, 183, 184)을 구비한다.
제 1 인버터(185)는 액티브 신호(ACT)를 반전시키고, 제 2 인버터(186)는 제 2 카스 레이턴시(CAS Latency) 신호(CL4)를 반전시킨다. OR 게이트(181)는 제 1 카스 레이턴시 신호(CL3)와 제 2 카스 레이턴시 신호(CL4)에 대해 논리합 연산을 수행한다. 제 1 AND 게이트(182)는 제 1 카스 레이턴시 신호(CL3)와 제 2 인버터(186)의 출력신호에 대해 논리곱 연산을 수행한다.
제 2 AND 게이트(183)는 제 1 인버터(185)의 출력신호, 클럭 인에이블 신호(CKE), 및 OR 게이트(181)의 출력신호에 대해 논리곱 연산을 수행하고 제 2 대기신호(STBY3P)를 발생시킨다. 제 3 AND 게이트(184)는 제 1 인버터(185)의 출력신호, 클럭 인에이블 신호(CKE), 및 제 1 AND 게이트(182)의 출력신호에 대해 논리곱 연산을 수행하고 제 1 대기신호(STBY)를 발생시킨다.
도 3은 도 2의 대기신호 발생회로의 동작에서 대기신호들이 발생되는 구간을 나타내는 타이밍도이다.
도 3을 참조하면, 클럭 인에이블 신호(CKE)가 인에이블되고 난 후 액티브 신호(ACT)가 발생될 때까지의 시간 구간(tXP)을 2N으로 나타내고, 클럭 인에이블 신호(CKE)가 인에이블되기 전의 시간 구간을 2P, 액티브 신호(ACT)가 발생된 이후의 시간 구간을 3N으로 나타내었다. 시간 구간(2N)에서 도 1의 지연동기루프 회로의 일부 또는 전체 회로를 동작시키지 않아도 된다. 액티브 신호(ACT)가 발생된 후 리드(read) 커맨드가 발생될 때까지의 시간 구간은 tRCD로 표시되었다. 도 4는 리드 커맨드가 발생한 후 4 개의 클럭 사이클 후에 데이터(D0)가 출력되는 반도체 메모리 장치에 대한 타이밍도이다. 즉, 도 4의 타이밍도는 CL4(Cas Latency 4) 모드로 동작하는 반도체 메모리 장치에 대한 타이밍도이다.
도 4 및 도 5는 도 2의 대기신호 발생회로에서 대기신호들이 발생되는 조건을 나타내는 표이다.
도 4를 참조하면, 지연동기루프 회로의 일부 또는 전체 회로를 비활성화시키는 대기신호들(STBY, STBY3P)이 인에이블되는 시간 구간(2N)은 액티브 신호(ACT)가 로직 "로우" 상태이고 클럭 인에이블 신호(CKE)가 로직 "하이" 상태일 때를 나타낸다. 액티브 신호(ACT)가 로직 "로우" 상태이고 클럭 인에이블 신호(CKE)가 로직 "로우" 상태일 때인 시간 구간을 2P로 나타낸다. 액티브 신호(ACT)가 로직 "하이" 상태이고 클럭 인에이블 신호(CKE)가 로직 "하이" 상태일 때인 시간 구간을 3N으로 나타내고, 액티브 신호(ACT)가 로직 "하이" 상태이고 클럭 인에이블 신호(CKE)가 로직 "로우" 상태일 때인 시간 구간을 3P로 나타낸다.
도 5에서, 제 1 카스 레이턴시 신호(CL3)는 리드 커맨드(도 3의 RD)가 발생한 후 3 개의 클럭 사이클 후에 데이터(D0)가 출력되는 반도체 메모리 장치의 동작모드를 나타내고, 제 2 카스 레이턴시 신호(CL4)는 리드 커맨드(도 3의 RD)가 발생한 후 4 개의 클럭 사이클 후에 데이터(D0)가 출력되는 반도체 메모리 장치의 동작모드를 나타낸다.
도 5를 참조하면, 반도체 메모리 장치가 CL3에서 동작할 때, 즉 제 1 카스 레이턴시 신호(CL3)가 로직 "하이" 상태이고 제 2 카스 레이턴시 신호(CL4)가 로직 "로우" 상태일 때, 제 1 대기신호(STBY)와 제 2 대기신호(STBY3P)는 모두 로직 "하이" 상태가 된다. 반도체 메모리 장치가 CL4에서 동작할 때, 즉 제 1 카스 레이턴시 신호(CL3)가 로직 "로우" 상태이고 제 2 카스 레이턴시 신호(CL4)가 로직 "하이" 상태일 때, 제 1 대기신호(STBY)는 로직 "로우" 상태가 되고 제 2 대기신호(STBY3P)는 로직 "하이" 상태가 된다.
이하, 도 2 내지 도 5를 참조하여 도 1의 지연동기루프(100)에 포함된 대기신호 발생회로(180)의 동작을 설명한다.
도 2를 참조하면, 반도체 메모리 장치가 CL3에서 동작할 때, 즉 제 1 카스 레이턴시 신호(CL3)가 로직 "하이" 상태이고 제 2 카스 레이턴시 신호(CL4)가 로직 "로우" 상태일 때, 제 1 대기신호(STBY)와 제 2 대기신호(STBY3P)는 모두 로직 "하이" 상태가 된다. 이 때는 지연동기루프 회로(100)의 프론트 스테이지 회로(100-1)와 백 스테이지 회로(100-2)가 모두 비활성화 된다. 즉, 반도체 메모리 장치가 CL3에서 동작할 때는 지연동기루프 회로(100)의 프론트 스테이지 회로(100-1)와 백 스테이지 회로(100-2)가 모두 동작하지 않는다.
반도체 메모리 장치가 CL4에서 동작할 때, 즉 제 1 카스 레이턴시 신호(CL3)가 로직 "로우" 상태이고 제 2 카스 레이턴시 신호(CL4)가 로직 "하이" 상태일 때, 제 1 대기신호(STBY)는 로직 "로우" 상태가 되고 제 2 대기신호(STBY3P)는 로직 "하이" 상태가 된다. 이 때는 지연동기루프 회로(100)의 프론트 스테이지 회로(100- 1)는 활성화되고 백 스테이지 회로(100-2)는 비활성화 된다. 즉, 반도체 메모리 장치가 CL4에서 동작할 때는 지연동기루프 회로(100)의 프론트 스테이지 회로(100-1)는 동작하고 백 스테이지 회로(100-2)는 동작하지 않는다. 따라서, 도 2의 회로의 동작은 도 5의 표와 일치한다.
상기에서는 CL3 또는 CL4의 동작모드에서 동작하는 반도체 메모리 장치의 지연동기루프 회로를 비활성화시키는 예에 대해 기술하였지만, 본 발명은 임의의 동작모드에서 동작하는 반도체 메모리 장치의 지연동기루프 회로에 적용할 수 있다. 또한, 본 발명은 반도체 메모리 장치뿐만 아니라 일반 반도체 장치에 사용되는 지연동기루프 회로에 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 지연동기루프 회로는 대기신호 발생회로를 구비하여 지연동기루프 회로가 동작하지 않아도 되는 구간에서 지연동기루프 회로의 일부 또는 전부를 비활성화시킬 수 있다. 따라서, 본 발명의 지연동기루프 회로를 구비한 반도체 장치는 전력소모가 적다.

Claims (11)

  1. 액티브 신호, 클럭 인에이블 신호, 제 1 카스 레이턴시 신호, 및 제 2 카스 레이턴시 신호에 응답하여 제 1 대기신호와 제 2 대기신호를 발생시키는 대기신호 발생회로;
    외부 클럭신호와 피드백 신호의 위상을 비교하고 상기 외부 클럭신호와 상기 피드백 신호의 위상차에 기초하여 상기 외부 클럭신호를 지연시켜 제 1 클럭신호를 발생시키고, 상기 제 1 대기신호에 응답하여 비활성화되는 프론트 스테이지 회로; 및
    상기 제 1 클럭신호에 대해 인터폴레이션과 듀티 사이클 보정을 수행하고 버퍼링을 수행하고 상기 제 2 대기신호에 응답하여 비활성화되는 백 스테이지 회로를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  2. 제 1 항에 있어서,
    상기 제 1 대기신호와 상기 제 2 대기신호는 상기 클럭 인에이블 신호가 인에이블 상태이고, 상기 액티브 신호가 디스에이블 상태일 때 발생하는 것을 특징으로 하는 지연동기루프 회로.
  3. 제 1 항에 있어서,
    상기 제 1 카스 레이턴시 신호는 반도체 메모리 장치의 동작모드 중의 하나 인 CL3이고 상기 제 2 카스 레이턴시 신호는 상기 반도체 메모리 장치의 동작모드 중의 하나인 CL4인 것을 특징으로 하는 지연동기루프 회로.
  4. 제 1 항에 있어서, 상기 대기신호 발생회로는
    상기 액티브 신호를 반전시키는 제 1 인버터;
    상기 제 2 카스 레이턴시 신호를 반전시키는 제 2 인버터;
    상기 제 1 카스 레이턴시 신호와 상기 제 2 카스 레이턴시 신호에 대해 논리합 연산을 수행하는 OR 게이트;
    상기 제 1 카스 레이턴시 신호와 상기 제 2 인버터의 출력신호에 대해 논리곱 연산을 수행하는 제 1 AND 게이트;
    상기 제 1 인버터의 출력신호, 상기 클럭 인에이블 신호, 및 상기 OR 게이트의 출력신호에 대해 논리곱 연산을 수행하고 상기 제 2 대기신호를 발생시키는 제 2 AND 게이트; 및
    상기 제 1 인버터의 출력신호, 상기 클럭 인에이블 신호, 및 상기 제 1 AND 게이트의 출력신호에 대해 논리곱 연산을 수행하고 상기 제 1 대기신호를 발생시키는 제 3 AND 게이트를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  5. 제 1 항에 있어서, 상기 프론트 스테이지 회로는
    복수의 지연 제어비트에 응답하여 상기 외부 클럭신호를 소정의 지연량 지연시키고 상기 제 1 클럭신호를 발생시키는 지연 라인;
    상기 외부 클럭신호와 상기 피드백 신호를 비교하여 쉬프트 제어신호를 발생시키는 위상 검출기;
    상기 쉬프트 제어신호에 기초하여 쉬프팅 동작을 수행하고 상기 복수의 지연 제어비트를 발생시키는 쉬프트 레지스터를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  6. 제 5 항에 있어서, 상기 프론트 스테이지 회로는
    상기 백 스테이지 회로로부터 듀티 사이클 보정된 제 2 클럭신호를 수신하여 소정시간 지연시키고 상기 피드백 신호를 발생시키는 리플리카 회로를 더 구비하는 것을 특징으로 하는 지연동기루프 회로.
  7. 제 1 항에 있어서, 상기 제 1 클럭신호는
    서로 다른 값을 가지는 제 3 클럭신호와 제 4 클럭신호로 구성된 것을 특징으로 하는 지연동기루프 회로.
  8. 제 7 항에 있어서, 상기 백 스테이지 회로는
    상기 제 3 클럭신호와 제 4 클럭신호의 사이 값을 계산하여 제 5 클럭신호를 발생시키는 인터폴레이터;
    상기 제 5 클럭신호의 듀티 사이클을 보정하는 듀티 사이클 보정회로; 및
    상기 듀티 사이클 보정회로의 출력신호를 버퍼링하여 내부 클럭신호를 발생 시키는 출력 버퍼를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  9. 액티브 신호, 클럭 인에이블 신호, 제 1 카스 레이턴시 신호, 및 제 2 카스 레이턴시 신호에 응답하여 제 1 대기신호와 제 2 대기신호를 발생시키는 단계;
    제 1 카스 레이턴시를 가지는 동작모드에서 상기 제 1 대기신호를 사용하여 프론트 스테이지를 비활성화 시키는 단계;
    상기 제 1 카스 레이턴시를 가지는 동작모드에서 상기 제 2 대기신호를 사용하여 백 스테이지를 비활성화 시키는 단계;
    상기 제 2 카스 레이턴시를 가지는 동작모드에서 상기 제 2 대기신호를 사용하여 상기 백 스테이지를 비활성화 시키는 단계를 포함하는 것을 특징으로 하는 지연동기루프 제어 방법.
  10. 제 9 항에 있어서,
    상기 제 1 대기신호와 상기 제 2 대기신호는 상기 클럭 인에이블 신호가 인에이블 상태이고, 상기 액티브 신호가 디스에이블 상태일 때 발생하는 것을 특징으로 하는 지연동기루프 제어방법.
  11. 제 9 항에 있어서,
    상기 제 1 카스 레이턴시 신호는 반도체 메모리 장치의 동작모드 중의 하나인 CL3이고 상기 제 2 카스 레이턴시 신호는 상기 반도체 메모리 장치의 동작모드 중의 하나인 CL4인 것을 특징으로 하는 지연동기루프 제어방법.
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