TW202008717A - 資料閂鎖電路及其脈波信號產生器 - Google Patents

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Abstract

一種資料閂鎖電路及其脈波信號產生器。脈波信號產生器包括第一緩衝器、第二緩衝器、上拉開關以及輸出緩衝器。第一緩衝器依據輸入信號以及回授信號以產生第一緩衝信號。第二緩衝器依據輸入信號以及第一緩衝信號以產生第二緩衝信號。上拉開關依據第一緩衝信號以拉高第二緩衝信號。輸出緩衝器依據第二緩衝信號以產生至少一輸出脈波信號。輸出緩衝器並傳送至少一輸出脈波信號至第一緩衝器以作為回授信號。

Description

資料閂鎖電路及其脈波信號產生器
本發明是有關於一種資料閂鎖電路及其脈波信號產生器，且特別是有關於一種可快速動作的資料閂鎖電路及其脈波信號產生器。
關於資料閂鎖電路的設計中，在習知技術領域中，常見利用靜態正反器（static flip-flop）、動態正反器（dynamic flip-flop）以及脈波式閂鎖正反器（pulse latch flip flop）來建構。在習知技術領域中，靜態正反器雖在雜訊邊界（noise margin）上有較為強健的效果，但常需要較大的電路面積來設置，造成成本增加。而習知技術的動態正反器，則容易因為漏電流的現象，造成資料漏失的問題，並且，習知技術的動態正反器也常因為信號的突波現象，造成誤動作。而脈波式閂鎖正反器在設計上則需要相對高的區域密度，在電路佈局上的難度較高。
本發明提供一種資料閂鎖電路及其脈波信號產生器，可快速動作並降低所需要的功率消耗，且節省電路面積的使用。
本發明的脈波信號產生器包括第一緩衝器、第二緩衝器、上拉開關以及輸出緩衝器。第一緩衝器接收輸入信號以及回授信號，並依據輸入信號以及回授信號以產生第一緩衝信號。第二緩衝器接收輸入信號以及第一緩衝信號，並依據輸入信號以及第一緩衝信號以產生第二緩衝信號。上拉開關耦接在第二緩衝器的輸出端，接收並依據第一緩衝信號以拉高第二緩衝信號。輸出緩衝器耦接第一緩衝器以及第二緩衝器，依據第二緩衝信號以產生至少一輸出脈波信號。輸出緩衝器並傳送至少一輸出脈波信號至第一緩衝器以作為回授信號。
在本發明的一實施例中，上述的第一緩衝器包括第一電晶體、第二電晶體以及第三電晶體。第一電晶體的第一端耦接至電源電壓，第一電晶體的第二端產生第一緩衝信號，第一電晶體的控制端接收輸入信號。第二電晶體的第一端耦接至第一電晶體的第二端，第二電晶體的控制端接收輸入信號。第三電晶體的第一端耦接至第二電晶體的第二端，第三電晶體的控制端接收回授信號，第三電晶體的第二端耦接至參考接地端。
在本發明的一實施例中，上述的第二緩衝器包括第一電晶體、第二電晶體以及第三電晶體。第一電晶體的第一端耦接至電源電壓，第一電晶體的第二端產生第二緩衝信號，第一電晶體的控制端接收輸入信號。第二電晶體的第一端耦接至第一電晶體的第二端，第二電晶體的控制端接收輸入信號。第三電晶體的第一端耦接至第二電晶體的第二端，第三電晶體的控制端接收第一緩衝信號，第三電晶體的第二端耦接至參考接地端。
在本發明的一實施例中，上述的輸出緩衝器包括第一反向器。第一反向器接收第二緩衝信號，並依據第二緩衝信號產生一第一輸出脈波信號。
在本發明的一實施例中，上述的輸出緩衝器更包括第二反向器。第二反向器接收第一輸出脈波信號，並依據第一輸出脈波信號產生一第二輸出脈波信號。
在本發明的一實施例中，脈波信號產生器更包括延遲電路。延遲電路包括多個反向器。反向器串聯耦接在第二緩衝器接收第一緩衝信號的路徑間，用以提供第二緩衝器接收第一緩衝信號的傳輸延遲。
在本發明的一實施例中，上述的反向器的數量為偶數。
在本發明的一實施例中，脈波信號產生器更包括延遲電路。延遲電路包括一傳輸閘。傳輸閘串聯耦接在第二緩衝器接收第一緩衝信號的路徑間，用以提供第二緩衝器接收第一緩衝信號的一傳輸延遲。
本發明的資料閂鎖電路包括多個閂鎖器以及如上所述的脈波信號產生器。閂鎖器分別接收多個資料信號，並依據上述的至少一輸出脈波信號以閂鎖資料信號。脈波信號產生器耦接動態閂鎖器，用以提供至少一輸出脈波信號。
在本發明的一實施例中，上述的各閂鎖器包括第一電晶體、第二電晶體、第三電晶體、第四電晶體以及反向器。第一電晶體耦接在電源電壓以及前級輸出端間，第一電晶體的控制端接收各資料信號。第二電晶體耦接在電源電壓以及前級輸出端間，第二電晶體的控制端接收至少一輸出脈波信號的反向信號。第三電晶體耦接在參考接地端以及前級輸出端間，第三電晶體的控制端接收各資料信號。第四電晶體耦接在參考接地端以及前級輸出端間，第四電晶體的控制端接收至少一輸出脈波信號。反向器耦接至前級輸出端，用以反向前級輸出端上的邏輯準位以產生輸出信號。
在本發明的一實施例中，上述反向器包括第五電晶體以及第六電晶體。第五電晶體的第一端接收電源電壓，第五電晶體的第二端產生輸出信號，該第五電晶體的控制端耦接至前級輸出端。第六電晶體的第一端耦接第五電晶體的第二端，第六電晶體的第二端耦接參考接地端，第六電晶體的控制端耦接至前級輸出端。
在本發明的一實施例中，上述各閂鎖器為靜態閂鎖器、掃描D型閂鎖器、具有重置功能的D型閂鎖器、具有設定功能的D型閂鎖器或保留式D型閂鎖器。
基於上述，本發明提出透過多個緩衝器所構成的脈波信號產生器，並透過使輸出脈波信號成為回授信號，使脈波信號產生器呈現閉迴路的架構，並得以進行輸出脈波信號的脈波寬度的檢測動作。藉此，脈波信號產生器所產生的輸出脈波信號可以具有足夠寬的脈波寬度，並使後續的閂鎖器可以有效地進行資料信號的閂鎖動作。本發明實施例的脈波信號產生器並可在不同電壓、製程參數以及溫度的變化下，能產生全擺幅（full swing）的輸出脈波信號，維持閂鎖器的動作正確。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1，圖1繪示本發明一實施例的脈波信號產生器的示意圖。脈波信號產生器100包括緩衝器110、120、輸出緩衝器130以及上拉開關140。緩衝器110接收輸入信號CP以及回授信號FB，並依據輸入信號CP以及回授信號FB以產生緩衝信號SBUF1。緩衝器120用以接收輸入信號CP以及緩衝信號SBUF1，並依據輸入信號CP以及緩衝信號SBUF1以產生緩衝信號SBUF2。上拉開關140則耦接在緩衝器120的輸出端，接收緩衝信號SBUF1並依據緩衝信號SBUF1以拉高緩衝信號SBUF2。輸出緩衝器130耦接緩衝器110以及緩衝器120。輸出緩衝器130依據緩衝信號SBUF2以產生一個或多個輸出脈波信號CKOUT。輸出緩衝器130並傳送輸出脈波信號CKOUT至緩衝器110以作為回授信號FB。
在本發明實施例中，緩衝器110可產生與輸入信號CP反向的緩衝信號SBUF1。舉例來說明，當緩衝器110所接收的輸入信號CP為邏輯準位0時，緩衝器110可產生等於邏輯準位1的緩衝信號SBUF1。當緩衝器110所接收的輸入信號CP以及回授信號FB皆為邏輯準位1時，緩衝器110則可產生等於邏輯準位0的緩衝信號SBUF1。在另一方面，若輸入信號CP等於邏輯準位1而回授信號FB等於邏輯準位0時，緩衝信號SBUF1則先維持在原有的狀態，後透過對參考接地端的漏電路徑，而被下拉至邏輯準位0。
與緩衝器110相類似的，緩衝器120可產生與輸入信號CP反向的緩衝信號SBUF2。舉例來說明，當緩衝器120所接收的輸入信號CP為邏輯準位0時，緩衝器120可產生等於邏輯準位1的緩衝信號SBUF2。當緩衝器120所接收的輸入信號CP以及緩衝信號SBUF1皆為邏輯準位1時，緩衝器120則可產生等於邏輯準位0的緩衝信號SBUF2。在另一方面，若輸入信號CP等於邏輯準位1而緩衝信號SBUF1等於邏輯準位0時，緩衝信號SBUF2會依據上拉電路140所進行的上拉動作，被拉升為邏輯準位1。
在本實施例中，上拉電路140依據緩衝信號SBUF1以決定是否對緩衝信號SBUF2的電壓準位進行上拉動作。進一步來說明，當緩衝信號SBUF1為邏輯準位0時，上拉電路140被啟動並將緩衝信號SBUF2的電壓準位上拉至邏輯準位1。輸出緩衝器130則針對緩衝信號SBUF2的邏輯準位進行一次或多次的反向動作，並藉此產生一個或多個的輸出脈波信號CKOUT。值得注意的，透過輸出緩衝器130的作用，輸出脈波信號CKOUT的驅動能力可以被提升。
關於脈波信號產生器100的整體動作方面，在初始階段，輸入信號CP為邏輯準位0，此時緩衝器110以及120分別對應產生為邏輯準位1的緩衝信號SBUF1以及緩衝信號SBUF2。並且，基於緩衝信號SBUF1為邏輯準位1，上拉電路140不動作。輸出緩衝器130則針對緩衝信號SBUF2進行一次反向動作，產生為邏輯準位0的輸出脈波信號CKOUT，並提供等於邏輯準位0的回授信號FB至緩衝器110。
在初始階段後，輸入信號CP開始轉態為邏輯準位1，在緩衝信號SBUF1尚未有效改變其邏輯狀態時，緩衝器120產生邏輯準位0的緩衝信號SBUF2。接著，輸出緩衝器130透過反向緩衝信號SBUF2以產生邏輯準位1的輸出脈波信號CKOUT，並提供等於邏輯準位1的回授信號FB至緩衝器110。
在當回授信號FB轉態為邏輯準位1時，緩衝器110使所產生的緩衝信號SBUF1轉態為邏輯準位0，並透過轉態為邏輯準位0緩衝信號SBUF1來啟動上拉開關140的上拉動作。如此一來，緩衝器120變更所產生的緩衝信號SBUF2為邏輯準位1，相對應的，輸出緩衝器130變更所產生的輸出脈波信號CKOUT為邏輯準位0。由上述的說明可以得知，對應輸入信號CP由邏輯準位0轉態為邏輯準位1的動作，輸出緩衝器130可產生具有一個脈波的輸出脈波信號CKOUT。而值得一提的，上述透過回授信號FB轉態為邏輯準位1，並驅使上拉開關140上拉緩衝信號SBUF2至邏輯準位1所需的時間延遲，可作為設定輸出脈波信號CKOUT上所產生的脈波的寬度的依據。並且，透過上述的動作機制，本發明實施例的脈波信號產生器100，可快速產生具有全擺幅脈波的輸出脈波信號CKOUT。
以下請參照圖2A以及圖2B，圖2A以及圖2B分別繪示本發明不同實施例的脈波信號產生器的電路示意圖。在圖2A中，脈波信號產生器201包括緩衝器210、220、輸出緩衝器230以及上拉電路240。緩衝器210包括電晶體MP1、MN1以及MN2。電晶體MP1的第一端接收電源電壓VDD，電晶體MP1的第二端產生緩衝信號SBUF1，電晶體MP1的控制端接收輸入信號CP。電晶體MN1的第一端耦接至電晶體MP1的第二端，電晶體MN1的控制端接收輸入信號CP。電晶體MN2的第一端耦接至電晶體MN1的第二端，電晶體MN2的控制端接收回授信號FB，電晶體MN2的第二端耦接至參考接地端VSS。
此外，在本實施例中，緩衝器220包括電晶體MP2、MN3以及MN4。電晶體MP2的第一端接收電源電壓VDD，電晶體MP2的第二端產生緩衝信號SBUF2，電晶體MP2的控制端接收輸入信號CP。在此實施例中，緩衝信號SBUF2可作為反向輸出脈波信號CKOUTB。電晶體MN3的第一端耦接至電晶體MP2的第二端，電晶體MN3的控制端接收輸入信號CP。電晶體MN4的第一端耦接至電晶體MN3的第二端，電晶體MN4的控制端接收緩衝信號SBUF1，電晶體MN4的第二端耦接至參考接地端VSS。
上拉電路240由電晶體MP3所構成，電晶體MP3的第一端接收電源電壓VDD，電晶體MP3的第二端耦接至電晶體MP2的第二端，電晶體MP3的控制端接收緩衝信號SBUF1。輸出緩衝器230包括一個由電晶體MP4以及MN5所構成的反向器。電晶體MP4以及MN5串聯耦接在電源電壓VDD以及參考接地端VSS間。電晶體MP4以及MN5的控制端相互耦接，並接收緩衝信號SBUF2。輸出緩衝器230並依據反向緩衝信號SBUF2以產生輸出脈波信號CKOUT。
在本實施例中，輸出緩衝器230配置少數量的反向器，配合上拉電路240，可應用以具有相對少位元數的資料閂鎖器上，可減低功率的消耗。
在另一方面，在圖2B中，脈波信號產生器202包括緩衝器210、220、輸出緩衝器231以及上拉電路240。與圖2A實施例不相同的，脈波信號產生器202所包括的輸出緩衝器231具有分別由電晶體MP4、MN5以及電晶體MP5、MN6所建構的多個反向器。其中，電晶體MP4、MN5所構成的反向器用以反向緩衝信號SBUF2以產生輸出脈波信號CKOUT，而電晶體MP5、MN6所構成的反向器則用以針對輸出脈波信號CKOUT進行反向動作，進以產生反向輸出脈波信號CKOUTB。
圖2B實施例的脈波信號產生器202可提供具有相對高扇出（Fan-out）能力的反向輸出脈波信號CKOUTB，並可應用在相對高位元的資料閂鎖器上。值得一提的，脈波信號產生器202的扇出能力，可以透過提高電晶體MP5、MN6的通道寬長比來達成。
以下請參照圖3A，圖3A繪示本發明另一實施例的脈波信號產生器的電路示意圖。脈波信號產生器300包括緩衝器310、320、輸出緩衝器330、上拉電路340以及包括多個反向器的延遲電路350。緩衝器310包括電晶體MP41、MN41以及MN42。緩衝器320包括電晶體MP42、MP43、MN43以及MN44。輸出緩衝器330包括由電晶體MP46、MN47所構成的反向器，以及由電晶體MP47、MN48所構成的反向器。輸出緩衝器330的設置，用以使脈波信號產生器300可以具有高扇出的能力，並確保所產生的輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB可以具有全擺幅的特性（full swing）。
值得注意的，本發明實施例中另設置包括多個反向器的延遲電路350。在本實施例中，延遲電路350耦接在緩衝器310的輸出端以及電晶體MN46的控制端間。延遲電路350中包括由電晶體MP42、MN43所建構的反向器，以及由電晶體MP43、MN44所建構的反向器。延遲電路350接收緩衝信號SBUF1，並依據緩衝信號SBUF1，在一傳輸延遲後產生延遲緩衝信號SBUFA。更值得注意的，延遲緩衝信號SBUFA另傳送至上拉開關340，並用以控制上拉開關340的上拉動作。
在本實施例中，延遲電路350可延遲緩衝器320停止驅動緩衝信號SBUF2的時間，並同步延遲上拉開關340啟動上拉動作的時間點。也就是說，透過延遲電路350所提供的傳輸延遲，脈波信號產生器300可有效控制輸出脈波信號CKOUT的脈波寬度。在本實施例中，電晶體MP41~MP47為P型電晶體，電晶體MN41~MN48則為N型電晶體。而透過電晶體MN41的設置，當輸入信號CP的轉態速度或迴轉率（slew rate）過慢時，可以防止因回授信號FB相對早轉態為邏輯高準位，而提早把緩衝信號SBUF1改變成邏輯準位0的現象發生。
另外，本實施例中，更透過設置延遲電路350，以更確保輸出脈波信號CKOUT和反向輸出脈波信號CKOUTB可具有足夠長的脈寬時間，以驅動後續的任意型態的（動態或靜態）的閂鎖器。
附帶一提的，在本發明實施例中，延遲電路350可包括兩個反向器。在本發明其他實施例中，延遲電路350中可設置不同數量的反向器，並藉以調整輸出脈波信號CKOUT的脈波寬度。延遲電路350中反向器的數量為偶數，並沒有特定的數量上的限制。
以下請參照圖3B，圖3B繪示本發明再一實施例的脈波信號產生器的電路示意圖。脈波信號產生器300包括緩衝器310、320、輸出緩衝器330、上拉電路340以及延遲電路360。與前述實施例不相同的，本實施例中，延遲電路360由電晶體MP42以及MN43所構成的傳輸閘來建構。電晶體MP42的控制端接收電源電壓VDD，電晶體MN43的控制端則耦接至參考接地端VSS。
事實上，本發明實施例中的延遲電路並沒有一定的實施限制。凡本領域具通常知識者所熟知，可提供傳輸延遲的電路，都可應用以實施延遲電路。
以下請參照圖3A以及圖4，其中圖4繪示本發明圖3A實施例的脈波信號產生器300的動作波形圖。在時間點TA1以前，輸入信號CP為邏輯準位0。緩衝器310、320並對應分別產生等於邏輯準位1的緩衝信號SBUF1以及SBUF2。基於緩衝信號SBUF1等於邏輯準位1，上拉電路340不動作。輸出緩衝器331產生等於邏輯準位0的輸出脈波信號CKOUT以及等於邏輯準位1的反向輸出脈波信號CKOUTB。
在時間點TA1，輸入信號CP開始產生轉態（電壓上升）。在此同時，基於回授信號FB（等於輸出脈波信號CKOUT）尚未改變其邏輯狀態（為邏輯準位0），緩衝器320所產生的緩衝信號SBUF2開始發生轉態（電壓下降）。
在時間點TA2時，基於緩衝信號SBUF2的電壓值下降至足夠低的電壓準位，輸出緩衝器331所產生的輸出脈波信號CKOUT的電壓值開始上升，並在時間點TA3時，緩衝信號SBUF2的電壓值下降至最低電壓準位，而輸出脈波信號CKOUT的電壓值上升至最高電壓準位。
基於在時間點TA3時，回授信號FB為邏輯準位1，緩衝器310所產生的緩衝信號SBUF1轉態為邏輯準位0。此時，上拉電路340啟動上拉動作，並使緩衝信號SBUF2轉態為邏輯準位1。對應於此，在時間點TA4，輸出脈波信號CKOUT開始發生轉態，並轉態為邏輯準位0。如此，對應輸入信號CP的轉態現象，脈波信號產生器300可快速產生具有脈波寬度的輸出脈波信號CKOUT。
在此值得一提的，輸出脈波信號CKOUT的脈波寬度可透過延遲電路350所提供的傳輸延遲來設定。延遲電路350所提供的傳輸延遲則可透過調整延遲電路350中的傳輸導線的阻值、調整電晶體MP42、MP43、MN42、MN43至少其中之一的通道長度、調整其臨界電壓值或增加延遲電路350中的反向器的數量來達成。
請參照圖5，圖5繪示本發明實施例的資料閂鎖電路的示意圖。資料閂鎖電路500包括脈波信號產生器510以及多個動態閂鎖器521~52N。動態閂鎖器521~52N分別接收多個資料信號D1~DN，並依據輸出脈波信號CKOUT或反向輸出脈波信號CKOUTB以進行資料信號D1~DN的閂鎖動作，其中，每個動態閂鎖器521~52N的電路架構都可以是相同的，並可適用於不進行時脈閘控（clock gating）的設計。本發明實施例中，透過單一個脈波信號產生器510以提供具有足夠扇出能力的輸出脈波信號CKOUT及/或反向輸出脈波信號CKOUTB，可執行多位元的資料信號的閂鎖動作。在本發明實施例中，脈波信號產生器510可應用前述實施例的脈波信號產生器100、201、202、300的其中之任一來實施。
本發明實施例所提出的設計方法，可有效降低電路佈局時傳輸導線的繞線的複雜度，有降減低佈局面積，並可有效的進行電路中電源消耗的最佳化動作。並且，本發明實施例的設計方式，對於電子設計自動化軟體（Electronic design automation tool, EDA tool）亦可提供友善的環境。
關於動態閂鎖器521~52N的實施細節，請參照圖6繪示的本發明實施例的閂鎖器的實施方式的示意圖。在圖6中，閂鎖器600為動態閂鎖器。閂鎖器600包括電晶體MP61、MP62、MN61、MN62以及反向器610。電晶體MP61、MP62串聯耦接在電源電VDD壓以及前級輸出端POE間，電晶體MN61、MN62則串聯耦接在前級輸出端POE以及參考接地端VSS間。電晶體MP61、MP62的控制端分別接收資料信號D1以及反向輸出脈波信號CKOUTB，電晶體MN61、MN62的控制端則分別接收輸出脈波信號CKOUT以及資料信號D1。
值得一提的，電晶體MP61、MP62的耦接順序不限定為圖6繪示的方式，電晶體MN61、MN62的耦接順序也不限定為圖6繪示的方式，並可以依據設計者的需求進行變更。
在本實施例中，反向器610的輸入端耦接至前級輸出端POE，反向器610的輸出端產生輸出信號Q1。反向器610包括電晶體MP63以及MN63。電晶體MP63以及MN63串聯耦接在電源電壓VDD以及參考接地端VSS間，電晶體MP63以及MN63的控制端相互耦接，並耦接至前級輸出端POE。
以下請參照圖7，圖7繪示本發明實施例的閂鎖器的另一實施方式的示意圖。閂鎖器700為靜態閂鎖器。閂鎖器700接收脈波信號產生器510所產生的輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB。閂鎖器700包括電晶體MP71~MP75以及電晶體MN71~MN75。電晶體MP71、MP72、MN71及MN72依序串接與電源電壓VDD以及參考接地端VSS間。電晶體MP71、MN72的控制端接收資料信號D1，電晶體MP72、MN71的控制端分別接收反向輸出脈波信號CKOUTB以及輸出脈波信號CKOUT。電晶體MP72、MN71相互耦接的端點並耦接至電晶體MP73、MN73的控制端。電晶體MP73、MN73形成一反向器，其輸出端產生輸出信號Q1。此外，電晶體MP74、MP75、MN74、MN75依序串接在電源電壓VDD以及參考接地端VSS間。電晶體MP74以及MN75的控制端接收輸出信號Q1，電晶體MP75以及MN74相互耦接的端點並耦接至電晶體MP73、MN73的控制端，電晶體MP75以及MN74的控制端分別接收輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB。
以下請參照圖8，圖8繪示本發明實施例的閂鎖器的另一實施方式的示意圖。閂鎖器800為掃描D型閂鎖器。閂鎖器800接收脈波信號產生器510所產生的輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB。閂鎖器800包括電晶體MP81~MP86以及電晶體MN81~MN88。其中，電晶體MP81、MP82、MN81、MN82依序串接在電源電壓VDD以及參考接地端VSS間。電晶體MP81以及MN82的控制端接收資料信號D1，電晶體MP82以及MN81的控制端則分別接收掃描致能信號SE以及反向掃描致能信號SEB。電晶體MP83、MP84、MN83、MN84依序串接在電源電壓VDD以及參考接地端VSS間。電晶體MP83以及MN84的控制端接收掃描輸入信號SI，電晶體MP84以及MN83的控制端則分別接收反向掃描致能信號SEB以及掃描致能信號SE。電晶體MP82與電晶體MN81相互耦接的端點，並耦接至電晶體MP84與電晶體MN83相互耦接的端點。
電晶體MP85與MN85形成一傳輸閘，其一端耦接至電晶體MP82、電晶體MN81、電晶體MP84與電晶體MN83相互耦接的端點，其另一端耦接至電晶體MP86、MN86的控制端。電晶體MN85與MP85的控制端分別接收輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB。
電晶體MP86以及MN86形成一反向器，其輸出端產生輸出信號Q1，並耦接至電晶體MP87以及MN88的控制端。電晶體MP87、MP88、MN87以及MN88依序耦接在電源電壓VDD以及參考接地端VSS間。電晶體MP88以及MN87的控制端分別接收輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB。電晶體MP88以及MN87相互耦接的端點並耦接至電晶體MP86、MN86的控制端。
以下請參照圖9A，圖9A繪示本發明實施例的閂鎖器的另一實施方式的示意圖。閂鎖器910為具有重置功能的D型閂鎖器。閂鎖器910接收脈波信號產生器510所產生的輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB。閂鎖器910包括電晶體MP91~MP96以及電晶體MN91~MN96。其中，電晶體MP91、MN91以及MN92相互串接於電源電壓VDD以及參考接地端VSS間。電晶體MP91以及MN91的控制端接收資料信號D1。電晶體MN92的控制端則接收重置信號RB。電晶體MP92以及MN93形成一傳輸閘，傳輸閘的一端耦接至電晶體MP91與MN91的相互耦接端，傳輸閘的另一端則耦接至電晶體MP94、MN94的控制端。此外，電晶體MP93形成一上拉開關，並耦接在電源電壓VDD以及電晶體MP94、MN94的控制端間。電晶體MP93的控制端接收重置信號RB，並在當重置信號RB為邏輯準位0時，拉高電晶體MP94、MN94的控制端上的電壓值。電晶體MP94、MN94用以形成一反向器，當電晶體MP94、MN94的控制端上的電壓值被拉高時，反向器對應產生邏輯準位0的輸出信號Q1。
在另一方面，電晶體MP95、MP96、MN95以及MN96依序串接在電源電壓VDD以及參考接地端VSS間。電晶體MP95以及MN96的控制端接收輸出信號Q1，電晶體MP96以及MN95的控制端分別接收輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB。電晶體MP96以及MN95的相互耦接端並耦接至電晶體MP94以及MN94的控制端。
以下請參照圖9B，圖9B繪示本發明實施例的閂鎖器的另一實施方式的示意圖。閂鎖器920為具有設定功能的D型閂鎖器。閂鎖器920接收脈波信號產生器510所產生的輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB。閂鎖器920包括電晶體MP97~MP912以及電晶體MN97~MN912。其中，電晶體MP97、MP98以及MN97相互串接於電源電壓VDD以及參考接地端VSS間。電晶體MP98以及MN97的控制端接收資料信號D1。電晶體MP97的控制端則接收設定信號ST。電晶體MP99以及MN98形成一傳輸閘，傳輸閘的一端耦接至電晶體MP98與MN97的相互耦接端，傳輸閘的另一端則耦接至電晶體MP910、MN910的控制端。此外，電晶體MN99形成一下拉開關，並耦接在參考接地端VSS以及電晶體MP910、MN910的控制端間。電晶體MN99的控制端接收設定信號ST，並在當設定信號ST為邏輯準位1時，拉低電晶體MP910、MN910的控制端上的電壓值。電晶體MP910、MN910用以形成一反向器，當電晶體MP910、MN910的控制端上的電壓值被拉低時，反向器對應產生邏輯準位1的輸出信號Q1。
在另一方面，電晶體MP911、MP912、MN911以及MN912依序串接在電源電壓VDD以及參考接地端VSS間。電晶體MP911以及MN912的控制端接收輸出信號Q1，電晶體MP912以及MN911的控制端分別接收輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB。電晶體MP912以及MN911的相互耦接端並耦接至電晶體MP910以及MN910的控制端。
以下請參照圖10，圖10繪示本發明實施例的閂鎖器的另一實施方式的示意圖。閂鎖器1000為保留式（retention）D型閂鎖器。閂鎖器1000接收脈波信號產生器510所產生的輸出脈波信號CKOUT以及反向輸出脈波信號CKOUTB。閂鎖器1000包括電晶體MP101~MP107以及電晶體MN101~MN107。晶體MP101、MN101形成一反向器，其輸入端接收資料信號D1，其輸出端耦接至由電晶體MP102、MP103、MN102、MN103所構成的傳輸閘。
電晶體MP102、MP103、MN102、MN103的控制端分別接收睡眠信號SL、反向輸出脈波信號CKOUTB、輸出脈波信號CKOUT以及反向睡眠信號SLB。電晶體MP103與MN102相互耦接的端點耦接至電晶體MP104以及MN104的控制端。電晶體MP104以及MN104形成一反向器，並接收電源電壓VDDP以作為操作電源，其中電源電壓VDDP為一常開電源。晶體MP104以及MN104所形成的反向器用以產生輸出信號Q1，並傳送輸出信號Q1至電晶體MP105、MN107的控制端。電晶體MP105、MP107、MN105以及MN107依序串接在電源電壓VDDP以及參考接地端VSS間，其中的電晶體MP106以及MN106並分別與電晶體MP107以及MN105並聯耦接。電晶體MP106以及MN106的控制端分別接收反向睡眠信號SLB以及睡眠信號SL，電晶體MP106以及MN106的相互耦接端並耦接至電晶體MP104以及MN104的控制端。
值得注意的，上述圖7至圖10的多個實施方式中，搭配脈波信號產生器實施的多種不同的閂鎖器電路，皆可大幅的降低電路中所需要的電晶體個數，有效降低所需的電路面積以及製造成本，並且，可有效降低工作時所需要的功率消耗，達到節能減碳的要求。
綜上所述，本發明提供可快速動作並降低所需要的功率消耗的脈波信號產生器。其中，透過控制上拉電路的動作時間可控制輸出脈波信號的脈波寬度。如此一來，可有效產生具有足夠寬度且具有全擺幅的脈波，有效進行後續的資料閂鎖動作。而本發明實施例中，透過動態閂鎖器所建構的資料閂鎖電路，更可節省電路面積和以及功率功耗，除可降低成本外，還兼具節能減碳的功效。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、201、202、300、510‧‧‧脈波信號產生器110、120、210、220、310、320‧‧‧緩衝器130、230、231、330‧‧‧輸出緩衝器140、240、340‧‧‧上拉開關350‧‧‧延遲電路500‧‧‧資料閂鎖電路521~52N、600、700、800、910、920、1000‧‧‧閂鎖器CP‧‧‧輸入信號FB‧‧‧回授信號SBUF1、SBUF2‧‧‧緩衝信號CKOUT‧‧‧輸出脈波信號VDD、VDDP‧‧‧電源電壓MP1~MP5、MP41~MP47、MP61~MP63、MN1~MN6、MN41~MN48、MN61~MN63、MP81~MP86、MN81~MN88、MP91~MP912、MN91~MN912、MP101~MP107、MN101~MN107‧‧‧電晶體VSS‧‧‧參考接地端CKOUTB‧‧‧反向輸出脈波信號TA1~TA4‧‧‧時間點D1~DN‧‧‧資料信號Q1‧‧‧輸出信號POE‧‧‧前級輸出端SL‧‧‧睡眠信號SLB‧‧‧反向睡眠信號ST‧‧‧設定信號RB‧‧‧重置信號SI‧‧‧掃描輸入信號SE‧‧‧掃描致能信號SEB‧‧‧反向掃描致能信號
圖1繪示本發明一實施例的脈波信號產生器的示意圖。 圖2A以及圖2B分別繪示本發明不同實施例的脈波信號產生器的電路示意圖。 圖3A繪示本發明另一實施例的脈波信號產生器的電路示意圖。 圖3B繪示本發明再一實施例的脈波信號產生器的電路示意圖 圖4繪示本發明圖3實施例的脈波信號產生器202的動作波形圖。 圖5繪示本發明實施例的資料閂鎖電路的示意圖。 圖6至圖10繪示本發明實施例的閂鎖器的多種實施方式的示意圖。
100‧‧‧脈波信號產生器
110、120‧‧‧緩衝器
130‧‧‧輸出緩衝器
140‧‧‧上拉開關
CP‧‧‧輸入信號
FB‧‧‧回授信號
SBUF1、SBUF2‧‧‧緩衝信號
CKOUT‧‧‧輸出脈波信號

Claims (12)

  1. 一種脈波信號產生器，包括： 一第一緩衝器，接收一輸入信號以及一回授信號，並依據該輸入信號以及該回授信號以產生一第一緩衝信號； 一第二緩衝器，接收該輸入信號以及該第一緩衝信號，並依據該輸入信號以及該第一緩衝信號以產生一第二緩衝信號； 一上拉開關，耦接在該第二緩衝器的輸出端，接收並依據該第一緩衝信號以拉高該第二緩衝信號；以及 一輸出緩衝器，耦接該第一緩衝器以及該第二緩衝器，依據該第二緩衝信號以產生至少一輸出脈波信號，該輸出緩衝器並傳送該至少一輸出脈波信號至該第一緩衝器以作為該回授信號。
  2. 如申請專利範圍第1項所述的脈波信號產生器，其中該第一緩衝器包括： 一第一電晶體，其第一端耦接至一電源電壓，該第一電晶體的第二端產生該第一緩衝信號，該第一電晶體的控制端接收該輸入信號； 一第二電晶體，其第一端耦接至該第一電晶體的第二端，該第二電晶體的控制端接收該輸入信號；以及 一第三電晶體，其第一端耦接至該第二電晶體的第二端，該第三電晶體的控制端接收該回授信號，該第三電晶體的第二端耦接至一參考接地端。
  3. 如申請專利範圍第1項所述的脈波信號產生器，其中該第二緩衝器包括： 一第一電晶體，其第一端耦接至一電源電壓，該第一電晶體的第二端產生該第二緩衝信號，該第一電晶體的控制端接收該輸入信號； 一第二電晶體，其第一端耦接至該第一電晶體的第二端，該第二電晶體的控制端接收該輸入信號；以及 一第三電晶體，其第一端耦接至該第二電晶體的第二端，該第三電晶體的控制端接收該第一緩衝信號，該第三電晶體的第二端耦接至一參考接地端。
  4. 如申請專利範圍第1項所述的脈波信號產生器，其中該輸出緩衝器包括： 一第一反向器，接收該第二緩衝信號，並依據該第二緩衝信號產生一第一輸出脈波信號。
  5. 如申請專利範圍第1項所述的脈波信號產生器，其中該輸出緩衝器更包括： 一第二反向器，接收該第一輸出脈波信號，並依據該第一輸出脈波信號產生一第二輸出脈波信號，其中該第二輸出脈波信號為該第一輸出脈波信號的反向信號。
  6. 如申請專利範圍第1項所述的脈波信號產生器，更包括： 一延遲電路，該延遲電路包括多個反向器，該些反向器串聯耦接在該第二緩衝器接收該第一緩衝信號的路徑間，用以提供該第二緩衝器接收該第一緩衝信號的一傳輸延遲。
  7. 如申請專利範圍第6項所述的脈波信號產生器，其中該些反向器的數量為偶數。
  8. 如申請專利範圍第1項所述的脈波信號產生器，更包括： 一延遲電路，該延遲電路包括一傳輸閘，該傳輸閘串聯耦接在該第二緩衝器接收該第一緩衝信號的路徑間，用以提供該第二緩衝器接收該第一緩衝信號的一傳輸延遲。
  9. 一種資料閂鎖電路，包括： 多個閂鎖器，分別接收多個資料信號，並依據至少一輸出脈波信號以閂鎖該些資料信號；以及 如申請專利範圍第1項所述的脈波信號產生器，耦接該些閂鎖器，用以提供該至少一輸出脈波信號。
  10. 如申請專利範圍第9項所述的資料閂鎖電路，其中各該閂鎖器為一動態閂鎖器，該動態閂鎖器包括： 一第一電晶體，耦接在一電源電壓以及一前級輸出端間，該第一電晶體的控制端接收各該資料信號； 一第二電晶體，耦接在該電源電壓以及該前級輸出端間，該第二電晶體的控制端接收該至少一輸出脈波信號的反向信號； 一第三電晶體，耦接在一參考接地端以及該前級輸出端間，該第三電晶體的控制端接收各該資料信號； 一第四電晶體，耦接在該參考接地端以及該前級輸出端間，該第四電晶體的控制端接收該至少一輸出脈波信號；以及 一反向器，耦接至該前級輸出端，反向該前級輸出端上的邏輯準位以產生一輸出信號。
  11. 如申請專利範圍第10項所述的資料閂鎖電路，其中該反向器包括： 一第五電晶體，其第一端接收該電源電壓，該第五電晶體的第二端產生該輸出信號，該第五電晶體的控制端耦接至該前級輸出端；以及 一第六電晶體，其第一端耦接該第五電晶體的第二端，該第六電晶體的第二端耦接該參考接地端，該第六電晶體的控制端耦接至該前級輸出端。
  12. 如申請專利範圍第9項所述的資料閂鎖電路，其中各該閂鎖器為靜態閂鎖器、掃描D型閂鎖器、具有重置功能的D型閂鎖器、具有設定功能的D型閂鎖器或保留式D型閂鎖器。
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