CN101312345B - 电平转换触发器及其操作方法 - Google Patents

Abstract

一种电平转换触发器可以包括数据输入电路、时钟电路、电流镜电路、和/或锁存电路。数据输入电路可被配置为响应于具有小于输出供电电压的输入供电电压和接地电压两者之一的输入数据信号来生成上拉电流。时钟电路被配置为响应于具有输入供电电压和接地电压的时钟信号向内部节点提供上拉电流。电流镜电路可被配置为响应于提供给内部节点的上拉电流将输出节点上拉到输出供电电压。锁存电路可被配置为锁存在输出节点处生成的输出数据信号。

Description

电平转换触发器及其操作方法

优先权声明

本申请要求在2007年5月25日提交至韩国知识产权局的韩国专利申请No.10-2007-0051079的优先权，该申请的整体内容在此处并入作为参考。

技术领域

示例性实施例涉及一种电子电路，并且例如涉及电平转换触发器和/或其操作方法。

背景技术

电平转换触发器是用于接驳具有不同的供电电平的电路的电路。电平转换触发器可被布置在例如集成电路(IC)中包括的逻辑控制器或存储器的逻辑电路和输入或输出该逻辑电路中使用的信号的输入/输出电路之间。电平转换触发器可用于闪速存储器的写/读电路、薄膜晶体管(TFT)液晶显示器(LCD)驱动器IC的数据路径、低温多晶硅(LTPS)TFT LCD驱动器IC的数据路径、动态电压调整方法、以及集群电压调整方法。动态电压调整方法和集群电压调整方法用于实现功耗较低的系统。

图1是说明了传统的电平转换触发器100的电路图。传统的电平转换触发器100是可以有条件地放电的电平转换触发器。参考图1，传统的电平转换触发器100响应于时钟信号CK，将具有输入供电电压VDDL(例如，1.5V)的输入数据信号D转换为具有大于输入供电电压VDDL的输出供电电压VDDH(例如，2.3V)的输出数据信号Q。传统的电平转换触发器100生成输出数据信号Q的倒相信号QB。

传统的电平转换触发器100使用弱P沟道金属氧化物半导体(PMOS)晶体管P1以便于上拉节点NX的电压。PMOS晶体管P1具有较小的电流驱动能力并且对节点NX预充电，作为输出供电电压VDDH。

电平转换触发器100的上拉操作可以解释如下。如果输入数据信号D从低电平例如接地电压VSS变换为高电平例如输入供电电压VDDL，则在导通的PMOS晶体管P1和导通的N沟道金属氧化物半导体(NMOS)晶体管N1、N3、N5和N7之间发生冲突。如果发生冲突，则输出数据信号Q变换为高电平，例如输出供电电压VDDH。

由于该冲突，短路电流流过PMOS晶体管P1和NMOS晶体管N1、N3、N5和N7。为了减少短路电流量，PMOS晶体管P1可被制造为具有较小的尺寸。然而，如果PMOS晶体管P1的沟道长度和沟道宽度变得较小，则节点NX的预充电速度降低，并且电平转换触发器100不能在较高的速度下操作。

在传统的电平转换触发器100的上拉操作过程中，节点NX在输出供电电压VDDH和接地电压VSS之间完全摆动。因此，传统的电平转换触发器100可能消耗较大的电功率量并且具有较小的输出数据信号Q的上拉速度。

输出数据信号Q的上拉速度是根据输出供电电压VDDH的电平和PMOS晶体管P1和P2的例如沟道长度和宽度的尺寸而确定的。输出数据信号Q的下拉速度是根据输入供电电压VDDL的电平和NMOS晶体管N2、N4和N6的例如沟道长度和宽度的尺寸而确定的。因此，时钟到输出时间(例如，在输入时钟信号CK之后直至出现输出数据信号Q的延迟时间)可以根据输入供电电压VDDL的改变而显著改变。如果输出数据信号Q上升到高电平，例如输出供电电压VDDH，并且如果输出数据信号Q下降到低电平，例如接地电压VSS，则时钟到输出时间根据输出供电电压VDDH的改变而改变，并且输出数据信号Q的占空比可以显著改变。因此，由于输出供电电压VDDH的改变，传统的电平转换触发器100的传播延迟时间可能不是恒定的。

图2是说明了另一传统的电平转换触发器200的电路图。传统的电平转换触发器200是具有与电平转换器并联连接的触发器的电路。传统的电平转换触发器200可用于TFT LCD驱动器IC和LTPS TFTLCD驱动器IC。传统的电平转换触发器200可能具有较大的电路面积。

参考图2，传统的电平转换触发器200响应于时钟信号CK，将具有输入供电电压VDDL的输入数据信号D转换为具有大于输入供电电压VDDL的输出供电电压VDDH的输出数据信号。

如果电平转换触发器200执行上拉操作或下拉操作，则在导通的PMOS晶体管201和203与导通的NMOS晶体管205之间或者在导通的PMOS晶体管202和204与导通的NMOS晶体管206之间发生冲突。由于该冲突，短路电流IS1流过PMOS晶体管201和203以及NMOS晶体管205，或者短路电流IS2流过PMOS晶体管202和204以及NMOS晶体管206。传统的电平转换触发器200可能消耗较大的电功率量并且具有较小的输出数据信号的上拉速度和下拉速度。

输出数据信号的上拉速度是根据输出供电电压VDDH的电平和PMOS晶体管201、202、203和204的例如沟道长度和宽度的尺寸而确定的。输出数据信号的下拉速度是根据输入供电电压VDDL和NMOS晶体管205和206的例如沟道长度和宽度的尺寸而确定的。时钟到输出时间可能根据输出供电电压VDDH的改变而显著改变。如果输出数据信号上升到高电平，例如输出供电电压VDDH，并且如果输出数据信号下降到低电平，例如输入供电电压VSS，则时钟到输出时间根据输出供电电压VDDH的改变而改变，并且输出数据信号的占空比可能显著改变。因此，由于输出供电电压VDDH的改变，传统的电平转换触发器200的传播延迟时间可能不是恒定的。

发明内容

示例性实施例提供了一种电平转换触发器，该电平转换触发器被配置为对较宽范围的输出供电电压的改变较不敏感，和/或该电平转换触发器的操作方法。

电平转换触发器可以包括数据输入电路、时钟电路、电流镜电路、和/或锁存电路。数据输入电路可被配置为，响应于具有小于输出供电电压的输入供电电压和接地电压两者之一的输入数据信号，生成上拉电流。时钟电路可被配置为，响应于具有输入供电电压和接地电压的时钟信号，向内部节点提供上拉电流。电流镜电路可被配置为，响应于提供给内部节点的上拉电流，将输出节点上拉到输出供电电压。锁存电路可被配置为锁存在输出节点处生成的输出数据信号。

根据示例性实施例，数据输入电路可被配置为，响应于输入数据信号生成下拉电流，和/或时钟电路可被配置为响应于时钟信号向输出节点提供下拉电流。

根据示例性实施例，电平转换触发器可以包括开关晶体管。开关晶体管可被配置为响应于输出数据信号的反相信号来阻挡上拉电流。开关晶体管的源极可以连接到接地电压。

根据示例性实施例，输入数据信号可以在时钟信号之后激活。

根据示例性实施例，数据输入电路可以连接到时钟电路和/或连接在开关晶体管和接地电压之间。

根据示例性实施例，数据输入电路可以包括第一输入晶体管、第一反相器、和/或第二输入晶体管。第一输入晶体管可以包括被配置为接收输入数据信号的栅极和连接到开关晶体管的漏极的源极。第一反相器可被配置为使输入数据信号反相。第二输入晶体管可以包括被配置为接收第一反相器的输出信号的栅极和连接到接地电压的源极。

根据示例性实施例，时钟电路可以包括缓冲器、第二反相器、第一时钟晶体管、第二时钟晶体管、和/或第三时钟晶体管。缓冲器可被配置为缓冲时钟信号。第二反相器可被配置为通过使缓冲器的输出信号反相来生成延迟反相时钟信号。第一时钟晶体管可被配置为响应于时钟信号向内部节点提供上拉电流。第一时钟晶体管的源极可以连接到第一输入晶体管的漏极。第二时钟晶体管可被配置为响应于时钟信号向输出节点提供下拉电流。第二时钟晶体管的源极可以连接到第二输入晶体管的漏极。第三时钟晶体管可被配置为响应于延迟反相时钟信号向第二时钟晶体管的源极提供下拉电流。

根据示例性实施例，第三时钟晶体管可被配置为响应于延迟反相时钟信号阻挡下拉电流，并且/或者时钟信号和输出数据信号的反相信号的激活周期可以短于时钟信号和延迟反相时钟信号的激活周期。

根据示例性实施例，电流镜电路可以包括电压源晶体管和/或第一上拉晶体管。电压源晶体管可以包括连接到输出供电电压的源极和连接到内部节点的栅极和漏极。第一上拉晶体管可以包括连接到输出供电电压的源极、连接到电压源晶体管的栅极的栅极和连接到输出节点的漏极。

根据示例性实施例，电压源晶体管的沟道宽度和长度的至少之一的尺寸可以与第一上拉晶体管的沟道宽度和长度的至少之一相同。

根据示例性实施例，电压源晶体管的沟道宽度和长度的至少之一、第一上拉晶体管的沟道宽度和长度的至少之一、第一输入晶体管的沟道宽度和长度的至少之一、以及第二输入晶体管的沟道宽度和长度的至少之一可被调节为，使将输出节点上拉到输出供电电压的速度和输出节点下拉到接地电压的速度的至少之一变化。

根据示例性实施例，锁存电路可以包括第三反相器、第二上拉晶体管、和/或下拉晶体管。第三反相器可被配置为使输出数据信号反相以输出输出数据信号的反相信号。第二上拉晶体管可被配置为响应于输出数据信号的反相信号将输出节点上拉到输出供电电压。下拉晶体管可被配置为响应于输出数据信号的反相信号将输出节点下拉到接地电压。

根据示例性实施例，第二输入晶体管的沟道宽度和长度的至少之一可以小于第二上拉晶体管的沟道宽度和长度的至少之一。

根据示例性实施例，电平转换触发器可以包括上拉电路和/或锁存电路。上拉电路可被配置为，响应于输入数据信号和具有输入供电电压和接地电压的时钟信号，将输出节点驱动到大于输入供电电压的输出供电电压。锁存电路可被配置为锁存在输出节点处生成的输出数据信号。上拉电路可以包括电流镜电路，该电流镜电路被配置为响应由输入数据信号生成的上拉电流，将输出节点上拉到输出供电电压。

根据示例性实施例，电平转换触发器可以包括下拉电路，该下拉电路被配置为响应于输入数据信号和时钟信号将输出节点驱动到接地电压。

根据示例性实施例，上拉电路可以进一步包括开关晶体管，该开关晶体管被配置为响应于输出数据信号的反相信号阻挡上拉电流流过上拉电路。下拉电路可被配置为在时钟信号和时钟信号的延迟反相信号的激活周期中将输出节点下拉到接地电压。时钟信号和输出数据信号的反相信号的激活周期可以短于时钟信号和时钟信号的延迟反相信号的激活周期。

根据示例性实施例，输入数据信号可以在时钟信号之后激活。

根据示例性实施例，锁存电路可以包括上拉晶体管和/或下拉晶体管。上拉晶体管可被配置为响应于输出数据信号的反相信号将输出节点上拉到输出供电电压。下拉晶体管可被配置为响应于输出数据信号的反相信号将输出节点下拉到接地电压。

根据示例性实施例，电流镜电路的电流镜比可被调节为使将输出节点上拉到输出供电电压的速度和输出节点下拉到接地电压的速度的至少之一变化。

根据示例性实施例，方法可以包括：响应于具有小于输出供电电压的输入供电电压和接地电压两者之一的输入数据信号，生成上拉电流；响应于具有输入供电电压和接地电压的时钟信号，向内部节点提供上拉电流；响应于提供给内部节点的上拉电流执行电流镜操作，以将输出节点上拉到输出供电电压；并且/或者锁存在输出节点处生成的输出数据信号。

根据示例性实施例，该方法可以包括：响应于输入数据信号生成下拉电流，并且/或者响应于时钟信号向输出节点提供下拉电流，以将输出节点下拉到接地电压。

根据示例性实施例，该方法可以包括：调节电流镜操作的电流镜比，以调节将输出节点上拉到输出供电电压的速度和将输出节点下拉到接地电压的速度的至少之一。

根据示例性实施例，锁存输出数据信号可以包括：响应于输出数据信号的反相信号将输出节点下拉到接地电压。

根据示例性实施例，锁存输出数据信号可以包括：响应于输出数据信号的反相信号将输出节点上拉到输出供电电压。响应于反相信号将输出节点上拉到输出供电电压时生成的电流可以小于通过电流镜操作将输出节点上拉到输出供电电压时生成的电流。

根据示例性实施例，输入数据信号可以在时钟信号之后激活。

根据示例性实施例，该方法可以包括响应于输出数据信号的反相信号来阻挡上拉电流。

根据示例性实施例，该方法可以包括响应于时钟信号的延迟反相信号阻挡下拉电流。时钟信号和输出数据信号的反相信号的激活周期短于时钟信号和时钟信号的延迟反相信号的激活周期。

附图说明

通过下面的示例性实施例的详细描述，结合附图，上文的和/或其他的方面和优点将变得更加显而易见并且更易于理解，在附图中：

图1是说明了传统的电平转换触发器的电路图；

图2是说明了另一传统的电平转换触发器的电路图；

图3是说明了根据示例性实施例的电平转换触发器的电路图；

图4是根据输出供电电压的改变将示例性实施例的传播延迟时间与传统的触发器的传播延迟时间进行比较的示例性曲线图；

图5是根据输出供电电压的改变将示例性实施例消耗的电流量与传统的触发器消耗的电流量进行比较的示例性曲线图；以及

图6是根据输出供电电压的改变将示例性实施例的功率延迟积(PDP)与传统的触发器的PDP进行比较的表格。

具体实施方式

下面将通过参考附图更加全面地描述示例性实施例。然而，实施例可以具有许多不同的形式并且不应被解释为限于此处描述的示例性实施例。而是，这些示例性实施例被提供用于使本公开内容是详尽的和完整的，并且向本领域的技术人员全面传达本发明的范围。在附图中，出于清楚起见，层和区域的厚度可被放大。

应当理解，当部件被称为“位于…上面”、“连接到”或者“联接到”另一部件时，其可以直接位于该另一部件上面、直接连接到或联接到该另一部件，或者可以存在中间的部件。相反地，当部件被称为“直接位于…上面”、“直接连接到”或者“直接联接到”另一部件时，不存在中间的部件。如此处使用的术语“和/或”包括一个或多个相关联的列出项的任何和所有组合。

应当理解，尽管此处使用术语第一、第二、第三等来描述多种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于使一个元件、部件、区域、层或部分区别于另一元件、部件、区域、层或部分。因此，在不偏离示例性实施例的教授内容的前提下，下面讨论的第一元件、部件、区域、层或部分可被称为第二元件、部件、区域、层或部分。

空间关系术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，在此处用于易化描述，以描述如附图中说明的一个部件或特征相对于其他部件或特征的关系。应当理解，空间关系术语除了涵盖附图中示出的取向外，也涵盖设备在使用或操作中的不同的取向。

此处使用的术语仅用于描述特定的示例性实施例，并非是限制性的。除非上下文另外指出，否则如此处使用的单数形式“个”也意图包括复数形式。还应当进一步理解，本说明书中使用的术语“包括”指明了所陈述的特征、整体、步骤、操作、元件、和/或部件的存在，但是并未排除一个或多个其他的特征、整体、步骤、操作、元件、和/或部件的存在或添加。

除非另外定义，否则此处使用的所有术语(包括技术性和科学性术语)具有与示例性实施例所属领域的普通技术人员通常理解的意义相同的意义。应当进一步理解，除非此处明确定义，否则诸如常用词典中定义的术语，应被解释为具有与其在相关领域的背景下的意义一致的意义，并且不应被解释为理想化的或者过于正规的含义。

现将参考附图中说明的示例性实施例，在全部附图中相同的参考数字表示相同的部件。

图3是说明了根据示例性实施例的电平转换触发器300的电路图。参考图3，电平转换触发器300可以响应于时钟信号CK，将具有输入供电电压VDDL(例如，1.5V)的输入数据信号D转换为具有输出供电电压VDDH(例如，2V到6.5V)的输出数据信号Q，该输出供电电压VDDH(例如，2V到6.5V)大于输入供电电压VDDL。时钟信号CK可以在接地电压VSS和输入供电电压VDDL之间交替变化。

输入数据信号D可以具有正的设置时间和负的设置时间。正的设置时间可以指出，输入数据信号D在时钟信号CK之前激活。负的设置时间可以指出，输入数据信号D在时钟信号CK之后激活。如果输入数据信号D具有负的设置时间，则电平转换触发器300对于时钟偏移有较强的抵抗力。

电平转换触发器300可以包括电流镜电路310、时钟电路320、数据输入电路330、开关晶体管340、和/或锁存电路350。

数据输入电路330可以响应于输入数据信号D生成上拉电流或下拉电流，该输入数据信号D可以具有输入供电电压VDDL或接地电压VSS。

如果电平转换触发器300执行输出数据信号Q的上拉操作，则上拉电流可以流过电流镜电路310的电压源晶体管311和第一上拉晶体管312、时钟电路320的第一时钟晶体管323、数据输入电路330的第一输入晶体管331、和/或开关晶体管340。如果电平转换触发器300执行输出数据信号Q的下拉操作，则下拉电流可以流过第二时钟晶体管324、时钟电路320的第三时钟晶体管325、和/或数据输入电路330的第二输入晶体管333。

数据输入电路330可以包括第一输入晶体管331、第一反相器332、和第二输入晶体管333。第一和第二输入晶体管331和333可以是N沟道金属氧化物半导体(NMOS)晶体管。第一和第二输入晶体管331和333可以是具有较低的耐受电压的电压较低的晶体管。

第一输入晶体管331可以包括接收输入数据信号D的栅极、连接到开关晶体管340的漏极的源极、和/或连接到时钟电路320的第一时钟晶体管323的源极的漏极。第一反相器332可以接收输入供电电压VDDL作为电源电压，并且可以使输入数据信号D反相。第二输入晶体管333可以包括接收第一反相器332的输出信号的栅极、连接到接地电压VSS的源极、和/或连接到时钟电路320的第三时钟晶体管的源极的漏极。

时钟电路320可以响应于具有输入供电电压VDDL或接地电压VSS的时钟信号CK向内部节点NI提供上拉电流或者向输出节点NO提供下拉电流。

时钟电路320可以包括缓冲器321、第二反相器322、第一时钟晶体管323、第二时钟晶体管324、和/或第三时钟晶体管325。第一到第三时钟晶体管323、324和325可以是NMOS晶体管。第一时钟晶体管323可以是具有较高的耐受电压的电压较高的晶体管，并且第二和第三时钟晶体管324和325可以是电压较低的晶体管。

缓冲器321可以接收输入供电电压VDDL作为电源电压，并且可以缓冲时钟信号CK。第二反相器322可以接收输入供电电压VDDL作为电源电压，并且可以通过使缓冲器321的输出信号反相来生成延迟反相时钟信号CKDB。第一时钟晶体管323可以响应于被激活到高电平例如输入供电电压VDDL的时钟信号CK，向内部节点NI提供上拉电流。第一时钟晶体管323的漏极可以连接到内部节点NI。第二时钟晶体管324可以响应于被激活到高电平例如输入供电电压VDDL的时钟信号CK，向输出节点NO提供下拉电流。第二时钟晶体管的漏极可以连接到输出节点NO。第三时钟晶体管325可以响应于被激活到高电平例如输入供电电压VDDL的延迟反相时钟信号CKDB，向第二时钟晶体管324的源极提供下拉电流。第三时钟晶体管325的漏极可以连接到第二时钟晶体管324的源极。第三时钟晶体管325可以响应于被激活到低电平例如接地电压VSS的延迟反相时钟信号CKDB，阻挡下拉电流。

第二和第三时钟晶体管324和325可以在时钟信号CK和延迟反相时钟信号CKDB被激活到高电平例如输入供电电压VDDL的周期中导通，并且/或者执行下拉操作。如果输出供电电压VDDH较高，则激活周期可被设定为较长，该激活周期是时钟信号CK和时钟信号CK的延迟反相信号CKDB是高电平的时间间隔，如果输出供电电压VDDH较低，则时钟信号CK和时钟信号CK的延迟反相信号CKDB的激活周期可被设定为较短。

电流镜电路310可以响应于提供给内部节点NI的上拉电流，执行电流镜操作并且将输出节点NO上拉到(例如驱动到)输出供电电压VDDH。电流镜电路310可以包括电压源晶体管311和/或第一上拉晶体管312。电压源晶体管311和第一上拉晶体管312可以是P沟道金属氧化物半导体(PMOS)晶体管。电压源晶体管311和第一上拉晶体管312可以是电压较高的晶体管。

电压源晶体管311可以具有二极管结构并且包括连接到输出供电电压VDDH的源极。电压源晶体管311的栅极和漏极可以连接到内部节点NI。第一上拉晶体管312可以包括连接到输出供电电压VDDH的源极、连接到电压源晶体管311的栅极的栅极、和/或连接到输出节点NO的漏极。电压源晶体管311的例如沟道长度和/或宽度的尺寸，可以与第一上拉晶体管312的例如沟道长度和/或宽度的尺寸相同。

锁存电路350可以锁存由输出节点NO生成的输出数据信号Q，并且/或者生成输出数据信号Q的反相信号QB。锁存电路350可以包括第二上拉晶体管351、第三反相器352、和/或尺寸较小的例如沟道长度和/或宽度较小的下拉晶体管353。第二上拉晶体管351可以是PMOS晶体管，以及下拉晶体管353可以是NMOS晶体管。第二上拉晶体管351和下拉晶体管353可以是电压较高的晶体管。

第三反相器352可以接收输出供电电压VDDH作为电源电压，并且可以通过使输出数据信号Q反相来生成输出数据信号Q的反相信号QB。第二上拉晶体管351可以响应于第三反相器352的输出信号QB，将输出节点NO上拉到输出供电电压VDDH。第二上拉晶体管351的漏极可以连接到输出节点NO并且/或者第二上拉晶体管351的源极可以连接到输出供电电压VDDH。

下拉晶体管353可以响应于第三反相器352的输出信号QB将输出节点NO下拉到接地电压VSS。下拉晶体管353的源极可以连接到接地电压VSS并且/或者下拉晶体管353的漏极可以连接到输出节点NO。例如，下拉晶体管353可以通过使用输入到内部节点NI的外部噪声，防止输出节点NO变为高电平例如输出供电电压VDDH。如果时钟信号CK从高电平例如输入供电电压VDDL变换到低电平例如接地电压VSS，则下拉晶体管353可以通过耦合电容来移除输出节点NO中生成的耦合噪声，并且/或者控制输出节点NO的电压，由此使输出节点NO更加准确地保持在接地电压VSS。

开关晶体管340可以是NMOS晶体管，并且开关晶体管340的源极可以连接到接地电压VSS。开关晶体管340可以响应于被灭活到低电平例如接地电压VSS的输出数据信号Q的反相信号QB，阻挡上拉电流。

开关晶体管340和第一时钟晶体管323可以在时钟信号CK和输出数据信号Q的反相信号QB被激活的周期中导通以执行上拉操作。开关晶体管340可以在将输出节点NO上拉到输出供电电压VDDH并且超过第三反相器352的延迟时间之后阻挡上拉电流。因此，时钟信号CK和输出数据信号Q的反相信号QB的激活周期，例如这两个信号均为高电平的周期，可以短于时钟信号CK和时钟信号CK的延迟反相信号CKDB的激活周期。由于上拉电流在时钟信号CK和时钟信号CK的反相信号QB的相对较短的激活周期中流动，因此开关晶体管340可以减少由电平转换触发器300消耗的电流量。

触发器中的输入数据信号D可以具有正的设置时间。因此，为了减少电平转换触发器300的寄生电容，数据输入电路330可以连接到时钟电路320和/或连接在开关晶体管340和接地电压VSS之间。

电平转换触发器300可以包括上拉电路和/或下拉电路。上拉电路可以响应于输入数据信号D和时钟信号CK将输出节点NO驱动到输出供电电压VDDH。上拉电路可以包括电流镜电路310、时钟电路320的第一时钟晶体管323、数据输入电路330的第一输入晶体管331、和/或开关晶体管340。电流镜电路310可以响应于由输入数据信号D生成的上拉电流将输出节点NO上拉到输出供电电压VDDH。下拉电路可以响应于输入数据信号D和时钟信号CK将输出节点NO驱动到接地电压VSS。下拉电路可以包括时钟电路320的第二和第三时钟晶体管324和325和/或数据输入电路330的第二输入晶体管333。

电平转换触发器300的上拉操作可以解释如下。如果输入数据信号D在时钟信号CK和输出数据信号Q的反相信号QB的激活周期中从低电平例如接地电压VSS变换到高电平例如输入供电电压VDDL，则流过上拉电路的上拉电流将被提供给输出节点NO，并且/或者输出节点NO可被上拉到输出供电电压VDDH。如果执行上拉操作，则输出节点NO可由电流镜电路310的第一上拉晶体管312充分驱动。如果超过第三反相器352的延迟时间，则锁存电路350的第二上拉晶体管351可以额外地驱动输出节点NO。第二上拉晶体管351驱动输出节点NO时生成的电流可以较小。

如果执行使用电流镜电路310的上拉操作，则不会发生传统技术中通常发生的晶体管之间的冲突并且/或者没有短路电流流动。因此，可以提高上拉操作的速度，并且可以减少由电平转换触发器300消耗的电流量。

如果执行上拉操作，则内部节点NI的电压可以改变为输出供电电压VDDH-Vgs(栅极-源极电压)，并且/或者如果上拉操作完成，则内部节点NI的电压可以改变为输出供电电压VDDH。Vgs可以指出电流镜电路310中的电压源晶体管311的栅极相对于源极的电压。Vgs是内部节点NI的电压改变，相比于图1中说明的传统的电平转换触发器100的节点NX的摆动范围可以小很多。因此，可以提高上拉操作的速度并且/或者可以减少由电平转换触发器300消耗的电流量。

电平转换触发器300的下拉操作可以解释如下。如果输入数据信号D在时钟信号CK和时钟信号CK的延迟反相信号CKDB的激活周期中从高电平例如输入供电电压VDDL变换到低电平例如电源电压VSS，则流过下拉电路的下拉电流可被提供给输出节点NO，并且输出节点NO可被下拉到接地电压VSS。如果执行下拉操作，则在数据输入电路330的第二输入晶体管333和锁存电路350的第二上拉晶体管351之间可能发生冲突。然而，由于第二输入晶体管333相比于第二上拉晶体管351是尺寸较小的例如沟道长度和/或宽度较小的PMOS晶体管，因此可以减少由冲突引起的短路电流。

如上文所述，上拉操作和下拉操作的操作速度和/或消耗的电流量可以根据NMOS晶体管323、324、325、331、333和/或340的例如沟道长度和/或宽度的尺寸以及输入供电电压VDDL的电平而非输出供电电压VDDH的电平而确定。因此，电平转换触发器300可以对较宽范围的输出供电电压VDDH的改变较不敏感，并且可以根据输出供电电压VDDH的改变保持传播延迟时间。因此，如果输入供电电压VDDL和输出供电电压VDDH之间的差较大并且所使用的输出供电电压VDDH的范围较宽，则可以使用根据示例性实施例的电平转换触发器300。

输出数据信号Q的上拉操作和下拉操作的速度可以根据电流镜电路310的电流镜比的改变或者数据输入电路330的第一和第二输入晶体管331和333的例如沟道长度和/或宽度的尺寸的改变而进行调节。由于执行上拉操作的MOS晶体管的数目可能大于执行下拉操作的MOS晶体管的数目，并且/或者上拉路径的寄生电容(例如内部节点NI的寄生电容)可能大于下拉路径的寄生电容，因此上拉操作的速度可以慢于下拉操作的速度。例如，电流镜电路310的第一上拉晶体管312的例如沟道长度和/或宽度的尺寸可以是电流镜电路310的电压源晶体管311的例如沟道长度和/或宽度的尺寸的两倍。因此，如果数据输入电路330的第一输入晶体管331的例如沟道长度和/或宽度的尺寸和第二输入晶体管333的例如沟道长度和/或宽度的尺寸减小约50％，则上拉操作的速度和下拉操作的速度可以变得相同。

图4是根据输出供电电压的改变将示例性实施例中的示例性传播延迟时间与传统技术中的示例性传播延迟时间比较的示例性曲线图。

在图4中，“CA1”指出了图1中说明的传统的电平转换触发器100的传播延迟时间，“CA2”指出了图2中说明的传统的电平转换触发器200的传播延迟时间，并且“PI”指出了根据图3中说明的示例性实施例的电平转换触发器300的传播延迟时间。传播延迟时间是当输出数据信号增加到例如输出供电电压VDDH的高电平时的时钟到输出时间与当输出数据信号降低到例如接地电压VSS的低电平时的时钟到输出时间之间的平均值，其中假设输入供电电压VDDL是1.5V。

参考图4，在约2V与6.5V之间的输出电源区间中，传播延迟时间PI至少比传播延迟时间CA1和CA2小25％。PI的根据输出供电电压改变的传播延迟时间变化是182psec，其相比于CA1的根据输出供电电压改变的386psec的传播延迟时间变化是较小的。

图5是根据输出供电电压的改变将示例性实施例中消耗的电流量与传统技术中消耗的电流量比较的示例性曲线图。在图5中，“CA1”指出了图1中说明的传统的电平转换触发器100消耗的电流量，“CA2”指出了图2中说明的传统的电平转换触发器200消耗的电流量，并且“PI”指出了根据图3中说明的示例性实施例的电平转换触发器300消耗的电流量。参考图5，在相对较高的输出供电电压VDDH处，相比于传统技术中消耗的电流量CA1和CA2，示例性实施例中消耗的电流量PI是较小的。

图6是根据输出供电电压的改变将示例性实施例的功率延迟积(PDP)与传统技术的PDP比较的表格。

在图6中，“传统技术1”指出了图1中说明的传统的电平转换触发器100，“示例性实施例”指出了图3中说明的电平转换触发器300，并且表格中的仿真结果是在电平转换触发器电路的周围温度为25℃时获得的。

参考图6，如果输出供电电压VDDH是2V，则示例性实施例的PDP相比于传统技术1的PDP降低24％。如果输出供电电压VDDH是4V，则示例性实施例的PDP相比于传统技术1的PDP降低22％。如果输出供电电压VDDH是6V，则示例性实施例的PDP相比于传统技术1的PDP降低42％。

图4、5和6中示出的值是示例性实施例和传统技术的电平转换触发器的示例性仿真值，该电平转换触发器利用0.13μm工艺使用电压较低的晶体管和电压中等的晶体管设计的。电压较低的晶体管的耐受电压是1.5V，电压较低的晶体管的最小沟道长度是0.13μm，并且电压较低的晶体管的阈值电压是0.59V。电压中等的晶体管的耐受电压是6V，电压中等的晶体管的最小沟道长度是0.7μm，并且电压中等的晶体管的阈值电压是0.7V。

由于上拉操作和下拉操作的速度可以根据输入供电电压而非输出供电电压的电平而确定，因此根据示例性实施例的电平转换触发器可以对较宽范围的输出供电电压的改变较不敏感，并且/或者可以根据输出供电电压的改变保持传播延迟时间。由于在使用电流镜电路的上拉操作中未发生冲突，并且/或者可以减少下拉操作中的冲突，因此根据示例性实施例的电平转换触发器可以减少消耗的电流量并且/或者更加迅速地操作。

尽管在本说明书和附图中示出和描述了示例性实施例，但是本领域的技术人员应当认识到，在不偏离本发明的原理和精神的前提下，可以改变所说明的和/或描述的示例性实施例。

Claims (16)

1.一种电平转换触发器，包括：

数据输入电路，其被配置为，响应于具有小于输出供电电压的输入供电电压和接地电压两者之一的输入数据信号，生成上拉电流；

时钟电路，其被配置为，响应于具有所述输入供电电压和所述接地电压的时钟信号，向内部节点提供所述上拉电流；

电流镜电路，其被配置为，响应于提供给所述内部节点的所述上拉电流，将输出节点上拉到所述输出供电电压；和

锁存电路，其被配置为锁存在所述输出节点处生成的输出数据信号，

其中：所述数据输入电路被配置为响应于所述输入数据信号来生成下拉电流，并且所述时钟电路被配置为响应于所述时钟信号向所述输出节点提供所述下拉电流，

所述电平转换触发器进一步包括：开关晶体管，其被配置为响应于所述输出数据信号的反相信号阻挡所述上拉电流，其中所述开关晶体管的源极连接到所述接地电压，

其中，所述数据输入电路包括：第一输入晶体管，其包括被配置为接收所述输入数据信号的栅极和连接到所述开关晶体管的漏极的源极；第一反相器，其被配置为使所述输入数据信号反相；和第二输入晶体管，其包括被配置为接收所述第一反相器的输出信号的栅极和连接到所述接地电压的源极，

其中，所述时钟电路包括：缓冲器，其被配置为缓冲所述时钟信号；第二反相器，其被配置为通过使所述缓冲器的输出信号反相来生成延迟反相时钟信号；第一时钟晶体管，其被配置为响应于所述时钟信号向所述内部节点提供所述上拉电流，所述第一时钟晶体管的源极连接到所述第一输入晶体管的漏极；第二时钟晶体管，其被配置为响应于所述时钟信号向所述输出节点提供所述下拉电流，所述第二时钟晶体管的源极连接到所述第二输入晶体管的漏极；和第三时钟晶体管，其被配置为响应于所述延迟反相时钟信号向所述第二时钟晶体管的源极提供所述下拉电流。

2.如权利要求1所述的电平转换触发器，其中，所述输入数据信号在所述时钟信号之后被激活。

3.如权利要求1所述的电平转换触发器，其中，所述数据输入电路连接到所述时钟电路并且连接在所述开关晶体管和所述接地电压之间。

4.如权利要求1所述的电平转换触发器，其中

所述第三时钟晶体管被配置为响应于所述延迟反相时钟信号阻挡所述下拉电流，并且

所述时钟信号和所述输出数据信号的反相信号的激活周期短于所述时钟信号和所述延迟反相时钟信号的激活周期。

5.如权利要求4所述的电平转换触发器，其中，所述电流镜电路包括：

电压源晶体管，其包括连接到所述输出供电电压的源极和连接到所述内部节点的栅极和漏极；和

第一上拉晶体管，其包括连接到所述输出供电电压的源极、连接到所述电压源晶体管的栅极的栅极和连接到所述输出节点的漏极。

6.如权利要求5所述的电平转换触发器，其中，所述电压源晶体管的沟道宽度和长度的至少之一的尺寸与所述第一上拉晶体管的沟道宽度和长度的至少之一相同。

7.如权利要求5所述的电平转换触发器，其中，所述电压源晶体管的沟道宽度和长度的至少之一、所述第一上拉晶体管的沟道宽度和长度的至少之一、所述第一输入晶体管的沟道宽度和长度的至少之一、以及所述第二输入晶体管的沟道宽度和长度的至少之一被调节为，使将所述输出节点上拉到所述输出供电电压的速度和将所述输出节点下拉到所述接地电压的速度的至少之一改变。

8.如权利要求5所述的电平转换触发器，其中，所述锁存电路包括：

第三反相器，其被配置为使所述输出数据信号反相以输出所述输出数据信号的反相信号；

第二上拉晶体管，其被配置为响应于所述输出数据信号的反相信号将所述输出节点上拉到所述输出供电电压；和

下拉晶体管，其被配置为响应于所述输出数据信号的反相信号将所述输出节点下拉到所述接地电压。

9.如权利要求8所述的电平转换触发器，其中，所述第二输入晶体管的沟道宽度和长度的至少之一小于所述第二上拉晶体管的沟道宽度和长度的至少之一。

10.如权利要求1所述的电平转换触发器，其中，所述电流镜电路的电流镜比被调节为使将所述输出节点上拉到所述输出供电电压的速度和将所述输出节点下拉到所述接地电压的速度的至少之一改变。

11.一种用于权利要求1的电平转换触发器的方法，包括：

响应于具有小于输出供电电压的输入供电电压和接地电压两者之一的输入数据信号，生成上拉电流，包括：接收所述输入数据信号；使所述输入数据信号反相；以及接收所述第一反相器的输出信号；

响应于具有所述输入供电电压和所述接地电压的时钟信号，向内部节点提供所述上拉电流，包括：缓冲所述时钟信号；通过使所述缓冲器的输出信号反相来生成延迟反相时钟信号；响应于所述时钟信号向所述内部节点提供所述上拉电流；响应于所述时钟信号向所述输出节点提供所述下拉电流；以及响应于所述延迟反相时钟信号向所述第二时钟晶体管的源极提供所述下拉电流；

响应于提供给所述内部节点的所述上拉电流执行电流镜操作，以将输出节点上拉到所述输出供电电压；并且

锁存在所述输出节点处生成的输出数据信号，

所述方法进一步包括：

响应于所述输入数据信号来生成下拉电流；

响应于所述时钟信号向所述输出节点提供所述下拉电流；

响应于所述输出数据信号的反相信号阻挡所述上拉电流。

12.如权利要求11所述的方法，进一步包括：

调节所述电流镜操作的电流镜比，以调节将所述输出节点上拉到所述输出供电电压的速度和将所述输出节点下拉到所述接地电压的速度的至少之一。

13.如权利要求11所述的方法，其中，锁存所述输出数据信号包括：响应于所述输出数据信号的反相信号将所述输出节点下拉到所述接地电压。

14.如权利要求11所述的方法，其中

锁存所述输出数据信号包括响应于所述输出数据信号的反相信号将所述输出节点上拉到所述输出供电电压，并且

当响应于所述反相信号将所述输出节点上拉到所述输出供电电压时生成的电流小于当通过所述电流镜操作将所述输出节点上拉到所述输出供电电压时生成的电流。

15.如权利要求11所述的方法，其中，所述输入数据信号在所述时钟信号之后被激活。

16.如权利要求11所述的方法，进一步包括：

响应于所述时钟信号的延迟反相信号阻挡所述下拉电流，

其中，所述时钟信号和所述输出数据信号的反相信号的激活周期短于所述时钟信号和所述时钟信号的延迟反相信号的激活周期。

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