JPH10208488A

JPH10208488A - チャージポンプ出力制御回路

Info

Publication number: JPH10208488A
Application number: JP843997A
Authority: JP
Inventors: Hiroaki Nakai; 宏明中井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-01-21
Filing date: 1997-01-21
Publication date: 1998-08-07

Abstract

(57)【要約】【課題】出力端子の電位が安定するチャージポンプ出
力制御回路を得る。【解決手段】チャージポンプ回路１１はクロックが入
力される毎に出力端子ＯＵＴ１に電荷を供給する。コン
パレータＣＰ２は出力端子ＯＵＴ１からの電位と入力端
子ＩＮＣＰ２の電位とを大小関係を判断する。ブースト
回路４０はコンパレータＣＰ２からの判断結果に応じて
発振器２１からのクロックの振幅をＶｃｃ＋αにしたり
Ｖｃｃにしたりする。チャージポンプ回路１１中のトラ
ンジスタのソースからドレインへ移動する電荷の量は、
クロックの振幅に左右される。したがって、クロック毎
に出力端子ＯＵＴ１に供給される電荷の量が調節され、
出力端子ＯＵＴ１に生じる大きなリップルを抑制でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、チャージポンプ
回路の出力を制御するチャージポンプ出力制御回路に関
する。

【０００２】

【従来の技術】図１１は、従来のチャージポンプ出力制
御回路ＣＰＣ９を含む回路図である。コンパレータＣＰ
９は、抵抗Ｒ１及びＲ２のノードｎＲを介した電位が入
力端子ＩＮＣＰ９に入力される電位より大きいとき、”
Ｈ”レベルの信号を出力する。発振器２９は、”Ｌ”レ
ベルの信号が入力端子ＩＮ２に入力されているとき、ク
ロックを出力し、”Ｈ”レベルの信号が入力されている
とき、固定したレベルを出力する。クロックドライバー
３９は、発振器２９が生成したクロックから互いに相補
的なクロックを生成して出力する。チャージポンプ回路
１９は、クロックが入力されているか否かに応じて、す
なわち、”Ｈ”レベルの信号が入力端子ＩＮ２に入力さ
れているか否かに応じて、出力端子ＯＵＴ１に電荷を充
電したり、しなかったりする。結局、出力端子ＯＵＴ１
の電位は、次式の目標電位Ｖref1になるように制御され
る。

【０００３】目標電位Ｖref1 ＝入力端子ＩＮＣＰ９の電位×（Ｒ１＋Ｒ２）／Ｒ２ ……（式１）図１２は、従来の他のチャージポンプ出力制御回路ＣＰ
Ｃ９’を含む回路図である。チャージポンプ回路１９
は、”Ｈ”レベルの信号が入力端子ＩＮ２に入力されて
いるか否かに応じて、出力端子ＯＵＴ１に電荷を充電し
たり、しなかったりする。出力端子ＯＵＴ１の電位がダ
イオードＤＩのジャンクション耐圧に達すると、ダイオ
ードＤＩを介して出力端子ＯＵＴ１からグランドへ流れ
るリーク電流が急増する。この結果、出力端子ＯＵＴ１
の電位が低下する。結局、出力端子ＯＵＴ１の電位は、
出力端子ＯＵＴ１の電位がダイオードＤＩのジャンクシ
ョン耐圧に達する直前の電位（クランプ電位）に制御さ
れる。

【０００４】なお、１周期のクロックが入力される毎に
出力端子ＯＵＴ１に充電される電荷量ΔＱに対する、出
力端子ＯＵＴ１の電位の増加量ΔＶは、概略的に次式の
通りである。 ΔＶ＝ΔＱ／Ｃ ……（式２）なお、式２において、Ｃは負荷１００中の負荷容量であ
る。また、同式において、出力端子ＯＵＴ１の電荷の放
電は無視している。

【０００５】以上のチャージポンプ出力制御回路の内で
図１１に示した回路ＣＰＣ９では、次のような問題点が
ある。たとえば、図１１の回路を含むフラッシュメモリ
（Flash memory）を考える。負荷１００にはメモリセル
等が含まれる。フラッシュメモリには、書き込みモード
（Program opertion）及び消去モード（Erase opertio
n）、さらには読み出しモード（Read opertion）があ
る。図１３及び図１４は、メモリセルに含まれるＭＯＳ
トランジスタを示す。図１３における−９Ｖ，１０Ｖは
消去モードにおけるメモリセルに印加する電圧を示して
いる。図１４における−９Ｖ，６Ｖ，ゼロＶは書き込み
モードにおけるメモリセルに印加する電圧を示してい
る。なお、図１３及び図１４において、Ｚはハイインピ
ーダンスを示す。また、図１３及び図１４のＭＯＳトラ
ンジスタのソース電極は、ＳＬ線と呼ばれるメモリセル
を制御するための配線（図示しない配線）に接続され、
ドレイン電極はビット線（図示しない配線）と接続さ
れ、ゲート電極はワード線（図示しない配線）と接続さ
れている。このように各電極は、異なる配線に接続され
ていて、各電極に印加する目標電位Ｖref1は様々であ
る。さらに、ＭＯＳトランジスタの各電極に印加する目
標電位Ｖref1は、各モードによって異なる。

【０００６】チャージポンプ回路１９の出力端子ＯＵＴ
１の電位は、直接、メモリセルに印加されるため、単に
書き込み動作又は読み出し動作を行うというのみならず
フラッシュメモリの信頼性を得るためにも、チャージポ
ンプ回路１９の出力端子ＯＵＴ１の電位を目標電位Ｖre
f1になるように安定して制御する必要がある。従って、
図１１のチャージポンプ回路１９の場合には、フラッシ
ュメモリに含まれるチャージポンプ回路１９の出力端子
ＯＵＴ１の電位を安定化するために、電荷量ΔＱをでき
る限り大きくする必要がある。この理由は主として次の
２つの理由による。

【０００７】上述のモード毎に負荷容量の大きさが異
なる。また、書き込みモードでも書き込むデータ毎に負
荷容量の大きさが異なる。したがって、どの負荷容量に
対しても、出力端子ＯＵＴ１の電位を安定化するために
は、最も大きい負荷容量に対して電荷量ΔＱを大きくす
る必要がある。

【０００８】また、図１５は、書き込みモードにおけ
る、正電位を出力するチャージポンプ回路の出力電位及
び負電位を出力するチャージポンプ回路の出力電位の例
を示すタイミングチャートである。同図に示すように、
チャージポンプ回路は、所望の目標電位Ｖref1が６Ｖ，
−９Ｖである電圧を、パルス幅に対して十分短い立ち上
がり時間で、出力しなければならない。この理由は、立
ち上がり時間が長くなるほど、目標電位を満たす期間が
短くなるためである。したがって、立ち上がり時間を十
分短くするためには、できる限り電荷量ΔＱを大きくす
る必要がある。

【０００９】

【発明が解決しようとする課題】

（１）図１１のチャージポンプ出力制御回路ＣＰＣ９に
おける問題点は次の通りである。すなわち、大きさが異
なる異なる負荷容量のうち、非常に小さい負荷容量が存
在する場合がある。たとえば、書き込みモードにおいて
は、多数のビット線を同時に駆動するのが通常である。
しかし、たった１本のビット線しか駆動しない場合があ
り、このとき、負荷容量は非常に小さくなる。このよう
に、負荷容量が非常に小さいとき、式２により、出力端
子ＯＵＴ１の電位の増加量ΔＶが大きくなる。しかも、
電荷量ΔＱは上述したように最も大きい容量に対して設
定されているため、出力端子ＯＵＴ１の電位の増加量Δ
Ｖは非常に大きくなる。したがって、目標電位Ｖref1を
大きく越えた電位（リップル）が生じることで、出力端
子ＯＵＴ１の電位は安定しないという問題点がある。

【００１０】また、この大きなリップルを軽減するため
に出力端子ＯＵＴ１にデカップル容量を負荷する方法が
ある。しかし、この方法は、図１５の立ち上がり時間が
増えるという問題点がある。

【００１１】（２）図１２のチャージポンプ出力制御回
路ＣＰＣ９’における問題点は次の通りである。すなわ
ち、同図の回路では大きなリップルは生じない。しか
し、同図の回路では、同図の回路のクランプ電位、すな
わち、目標電位Ｖref1を所望の値に調節することは極め
て困難であるという問題点及びチャージポンプ回路１９
は、常に、動作するため電力を消費するという問題点が
ある。

【００１２】（３）以上の通り、図１１，図１２のチャ
ージポンプ出力制御回路のいずれにも、一長一短があ
り、実用に適したものとは言えない。

【００１３】本発明は以上のような問題点を解決するた
めになされたものであり、出力端子の電位が安定し、目
標電位を容易に調節でき、さらに消費電力を抑制する新
規な構成のチャージポンプ出力制御回路を得ることを目
的とする。

【００１４】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、クロックを受け、第１及び第２の電流
電極それぞれが電荷の供給源側及び出力端子側へ接続さ
れ、当該クロックが入力される毎に前記供給源側から前
記出力端子側へ電荷を移動させるトランジスタを備えた
チャージポンプ回路について、負荷が接続された前記出
力端子の電位を調節するチャージポンプ出力制御回路で
あって、予め設定された目標電位及び認識電位と、前記
出力端子からの電位とを受け、これらの大小関係の比較
を行う比較手段と、前記比較手段から比較結果を受け、
当該比較結果に応じて、前記出力端の電位が前記目標電
位になり、かつ、前記出力端の電位が前記認識電位を越
えないように、前記出力端における電荷の量を調節する
電荷量調節手段とを備える。

【００１５】本発明の請求項２に係る課題解決手段にお
いて、前記電荷量調節手段は、前記比較結果に応じて前
記クロックの振幅を調節することで、前記第１及び第２
の電流電極間の前記電荷の移動する量を調節するための
クロック振幅調節手段を含む。

【００１６】本発明の請求項３に係る課題解決手段にお
いて、前記比較手段は、前記出力端の電位を受け、前記
出力端子の電位を第１の電位に変換して出力する第１の
変換手段と、前記出力端の電位を受け、前記出力端子の
電位を第２の電位に変換して出力する第２の変換手段
と、予め設定された電位と前記第１の電位とを受け、当
該予め設定された電位を前記目標電位として、これらの
大小関係の比較を行う第１の比較手段と、前記予め設定
された電位と前記第２の電位とを受け、当該予め設定さ
れた電位を前記認識電位として、これらの大小関係の比
較を行う第２の比較手段とを含む。

【００１７】本発明の請求項４に係る課題解決手段にお
いて、前記電荷量調節手段は、前記クロックを受け、前
記比較結果に応じて当該クロックを出力するか否かを選
択することで、前記出力端における電荷の量を調節する
ためのクロック出力選択手段と、前記クロックに代えて
前記クロック出力選択手段からの出力を受ける疑似チャ
ージポンプ回路とを含み、前記疑似チャージポンプ回路
の出力端子は前記チャージポンプ回路の出力端子に接続
されている。

【００１８】本発明の請求項５に係る課題解決手段にお
いて、前記電荷量調節手段は、前記比較手段から比較結
果を受け、当該比較結果を保持する比較結果保持手段を
含み、当該比較結果保持手段が保持している比較結果に
応じて、前記出力端における電荷の量を調節する。

【００１９】

【発明の実施の形態】

実施の形態１．図１は本発明の実施の形態１におけるチ
ャージポンプ出力制御回路ＣＰＣ１を含む回路図であ
る。同図において、１１はチャージポンプ回路、２１は
発振器、３０はクロックドライバー、４０はブースト回
路（クロック振幅調節手段）、５０はラッチ回路（比較
結果保持手段）、１００は負荷容量Ｃが変化する負荷、
ＣＰ１はコンパレータ（第１の比較手段）、ＣＰ２はコ
ンパレータ（第２の比較手段）、Ｒ１及びＲ２は抵抗で
ある。なお、図１の回路は、従来の技術で説明したよう
なフラッシュメモリに含まれ、負荷１００にはメモリセ
ル等が含まれる。

【００２０】次に図１の回路の構成について説明する。
チャージポンプ回路１１の出力端子ＯＵＴ１は、負荷１
００と、直列に接続した抵抗Ｒ１及びＲ２のそれぞれを
介して、グランドとに接続されている。コンパレータＣ
Ｐ１及びＣＰ２の正入力端子は抵抗Ｒ１及びＲ２の接続
点であるノードｎＲに接続されている。コンパレータＣ
Ｐ１及びＣＰ２の負入力端子はそれぞれ入力端子ＩＮＣ
Ｐ１及びＩＮＣＰ２に接続されている。コンパレータＣ
Ｐ１の出力端子ＯＵＴＣＰ１は発振器２１の入力端子Ｉ
Ｎ２に接続されている。発振器２１の出力端子ＯＵＴ２
はクロックドライバー３０の入力端子ＩＮ３に接続され
ている。クロックドライバー３０の出力端子ＯＵＴ３及
びＯＵＴＢ３はそれぞれブースト回路４０の入力端子Ｉ
Ｎ４及びＩＮＢ４に接続されている。ブースト回路４０
の出力端子ＯＵＴ４及びＯＵＴＢ４はそれぞれチャージ
ポンプ回路１１の入力端子ＩＮ１及びＩＮＢ１に接続さ
れている。

【００２１】チャージポンプ回路１１の内部構成は次の
通りである。電源Ｖｃｃ・出力端子ＯＵＴ１間にトラン
ジスタＴ１，Ｔ２，…，Ｔｎ＋１が直列に接続されてい
る。入力端子ＩＮ１とトランジスタＴｋ（ｋは奇数）の
ドレインとは容量Ｃｋを介して互いに接続されている。
入力端子ＩＮ２とトランジスタＴｋ’（ｋ’は偶数）の
ドレインとは容量Ｃｋ’を介して互いに接続されてい
る。各トランジスタＴｉ（ｉ＝１，２，……，ｎ＋１）
は、そのソース・ゲート間が接続されている。このよう
に、チャージポンプ回路１１は、クロックを受け、ソー
ス電極，ドレイン電極それぞれが電源Ｖｃｃ（電荷の供
給源）側及び出力端子ＯＵＴ１側へ接続され、当該クロ
ックが入力される毎に電源Ｖｃｃ側から出力端子ＯＵＴ
１側へ電荷を移動させるトランジスタＴｉを備えてい
る。なお、トランジスタＴｉのソース電極，ドレイン電
極のうちの一方が第１の電流電極であり、他方が第２の
電流電極であり、トランジスタＴｉのゲート電極が制御
電極である。

【００２２】図２〜図５はそれぞれ発振器２１，クロッ
クドライバー３０，ブースト回路４０及びラッチ回路５
０の内部構成の例を示す回路図である。なお、図５にお
いて、ＲＳＴはリセット入力端子であり、この端子に
は、通常、”Ｌ”レベルが入力されており、回路を立ち
上げたときに、リセット信号が入力される。

【００２３】本実施の形態では、コンパレータＣＰ１，
ＣＰ２，抵抗Ｒ１及びＲ２は比較手段を構成し、ラッチ
回路５０，発振器２１，クロックドライバー３０及びブ
ースト回路４０は電荷量調節手段を構成する。

【００２４】次に図１の回路の動作について説明する。
まず、図１の回路の各構成要素の動作について説明す
る。チャージポンプ回路１１は、入力端子ＩＮ１及びＩ
ＮＢ１にお互いに相補的なクロックを受けているとき、
そのクロックの１周期毎に電源Ｖｃｃから出力端子ＯＵ
Ｔ１へ電荷を移動させて充電する。そして、入力端子Ｉ
Ｎ１のクロックが”Ｌ”レベルから”Ｈ”レベルに立ち
上がることで、最終段のトランジスタＴｎ＋１のソース
及びゲートへ”Ｈ”レベルのクロックが入力されると、
トランジスタＴｎ＋１のソース側の電荷が出力端子ＯＵ
Ｔ１へ、電荷量ΔＱだけ、移動する。電荷量ΔＱは、基
板効果に左右される。電荷量ΔＱは、基板効果が大きい
とき減少し、基板効果が小さいとき増大する。基板効果
の影響を小さくするには、ゲート・ソース間の電位差を
大きくする方法や、ソース，ゲートに印加する電位を大
きくする、すなわち、クロックの振幅を大きくする方法
がある。

【００２５】発振器２１は、入力端子ＩＮ２に”Ｌ”レ
ベルの信号が入力されているとき、出力端子ＯＵＴ２に
クロックを出力し、入力端子ＩＮ２に”Ｈ”レベルの信
号が入力されているとき、出力端子ＯＵＴ２に固定した
レベルを出力する。

【００２６】クロックドライバー３０は、入力端子ＩＮ
３に入力されているクロックを反転して出力端子ＯＵＴ
３に出力し、出力端子ＯＵＴ３に出力されているクロッ
クと相補的なクロックを出力端子ＯＵＴＢ３に出力す
る。

【００２７】ブースト回路４０は、入力端子ＤＩＳＢＳ
Ｔに入力されている信号が”Ｌ”レベルのとき、入力端
子ＩＮ４及びＩＮＢ４に入力されているそれぞれのクロ
ックの振幅をＶｃｃ＋αにブーストして、出力端子ＯＵ
Ｔ４及びＯＵＴＢ４に出力する。一方、ブースト回路４
０は、入力端子ＤＩＳＢＳＴに入力されている信号が”
Ｈ”レベルのとき、入力端子ＩＮ４及びＩＮＢ４に入力
されているそれぞれのクロックの振幅をＶｃｃにして、
出力端子ＯＵＴ４及びＯＵＴＢ４に出力する。

【００２８】ラッチ回路５０は、通常、出力端子ＯＵＴ
５に”Ｌ”レベルの信号を出力しているが、入力端子Ｉ
Ｎ５に入力される信号の立ち上がりエッジを受けた後
は、出力端子ＯＵＴ５を”Ｈ”レベルに固定する。

【００２９】コンパレータＣＰ１及びＣＰ２は、正入力
端子に入力される電位が負入力端子に入力される電位よ
り大きいとき、”Ｈ”レベルの信号を出力端子ＯＵＴＣ
Ｐ１及びＯＵＴＣＰ２に出力する。一方、コンパレータ
ＣＰ１及びＣＰ２は、正入力端子に入力される電位が負
入力端子に入力される電位より小さいとき、”Ｌ”レベ
ルの信号を出力端子ＯＵＴＣＰ１及びＯＵＴＣＰ２に出
力する。

【００３０】次に、図１に示す回路全体の動作を図６及
び図７に示すタイミングチャートを用いて説明する。図
６のＶref1はチャージポンプ回路１１の出力の目標電位
である。一方、Ｖref2はチャージポンプ回路１１の出力
の特定のリップルを識別するための識別電位である。目
標電位Ｖref1と入力端子ＩＮＣＰ１の電位との関係を次
式に示す。ＩＮＣＰ１の電位＝目標電位Ｖref1×Ｒ２／（Ｒ１＋Ｒ２） ……（式３）また、識別電位Ｖref2と入力端子ＩＮＣＰ２の電位との
関係を次式に示す。ＩＮＣＰ２の電位＝識別電位Ｖref2×Ｒ２／（Ｒ１＋Ｒ２） ……（式４）なお、時刻ｔ４より前の出力端子ＯＵＴ１の電位は識別
電位Ｖref2より大きくならなかったとする。

【００３１】まず、時刻ｔ０からｔ１までを説明する。
この時刻ｔ０は、図１の回路を立ち上げた時刻である。
時刻ｔ０では、出力端子ＯＵＴ１の電位はゼロＶであ
る。出力端子ＯＵＴ１の電位がゼロＶのため、ノードｎ
Ｒの電位もゼロＶであるから、ノードｎＲの電位は入力
端子ＩＮＣＰ１の電位より小さい。したがって、コンパ
レータＣＰ１は”Ｌ”レベルを出力し、発振器２１は、
クロックを生成して出力する。クロックドライバー３０
は、出力端子ＯＵＴ３及びＯＵＴＢ３それぞれに相補的
なクロックを出力する。ノードｎＲの電位は入力端子Ｉ
ＮＣＰ２の電位より小さいため、コンパレータＣＰ２
は”Ｌ”レベルを出力し、ラッチ回路５０は”Ｌ”レベ
ルを出力したままである。したがって、ブースト回路４
０は入力端子ＩＮ４及びＩＮＢ４に入力されているクロ
ックの振幅をＶｃｃ＋αにブーストして出力する。チャ
ージポンプ回路１１は、入力端子ＩＮ１及びＩＮＢ１に
クロックが入力されているため、出力端子ＯＵＴ１に電
荷を充電する。したがって、出力端子ＯＵＴ１の電位は
上昇し、目標電位Ｖref1より大きくなる。このとき、ノ
ードｎＲの電位は入力端子ＩＮＣＰ１の電位より大き
い。したがって、コンパレータＣＰ１は時刻ｔ１で”
Ｈ”レベルを出力する。

【００３２】次に、時刻ｔ１から時刻ｔ２までを説明す
る。時刻ｔ１で出力端子ＯＵＴＣＰ１は”Ｈ”レベルで
あるため、発振器２１は、クロックの生成を停止する。
このため、クロックドライバー３０及びブースト回路４
０はそれぞれ固定したレベルを出力し、チャージポンプ
回路１１は充電を停止する。一方、出力端子ＯＵＴ１の
電荷は、抵抗Ｒ１及びＲ２やその他の図示しないリーク
パスによって、常に放電されている。したがって、出力
端子ＯＵＴ１の電位は徐々に下降し、目標電位Ｖref1よ
り小さくなる。このとき、ノードｎＲの電位は入力端子
ＩＮＣＰ１の電位より小さい。したがって、コンパレー
タＣＰ１は時刻ｔ２で”Ｌ”レベルを出力する。

【００３３】次に、時刻ｔ２から時刻ｔ３までを説明す
る。時刻ｔ２で出力端子ＯＵＴＣＰ１は”Ｌ”レベルで
あるため、発振器２１はクロックの生成を再開する。ま
た、ラッチ回路５０は”Ｌ”レベルを出力したままであ
る。したがって、ブースト回路４０は入力端子ＩＮ４及
びＩＮＢ４に入力されているクロックの振幅をＶｃｃ＋
αにブーストして出力する。チャージポンプ回路１１
は、入力端子ＩＮ１及びＩＮＢ１にクロックが入力され
ているため、出力端子ＯＵＴ１に電荷を充電する。した
がって、出力端子ＯＵＴ１の電位は上昇し、目標電位Ｖ
ref1より大きくなる。このとき、ノードｎＲの電位は入
力端子ＩＮＣＰ１の電位より大きい。したがって、コン
パレータＣＰ１は時刻ｔ３で”Ｈ”レベルを出力する。

【００３４】時刻ｔ３から時刻ｔ４までは、負荷１００
の負荷容量Ｃの変動はなく、図１の回路の動作は、時刻
ｔ１〜ｔ３の動作を繰り返すことになる。

【００３５】次に、時刻ｔ４から時刻ｔ６までを説明す
る。この期間の動作は、時刻ｔ１から時刻ｔ２までの動
作と同じであるが、時刻ｔ５で負荷容量Ｃが小さくな
る。

【００３６】次に、時刻ｔ６から時刻ｔ７までを説明す
る。時刻ｔ６で出力端子ＯＵＴＣＰ１は”Ｌ”レベルで
あるため、発振器２１はクロックの生成を再開する。ま
た、ラッチ回路５０は”Ｌ”レベルを出力したままであ
る。したがって、ブースト回路４０は入力端子ＩＮ４及
びＩＮＢ４に入力されているクロックの振幅をＶｃｃ＋
αにブーストして出力する。チャージポンプ回路１１
は、入力端子ＩＮ１及びＩＮＢ１にクロックが入力され
ているため、出力端子ＯＵＴ１に電荷を充電する。した
がって、出力端子ＯＵＴ１の電位は上昇し、目標電位Ｖ
ref1を越え、識別電位Ｖref2より大きくなる。出力端子
ＯＵＴ１の電位が識別電位Ｖref2より大きくなった理由
は、負荷容量Ｃが小さくなったためである。このとき、
ノードｎＲの電位は入力端子ＩＮＣＰ１及びＩＮＣＰ２
の電位より大きい。したがって、コンパレータＣＰ１及
びコンパレータＣＰ２は時刻ｔ７で出力端子ＯＵＴＣＰ
１及びＯＵＴＣＰ２に”Ｌ”レベルから”Ｈ”レベルを
出力する。

【００３７】次に、時刻ｔ７から時刻ｔ８までを説明す
る。時刻ｔ７でＯＵＴＣＰ２は”Ｌ”レベルから”Ｈ”
レベルに変化するため、ラッチ回路５０は出力端子ＯＵ
Ｔ５を”Ｈ”レベルに固定する。また、時刻ｔ７で出力
端子ＯＵＴＣＰ１は”Ｈ”レベルであるため、発振器２
１はクロックの生成を停止する。このため、クロックド
ライバー３０及びブースト回路４０はそれぞれ固定した
レベルを出力して、チャージポンプ回路１１は充電を停
止するため、出力端子ＯＵＴ１の電位は徐々に下降し、
目標電位Ｖref1より小さくなる。このとき、ノードｎＲ
の電位は入力端子ＩＮＣＰ１の電位より小さい。したが
って、コンパレータＣＰ１は時刻ｔ８で出力端子ＯＵＴ
ＣＰ１に”Ｌ”を出力する。

【００３８】次に、時刻ｔ８から時刻ｔ９までを説明す
る。時刻ｔ８で出力端子ＯＵＴＣＰ１は”Ｌ”レベルで
あるため、発振器２１はクロックの生成を再開する。ま
た、ラッチ回路５０は出力端子ＯＵＴ５を”Ｈ”レベル
に固定したままである。したがって、図７に示すように
出力端子ＯＵＴ５が”Ｌ”レベルから”Ｈ”レベルに変
化した後、ブースト回路４０は入力端子ＩＮ４及びＩＮ
Ｂ４に入力されているクロックの振幅をＶｃｃにして出
力する。チャージポンプ回路１１は、入力端子ＩＮ１及
びＩＮＢ１にクロックが入力されているため、出力端子
ＯＵＴ１に電荷を充電する。したがって、出力端子ＯＵ
Ｔ１の電位は上昇し、目標電位Ｖref1より大きくなる。
このとき、ノードｎＲの電位は入力端子ＩＮＣＰ１の電
位より大きくなる。したがって、コンパレータＣＰ１は
時刻ｔ９で出力端子ＯＵＴＣＰ１に”Ｈ”レベルを出力
する。また、出力端子ＯＵＴ１の電位は識別電位Ｖref2
を越えることはない。ノードｎＲの電位が識別電位Ｖre
f2を越えない理由は、入力端子ＩＮ１及びＩＮＢ１の振
幅がＶｃｃになったためである。

【００３９】時刻ｔ９から後は、図１の回路の動作は、
時刻ｔ７〜ｔ９の動作を繰り返すことになる。

【００４０】このように、コンパレータＣＰ１は、チャ
ージポンプ回路１１の電荷の移動を制御することによ
り、出力端子ＯＵＴ１を目標電位Ｖref1にする。一方、
コンパレータＣＰ２は、電荷量ΔＱを制御することによ
り、出力端子ＯＵＴ１のリップルの大きさを制御する。

【００４１】なお、目標電位Ｖref2は次のように設定す
ることが好ましい。負荷１００の負荷容量Ｃが非常に小
さくなることが極めて希である場合を考える。この場
合、識別電位Ｖref2を大きく設定すれば、回路を立ち上
げてから比較的早く電荷量ΔＱが小さくなり、図１５に
示す立ち上がり時間が長くなってしまう。したがって、
極めて希に生じる負荷容量Ｃが生じたときに電荷量ΔＱ
が小さくなるように識別電位Ｖref2を設定する。これに
より、回路を立ち上げてから、極めて希にしか電荷量Δ
Ｑが小さくならないため、通常、図１５に示す立ち上が
り時間は短いままとなる。したがって、たとえば最も小
さい負荷容量Ｃのように、希にしか生じない負荷容量Ｃ
が生じたときに電荷量ΔＱが変化するように目標電位Ｖ
ref2を設定するのが好ましい。

【００４２】本実施の形態による効果は、次の通りであ
る。（１）出力端子ＯＵＴ１に充電される電荷量ΔＱを制御
することにより、リップルの大きさを制御できる。（２）電荷量ΔＱの制御は、チャージポンプ回路１１の
入力端子ＩＮ１及びＩＢ１に入力されるクロックを利用
し、このクロックの振幅を制御することで容易に行え
る。（３）識別電位Ｖref2より大きいリップルを検出した
後、電荷量ΔＱを小さくすることで、大きいリップルの
発生を防止することが図れる。（４）図１の回路では、図１２の回路のように、チャー
ジポンプ回路１１が常に動作しないため、消費電力が小
さい。また、目標電位Ｖref1の設定は、入力端子ＩＮＣ
Ｐ１に印加するだけで済むため、図１２の回路より容易
である。

【００４３】実施の形態２．図８は本発明の実施の形態
２におけるチャージポンプ出力制御回路ＣＰＣ２を含む
回路図である。同図において、Ｒ３及びＲ４は抵抗、そ
の他の符号は図１中の符号に対応している。なお、図８
の回路は、従来の技術で説明したようなフラッシュメモ
リに含まれ、負荷１００にはメモリセル等が含まれる。

【００４４】図８の回路の構成について説明する。出力
端子ＯＵＴ１・グランド間に抵抗Ｒ３及びＲ４が直列に
接続される。コンパレータＣＰ２の正入力端子は抵抗Ｒ
３及びＲ４の接続点であるノードｎＲ’に接続され、コ
ンパレータＣＰ２の負入力端子は入力端子入力端子ＩＮ
ＣＰ１に接続される。その他の構成は図１の構成と同様
である。

【００４５】本実施の形態では、コンパレータＣＰ１，
ＣＰ２，抵抗Ｒ１，Ｒ２，Ｒ３及びＲ４は比較手段を構
成し、ラッチ回路５０，発振器２１，クロックドライバ
ー３０及びブースト回路４０は電荷量調節手段を構成
し、抵抗Ｒ１及びＲ２は第１の変換手段を構成し、抵抗
Ｒ３及びＲ４は第２の変換手段を構成する。

【００４６】また、識別電位Ｖref2と入力端子ＩＮＣＰ
１の電位との関係を次式に示す。入力端子ＩＮＣＰ１の電位＝識別電位Ｖref2×Ｒ４／（Ｒ３＋Ｒ４） ……（式５）次に図８の回路の動作について説明する。図８の動作は
主として図１の動作と同様であり、図８の回路では、コ
ンパレータＣＰ２はノードｎＲ’の電位と入力端子ＩＮ
ＣＰ１の電位とを比較する。

【００４７】本実施の形態による効果は、次の通りであ
る。（５）図８の回路では、図１の回路に示す入力端子ＩＮ
ＣＰ２が必要ないため、たとえば、入力端子ＩＮＣＰ２
に与える電位を生成する手段が必要ない。

【００４８】実施の形態３．図９は本発明の実施の形態
３におけるチャージポンプ出力制御回路ＣＰＣ３を含む
回路図である。同図において、１１’は疑似チャージポ
ンプ回路、３０’は疑似クロックドライバー、３１はイ
ンバータ、３２はＮＡＮＤ回路、その他の符号は、図９
中の符号に対応している。なお、図９の回路は、従来の
技術で説明したようなフラッシュメモリに含まれ、負荷
１００にはメモリセル等が含まれる。

【００４９】次に図９の回路の構成について説明する。
ラッチ回路５０の出力端子ＯＵＴ５はインバータ３１を
介してＮＡＮＤ回路３２の一方の入力端子に接続されて
いる。発振器２１の出力端子ＯＵＴ２はクロックドライ
バー３０の入力端子ＩＮ３及びＮＡＮＤ回路３２の他方
の入力端子に接続されている。クロックドライバー３０
の出力端子ＯＵＴ３及びＯＵＴＢ３はそれぞれチャージ
ポンプ回路１１の入力端子ＩＮ１及びＩＮＢ１に接続さ
れている。ＮＡＮＤ回路３２の出力端子は疑似クロック
ドライバー３０’の入力端子に接続されている。疑似ク
ロックドライバー３０’の出力端子ＯＵＴＢ３及びＯＵ
Ｔ３はそれぞれチャージポンプ回路１１の入力端子ＩＮ
１及びＩＮＢ１に接続されている。疑似チャージポンプ
回路１１’の出力端子ＯＵＴ１’とチャージポンプ回路
１１の出力端子ＯＵＴ１とは接続されている。

【００５０】疑似クロックドライバー３０’の内部構成
はクロックドライバー３０と同一である。疑似チャージ
ポンプ回路１１’の内部構成はチャージポンプ回路１１
と同一である。その他の構成は図１の回路と同様であ
る。

【００５１】本実施の形態では、コンパレータＣＰ１，
ＣＰ２，抵抗Ｒ１及びＲ２は比較手段を構成し、ラッチ
回路５０，発振器２１，クロックドライバー３０，ブー
スト回路４０，疑似クロックドライバー３０’，インバ
ータ３１，ＮＡＮＤ回路３２及び疑似チャージポンプ回
路１１’は電荷量調節手段を構成し、疑似クロックドラ
イバー３０’，インバータ３１及びＮＡＮＤ回路３２は
クロック出力選択手段を構成する。

【００５２】次に図９の回路の動作について説明する。
チャージポンプ回路１１，発振器２１，クロックドライ
バー３０，ラッチ回路５０，コンパレータＣＰ１及びＣ
Ｐ２の動作は実施の形態１の説明と同様である。疑似チ
ャージポンプ回路１１’及び疑似クロックドライバー３
０’の動作はそれぞれチャージポンプ回路１１及びクロ
ックドライバー３０と同一である。

【００５３】チャージポンプ回路１１及び疑似チャージ
ポンプ回路１１’の入力端子に入力される信号は図１０
に示すようになる。まず、ラッチ回路５０の出力端子Ｏ
ＵＴ５が”Ｈ”レベルか”Ｌ”レベルかを問わず、チャ
ージポンプ回路１１の入力端子ＩＮ１及びＩＮＢ１には
互いに相補的なクロックが入力される。ラッチ回路５０
の出力端子ＯＵＴ５が”Ｌ”レベルのとき、疑似チャー
ジポンプ回路１１’の入力端子ＩＮ１’及びＩＮＢ１’
には互いに相補的なクロックが入力される。また、入力
端子ＩＮ１及びＩＮ１’に入力されるクロックは同様で
ある。入力端子ＩＮＢ１及びＩＮＢ１’に入力されるク
ロックは同様である。出力端子ＯＵＴ１に充電される電
荷は、チャージポンプ回路１１及び疑似チャージポンプ
回路１１’からの電荷の合計である。

【００５４】次に、負荷容量Ｃが小さくなり、チャージ
ポンプ回路１３の出力端子ＯＵＴ１の電位がＶref2より
大きくなったとする。このとき、ラッチ回路５０の出力
端子ＯＵＴ５は”Ｌ”レベルから”Ｈ”レベルに変化す
る。出力端子ＯＵＴ５が”Ｈ”レベルのとき、入力端子
ＩＮ１’及びＩＮＢ１’には固定したレベルが入力され
る。したがって、出力端子ＯＵＴ１に充電される電荷
は、チャージポンプ回路１１のみからであるため、出力
端子ＯＵＴ１の電位が識別電位Ｖref2を超えることが抑
制される。

【００５５】このように、本実施の形態は、図９の回路
のように複数のチャージポンプ回路を有する回路に適用
され、複数のチャージポンプ回路のうちのいずれかを選
択的に動作させることにより、出力端子ＯＵＴ１の電位
を調節するといえる。

【００５６】本実施の形態による効果は、次の通りであ
る。（６）２つチャージポンプ回路を同時に動作させたり、
他方を停止させたりすることで、出力端子ＯＵＴ１に充
電される電荷量ΔＱを制御することにより、リップルの
大きさを制御できる。

【００５７】変形例．実施の形態１〜３において、正電
位を出力するチャージポンプ回路の代わりに負電位を出
力するチャージポンプ回路にチャージポンプ出力制御回
路を適用してもよい。

【００５８】

【発明の効果】本発明請求項１によると、認識電位を用
いることにより、出力端子に生じるリップルの大きさを
調節できるため、出力端子の電位が安定するという効果
を奏す。

【００５９】本発明請求項２によると、クロックの振幅
調節を利用した制御を行っているので、容易に電荷の量
を調節でき、電荷量調節手段を簡単な回路構成で実現で
きるという効果を奏す。

【００６０】本発明請求項３によると、第１，第２の変
換手段を用いることで、目標電位及び認識電位のうちの
一方の電位を比較手段に入力する必要がなくなり、さら
に例えば比較手段に与える認識電位を生成する手段が必
要ないという効果を奏す。

【００６１】本発明請求項４によると、比較結果に応じ
て疑似チャージポンプ回路が出力端子に電荷を供給する
ことにより、クロック毎に出力端子に供給される電荷の
量を調節できるという効果を奏す。

【００６２】本発明請求項５によると、比較結果保持手
段が比較結果を保持するため、たとえば、電荷量調節手
段は、認識電位に基づいて判断される大きなリップルが
生じた後において出力端子に供給する電荷の量を低減さ
せたままにすることができるという効果を奏す。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるチャージポン
プ出力制御回路を含む回路図である。

【図２】発振器２１の内部構成の例を示す回路図であ
る。

【図３】クロックドライバー３０の内部構成の例を示
す回路図である。

【図４】ブースト回路４０の内部構成の例を示す回路
図である。

【図５】ラッチ回路５０の内部構成の例を示す回路図
である。

【図６】図１の各端子における信号を示すタイミング
チャートである。

【図７】図１の各端子における信号を示すタイミング
チャートである。

【図８】本発明の実施の形態２におけるチャージポン
プ出力制御回路を含む回路図である。

【図９】本発明の実施の形態３におけるチャージポン
プ出力制御回路を含む回路図である。

【図１０】チャージポンプ回路１１及び疑似チャージ
ポンプ回路１１’の入力端子に入力される信号を示すタ
イミングチャートである。

【図１１】従来のチャージポンプ出力制御回路ＣＰＣ
９を含む回路図である。

【図１２】従来の他のチャージポンプ出力制御回路Ｃ
ＰＣ９’を含む回路図である。

【図１３】メモリセルを示す概念図である。

【図１４】メモリセルを示す概念図である。

【図１５】書き込みモードにおける、チャージポンプ
回路の出力電位の例を示すタイミングチャートである。

【符号の説明】

ＣＰＣ１〜ＣＰＣ３チャージポンプ出力制御回路、１
００負荷。

Claims

【特許請求の範囲】

【請求項１】クロックを受け、第１及び第２の電流電
極それぞれが電荷の供給源側及び出力端子側へ接続さ
れ、当該クロックが入力される毎に前記供給源側から前
記出力端子側へ電荷を移動させるトランジスタを備えた
チャージポンプ回路について、負荷が接続された前記出
力端子の電位を調節するチャージポンプ出力制御回路で
あって、予め設定された目標電位及び認識電位と、前記出力端子
からの電位とを受け、これらの大小関係の比較を行う比
較手段と、前記比較手段から比較結果を受け、当該比較結果に応じ
て、前記出力端の電位が前記目標電位になり、かつ、前
記出力端の電位が前記認識電位を越えないように、前記
出力端における電荷の量を調節する電荷量調節手段と、
を備えたチャージポンプ出力制御回路。
【請求項２】前記電荷量調節手段は、前記比較結果に応じて前記クロックの振幅を調節するこ
とで、前記第１及び第２の電流電極間の前記電荷の移動
する量を調節するためのクロック振幅調節手段を含む請
求項１記載のチャージポンプ出力制御回路。
【請求項３】前記比較手段は、前記出力端の電位を受け、前記出力端子の電位を第１の
電位に変換して出力する第１の変換手段と、前記出力端の電位を受け、前記出力端子の電位を第２の
電位に変換して出力する第２の変換手段と、予め設定された電位と前記第１の電位とを受け、当該予
め設定された電位を前記目標電位として、これらの大小
関係の比較を行う第１の比較手段と、前記予め設定された電位と前記第２の電位とを受け、当
該予め設定された電位を前記認識電位として、これらの
大小関係の比較を行う第２の比較手段と、を含む請求項
２記載のチャージポンプ出力制御回路。
【請求項４】前記電荷量調節手段は、前記クロックを受け、前記比較結果に応じて当該クロッ
クを出力するか否かを選択することで、前記出力端にお
ける電荷の量を調節するためのクロック出力選択手段
と、前記クロックに代えて前記クロック出力選択手段からの
出力を受ける疑似チャージポンプ回路と、を含み、前記疑似チャージポンプ回路の出力端子は前記チャージ
ポンプ回路の出力端子に接続されている請求項１記載の
チャージポンプ出力制御回路。
【請求項５】前記電荷量調節手段は、前記比較手段から比較結果を受け、当該比較結果を保持
する比較結果保持手段を含み、当該比較結果保持手段が
保持している比較結果に応じて、前記出力端における電
荷の量を調節する請求項１〜４のいずれかに記載のチャ
ージポンプ出力制御回路。