JP4536526B2 - 駆動装置並びにこれを用いたledヘッド及び画像形成装置 - Google Patents
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Description
このドライバICは一例として26個カスケードに接続され、対応する被駆動素子としてのLED素子と組み合わせたLEDヘッドの形で画像形成装置に実装される。ここではドライバIC1個のみについて以下に説明する。
制御回路CTRLは、排他的NOR(EX−NOR)回路106からラッチ信号LOAD−Pを、インバータ回路102を介してストローブ信号STB−Nをそれぞれ受け入れてメモリ書き込み信号(W0、W1、W2、W3)と、スタンバイ信号STBY−Pを出力する回路である。その内部構成について図を用いて説明する。
図に示すように制御回路CTRLは、フリップフロップ回路350〜354と、NOR回路355と、インバータ回路356と、4入力AND回路357〜361と、LOAD端子と、STB端子と、W0〜W3端子とを有している。
図は、メモリセル回路(MEM1〜MEM192)のうちで隣合う任意の部分(DOnとDOn+1)を表している。メモリセル回路MEMは、インバータ回路302〜310と、NMOSトランジスタ311〜318と、バッファ回路301とを有する。インバータ回路303とインバータ回路304とで後述の補正データのビットb0を記憶し、インバータ回路305とインバータ回路306とで後述の補正データのビットb1を記憶し、インバータ回路307とインバータ回路308とで後述の補正データのビットb2を記憶し、インバータ回路309とインバータ回路310とで後述の補正ビットb3を記憶する。これらの補正ビット(0〜3)は、バッファ301を介してフリップフロップ回路(上記シフトレジスタ回路)から入力されメモリ書き込み信号(W0、W1、W2、W3)によって書き込まれる。又、データ出力時には、ノードQ0、Q1、Q2、Q3を介して、それぞれの補正データのビットの値が読み出されLED駆動回路DRVへ送出される。ここでLED駆動回路DRVの回路構成とその機能について説明する。
図に示すように、LED駆動回路DRVは、PMOSトランジスタ320〜329と、NMOSトランジスタ330〜334と、AND回路335〜339と、入力端子Eと、入力端子Sと、入力端子Vと、補正データ入力端子Q0〜Q3と、駆動電流出力端子DOとを備える。
図5は、出力段抵抗設定回路の回路構成図である。
図に示すように出力段抵抗設定回路は、インバータ回路431〜433と、NOR回路434〜437を有し、インバータ回路431〜433に入力される出力段抵抗設定信号(d1、d2、d3)をデコードする回路である。
図に示すように基準電圧生成回路は、PMOSトランジスタ401〜406と、NMOSトランジスタ407〜410と、抵抗R1、抵抗R2、及び抵抗R10〜抵抗R14と、NPNバイポーラトランジスタ411、412とを有している。
PMOSトランジスタ401〜403のソースは、それぞれ電源電圧VDDに接続され、ゲート同士が相互に接続され、ゲート・ソース間電圧を同じくするカレントミラー回路を構成している。又、PMOSトランジスタ404〜406のソースは、それぞれPMOSトランジスタ401〜403のドレーン端子に接続され、更に、ゲート同士が相互に接続され、2段のカレントミラー回路を構成している。
(a)は、制御電圧発生回路ADJを表し(b)は、既に説明したLED駆動回路DRV(図4)の主駆動トランジスタであるPMOSトランジスタ320の周辺回路である。
図8は、本発明に於ける補正データ格納動作のタイムチャートである。
このタイムチャートは、192個のメモリセル回路MEM1〜MEM192にb0、b1、b2、b3の4ビットからなる補正データを格納する動作を表している。
ラッチ信号LOADがLowからHighに遷移し、動作が開始される。ここでラッチ信号LOADがHighの状態は補正データのビット転送がなされ、ラッチ信号LOADがLowの状態では画像データの転送がなされることとする。但し、画像データの転送については説明を省略する。
データ転送用のクロック信号CLKが入力され、そのクロック信号CLKに同期させて、入力端子DATAI0〜入力端子DATAI3へ補正データが入力される。先頭ビットにレジスタ回路MEMR(図1)に格納すべき出力段抵抗設定信号(d1、d2、d3)(図5)が出力される。この信号によって図6で説明した補正のための一定比率(例えば±10%、±20%)が設定される。後に続くビットで補正データのビットビットb3が入力される。A組の駆動回路対(前述)に格納される補正データは入力端子DATAI0に、B組の駆動回路対(前述)に格納される補正データは入力端子DATAI1に、C組の駆動回路対(前述)に格納される補正データは入力端子DATAI2に、D組の駆動回路対(前述)に格納される補正データは入力端子DATAI3に、それぞれ分割して入力され、クロック信号CLKによって転送される。
補正データのビットb3の全てがシフトレジスタ回路(図1)に格納される。
時刻T3
ストローブ入力端子STB(図1)にストローブ信号STB−Nが入力される。
制御回路CTRL(図1、図2)は、このストローブ信号STB−Nを受け入れてメモリ書き込み信号W3を出力する。メモリセル回路(MEM1〜MEM192)(図1、図3)は、メモリ書き込み信号W3を受け入れてメモリに書き込む。
上記時刻T1と同様に、データ転送用のクロック信号CLKが入力され、そのクロック信号CLKに同期させて、入力端子DATAI0〜入力端子DATAI3へ補正データが入力される。先頭ビットにレジスタ回路MEMR(図1)に格納すべき出力段抵抗設定信号(d1、d2、d3)(図5)が出力される。後に続くビットで補正データのビットビットb2が入力される。A組の駆動回路対(前述)に格納される補正データは入力端子DATAI0に、B組の駆動回路対(前述)に格納される補正データは入力端子DATAI1に、C組の駆動回路対(前述)に格納される補正データは入力端子DATAI2に、D組の駆動回路対(前述)に格納される補正データは入力端子DATAI3に、それぞれ分割して入力され、クロック信号CLKによって転送される。
補正データのビットビットb2の全てがフリップフロップ回路(図1)に格納される。
時刻T7
ストローブ入力端子STB(図1)にストローブ信号STB−Nが入力される。
制御回路CTRL(図1、図2)は、このストローブ信号STB−Nを受け入れてメモリ書き込み信号W2を出力する。メモリセル回路(MEM1〜MEM192)(図1、図3)は、メモリ書き込み信号W2を受け入れてメモリに書き込む。
図に示すようにPMOSトランジスタ405のドレーン端子とNPNバイポーラトランジスタ412のコレクタとの間に、NMOSトランジスタ419が挿入され、NMOSトランジスタ419のドレーン端子とPMOSトランジスタ405のドレーン端子とが接続され、NMOSトランジスタ419のソース端子とNPNバイポーラトランジスタ412のコレクタとが接続され、NMOSトランジスタ419のゲート端子に後に説明する補助バイアス回路によってバイアス電圧Vbiasが印加される点のみが実施例1の基準電圧生成回路(図6)との相違点である。次に実施例1の基準電圧生成回路との特性上の相違点について説明する。
この図は、基準電圧生成回路における、用いられるバイポーラトランジスタの静特性を示す、(a)は、NPNバイポーラトランジスタ単品状態(実施例1の状態)の特性を表し、(b)は、図中の点線回路の静特性であって、NMOSトランジスタ419とNPNバイポーラトランジスタとが組み合わされ、NMOSトランジスタ419のゲートに後に説明する補助バイアス回路によって所定のバイアス電圧Vbiasが印加された場合(以下に説明する実施例2の状態)の特性を表している。
図に示すように、実施例2の補助バイアス回路は、PMOSトランジスタ420、421と、NMOSトランジスタ422、423と、抵抗424を有する。PMOSトランジスタ420、421のソース端子は電源電圧VDDに接続され、両者のゲート同士が接続される一方でPMOSトランジスタ420のドレーン端子に接続される。又、PMOSトランジスタ420のドレーン端子は、NMOSトランジスタ422のドレーン端子と接続され、NMOSトランジスタ422のソース端子は抵抗424に接続される一方でNMOSトランジスタ423のドレーン端子は、PMOSトランジスタ421のドレーン端子とNMOSトランジスタ422のゲート端子とも接続される。一方、バイアス電圧Vbiasは、図9のNMOSトランジスタ419のゲート端子に出力される。NMOSトランジスタ422のソース端子は抵抗424を介して接地される。
この図は、電源電圧VDDを変化させて、そのときのバイアス電圧Vbiasを算出した結果を表す図であり、図のX軸方向に電源電圧VDDを表し、図のY軸方向に、バイアス電圧Vbiasを表している。
この図は、基準電圧生成回路(図9)に補助バイアス回路(図10)を追加した場合の特性を模擬的に説明する図である。(a)は、補助バイアス回路の特性であり、X軸方向に電源電圧VDDを表し、Y軸方向にバイアス電圧Vbiasを表し、電源電圧VDDを、VDD1、VDD2、VDD3と変化させた場合のバイアス電圧VbiasをVa点、Vb点、Vc点で、それぞれ表し、各点に於けるバイアス電圧Vbiasとして表示している。(b)は、基準電圧生成回路の特性を表し、バイアス電圧Vbiasをパラメータとして、X軸方向の電源電圧VDDに対する、Y軸方向の基準電圧Vrefを表している。ここでは、Va<Vb<Vcなのでバイアス電圧Vbiasの増加に伴い基準電圧Vrefが増加することを表している。
図に示すように、PMOSトランジスタ413のソース端子は電源電圧VDDに接続され、そのドレーン端子はPMOSトランジスタ401〜403のソース端子に接続される。そのゲート端子には、静止時(スタンバイモード時)に制御回路CTRL(図1)から待機モード設定信号STBY−Pが転送される。その他の部分は、実施例2の基準電圧生成回路(図9)と全く同様である。
図に示すように、PMOSトランジスタ425のソース端子は電源電圧VDDに接続され、そのドレーン端子はPMOSトランジスタ420、421のソース端子に接続される。そのゲート端子には、静止時(スタンバイモード時)に制御回路CTRL(図1)から待機モード設定信号STBY−Pが転送される。その他の部分は、実施例2の補助バイアス回路(図11)と全く同様である。
図16は、実施例4の補助バイアス回路の回路構成図である。
図に示すように実施例4の補助バイアス回路は、実施例3の補助バイアス回路(図15)に起動回路(点線部分のNMOSトランジスタ426、427、及び428)が追加されている。その他の部分は、実施例3と全く同様なので、以下に動作加速回路のみについて説明する。
図17は、実施例4の基準電圧生成回路の回路構成図である。
図に示すように実施例4の基準電圧生成回路は、実施例3の基準電圧生成回路(図14)に点線部分の起動回路(NMOSトランジスタ414、及び415)が追加されている。その他の部分は、実施例3と全く同様なので以下に起動回路のみについて説明する。
実施例4との構成上の相違点は、実施例4の基準電圧生成回路(図17)の起動回路(点線部分)を本実施例では動作開始回路で置き換えたのみであり、その他の部分は実施例4と全く同様なので、実施例4の基準電圧生成回路との変更部分のみについて説明する。
102 インバータ回路
103 インバータ回路
104 アンド回路
105 ノア回路
106 ノア回路
107 インバータ回路
108 インバータ回路
109 プルアップ抵抗
DRV LED駆動回路
MEM メモリセル回路
ADJ 制御電圧発生回路
VREF 基準電圧出力回路
CTRL 制御回路
MEMR レジスタ回路
FF フリップフロップ回路
LT ラッチ回路
Claims (8)
- 入力された画像データに基づいて、配列された複数個の被駆動素子を選択的に駆動する駆動装置であって、
基準電圧を生成して出力する基準電圧出力部と、
前記基準電圧に基づいて制御電圧を発生する制御電圧発生部と、
前記制御電圧に基づいて前記配列された複数個の被駆動素子の各々を駆動する駆動部とを備え、
前記基準電圧出力部は、定電流回路と、該定電流回路の電流出力部に一端が接続されると共に他端が接地され、前記基準電圧を発生させる出力段直列抵抗と、該出力段直列抵抗の抵抗値を設定する出力段抵抗値設定手段とを有することを特徴する駆動装置。 - 前記出力段抵抗値設定手段は、入力される抵抗値設定信号に基づいて前記抵抗値を設定することを特徴とする請求項1に記載の駆動装置。
- 前記基準電圧出力部は、該基準電圧出力部に供給される電源電圧の変動に伴う前記定電流回路の出力変動を補償するバイアス回路を更に有することを特徴する請求項1または請求項2に記載の駆動装置。
- 前記制御電圧発生部は、前記駆動部が出力する駆動電流値を制御する制御電圧発生回路と、前記基準電圧発生回路を含む構成回路の非稼働時の電流経路を遮断するスイッチ回路とを有し、
前記スイッチ回路は、入力された制御信号に基づいて開閉動作を行うことを特徴する請求項1から請求項3の何れか一項に記載の駆動装置。 - 前記基準電圧出力部は、非稼働時に電源電圧の印加を抑える電源遮断回路を更に有することを特徴する請求項1に記載の駆動装置。
- 前記定電流回路はMOSトランジスタを含み、
前記基準電圧出力部は、前記MOSトランジスタの寄生容量による蓄積電荷を放出させる起動回路を更に有することを特徴する請求項1に記載の駆動装置。 - 請求項1から請求項6の何れか一項に記載の駆動装置と、該駆動装置により駆動される前記被駆動素子としてのLED(Light Emitting Diode)素子とを有することを特徴するLEDヘッド。
- 請求項7に記載のLEDヘッドを有し、該LEDヘッドに含まれる複数のLED素子を選択的に露光させることにより画像を形成することを特徴とする画像形成装置。
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