JP2020018050A - 半導体装置 - Google Patents

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Abstract

【課題】内部電圧を安定化させることができる半導体装置を提供する。【解決手段】半導体装置１は、第１電圧ＶＤＤを生成する安定化電源回路１０と、第１電圧ＶＤＤを用いて第１電圧ＶＤＤと異なる第２電圧ＶＰＰを生成するチャージポンプ回路２０であって、第２電圧ＶＰＰを基準電圧ＶＲ２と比較する比較回路２５を含んだチャージポンプ回路２０と、比較回路２５から出力された比較結果信号ＣＯＵＴ２を受けて、オン状態またはオフ状態になるように制御されるダミー負荷回路３０と、を備え、ダミー負荷回路３０は、比較結果信号ＣＯＵＴ２を受けて、一定期間だけオン状態になり、これにより、第１電圧ＶＤＤに基づく電流ＩＤＤの少なくとも一部がダミー負荷回路３０に流れこむ。【選択図】図２

Description

本発明は、半導体装置に関し、特に、チャージポンプを備えた半導体装置に関する。
近年、プロセスの微細化が進み、デバイスの耐圧低下に比例してコア電源電圧も低下している。しかしながら、半導体記憶装置、特に、フラッシュメモリにおけるデータ書換時に使用する電圧は依然として高い。よって、電源電圧の低下に伴い、チャージポンプ回路の昇圧倍率は大きくなり、動作電流は増加傾向にある。チャージポンプ回路に電源電圧を供給する安定化電源回路にとって、動作電流が増加することは、応答速度の影響で出力電圧の負荷変動が大きくなる要因となる。そして、出力電圧における電圧降下は性能低下を引き起こす。また、出力電圧における電圧上昇は素子耐圧寿命を低下させてしまう。そのため、電源電圧の負荷変動による影響を抑える技術が必要となってきている。
特開２００６−２９３８０２号公報
図１４に示す安定化電源回路は、差動増幅回路ＡＭＰ、Ｐチャネル出力ＭＯＳＦＥＴＱ１、帰還信号ＮＦＢを形成する分圧回路及びダミー負荷回路を備えている。そして、ＣＰＵ、メモリ等の動作している回路を含む正規負荷回路は、等価的に抵抗素子として表されている。この正規負荷回路に含まれるフラッシュメモリやＥＥＰＲＯＭ等においては、データの書込動作や消去動作のために、内部電圧ＶＤＤを昇圧した昇圧電圧ＶＰＰを必要とする。特に、図１４に示すチャージポンプ回路は、内部電圧ＶＤＤを受けて、それとは逆極性の昇圧電圧ＶＰＰを形成する。
システムＬＳＩの低消費電力化を目的として、フラッシュメモリ等が書込動作または消去動作のために逆極性の昇圧電圧ＶＰＰを必要とする動作モードのときのみ、チャージポンプ回路は動作を行うように制御される。したがって、フラッシュメモリ等の動作モードが終了した場合には、システムＬＳＩがアクティブ時においても、チャージポンプ回路は、動作を停止するように制御される。
図１５の波形図に示すように、チャージポンプ回路が動作を停止する場合には、例えば、昇圧電圧ＶＰＰは、−１２［Ｖ］から０［Ｖ］に変化する。この昇圧電圧ＶＰＰの電圧変化は、図１４の寄生容量ＣＳＴによって、内部電圧ＶＤＤを変化させるように作用する。特に、図１４のような安定化電源回路では、それ自身が低消費電力化のために電流吸い込み能力を実質的に持たないので、内部電圧ＶＤＤに大きな跳ね上がりが生じる可能性がある。
図１４のダミー負荷回路は、昇圧電圧ＶＰＰの電圧変化による内部電圧ＶＤＤの跳ね上がりを防止するためにも利用される。つまり、昇圧電圧ＶＰＰが変化するタイミングで、図１５において太線で示すように、昇圧電圧ＶＰＰの変化に先行して、ダミー負荷電流ＩＤＤを流すようにするものである。このようなアクティブ時での負荷変動時にも、ダミー負荷回路を利用することにより、内部電圧ＶＤＤの安定化を実現することができる。
チャージポンプ回路は、出力である昇圧電圧ＶＰＰが所望の値に到達すると、昇圧を停止する。また、チャージポンプ回路は、昇圧電圧ＶＰＰの電荷が消費され、所望の値を下回ると再度昇圧を開始する。すなわち、チャージポンプ回路がアクティブ状態においても、昇圧と停止を繰り返してしまう。したがって、チャージポンプ回路がアクティブ状態においても、負荷変動が発生するという課題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、第１電圧を生成する安定化電源回路と、前記第１電圧を用いて前記第１電圧と異なる第２電圧を生成するチャージポンプ回路であって、前記第２電圧を基準電圧と比較する比較回路を含んだチャージポンプ回路と、前記比較回路から出力された比較結果信号を受けて、オン状態またはオフ状態になるように制御されるダミー負荷回路と、を備え、前記ダミー負荷回路は、前記比較結果信号を受けて、一定期間だけ前記オン状態になり、これにより、前記第１電圧に基づく電流の少なくとも一部が前記ダミー負荷回路に流れこむ。
前記一実施の形態によれば、内部電圧を安定化させる半導体装置を提供することができる。
実施形態１に係る半導体装置を例示した構成図である。 実施形態１に係る半導体装置の安定化電源回路、チャージポンプ回路及びダミー負荷回路を例示した構成図である。 実施形態１に係る半導体装置のカウンタを例示した構成図である。 実施形態１に係る半導体装置の動作波形を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧または電流の強度を示す。 実施形態２に係る半導体装置のダミー負荷回路を例示した構成図である。 実施形態３に係る半導体装置のダミー負荷回路を例示した構成図である。 実施形態４に係る半導体装置のダミー負荷回路を例示した構成図である。 実施形態４に係る半導体装置のカウンタを例示した構成図である。 実施形態４に係る半導体装置の動作波形を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧又は電流の強度を示す。 実施形態５に係る半導体装置のダミー負荷回路を例示した回路図である。 実施形態５に係る半導体装置の動作波形を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧又は電流の強度を示す。 実施形態６に係る半導体装置の安定化電源回路、チャージポンプ回路及びダミー負荷回路を例示した構成図である 実施形態６に係る半導体装置の動作波形を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧又は電流の強度を示す。 安定化電源回路を例示した構成図である。 システムＬＳＩの動作波形を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧又は電流の強度を示す。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
（実施形態１）
実施形態１に係る半導体装置を説明する。まず、実施形態１に係る半導体装置の構成を説明する。図１は、実施形態１に係る半導体装置１を例示した構成図である。図１に示すように、半導体装置１は、安定化電源回路１０、チャージポンプ回路２０、ダミー負荷回路３０、及び、メモリ回路４０を備えている。
安定化電源回路１０は、内部電圧ＶＤＤを生成し、生成した内部電圧ＶＤＤを、半導体装置１の内部に設けられた所定の回路に供給する。内部電圧ＶＤＤは、所定の回路の動作電圧である。所定の回路は、例えば、ＣＰＵ、チャージポンプ回路２０である。安定化電源回路１０は、配線Ｌ１０を介してチャージポンプ回路２０に接続されている。安定化電源回路１０は、配線Ｌ１０を介して内部電圧ＶＤＤをチャージポンプ回路２０に供給する。
チャージポンプ回路２０は、内部電圧ＶＤＤを用いて昇圧電圧ＶＰＰを生成する。昇圧電圧ＶＰＰは、内部電圧ＶＤＤと異なる電圧である。すなわち、昇圧電圧ＶＰＰは、内部電圧ＶＤＤと異なっていれば、内部電圧ＶＤＤと正負が同じ場合に、内部電圧ＶＤＤよりも大きくてもよいし、小さくてもよい。また、内部電圧ＶＤＤと正負が異なる場合に、絶対値の値が、内部電圧ＶＤＤよりも大きくてもよいし、小さくてもよい。本明細書においては、内部電圧ＶＤＤを第１電圧とも呼称し、昇圧電圧ＶＰＰを第２電圧とも呼称する。
チャージポンプ回路２０は、生成した昇圧電圧ＶＰＰをメモリ回路４０に供給する。チャージポンプ回路２０は、配線Ｌ２０を介してメモリ回路４０に接続されている。チャージポンプ回路２０は、配線Ｌ２０を介してメモリ回路４０に昇圧電圧ＶＰＰを供給する。
メモリ回路４０は、メモリセルアレイ４１、ワード線駆動回路４２、ソース線駆動回路４３、及び、読出回路４４を有している。ワード線駆動回路４２及びソース線駆動回路４３は、配線Ｌ２０にそれぞれ接続されている。これにより、ワード線駆動回路４２及びソース線駆動回路４３は、チャージポンプ回路２０から昇圧電圧ＶＰＰを供給される。メモリセルアレイ４１は、マトリックス状に配置された複数のメモリセルを含んでいる。メモリセルに対して読出動作する場合には、ワード線駆動回路及４２及びソース線駆動回路４３を駆動することにより所定のメモリセルを選択する。そして、読出回路４４により、選択されたメモリセルの情報を読み出す。メモリセルに対して書込動作する場合も同様である。このように、メモリ回路４０は、昇圧電圧ＶＰＰで動作する。
チャージポンプ回路２０は、信号線Ｓ２０を介してダミー負荷回路３０に接続されている。チャージポンプ回路２０は、信号線Ｓ２０を介してダミー負荷回路３０に比較結果信号ＣＯＵＴ２を出力する。ダミー負荷回路３０は、配線Ｌ１１を介して、配線Ｌ１０に接続されている。
図２は、実施形態１に係る半導体装置１の安定化電源回路１０、チャージポンプ回路２０及びダミー負荷回路３０を例示した構成図である。図１及び図２に示すように、安定化電源回路１０は、例えば、増幅回路１１、分圧回路１２、トランジスタＱ１０を含んでいる。なお、他の分圧回路及びトランジスタと区別するために、分圧回路１２を電源用分圧回路１２と呼称し、トランジスタＱ１０を電源用トランジスタＱ１０と呼称する。
増幅回路１１は、非反転入力端子、反転入力端子及び出力端子を有している。分圧回路１２は、一方の端子Ｒ１１及び他方の端子Ｒ１３を有する可変抵抗Ｒ１０を含んでいる。可変抵抗Ｒ１０の可変用の端子をＲ１２とする。トランジスタＱ１０は、例えば、Ｎ型チャンネルのトランジスタであり、ソース、ドレイン、ゲートを有している。
増幅回路１１の非反転入力端子には、基準電圧ＶＲ１が入力されている。増幅回路１１の反転入力端子は、分圧回路１２の可変抵抗Ｒ１０における可変用の端子Ｒ１２に接続されている。増幅回路１１の出力端子は、トランジスタＱ１０のゲートに接続されている。増幅回路１１は、端子Ｒ１２から分圧レベル信号ＤＩＶ１が入力され、トランジスタＱ１０のゲートに増幅信号ＡＯＵＴ１を出力する。なお、基準電圧ＶＲ１を電源用基準電圧ＶＲ１とも呼称する。
分圧回路１２内の可変抵抗Ｒ１０の一端である端子Ｒ１１は、接地されている。分圧回路１２における可変用の端子Ｒ１２は、増幅回路１１の反転入力端子に接続されている。可変抵抗Ｒ１０における端子Ｒ１３は、トランジスタＱ１０のソースに接続されている。
トランジスタＱ１０のドレインは、外部電源ＶＣＣに接続されている。トランジスタＱ１０のソースは、可変抵抗Ｒ１０における端子Ｒ１３に接続されている。トランジスタＱ１０のゲートは、増幅回路１１の出力端子に接続されている。なお、トランジスタＱ１０の極性が逆でもよく、その場合には、ソースとドレインが逆になる。
安定化電源回路１０は、トランジスタＱ１０のドレインから入力された外部電源ＶＣＣと、増幅回路１１の非反転入力端子に入力された基準電圧ＶＲ１に応じて、内部電圧ＶＤＤを生成して出力する。配線Ｌ１０は、トランジスタＱ１０のソースと、可変抵抗Ｒ１０の端子Ｒ１３と、の間からチャージポンプ回路２０に延びている。安定化電源回路１０は、配線Ｌ１０を介してチャージポンプ回路２０に内部電圧ＶＤＤを出力する。
チャージポンプ回路２０は、発振器２１、ドライバ２２、昇圧段２３、分圧回路２４、比較回路２５を含んでいる。分圧回路２４は、一方の端子Ｒ２１及び他方の端子Ｒ２３を有する可変抵抗Ｒ２０を含んでいる。可変抵抗Ｒ２０の可変用の端子をＲ２２とする。比較回路２５は、出力端子、非反転入力端子及び反転入力端子を有している。発振器２１、ドライバ２２、及び、昇圧段２３は、それぞれ、配線Ｌ１０に接続されている。発振器２１、ドライバ２２、及び、昇圧段２３は、配線Ｌ１０を介して、内部電圧ＶＤＤが供給される。
発振器２１は、クロック信号ＣＫを発振する。発振器２１は、信号線Ｓ２１を介してドライバ２２に接続されている。発振器２１は、信号線Ｓ２1を介してクロック信号ＣＫをドライバ２２に出力する。また、発振器２１は、信号線Ｓ２５を介してダミー負荷回路３０に接続されている。発振器２１は、信号線Ｓ２５を介してクロック信号ＣＫをダミー負荷回路３０に出力する。
ドライバ２２は、信号線Ｓ２２を介して昇圧段２３に接続されている。ドライバ２２は、発振器２１から供給されたクロック信号ＣＫを受けて、信号線Ｓ２２を介してドライバ出力信号ＣＫＤを昇圧段２３に出力する。
昇圧段２３は、ドライバ出力信号ＣＫＤを受けて、内部電圧ＶＤＤを用いて昇圧電圧ＶＰＰを生成する。昇圧段２３は、配線Ｌ２０に接続されている。配線Ｌ２０は、昇圧段２３からメモリ回路４０に延びている。昇圧段２３は、配線Ｌ２０を介してメモリ回路４０に昇圧電圧ＶＰＰを出力する。
分圧回路２４における可変抵抗Ｒ２０の端子Ｒ２１は、接地されている。可変抵抗Ｒ２０の端子Ｒ２３は、配線Ｌ２０に接続されている。可変抵抗Ｒ２０の可変用の端子Ｒ２２は、比較回路２５の反転入力端子に接続されている。分圧回路２４は、端子Ｒ２３に出力された昇圧電圧ＶＰＰの変化に合わせた分圧レベル信号ＤＩＶ２を端子Ｒ２２から出力する。
比較回路２５の非反転入力端子には、基準電圧ＶＲ２が入力される。比較回路２５の反転入力端子は、可変抵抗Ｒ２０の可変用の端子Ｒ２２に接続されている。比較回路２５の出力端子は、信号線Ｓ２３を介してダミー負荷回路３０に接続されている。また、比較回路２５の出力端子は、信号線Ｓ２４を介してドライバ２２に接続されている。比較回路２５は、昇圧電圧ＶＰＰと基準電圧ＶＲ２とを比較する。具体的には、比較回路２５は、分圧レベル信号ＤＩＶ２を介して入力された昇圧電圧ＶＰＰの値を基準電圧ＶＲ２の値と比較する。そして、比較回路２５は、信号線Ｓ２３を介して比較結果信号ＣＯＵＴ２をダミー負荷回路３０に出力する。信号線Ｓ２３は、図１の信号線Ｓ２０に対応する。
また、比較回路２５は、信号線Ｓ２４を介して比較結果信号ＣＯＵＴ２をドライバ２２に出力する。ドライバ２２は、クロック信号ＣＫ及び比較結果信号ＣＯＵＴ２を受けて、ドライバ出力信号ＣＫＤを出力するように制御される。
このような構成により、チャージポンプ回路２０は、安定化電源回路１０から供給された内部電圧ＶＤＤの他に、比較回路２５の非反転入力端子に入力された基準電圧ＶＲ２を用いて、昇圧電圧ＶＰＰを生成する。チャージポンプ回路２０は、配線Ｌ２０を介して、生成した昇圧電圧ＶＰＰをメモリ回路４０に供給する。また、チャージポンプ回路２０は、比較結果信号ＣＯＵＴ２及びクロック信号ＣＫをダミー負荷回路３０に出力する。これにより、チャージポンプ回路２０は、ダミー負荷回路３０を制御する。
ダミー負荷回路３０は、カウンタ３１、トランジスタＱ３０を含んでいる。トランジスタＱ３０は、例えば、Ｎ型チャンネルのトランジスタであり、ソース、ドレイン及びゲートを有している。トランジスタＱ３０を、他のトランジスタと区別するために、流入用トランジスタＱ３０とも呼称する。
カウンタ３１は、信号線Ｓ２５を介して発振器２１に接続されている。また、カウンタ３１は、信号線Ｓ２３を介して比較回路２５の出力端子に接続されている。さらに、カウンタ３１は、トランジスタＱ３０のゲートに接続されている。カウンタ３１は、信号線Ｓ２３を介して入力された比較結果信号ＣＯＵＴ２、及び、信号線Ｓ２５を介して入力されたクロック信号ＣＫを受けて、ダミー制御信号ＤＣＴＬ３をトランジスタＱ３０に対して出力する。カウンタ３１は、例えば、一定期間だけカウントして、ダミー制御信号ＤＣＴＬ３に、ＨレベルまたはＬレベルを出力する。Ｈレベルは、例えば、オン状態にする信号であり、Ｌレベルは、オフ状態にする信号である。このように、ダミー制御信号ＤＣＴＬ３は、トランジスタＱ３０をオン状態またはオフ状態にする信号である。これにより、カウンタ３１は、トランジスタＱ３０のゲートを制御して、トランジスタＱ３０をオン状態またはオフ状態にする。
トランジスタＱ３０のソースは接地されている。トランジスタＱ３０のドレインは、安定化電源回路１０とチャージポンプ回路２０とを接続する配線Ｌ１０に配線Ｌ１１を介して接続されている。トランジスタＱ３０は、カウンタ３１が出力したダミー制御信号ＤＣＴＬ３を受けて、内部電圧ＶＤＤに基づく電流ＩＤＤの少なくとも一部が流れるように制御される。例えば、トランジスタＱ３０のゲートがオンの場合には、ドレイン・ソース間が導通し、配線Ｌ１１から内部電圧ＶＤＤに基づく電流ＩＤＤの少なくとも一部が流れ込む。
このような構成により、ダミー負荷回路３０は、比較回路２５から出力された比較結果信号ＣＯＵＴ２を受けて、オン状態またはオフ状態になるように制御される。そして、ダミー負荷回路３０は、比較結果信号ＣＯＵＴ２を受けて、一定期間だけオン状態になる。これにより、内部電圧ＶＤＤに基づく電流ＩＤＤの少なくとも一部がダミー負荷回路３０に流れこむ。具体的には、ダミー負荷回路３０は、比較結果信号ＣＯＵＴ２に加えて、クロック信号ＣＫを受けて、オン状態またはオフ状態にするように制御され、電流ＩＤＤの一部がトランジスタＱ３０に流れ込むように制御される。
図３は、実施形態１に係る半導体装置１のカウンタ３１を例示した構成図である。図３に示すように、カウンタ３１は、複数のｎ個のフリップフロップ（Ｆ／Ｆ）３１１〜３１ｎ、及び、論理ゲート回路Ｇ３０を含んでいる。各Ｆ／Ｆのクロック端子は信号線Ｓ２５に接続されている。これにより、各Ｆ／Ｆのクロック端子には、信号線Ｓ２５を介してクロック信号ＣＫが入力される。また、各Ｆ／ＦのＲ端子は信号線Ｓ２３に接続されている。Ｆ／Ｆ３１１のＤ端子は、信号線Ｓ２３に接続されている。Ｆ／Ｆ３１１のＱ端子は、Ｆ／Ｆ３１２のＤ端子に接続されている。Ｆ／Ｆ３１２のＱ端子は、図示しないＦ／Ｆ３１３のＤ端子に接続されている。以下、各（ｎ−１）番目のＦ／ＦのＱ端子は、ｎ番目のＦ／ＦのＤ端子に接続されている。ｎ番目のＦ／ＦのＱ端子は、論理ゲート回路Ｇ３０の一方の入力端子に接続されている。論理ゲート回路Ｇ３０の他方の入力端子は、信号線Ｓ２３に接続されている。論理ゲート回路Ｇ３０の出力端子は、トランジスタＱ３０のゲートに接続されている。このような構成により、カウンタ３１は、一定期間をカウントする機能を有している。よって、カウンタ３１は、比較結果信号ＣＯＵＴ２及びクロック信号ＣＫを受けて、トランジスタＱ３０のゲートに対して、一定期間だけカウントして、ダミー制御信号ＤＣＴＬ３に、ＨレベルまたはＬレベルを出力する。
次に、半導体装置１の動作を説明する。図４は、実施形態１に係る半導体装置１の動作波形を示すグラフであり、横軸は、時間を示し、縦軸は、電圧または電流の強度を示す。発振器２１は、例えば、一定間隔でクロック信号ＣＫを出力する。ドライバ２２は、クロック信号ＣＫに基づいて、所定のタイミングでドライバ出力信号ＣＫＤを出力する。
昇圧段２３は、ドライバ２２からドライバ出力信号ＣＫＤを受け取る。ドライバ出力信号ＣＫＤを入力された昇圧段２３は、内部電圧ＶＤＤを用いて、昇圧電圧ＶＰＰを出力する。ここで、昇圧段２３が昇圧している動作中は、配線Ｌ１０に負荷電流ＩＤＤが発生する。これにより、内部電圧ＶＤＤは低下する。そこで、分圧回路１２は、内部電圧ＶＤＤの低下に合わせて、分圧レベル信号ＤＩＶ１を低下させる。
よって、増幅回路１１は、分圧レベル信号ＤＩＶ１が基準電圧ＶＲ１よりも低くなったことを検知して、増幅信号ＡＯＵＴ１を上昇させる。トランジスタＱ１０は、ゲートに接続された増幅信号ＡＯＵＴ１が上昇したことによってｇｍが上昇する。そして、トランジスタＱ１０は、ソースに接続された負荷電流ＩＤＤを補い、内部電圧ＶＤＤの低下を抑える。
次に、昇圧電圧ＶＰＰが上昇を続けると、分圧回路２４は、昇圧電圧ＶＰＰの上昇に合わせて分圧レベル信号ＤＩＶ２を上昇させる。比較回路２５は、分圧レベル信号ＤＩＶ２が基準電圧ＶＲ２より高くなったことを検知して、比較結果信号ＣＯＵＴ２に、Ｈレベルを出力する。ドライバ２２は、比較結果信号ＣＯＵＴ２を受けて、ドライバ出力信号ＣＫＤの発振を停止させる。
昇圧段２３は、ドライバ出力信号ＣＫＤの発振停止を受けて昇圧を停止する。ここで、昇圧段２３の昇圧停止を受けて、負荷電流ＩＤＤが急激に減少する。安定化電源回路１０は、急激な負荷変動には応答できず、トランジスタＱ１０のｇｍは、高い状態を維持するため、このままでは、図４のＶＤＤの点線に示すように、内部電圧ＶＤＤが上昇してしまう。
しかしながら、カウンタ３１は、比較結果信号ＣＯＵＴ２のイネーブル信号を受けると、クロック信号ＣＫを安定化電源回路１０の応答速度時間分のカウントを行う。そして、カウンタ３１は、ダミー制御信号ＤＣＴＬ３に一定期間だけＨレベルを出力する。すなわち、カウンタ３１は、オン状態にするダミー制御信号ＤＣＴＬ３を一定期間だけカウントして出力する。トランジスタＱ３０は、ゲートに入力されたダミー制御信号ＤＣＴＬ３のＨレベル期間に、内部電圧ＶＤＤに基づく電流ＩＤＤの少なくとも一部が流れ込むようにする。例えば、オン状態において、流れ込む電流ＩＤＤの大きさは、略一定値である。略一定値とは、測定技術の範囲で一定とみなせる値である。これにより、内部電圧ＶＤＤの変動を抑えることができる。また、一定期間は、安定化電源回路１０におけるトランジスタＱ１０の相互コンダクタンスｇｍに依存した安定化電源回路１０の応答時間に基づいて設定される。すなわち、増幅信号ＡＯＵＴ１の変化速度に対して、トランジスタＱ１０の相互コンダクタンスｇｍの変化速度に基づいて設定される。
次に、本実施形態の効果を説明する。
本実施形態の半導体装置１は、アクティブ状態において、チャージポンプ回路２０の昇圧段２３の動作と停止の繰り返しにより、負荷電流ＩＤＤが変動しても、ダミー負荷回路３０に負荷電流ＩＤＤの少なくとも一部が流れ込むように制御されている。これにより、内部電圧ＶＤＤの変動を抑えることができる。
また、ダミー負荷回路３０は、比較回路２５から出力された比較結果信号ＣＯＵＴ２が直接入力される。よって、昇圧電圧ＶＰＰの変化に迅速に対応することができる。したがって、内部電圧ＶＤＤの変動を迅速に抑制することができる。
チャージポンプ回路２０は、正極または負極のどちらの昇圧にも対応することができる構成となっている。これにより、半導体装置１の汎用性を向上させることができる。メモリ回路４０を含む半導体記憶装置に適用すれば、内部電圧ＶＤＤから生成される昇圧電圧ＶＰＰも安定的に生成されるので、読出及び書込等の動作を安定化させることができる。
（実施形態２）
次に、実施形態２に係る半導体装置を説明する。実施形態２の半導体装置は、実施形態１の半導体装置１と比べて、ダミー負荷回路３０ａの構成が異なっている。図５は、実施形態２に係る半導体装置のダミー負荷回路３０ａを例示した構成図である。
図５に示すように、ダミー負荷回路３０ａは、カウンタ３１、トランジスタＱ３０、及び、電流源Ｉ３０を含んでいる。電流源Ｉ３０の一端は、接地され、他端は、トランジスタＱ３０のソースに接続されている。すなわち、電流源Ｉ３０は、トランジスタＱ３０のソースと接地との間に配置されている。電流源Ｉ３０は、トランジスタＱ３０に流れ込む電流ＩＤＤを一定値にする。これ以外の構成は実施形態１と同様である。
カウンタ３１は、比較結果信号ＣＯＵＴ２のイネーブル信号を受け、クロック信号ＣＫについて、安定化電源回路１０の応答速度時間分のカウントを行う。そして、カウンタ３１は、ダミー制御信号ＤＣＴＬ３に一定期間、Ｈレベルを出力する。トランジスタＱ３０は、ダミー制御信号ＤＣＴＬ３のＨレベル期間にオン状態となる。よって、トランジスタＱ３０は、ゲートを制御して、内部電圧ＶＤＤに基づく電流ＩＤＤの少なくとも一部が流れ込むようにする。電流源Ｉ３０により、安定した電流を流すことで、内部電圧ＶＤＤの変動を抑えることができる。
実施形態２の半導体装置において、ダミー負荷回路３０ａは、電流源Ｉ３０を使用しているので、トランジスタＱ３０に流れ込む電流ＩＤＤを一定とすることができる。これにより、内部電圧ＶＤＤの変動を精度よく抑えることが可能となる。これ以外の効果は、実施形態１の記載に含まれている。
（実施形態３）
次に、実施形態３に係る半導体装置を説明する。実施形態３の半導体装置は、実施形態１及び２の半導体装置と比べて、ダミー負荷回路３０ｂの構成が異なっている。図６は、実施形態３に係る半導体装置のダミー負荷回路を例示した構成図である。
図６に示すように、ダミー負荷回路３０ｂは、カウンタ３１、レベルシフタ３２、トランジスタＱ３０を含んでいる。レベルシフタ３２は、カウンタ３１とトランジスタＱ３０のゲートとの間に配置されている。すなわち、レベルシフタ３２の入力端子は、カウンタ３１に接続され、レベルシフタ３２の出力端子は、トランジスタＱ３０のゲートに接続されている。
カウンタ３１は、比較結果信号ＣＯＵＴ２のイネーブル信号を受け、クロック信号ＣＫを安定化電源回路１０の応答速度時間分のカウントを行い、カウンタ出力信号ＤＣＴＬＣに一定期間、Ｈレベルを出力する。そして、カウンタ３１は、カウンタ出力信号ＤＣＴＬＣをレベルシフタ３２に出力する。レベルシフタ３２は、Ｈレベルのカウンタ出力信号ＤＣＴＬＣを、定電圧ＶＲ３を用いてレベル変換する。そして、レベルシフタ３２は、ダミー制御信号ＤＣＴＬ３をトランジスタＱ３０に対して出力する。これにより、レベルシフタ３２は、トランジスタＱ３０のゲートに定電圧を付加する。トランジスタＱ３０は、ゲートに接続されたダミー制御信号ＤＣＴＬ３のＨレベル期間にオン状態となる。これにより、トランジスタＱ３０に流れ込む電流ＩＤＤは一定となる。よって、内部電圧ＶＤＤを安定化させることができる。
実施形態３の半導体装置において、定電圧電源ＶＲ３を電源としたレベルシフタ３２を使用しているので、内部電圧ＶＤＤに基づく電流ＩＤＤを一定とすることができ、内部電圧ＶＤＤの変動を精度よく抑えることができる。これ以外の効果は、実施形態１及び２に記載されている。
（実施形態４）
次に、実施形態４に係る半導体装置を説明する。実施形態４の半導体装置は、実施形態１〜３の半導体装置と比べて、ダミー負荷回路３０ｃの構成が異なっている。図７は、実施形態４に係る半導体装置のダミー負荷回路を例示した構成図である。
図７に示すように、ダミー負荷回路３０ｃは、カウンタ３１ｃ、及び、複数のｎ個のトランジスタＱ３１〜Ｑ３ｎを含んでいる。各トランジスタのゲートは、それぞれカウンタ３１ｃに接続されている。各トランジスタのドレインは、配線Ｌ１１を介して配線Ｌ１０に接続されている。各トランジスタのソースは、接地されている。このように、複数のトランジスタＱ３１〜Ｑ３ｎは、カウンタ３１ｃに並列に接続されている。
図８は、実施形態４に係る半導体装置のカウンタ３１ｃを例示した構成図である。図８に示すように、カウンタ３１ｃは、複数のｎ個のＦ／Ｆ３１１〜３１ｎ、及び、ｎ個の論理ゲート回路Ｇ３１〜３ｎを含んでいる。各Ｆ／Ｆのクロック端子は、信号線Ｓ２５に接続されている。これにより、各Ｆ／Ｆのクロック端子には、信号線Ｓ２５を介してクロック信号ＣＫが入力される。また、各Ｆ／ＦのＲ端子は信号線Ｓ２３に接続されている。
Ｆ／Ｆ３１１のＤ端子は、信号線Ｓ２３に接続されている。Ｆ／Ｆ３１１のＱ端子は、Ｆ／Ｆ３１２のＤ端子に接続されるとともに、論理ゲート回路Ｇ３１の一方の端子に接続される。Ｆ／Ｆ３１２のＱ端子は、図示しないＦ／Ｆ３１３のＤ端子に接続されるとともに、論理ゲート回路Ｇ３２の一方の端子に接続される。以下、各（ｎ−１）番目のＦ／ＦのＱ端子は、ｎ番目のＦ／ＦのＤ端子に接続されるとともに、論理ゲート回路Ｑ３ｎの一方の端子に接続される。ｎ番目のＦ／ＦのＱ端子は、論理ゲート回路Ｇ３ｎの一方の端子に接続される。このように、各論理ゲート回路Ｇ３１〜３ｎは、各Ｆ／Ｆ３１１〜３１ｎに接続されている。論理ゲート回路Ｇ３１〜３ｎの各他方の端子は、信号線Ｓ２３に接続される。
カウンタ３１ｃは、比較結果信号ＣＯＵＴ２及びクロック信号ＣＫを受けて、複数のダミー制御信号ＤＣＴＬ３１〜３ｎに、相互に異なる時間だけカウントしてＨレベルを出力する。例えば、カウンタ３１ｃは、トランジスタＱ３２に出力するＨレベルのダミー制御信号ＤＣＴＬ３２を、トランジスタＱ３１に出力するＨレベルのダミー制御信号ＤＣＴＬ３１よりも長い期間カウントして出力する。これにより、ダミー負荷回路３０ｃは、各ダミー制御信号ＤＣＴＬ３１〜３ｎを受けて、各異なる期間だけ電流ＩＤＤが流れ込むように制御される。
図９は、実施形態４に係る半導体装置の動作波形を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧又は電流の強度を示す。図９に示すように、チャージポンプ回路２０におけるドライバ２２及び昇圧段２３の動作によって、チャージポンプ回路２０は、昇圧電圧ＶＰＰを出力すること、それに伴い、安定化電源回路１０は、負荷電流ＩＤＤを補って、内部電圧ＶＤＤの低下を抑えることは、実施形態１と同様である。
また、チャージポンプ回路２０における比較回路２５は、昇圧電圧ＶＰＰが上昇して所定の電圧よりも高くなったときに、昇圧段２３の昇圧を停止すること、これにより、負荷電流ＩＤＤが急激に減少し、このままでは、図９のＶＤＤの点線に示すように、内部電圧ＶＤＤは上昇してしまうことも実施形態１と同様である。
本実施形態では、複数のＦ／Ｆ３１１〜３１ｎの出力を用いて、複数のダミー制御信号ＤＣＴＬ３１〜３ｎを、一定期間、Ｈレベルにして出力する。各ダミー制御信号ＤＣＴＬ３１〜３ｎのＨレベル期間は異なる。例えば、カウンタ３１ｃは、トランジスタＱ３２に出力するダミー制御信号ＤＣＴＬ３２のＨ期間を、トランジスタＱ３１に出力するダミー制御信号ＤＣＴＬ３１のＨ期間よりも長い期間カウントして出力する。したがって、各ダミー制御信号ＤＣＴＬ３１〜３ｎのＨレベルは、段階的にＬレベルへ遷移する。各トランジスタＱ３１〜Ｑ３ｎは、各ダミー制御信号ＤＣＴＬ３１〜３ｎのＨレベル期間に対応させて、内部電圧ＶＤＤに基づく電流ＩＤＤを流し込む。よって、ダミー負荷回路３０ｃに流れ込む電流ＩＤＤは、段階的に変化する。すなわち、ダミー負荷回路３０ｃのオン状態において、ダミー負荷回路３０ｃに流れ込む電流ＩＤＤの大きさは、段階的に変化する。
実施形態４の半導体装置では、トランジスタＱ３１〜３ｎが段階的にオフ状態になるので、電流ＩＤＤを段階的に変化させることができる。これにより、増幅信号ＡＯＵＴ１の変化速度に対して、トランジスタＱ１０のｇｍの変化速度を追従させることができる。よって、内部電圧ＶＤＤの変動を精度よく抑制することができる。これ以外の効果は、実施形態１〜３の記載に含まれている。
（実施形態５）
次に、実施形態５に係る半導体装置を説明する。実施形態５の半導体装置は、実施形態１〜４の半導体装置と比べて、ダミー負荷回路３０ｄの構成が異なっている。図１０は、実施形態５に係る半導体装置のダミー負荷回路３０ｄを例示した回路図である。
図１０に示すように、ダミー負荷回路３０ｄは、１ショットパルス発生回路３３、トランジスタＱ３０、Ｑ３３、Ｑ３４、抵抗素子Ｒ３０、及び、容量素子Ｃ３０を含んでいる。１ショットパルス発生回路３３は、１つのパルスを発生させる回路である。１ショットパルス発生回路３３は、例えば、ディレイ回路及びＮＡＮＤ論理回路を含んでいる。１ショットパルス発生回路３３は、比較結果信号ＣＯＵＴ２を受けて、１ショットパルス信号ＤＣＴＬＤを出力する。具体的には、１ショットパルス発生回路３３の入力端子には、比較結果信号ＣＯＵＴ２が入力され、１ショットパルス発生回路３３の出力端子から１ショットパルス信号ＤＣＴＬＤを出力する。
トランジスタＱ３０は、例えば、Ｎ型チャンネルトランジスタである。トランジスタＱ３０のソースは接地されている。トランジスタＱ３０のドレインは、配線Ｌ１１を介して安定化電源回路１０とチャージポンプ回路２０とを接続する配線Ｌ１０に接続されている。トランジスタＱ３０のゲートは、容量素子Ｃ３０の一端及び抵抗Ｒ３０の一端に接続されている。トランジスタＱ３０は、ダミー制御信号ＤＣＴＬ３を受けて、電流ＩＤＤが流れ込むようにする。
トランジスタＱ３３は、例えば、Ｐ型チャンネルトランジスタである。トランジスタＱ３３のソースは、配線Ｌ１１に接続されている。トランジスタＱ３３のドレインは、抵抗素子Ｒ３０の一端に接続されている。トランジスタＱ３３のゲートは、１ショットパルス発生回路３３の出力端子に接続されている。トランジスタＱ３３は、１ショットパルス信号ＤＣＴＬＤを受けて、ダミー負荷回路３０ｄをオン状態にするＨレベルを、ダミー制御信号ＤＣＴＬ３に出力する。
トランジスタＱ３４は、例えば、Ｎ型チャンネルトランジスタである。トランジスタＱ３４のドレインは、抵抗素子Ｒ３０の他端に接続されている。トランジスタＱ３４のソースは、接地されている。トランジスタＱ３４のゲートも、１ショットパルス発生回路３３の出力端子に接続されている。
抵抗素子Ｒ３０の一端は、トランジスタＱ３３のドレインに接続され、抵抗素子Ｒ３０の他端は、トランジスタＱ３４のドレインに接続されている。容量素子Ｃ３０の一端は、トランジスタＱ３０のゲート、抵抗素子Ｒ３０の一端及びトランジスタＱ３３のドレインに接続されている。容量素子Ｃ３０の他端は、接地されている。トランジスタＱ３４は、抵抗素子Ｒ３０を介して容量素子Ｃ３０に接続され、ダミー制御信号ＤＣＴＬ３を、時定数を有するように減少させる。
図１１は、実施形態５に係る半導体装置の動作波形を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧又は電流の強度を示す。図１１に示すように、チャージポンプ回路２０におけるドライバ２２及び昇圧段２３の動作によって、チャージポンプ回路２０は、昇圧電圧ＶＰＰを出力すること、それに伴い、安定化電源回路１０は、負荷電流ＩＤＤを補って、内部電圧ＶＤＤの低下を抑えることは、実施形態１と同様である。
また、チャージポンプ回路２０における比較回路２５は、昇圧電圧ＶＰＰが上昇して所定の電圧よりも高くなったときに、昇圧段２３の昇圧を停止すること、これにより、負荷電流ＩＤＤが急激に減少し、このままでは、内部電圧ＶＤＤは上昇してしまうことも実施形態１と同様である。
１ショットパルス発生回路３３は、比較結果信号ＣＯＵＴ２を受け、１ショットパルス信号ＤＣＴＬＤに、１ショットに相当する短時間、Ｌレベルを出力する。トランジスタＱ３３は、ゲートに接続された１ショットパルス信号ＤＣＴＬＤのＬレベル期間に、ダミー制御信号ＤＣＴＬ３を、Ｈレベルとして出力する。そして、例えば、容量素子Ｃ３０に、Ｈレベルを充電する。ダミー制御信号ＤＣＴＬ３のＨレベル期間にトランジスタＱ３０はオン状態となり、内部電圧ＶＤＤに基づく電流ＩＤＤが流れ込む。これにより、内部電圧ＶＤＤの変動を抑えることができる。
１ショットパルス信号ＤＣＴＬＤがＨレベルに遷移すると、トランジスタＱ３４は、オン状態となり、充電されたダミー制御信号ＤＣＴＬ３を引き抜き始める。抵抗素子Ｒ３０と容量素子Ｃ３０は、安定化電源回路１０の応答速度時間分に対応するように設定された時定数によって、ダミー制御信号ＤＣＴＬ３をＬレベルに遷移させる。
実施形態５では、トランジスタＱ３０のゲート電位が時定数を持って減少する。よって、内部電圧ＶＤＤに基づく電流ＩＤＤがアナログ的に変化する。すなわち、ダミー負荷回路３０ｄのオン状態において、電流ＩＤＤの大きさは、時定数を有するように変動する。これにより、増幅信号ＡＯＵＴ１の変化速度に対するトランジスタＱ１０のｇｍの変化速度に追従させることができ、内部電圧ＶＤＤの変動を精度よく抑えることが可能となる。
（実施形態６）
次に、実施形態６に係る半導体装置を説明する。実施形態６の半導体装置は、実施形態１〜５の半導体装置と比べて、安定化電源回路１０ｅ及びダミー負荷回路３０ｅの構成が異なっている。図１２は、実施形態６に係る半導体装置６の安定化電源回路１０ｅ、チャージポンプ回路２０及びダミー負荷回路３０ｅを例示した回路図である。
図１２に示すように、実施形態６の安定化電源回路１０ｅは、増幅回路１１、トランジスタＱ１０、及び、分圧回路１２ｅを含んでいる。安定化電源回路１０ｅにおける増幅回路１１及びトランジスタＱ１０の構成は、実施形態１と同様である。分圧回路１２ｅの端子Ｒ１１、端子Ｒ１２及び端子Ｒ１３の構成は、実施形態１と同様である。しかしながら、分圧回路１２ｅは、さらに、可変用の端子Ｒ１４を有している。なお、分圧回路１２ｅを電源用分圧回路１２ｅとも呼称する。
チャージポンプ回路２０は、発振器２１、ドライバ２２、昇圧段２３、分圧回路２４、及び比較回路２５を含んでいることは、実施形態１と同様である。発振器２１からダミー負荷回路３０ｅに接続される信号線Ｓ２５が設けられておらず、クロック信号ＣＫがダミー負荷回路３０ｅに出力されないことが、実施形態１と異なっている。
ダミー負荷回路３０ｅは、比較回路５１、ＡＮＤ論理回路ＡＧ３０、及び、トランジスタＱ３０を含んでいる。
比較回路５１は、非反転入力端子、反転入力端子及び出力端子を有している。比較回路５１の非反転入力端子には、基準電圧ＶＲ５が入力されている。比較回路５１の反転入力端子は、分圧回路１２ｅの可変抵抗Ｒ１０における可変用の端子Ｒ１４に接続されている。これにより、比較回路５１の反転入力端子には、分圧レベル信号ＤＩＶ５が入力される。比較回路５１の出力端子は、ＡＮＤ論理回路ＡＧ３０の一方の入力端子に接続されている。比較回路５１は、基準電圧ＶＲ５と分圧レベル信号ＤＩＶ５とを比較する。そして、比較回路５１は、比較結果信号ＣＯＵＴ５をＡＮＤ論理回路ＡＧ３０の一方の入力端子に出力する。なお、比較回路５１をダミー用比較回路５１とも呼称する。
ＡＮＤ論理回路ＡＧ３０の他方の入力端子は、信号線Ｓ２３を介して比較回路２５の出力端子に接続されている。ＡＮＤ論理回路ＡＧ３０の他方の入力端子には、信号線Ｓ２３を介して比較結果信号ＣＯＵＴ２が入力される。ＡＮＤ論理回路ＡＧ３０の出力端子は、トランジスタＱ３０のゲートに接続されている。ＡＮＤ論理回路ＡＧ３０は、比較結果信号ＣＯＵＴ２及び比較結果信号ＣＯＵＴ５を受けて、ダミー制御信号ＤＣＴＬ３を、トランジスタＱ３０のゲートに出力する。比較結果信号ＣＯＵＴ５は、分圧レベル信号ＤＩＶ５に基づいている。
トランジスタＱ３０は、ダミー制御信号ＤＣＴＬ３を受けて、内部電圧ＶＤＤに基づく電流ＩＤＤが流れ込むようにする。
図１３は、実施形態６に係る半導体装置の動作波形を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧又は電流の強度を示す。図１３に示すように、チャージポンプ回路２０におけるドライバ２２及び昇圧段２３の動作によって、チャージポンプ回路２０は、昇圧電圧ＶＰＰを出力すること、それに伴い、安定化電源回路１０は、負荷電流ＩＤＤを補って、内部電圧ＶＤＤの低下を抑えることは、実施形態１と同様である。
また、チャージポンプ回路２０における比較回路２５は、昇圧電圧ＶＰＰが上昇して所定の電圧よりも高くなったときに、昇圧段２３の昇圧を停止すること、これにより、負荷電流ＩＤＤが急激に減少し、このままでは、内部電圧ＶＤＤは上昇してしまうことも実施形態１と同様である。
本実施形態では、昇圧電圧ＶＰＰが上昇を続けると、分圧回路２４は、昇圧電圧ＶＰＰの上昇に合わせて分圧レベル信号ＤＩＶ２を上昇させる。比較回路２５は、分圧レベル信号ＤＩＶ２が基準電圧ＶＲ２より高くなったことを検知して、比較結果信号ＣＯＵＴ２にＨレベルを出力する。
また、分圧回路１２は、内部電圧ＶＤＤの上昇に合わせて、分圧レベル信号ＤＩＶ５を上昇させる。比較回路５１は、分圧レベル信号ＤＩＶ５が基準電圧ＶＲ５より高くなったことを検知して、比較結果信号ＣＯＵＴ５にＨレベルを出力する。なお、比較結果信号ＣＯＵＴ５のＨレベルへの遷移は、比較結果信号ＣＯＵＴ２のＨレベルへの遷移に対して時間差がある。
ＡＮＤ論理回路ＡＧ３０は、比較結果信号ＣＯＵＴ２のＨレベルと、比較結果信号ＣＯＵＴ５のＨレベルによって、ダミー制御信号ＤＣＴＬ３にＨレベルを出力する。トランジスタＱ３０は、ゲートに接続されたダミー制御信号ＤＣＴＬ３のＨレベル期間に、オン状態になり、内部電圧ＶＤＤに基づく電流ＩＤＤが流れ込む。
内部電圧ＶＤＤが検出レベルになる場合に、比較結果信号ＣＯＵＴ５がＨレベルになるように、基準電圧ＶＲ５を設定する。これにより、内部電圧ＶＤＤを所定の検出レベルの範囲内にすることができる。そして、検出レベルを絶対最大定格よりも小さくなるように設定する。このようにして、内部電圧ＶＤＤの変動を絶対最大定格よりも抑えることができる。
本実施形態では、内部電圧ＶＤＤの検出レベルを絶対最大定格より低く設定することで、内部電圧ＶＤＤの上昇を精度よく抑えることができる。
１、６ 半導体装置
１０、１０ｅ 安定化電源回路
１１ 増幅回路
１２、１２ｅ 分圧回路
２０ チャージポンプ回路
２１ 発振器
２２ ドライバ
２３ 昇圧段
２４ 分圧回路
２５ 比較回路
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ ダミー負荷回路
３１、３１ｃ カウンタ
３２ レベルシフタ
３３ １ショットパルス発生回路
４０ メモリ回路
４１ メモリセルアレイ
４２ ワード線駆動回路
４３ ソース線駆動回路
４４ 読出回路
５１ 比較回路
３１１、３１２、３１３ Ｆ／Ｆ
ＡＧ３０ ＡＮＤ論理回路
ＡＯＵＴ１ 増幅信号
Ｃ３０ 容量素子
ＣＯＵＴ２、ＣＯＵＴ５ 比較結果信号
ＣＫ クロック信号
ＣＫＤ ドライバ出力信号
ＤＣＴＬ３ ダミー制御信号
ＤＣＴＬＣ カウンタ出力信号
ＤＣＴＬＤ １ショットパルス信号
ＤＩＶ１、ＤＩＶ２ 分圧レベル信号
Ｇ３０、Ｇ３１、Ｇ３２、Ｇ３ｎ 論理ゲート回路
Ｉ３０ 電流源
ＩＤＤ 電流
Ｌ１０、Ｌ１１、Ｌ２０ 配線
Ｑ１０、Ｑ３０、Ｑ３３、Ｑ３４ トランジスタ
Ｒ１０、Ｒ２０ 可変抵抗
Ｒ３０ 抵抗素子
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３ 端子
Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５ 信号線
ＶＣＣ 外部電源
ＶＤＤ 内部電圧
ＶＰＰ 昇圧電圧
ＶＲ１、ＶＲ２、ＶＲ５ 基準電圧
ＶＲ３ 定電圧

Claims (20)

  1. 第１電圧を生成する安定化電源回路と、
    前記第１電圧を用いて前記第１電圧と異なる第２電圧を生成するチャージポンプ回路であって、前記第２電圧を基準電圧と比較する比較回路を含んだチャージポンプ回路と、
    前記比較回路から出力された比較結果信号を受けて、オン状態またはオフ状態になるように制御されるダミー負荷回路と、
    を備え、
    前記ダミー負荷回路は、前記比較結果信号を受けて、一定期間だけ前記オン状態になり、これにより、前記第１電圧に基づく電流の少なくとも一部が前記ダミー負荷回路に流れこむ半導体装置。
  2. 前記第２電圧で動作するメモリ回路をさらに備えた、
    請求項１に記載の半導体装置。
  3. 前記チャージポンプ回路は、前記第２電圧の変化に合わせた分圧レベル信号を出力する分圧回路を含み、
    前記比較回路は、前記分圧レベル信号を介して、前記第２電圧を基準電圧と比較する、
    請求項１に記載の半導体装置。
  4. 前記チャージポンプ回路は、クロック信号を発振する発振器をさらに含み、
    前記ダミー負荷回路は、前記比較結果信号に加えて、前記クロック信号を受けて、前記オン状態または前記オフ状態にするように制御される、
    請求項１に記載の半導体装置。
  5. 前記チャージポンプ回路は、
    前記クロック信号及び前記比較結果信号を受けて、ドライバ出力信号を出力するように制御されるドライバと、
    前記ドライバ出力信号を受けて、前記第１電圧を用いて前記第２電圧を生成する昇圧段と、をさらに含む、
    請求項４に記載の半導体装置。
  6. 前記ダミー負荷回路は、
    前記比較結果信号及び前記クロック信号を受けて、前記オン状態にするダミー制御信号を、前記一定期間だけカウントして出力するカウンタと、
    前記ダミー制御信号を受けて、前記一部が流れ込むようにする流入用トランジスタと、
    を含む、
    請求項４に記載の半導体装置。
  7. 前記カウンタは、
    複数のフリップフロップ及び論理ゲート回路を含む、
    請求項６に記載の半導体装置。
  8. 前記オン状態において、前記一部の大きさは、略一定値である、
    請求項６に記載の半導体装置。
  9. 前記ダミー負荷回路は、前記流入用トランジスタに流れ込む前記一部を前記略一定値にする電流源を含む、
    請求項８に記載の半導体装置。
  10. 前記ダミー負荷回路は、前記流入用トランジスタのゲートに定電圧を付加するレベルシフタを含む、
    請求項８に記載の半導体装置。
  11. 前記ダミー負荷回路は、
    前記比較結果信号及び前記クロック信号を受けて、前記オン状態にする複数のダミー制御信号を、相互に異なる期間だけカウントして出力するカウンタと、
    前記カウンタに並列に接続された複数の流入用トランジスタと、
    を含み、
    前記ダミー負荷回路は、各前記ダミー制御信号を受けて、各前記異なる期間だけ前記一部が流れ込むように制御される、
    請求項４に記載の半導体装置。
  12. 前記カウンタは、複数のフリップフロップ及び各フリップフロップに接続された複数の論理回路を含む、
    請求項１１記載の半導体装置。
  13. 前記オン状態において、前記一部の大きさは、段階的に変化する、
    請求項１１に記載の半導体装置。
  14. 前記安定化電源回路は、
    ソース及びドレインのいずれか一方に外部電源が接続された電源用トランジスタと、
    前記電源用トランジスタの他方に一端が接続され、他端が接地された可変抵抗を有する電源用分圧回路と、
    電源用基準電圧が入力された非反転入力端子、前記電源用分圧回路の可変用の端子に接続された反転入力端子、及び、前記電源用トランジスタのゲートに接続された出力端子を有する増幅回路と、
    を含み、
    前記一定期間は、前記電源用トランジスタの相互コンダクタンスに依存した前記安定化電源回路の応答時間に基づいて設定される、
    請求項１に記載の半導体装置。
  15. 前記ダミー負荷回路は、
    前記比較結果信号を受けて、１ショットパルス信号を出力する１ショットパルス発生回路と、
    前記１ショットパルス信号を受けて、前記オン状態にするダミー制御信号を出力する第１トランジスタと、
    前記ダミー制御信号を受けて、前記一部が流れ込むようにする流入用トランジスタと、
    抵抗素子を介して容量素子に接続され、前記ダミー制御信号を、時定数を有するように変動させる第２トランジスタと、
    を含む、
    請求項１に記載の半導体装置。
  16. 前記オン状態において、前記一部の大きさは、前記時定数を有するように変動する、
    請求項１５に記載の半導体装置。
  17. 第１電圧を生成する安定化電源回路と、
    前記第１電圧を用いて前記第１電圧と異なる第２電圧を生成するチャージポンプ回路であって、前記第２電圧を基準電圧と比較する比較回路を含んだチャージポンプ回路と、
    前記比較回路から出力された比較結果信号を受けて、オン状態またはオフ状態になるように制御されるダミー負荷回路と、
    を備え、
    前記安定化電源回路は、
    ソース及びドレインのいずれか一方に外部電源が接続された電源用トランジスタと、
    前記電源用トランジスタの他方に一端が接続され、他端が接地された可変抵抗を有する電源用分圧回路と、
    電源用基準電圧が入力された非反転入力端子、前記電源用分圧回路の可変用の第１端子に接続された反転入力端子、及び、前記電源用トランジスタのゲートに接続された出力端子を有する増幅回路と、
    を含み、
    前記ダミー負荷回路は、前記比較結果信号を受けて、前記オン状態になり、これにより、前記第１電圧に基づく電流の少なくとも一部が前記ダミー負荷回路に流れこむ半導体装置。
  18. 前記電源用分圧回路は、可変用の第２端子をさらに有し、
    前記ダミー負荷回路は、
    ダミー用基準電圧が入力された非反転入力端子、及び、前記電源用分圧回路の可変用の第２端子に接続された反転入力端子を有するダミー用比較回路と、
    前記ダミー用比較回路から出力されたダミー用比較結果信号、及び、前記比較結果信号を受けて、前記オン状態にするダミー制御信号を出力する論理回路と、
    前記ダミー制御信号を受けて、前記一部を流れ込むようにする流入用トランジスタと、
    を含む、
    請求項１７に記載の半導体装置。
  19. 前記第１電圧を所定の検出レベルの範囲内になるように、前記ダミー用基準電圧を設定する、
    請求項１８に記載の半導体装置。
  20. 所定の回路をさらに備え、
    前記第１電圧は、所定の回路が動作する内部電圧である、
    請求項１に記載の半導体装置。
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