CN112751555A - 开关电路及摄像装置 - Google Patents

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CN112751555A CN202011161302.9A CN202011161302A CN112751555A CN 112751555 A CN112751555 A CN 112751555A CN 202011161302 A CN202011161302 A CN 202011161302A CN 112751555 A CN112751555 A CN 112751555A
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Abstract

开关电路(100)具备第1输入端子(401)、输出端子(400)、和对是否将向第1输入端子(401)输入的第1电压向输出端子(400)输出进行切换的第1电路(110)；第1电路(110)包括串联连接在第1输入端子(401)与输出端子(400)之间的第1晶体管(1)及第2晶体管(2)、和将第1电压分压并向第1晶体管(1)与第2晶体管(2)之间的共通节点(N1)供给的第1分压电路(12)。

Description

开关电路及摄像装置
技术领域
本发明涉及开关电路及具备开关电路的摄像装置。特别涉及包括串联连接的多个晶体管的开关电路。
背景技术
以往，作为使用低耐压晶体管处理高电压的开关电路，已知将晶体管多级串联连接的电路结构。
例如在下述专利文献1(参照图3)中，连接在产生超过晶体管耐压的电位差的2端子间的开关电路具备将NMOS晶体管3级串联连接的结构。进而，对于这些NMOS晶体管的栅极电压，输入以下这样的电压。即，通过将施加在初级NMOS晶体管的栅极与第3级NMOS晶体管的漏极之间的高电压进行电阻分压而生成两个中间电压，对于初级NMOS晶体管的栅极输入作为第1个中间电压的GND电压Vg1，将接着GND电压Vg1而第2高的中间电压Vg2向第2级NMOS晶体管的栅极输入，将接着GND电压Vg1而第3高的中间电压Vg3向第3级NMOS晶体管的栅极输入。
现有技术文献
专利文献
专利文献1：日本特开2013－207700号公报
发明内容
发明要解决的课题
在包括串联连接的多个晶体管的开关电路中，要求可靠性的提高。
本发明的目的在于，提供可靠性高的开关电路及具备开关电路的摄像装置。
用来解决课题的手段
根据本发明的非限定性的一例示性的实施方式，例如提供以下技术方案。
本发明的一技术方案的开关电路具备：第1输入端子；输出端子；以及第1电路，对是否将向上述第1输入端子输入的第1电压向上述输出端子输出进行切换；上述第1电路包括：第1晶体管及第2晶体管，串联连接在上述第1输入端子与上述输出端子之间；以及第1分压电路，将上述第1电压分压并向上述第1晶体管与上述第2晶体管之间的第1节点供给。
本发明的一技术方案的摄像装置具备：半导体基板；像素阵列，包括在上述半导体基板上排列的多个像素；以及上述开关电路，位于上述半导体基板上；上述多个像素分别具有包括第1电极层、第2电极层和被上述第1电极层及上述第2电极层夹着的光电变换层的光电变换部；上述多个像素分别具有的上述第1电极层形成1个共通电极层；上述开关电路的上述输出端子与上述共通电极层连接。
发明效果
根据本发明的一技术方案，提高了包括串联连接的多个晶体管的开关电路以及具备该开关电路的摄像装置的可靠性。
附图说明
图1是表示实施方式1的开关电路的结构例的图。
图2是表示实施方式1的开关电路的具体电路例的图。
图3是表示实施方式2的开关电路的结构例的图。
图4是表示对实施方式2的开关电路的状态进行例示的表的图。
图5是表示实施方式2的开关电路的具体电路例的图。
图6是表示实施方式3的开关电路的具体电路例的图。
图7是表示搭载有实施方式1～3的某个中的开关电路的实施方式4的图像传感器的结构例的图。
图8是表示图7所示的图像传感器的动作例的时间图。
具体实施方式
(用于得到本发明的一个形态的认识)
在专利文献1所公开的开关电路中，3个晶体管被串联连接，3个晶体管中的两个晶体管的栅极分别被施加将高电压侧节点nd1与低电压侧节点nd3之间的高电压用电阻分压而得到的电压Vg2、Vg3。该开关电路构成为，当节点nd2的电压＝节点nd1的电压<0(即负电位)时成为接通(on)状态，当节点nd2的电压<节点nd1的电压时、或节点nd2的电压＝节点nd1的电压＝GND电平时成为断开(off)状态。在该开关电路中，串联连接着3个晶体管，以使得在节点nd1上施加了超过晶体管的耐压电压的电压的情况下，晶体管也不会损坏而能够保持可靠性。另外，所述的耐压电压，是能够向晶体管施加的最大容许电压，也被称作最大额定。此外，在简记作“晶体管”的情况下，是指构成开关电路的晶体管。此外，作为输入电压的“高电压”是相对表现的用语，意味着超过晶体管的耐压电压的电压。
但是，在开关电路为断开状态的情况下，关于各晶体管的源极端子的电压及漏极端子的电压，在各晶体管的栅极的电压通过电阻分压而被分压后，根据晶体管的断态漏电流(off leakage current)等，收敛于某个值。收敛所需的时间及收敛的电压值也根据各晶体管的阈值电压(Vth)、节点nd1～节点nd2间的电位差、各晶体管的尺寸(栅极宽度、栅极长度)、断态漏电流值、电源电压、结温度等而变化。因此，难以一边将栅极－源极、栅极－漏极、漏极－源极、栅极－背栅极的各端子间的电压可靠地控制为耐压电压以下一边频繁地进行将开关电路的通断状态进行切换的动作。
进而，以往的开关电路的前提在于，在断开状态时，节点nd1和节点nd2成为相同电位。因此，在使用两个以上的开关电路元件构建具备与这些开关电路元件的个数相同数量的输入端子和1个共通输出端子的开关电路的情况下，在某一个开关电路元件成为接通状态且其他开关电路元件成为断开状态、在断开状态的开关电路元件的输入端子与共通输出端子间产生了电位差的状态下，难以在确保构成断开状态的开关电路元件的晶体管的可靠性的同时将该开关电路元件维持为断开状态。另外，开关电路是作为具有开关的功能的整体的电路。开关电路元件是构成开关电路的元件之一，是具有开关的功能的电路。开关电路由1个以上的开关电路元件构成。
因此，本发明的目的在于，提供当用低耐压晶体管构成高耐压电压的开关电路时能够使通断状态的切换时间高速化并且将各晶体管的端子间电压可靠地控制为耐压电压以下的开关电路。进而，本发明的目的在于，在使用两个以上的开关电路元件、并且具备与这些开关电路元件的个数相同数量的输入端子和1个共通输出端子的开关电路中，确保断开状态的晶体管的可靠性。
为了达成上述目的，在本发明的一实施方式中，通过在第1晶体管的漏极电压(即，第2晶体管的源极电压)端子上施加通过电阻分压而生成的希望的电压，从而将各晶体管的端子间电压可靠地保持为耐压电压以下，并且使第1晶体管的漏极电压(即，第2晶体管的源极电压)追随于对栅极电压进行控制时的响应特性。由此，在使用低耐压晶体管使高电压通断(on/off)的开关电路中，能够保持低耐压晶体管的可靠性并且比以往技术更高速地切换通断状态。
以下，参照附图对实施方式进行说明。另外，以下说明的实施方式都表示本发明的一具体例。在以下的实施方式中表示的数值、形状、构成要素、构成要素的配置位置及连接形态、动作定时等是一例，不是限定本发明的意思。此外，各图并不一定是严格地图示的。在各图中，有对于实质上相同的结构赋予相同的标号而将重复的说明省略或简化的情况。
(实施方式1)
图1是表示实施方式1的开关电路100的结构例的图。在图1中，开关电路100具备被输入作为第1电压的一例的高电压的第1输入端子401、将被输入到第1输入端子401中的高电压输出的输出端子400、和对是否将被输入到第1输入端子401中的高电压向输出端子400输出进行切换的作为开关电路元件的第1电路110。第1电路110具备串联连接的第1晶体管1及第2晶体管2、控制第1晶体管1的导通/截止的第1栅极电压控制部10、控制第2晶体管2的导通/截止的第2栅极电压控制部11、以及将被输入到第1输入端子401中的高电压分压的第1分压电路12。通过第1分压电路12的分压而得到的电压VN1被向第1晶体管1与第2晶体管2之间的第1节点的一例即共通节点N1供给。另外，第1栅极电压控制部10及第2栅极电压控制部11并不一定必须设置在第1电路110中，例如也可以设置在开关电路100的外部。
在本实施方式中，第1晶体管1及第2晶体管2都是PMOS晶体管。此外，当使开关电路100成为接通状态时，第1栅极电压控制部10及第2栅极电压控制部11分别使第1晶体管1及第2晶体管成为接通状态，另一方面，当使开关电路100成为断开状态时，第1栅极电压控制部10及第2栅极电压控制部11分别使第1晶体管1及第2晶体管成为断开状态。
在本实施方式的开关电路100中，通过将两个低耐压晶体管即第1晶体管1及第2晶体管2串联连接，特别是当开关电路100为断开状态时，在第1晶体管1及第2晶体管2各自的任意的两端子间(栅极端子－源极端子间、栅极端子－漏极端子间、漏极端子－源极端子间、栅极端子－背栅极端子间、源极端子－背栅极端子间、漏极端子－背栅极端子间)，端子电压被控制为，不超过晶体管的耐压电压。另外，由于当开关电路100为断开状态时，输出端子400成为浮置状态，所以也可以经由其他开关电路向输出端子400施加其他电压。
例如，关于晶体管的耐压电压Vhv＝4V、向第1输入端子401输入的高电压VIN1＝7V、开关电路100为断开状态时输出端子400被施加输出电压VOUT＝0V的状态下的晶体管的栅极电压、两个串联连接的第1晶体管1及第2晶体管2之间的共通节点N1的电压VN1，表示一例。
第1栅极电压控制部10向第1晶体管1的栅极施加栅极电压Vg1＝7V。由此，第1晶体管1的栅极－源极间电压成为Vg1－VIN＝0V，第1晶体管1成为截止状态。第2栅极电压控制部11向第2晶体管2的栅极施加如以下这样决定的栅极电压Vg2。即，第2晶体管的栅极电压Vg2被决定为，使得满足第2晶体管2的栅极与输出端子400间的电位差即(Vg2－VOUT)<4V，且(Vg2－VN1)>Vth，Vg1－VN1<4V。例如，如果设为Vg2＝3.5V，VN1＝3.5V，则成为Vg1－VN1＝3.5V，Vg2－VN1＝0V，所以能够满足上述的条件。另外，Vth是第1晶体管1及第2晶体管2的阈值电压。
在本实施方式的开关电路100中，当开关电路100处于断开状态时，即使输出电压VOUT从7V变化为0V，在开关电路100的第1晶体管1及第2晶体管2的各自的任意的两端子间也不产生3.5V以上的电位差，能够确保晶体管的可靠性。
图2是表示实施方式1的开关电路100的具体电路例的图。在本电路例中，开关电路100除了图1所示的元件以外，还具备偏压生成电路500及控制电路501。但是，偏压生成电路500及控制电路501并不一定必须设置在开关电路100中，也可以设在开关电路100的外部。
第1栅极电压控制部10，作为栅极电压Vg1，向第1晶体管1的栅极输出将第1输入端子401与基准电压端子600间的电压分压而得到的电压、或输入到第1输入端子401中的高电压的某一方的电压。因此，第1栅极电压控制部10具备控制晶体管301，该控制晶体管301控制是输出将向第1输入端子401输入的高电压VIN1用分压电阻R10及R11分压而得到的分压电压、还是输出向第1输入端子401输入的高电压。由于向第1输入端子401输入的高电压VIN1超过在第1栅极电压控制部10中使用的晶体管的耐压电压，所以采取将控制晶体管300与控制晶体管301串联连接、控制晶体管300及301各自的各端子间的电位差不超过晶体管的耐压电压的结构。
控制电路501接受向搭载本开关电路100的SoC(System on Chip)供给的电源电压(例如3.3V)的供给而进行动作。偏压生成电路500输出将第1输入端子401与基准电压端子600间的电压通过电阻分压进行分压而得到的分压电压(例如4V)。基准电压端子600例如被维持为与SoC的地电位相同的电位。
第2栅极电压控制部11，作为栅极电压Vg2，向第2晶体管2的栅极输出将共通节点N1与基准电压端子600间的电压分压而得到的电压、或共通节点N1的电压的某一方的电压。因此，第2栅极电压控制部11具备控制晶体管303，该控制晶体管303控制是输出将共通节点N1的电压VN1用分压电阻R20及R21分压而得到的分压电压、还是输出共通节点N1的电压VN1。由于共通节点N1的电压VN1可能超过在第2栅极电压控制部11中使用的晶体管的耐压电压，所以采取将控制晶体管302与控制晶体管303串联连接、控制晶体管302及303各自的端子间电位差不超过晶体管的耐压电压的结构。
第1分压电路12由连接在第1输入端子401与基准电压端子600间且串联连接的两个分压电阻R1及R2构成。分压电阻R1及R2分别是第1电阻元件和第2电阻元件的一例。分压电阻R1及R2的连接点被连接于共通节点N1。第1分压电路12向第1晶体管1与第2晶体管2的共通节点N1供给将输入到第1输入端子401中的高电压VIN1用分压电阻R1及R2分压而得到的分压电压。
现在，假定被输入的高电压＝7V，SoC电源电压＝3.3V，基准电压端子600的电压＝SoC地端子＝0V，晶体管耐压电压＝4V，以下，说明开关电路100的动作状态。
当使第1晶体管1及第2晶体管2成为导通状态时，控制电路501输出H电平(例如3.3V)。结果，控制晶体管301及303成为导通状态，第1栅极电压控制部10及第2栅极电压控制部11的分压电阻R10及R11和R20及R21被连接到基准电压端子600。因而，第1栅极电压控制部10，作为栅极电压Vg1而向第1晶体管1的栅极输出将被输入到第1输入端子401中的高电压用分压电阻R10及R11分压而得到的分压电压。结果，第1晶体管1成为导通状态。此时，成为Vg1＝VIN1×{R11/(R10+R11)}。另外，分压电阻R10、R11被设定为成为(Vg1－VIN1)<Vth、|Vg1－VIN1|<4V的电阻值。同样，第2栅极电压控制部11，作为栅极电压Vg2，向第2晶体管2的栅极输出将共通节点N1的电压VN1用分压电阻R20及R21分压而得到的分压电压。结果，第2晶体管2成为导通状态。此时，成为Vg2＝VN1×{R21/(R20+R21)}。另外，分压电阻R20、R21被设定为成为(Vg2－VN1)<Vth、|Vg2－VN1|<4V的电阻值。
此外，通过将分压电阻R1、R2的电阻值设定为第1晶体管1及第2晶体管2的导通电阻值的1000倍以上，在第1晶体管1为导通状态时，共通节点N1(VN1)的电压与第1输入端子401的高电压VIN1大致相等。
另一方面，当使第1晶体管1及第2晶体管2成为截止状态时，控制电路501输出L电平，即与基准电压端子600的电压相同的电压(例如，SoC的地电压0V)。结果，控制晶体管301及303成为截止状态，第1栅极电压控制部10及第2栅极电压控制部11的分压电阻R10及R11和R20及R21都不被连接到基准电压端子600。因而，第1栅极电压控制部10，作为栅极电压Vg1而将与输入到第1输入端子401中的高电压VIN1同电位的电压向第1晶体管1的栅极输出。结果，第1晶体管1成为截止状态。
第1分压电路12不论控制电路501的输出状态如何，都始终被连接到第1输入端子401与基准电压端子600之间，当第1晶体管1为截止状态时，由分压电阻R1和R2带来的分压电压VN1成为将第1输入端子401与基准电压端子600间的电压用分压电阻R1和R2分压后的电压。第2栅极电压控制部11被连接在第1分压电路12的输出端子(即，共通节点N1)与基准电压端子600间，当控制晶体管303为截止状态时，作为栅极电压Vg2而将VN1＝VIN1×{R2/(R1+R2)}向第2晶体管2的栅极输出。即，第2栅极电压控制部11的输出电压Vg2＝VN1。由此，第2晶体管2的源极端子的电压(即，共通节点N1处的电压VN1)－第2晶体管2的栅极电压(Vg2电压)≈0V，第2晶体管2成为截止状态。另外，设定了分压电阻R1、R2的电阻值，以使得在第2晶体管2的截止状态下成为|VN1－VOUT|<4V。
如以上说明的那样，根据实施方式1的开关电路100，通过第1分压电路12，当开关电路100为断开状态时，能够使第1晶体管1与第2晶体管2间的共通节点N1的电压正确且高速地收敛于希望的电压。此外，能够不受因温度变化及制造偏差带来的晶体管的Vth偏差的影响而可靠地进行不超过晶体管的耐压电压的控制。
如以上这样，本实施方式的开关电路100具备第1输入端子401、输出端子400、和切换是否将输入到第1输入端子401中的第1电压向输出端子400输出的第1电路110，第1电路110包括串联连接在第1输入端子401与输出端子400之间的第1晶体管1及第2晶体管2、和将第1电压分压并向第1晶体管1与第2晶体管2之间的共通节点N1供给的第1分压电路12。
由此，第1晶体管1与第2晶体管2之间的共通节点N1被供给通过第1分压电路12将输入到第1输入端子401中的第1电压分压而得到的分压电压。由此，与将电源电压分压的以往技术不同，能够正确且高速地使第1晶体管1与第2晶体管2间的共通节点N1的电压收敛于希望的电压。此外，能够不受由温度变化及制造偏差带来的晶体管的Vth偏差的影响而可靠地进行不超过晶体管的耐压电压的控制。结果，包括串联连接的多个晶体管的开关电路的可靠性提高。
此外，第1分压电路12包括串联连接在第1输入端子401与基准电压之间的第1电阻元件(R1)及第2电阻元件(R2)，第1电阻元件(R1)与第2电阻元件(R2)的连接点被连接于共通节点N1。由此，通过简单的电阻分压，能够正确且高速地使共通节点N1的电压收敛于希望的电压。
(实施方式2)
图3是表示实施方式2的开关电路200的结构例的图。在图3中，开关电路200具备：第1输入端子401，被输入作为第1电压的一例的高电压；第2输入端子402，被输入作为第2电压的一例的低电压；输出端子400，将输入到第1输入端子401中的高电压或输入到第2输入端子402中的低电压有选择地输出；作为开关电路元件的第1电路110，以作为第1电压的一例的高电压为输入，对将所输入的高电压输出/不输出的通断(on/off)进行控制；以及作为开关电路元件的第2电路120，以作为第2电压的一例的低电压为输入，对将所输入的低电压输出/不输出的通断进行控制。另外，向第2输入端子402输入的低电压在本实施方式中设为不超过第3晶体管3及第4晶体管4的任一个的耐压电压的电压。对于与实施方式1相同的构成要素赋予相同的标号而省略其说明。
第2电路120具备串联连接的第3晶体管3及第4晶体管4、控制第3晶体管3的导通/截止的第3栅极电压控制部13、控制第4晶体管4的导通/截止的第4栅极电压控制部14、以及将输出端子400的电压分压的第2分压电路15。通过第2分压电路15的分压而得到的电压被向第3晶体管3与第4晶体管4之间的作为第2节点的一例的共通节点N2供给。另外，第3栅极电压控制部13及第4栅极电压控制部14并不一定必须设置在第2电路120中，例如也可以设置在开关电路200的外部。
图4是表示对图3的开关电路200的状态进行例示的表的图。表示了开关电路200的3个状态(“状态1”“状态2”“状态3”)各自的状态下的开关电路200的输出电压VOUT、第1电路110的通断状态及第2电路120的通断状态。另外，在“状态3”下，开关电路200的输出端子400成为浮置状态，开关电路200的输出电压VOUT成为不定(图中的“－”)。
图5是表示实施方式2的开关电路200的具体电路例的图。
在开关电路200中，第1电路110是与在图2中图示的电路相同的结构。在开关电路200中，第2电路120除了图3所示的元件以外，还具备偏压生成电路502、控制电路503、分压电阻R31及R32。但是，偏压生成电路502、控制电路503、分压电阻R31及R32不一定必须设置在开关电路200中，也可以设置在开关电路200的外部。
第2电路120中，输入端子被连接到被输入低电压(不超过晶体管耐压电压的电压)的第2输入端子402，输出端子被连接到与第1电路110的输出端子400相同的节点。
第3栅极电压控制部13具有接受SoC的电源电压(例如3.3V)的供给、将栅极电压Vg3向第3晶体管3的栅极输出的控制电路504。第4栅极电压控制部14向第4晶体管4的栅极输出将第1输入端子401与基准电压端子600间的电压分压而得到的电压，作为栅极电压Vg4。
第2分压电路15被连接在输出端子400与基准电压端子600间，由串联连接的两个分压电阻R3及R4构成。分压电阻R3及R4分别是第3电阻元件和第4电阻元件的一例。分压电阻R3及R4的连接点被连接在共通节点N2。第2分压电路15将输出端子400与基准电压端子600间的电压用分压电阻R3及R4分压，将得到的分压电压VN2向第3晶体管3与第4晶体管4间的共通节点N2供给。
开关电路200如图4所示，通过第1电路110及第2电路120的通断状态的组合，能够取3个状态。以下，假定被输入到第1输入端子401中的高电压VIN1＝7V，被输入到第2输入端子402中的低电压VIN2＝0.5V，SoC电源电压＝3.3V，基准电压端子600的电压＝SoC地端子＝0V，晶体管耐压电压＝4V，说明图4所示的3个状态1～3的各状态下的电路动作。
在图4所示的状态1下，第1电路110是接通状态(即，第1晶体管1及第2晶体管2是导通状态)，并且，第2电路120是断开状态(即，第3晶体管3及第4晶体管4是截止状态)。
关于第1晶体管1及第2晶体管2的导通状态，由于与图2的开关电路100的第1晶体管1及第2晶体管2的导通状态相同，所以省略其详细的动作说明。
为了使第3晶体管3及第4晶体管4成为截止状态，控制电路503及504输出与基准电压端子600相同的电压(例如SoC的地电压0V)。另外，在向第3晶体管3输入的电压是耐压电压以下的情况下，也可以通过与SoC的电源电压相同的电位进行控制。由于控制电路504将与基准电压端子600相同的电压向第3晶体管3的栅极输出，所以(Vg3－VIN2)<Vth，第3晶体管3成为截止状态。另外，本实施方式的Vth是第3晶体管3及第4晶体管4的阈值电压。
接着，对第4栅极电压控制部14的输出电压(即，第4晶体管4的栅极电压Vg4)进行说明。当第1电路110为接通状态时输出电压VOUT＝VIN1，被输入到第1输入端子401中的高电压VIN1作为输出电压VOUT被输出，所以必须在第4晶体管4的漏极端子被施加了高电压VIN1的状态下保持第4晶体管4的截止状态。因此，第4栅极电压控制部14使用被输入到第1输入端子401中的高电压VIN1生成栅极电压Vg4。具体而言，第4栅极电压控制部14由于控制晶体管305成为截止状态，所以作为栅极电压Vg4而输出将被输入到第1输入端子401中的高电压VIN1用分压电阻R31及R32分压而得到的电压。此时，VIN2、Vg3、Vg4、共通节点N2处的电压VN2、VOUT分别必须满足|VOUT－Vg4|<4V，(Vg4－VN2)<Vth，|VOUT－VN2|<4V，|VN2－Vg3|<4V，|VN2－VIN2|<4V的关系。另外，VN2、Vg4的电压分别能够计算为VN2＝VOUT×{R4/(R3+R4)}，Vg4＝VIN1×{R32/(R31+R32)}。例如，如果设计为VN2＝3.0V、Vg4＝3.0V，则能够满足上述5个关系式，使第4晶体管4成为截止状态。这样，通过从被输入到第1输入端子401中的高电压VIN1、以及输出电压VOUT分别生成第4晶体管4的栅极电压Vg4及第3晶体管3与第4晶体管4间的共通节点N2的电压VN2，能够实现不超过连接在高电压与低电压的边界处的晶体管的耐压电压的可靠控制，能够确保开关电路的可靠性。
在图4所示的状态2下，第1电路110是断开状态(即，第1晶体管1及第2晶体管2是截止状态)，第2电路120是接通状态(即，第3晶体管3及第4晶体管4是导通状态)。
关于第1晶体管1及第2晶体管2的截止状态，由于与图2的开关电路100的第1晶体管1及第2晶体管2的截止状态相同，所以省略其详细的动作说明。
为了使第3晶体管3及第4晶体管4成为导通状态，控制电路503及504输出H电平，即与SoC电源电压相同的电压(例如3.3V)。结果，成为(Vg3－VIN2)>Vth，所以第3晶体管3成为导通状态。
接着，对第4栅极电压控制部14的输出电压(即，第4晶体管4的栅极电压Vg4)进行说明。第4栅极电压控制部14由于控制晶体管305成为导通状态，所以作为栅极电压Vg4而将Vg4＝VIN1×{(R32//R33)/{R31+(R32//R33)}}(另外，R32//R33＝R32×R33/(R32+R33))向第4晶体管4的栅极输出。此时，如果(Vg4－VIN2)>Vth，|Vg4－VIN2|<4V，则第4晶体管成为导通状态，输出电压VOUT＝VIN2。另外，通过将第2分压电路15的分压电阻R3、R4的电阻值设定为第3晶体管3及第4晶体管4的导通电阻值的1000倍以上，当第4晶体管4为导通状态时，共通节点N2的电压VN2与第2输入端子402的电压大致相等。
在图4所示的状态3下，第1电路110是断开状态(即，第1晶体管1及第2晶体管2是截止状态)，第2电路120是断开状态(即，第3晶体管3及第4晶体管4是截止状态)。在该状态3下，开关电路200的输出端子400为浮置状态。
关于第1电路110的断开状态的详细情况，与图2的开关电路100的第1晶体管1及第2晶体管2的截止状态相同。另一方面，关于第2电路120的断开状态的详细情况，与开关电路200的状态1下的第2电路120的断开状态(即，第3晶体管3及第4晶体管4的截止状态)相同。由此，省略第1电路110及第2电路120的详细的动作说明。
如以上说明的那样，根据实施方式2的开关电路200，即使在构建了将高电压和低电压从同一端子输出的开关电路的情况下，当开关电路元件为断开状态时，也能够正确且高速地使第1晶体管1与第2晶体管2间的共通节点N1的电压、以及第3晶体管3与第4晶体管4间的共通节点N2的电压收敛于希望的电压。此外，能够不受由温度变化及制造偏差带来的晶体管的Vth偏差的影响而可靠地进行不超过晶体管的耐压电压的控制，能够提供满足晶体管的可靠性并且能够切换高电压和低电压的开关电路。
如以上这样，本实施方式的开关电路200相对于实施方式1的开关电路100，还具备第2输入端子402、和切换是否将被输入到第2输入端子402中的第2电压向输出端子400输出的第2电路120，第2电路120包括串联连接在第2输入端子402与输出端子400之间的第3晶体管3及第4晶体管4、以及将输出端子400的电压分压并向第3晶体管3与第4晶体管4之间的共通节点N2供给的第2分压电路15。
由此，能够从输出端子400有选择地输出被输入到第1输入端子401中的第1电压或被输入到第2输入端子402中的第2电压。此外，对于第3晶体管3与第4晶体管4之间的共通节点N2，供给由第2分压电路15将输出端子400的电压分压而得到的分压电压。由此，与将电源电压分压的以往技术不同，能够正确且高速地使第3晶体管3与第4晶体管4间的共通节点N2的电压收敛于希望的电压。此外，能够不受由温度变化及制造偏差带来的晶体管的Vth偏差的影响而可靠地进行不超过晶体管的耐压电压的控制。结果，实现包括多个开关电路元件、将两种以上的输入电压的某种有选择地输出的可靠性提高的开关电路。
此外，第2分压电路15包括串联连接在输出端子400与基准电压之间的第3电阻元件(R3)及第4电阻元件(R4)，第3电阻元件(R3)与第4电阻元件(R4)的连接点被连接在共通节点N2。由此，能够通过简单的电阻分压，正确且高速地使共通节点N2的电压收敛于希望的电压。
此外，第1输入端子401被输入超过第1晶体管1及第2晶体管2的至少一方的最大额定的高电压，第2输入端子402被输入不超过第3晶体管3及第4晶体管4的任一个的最大额定的低电压，输出端子400将被输入到第1输入端子401中的高电压以及被输入到第2输入端子402中的低电压有选择地输出。
由此，即使被输入超过晶体管的最大额定的高电压，晶体管的任意两个端子间的电位差都为最大额定以下，实现将输入到第1输入端子401中的高电压及输入到第2输入端子402中的低电压有选择地输出的开关电路。
(实施方式3)
图6是表示实施方式3的开关电路210的具体电路例的图。该开关电路210相当于图5所示的实施方式2的开关电路200的变形例。更详细地讲，开关电路210具备以下结构：在开关电路200中将串联连接的两个晶体管(第1晶体管1及第2晶体管2)替换为串联连接的3个晶体管，并且，将串联连接的两个晶体管(第3晶体管3及第4晶体管4)替换为串联连接的3个晶体管。
具体而言，开关电路210具备：第1输入端子401，被输入高电压；第2输入端子402，被输入低电压；输出端子400，将被输入到第1输入端子401中的高电压或被输入到第2输入端子402中的低电压输出；作为开关电路元件的第1电路110a，以高电压为输入，对将被输入的高电压输出/不输出的通断进行控制；以及作为开关电路元件的第2电路120a，以低电压为输入，对将被输入的低电压输出/不输出的通断进行控制。对于与实施方式2相同的构成要素赋予相同的标号而省略其说明。
第1电路110a具备串联连接的第1晶体管1、第2晶体管2及第5晶体管5、控制第1晶体管1的导通/截止的第1栅极电压控制部10a、控制第2晶体管2的导通/截止的第2栅极电压控制部11a、控制第5晶体管5的导通/截止的第5栅极电压控制部16、第1分压电路12a、偏压生成电路500及500a、控制电路501，所述第1分压电路12a将被输入到第1输入端子401中的高电压分压，将所得到的两种分压电压分别向第2晶体管2与第5晶体管5之间的作为第3节点的一例的共通节点N3以及共通节点N1供给。
另外，本实施方式的第1电路110a具备以下结构：相对于实施方式2的第1电路110的第1晶体管1及第2晶体管2，在它们的后级追加了第5晶体管5。但是，第5晶体管5也可以被连接在第1晶体管1及第2晶体管2的前级或它们之间。即，本实施方式的第1电路110a与串联连接着两个晶体管的实施方式2不同，具备串联连接着3个晶体管的结构。
第5晶体管5与第1晶体管1及第2晶体管2同样，在本实施方式中是PMOS晶体管。
偏压生成电路500输出将第1输入端子401与基准电压端子600间的电压通过电阻分压进行分压而得到的分压电压(例如，高电压的2/3的分压电压)。偏压生成电路500a输出将第1输入端子401与基准电压端子600间的电压通过电阻分压进行分压而得到的分压电压(例如，高电压的1/3的分压电压)。
第1栅极电压控制部10a是控制第1晶体管1的导通/截止的电路，具备将在实施方式2的第1栅极电压控制部10中串联连接的两个控制晶体管300及301替换为串联连接的3个控制晶体管300、306及301的结构。
第2栅极电压控制部11a是控制第2晶体管2的导通/截止的电路，具备将在实施方式2的第2栅极电压控制部11中串联连接的两个控制晶体管302及303替换为串联连接的3个控制晶体管302、307及303的结构。
第5栅极电压控制部16基本上具有与第2栅极电压控制部11a同样的结构。即，第5栅极电压控制部16由连接在共通节点N3与基准电压端子600之间且串联连接的分压电阻R20a及R20b、和控制晶体管302a、308及303a构成。
第1分压电路12a由连接在第1输入端子401与基准电压端子600之间且串联连接的3个分压电阻R1a、R2a及R2b构成。分压电阻R1a与R2a的连接点被连接到共通节点N1、和第2栅极电压控制部11a的一端(即，分压电阻R20的一端)。此外，分压电阻R2a与R2b的连接点被连接到共通节点N3、和第5栅极电压控制部16的一端(即，分压电阻R20a的一端)。
第2电路120a具备：串联连接的第3晶体管3、第6晶体管6及第4晶体管4、控制第3晶体管3的导通/截止的第3栅极电压控制部13、控制第6晶体管6及第4晶体管4的导通/截止的第4栅极电压控制部14a、第2分压电路15a、偏压生成电路502和控制电路503，所述第2分压电路15a将被输出到输出端子400的电压分压，将所得到的两种分压电压分别向第3晶体管3与第6晶体管6之间的作为第4节点的一例的共通节点N4及共通节点N2供给。
另外，本实施方式的第2电路120a具备以下结构：相对于实施方式2的第2电路120的第3晶体管3及第4晶体管4，在它们之间追加了第6晶体管6。但是，第6晶体管6也可以被连接在第3晶体管3及第4晶体管4的前级或它们的后级。即，本实施方式的第2电路120a与串联连接着两个晶体管的实施方式2不同，具备串联连接着3个晶体管的结构。
第6晶体管6与第3晶体管3及第4晶体管4同样，在本实施方式中是NMOS晶体管。
第4栅极电压控制部14a是控制第4晶体管4及第6晶体管6的导通/截止的电路，基本上具有与实施方式2的第4栅极电压控制部14同样的结构。但是，第4栅极电压控制部14a除了实施方式2的第4栅极电压控制部14的功能以外，还具有将施加在控制晶体管304的栅极上的电压作为栅极电压Vg6原样向第6晶体管6的栅极施加的功能。另外，在本实施方式中，不论在第2电路120a接通时还是断开时，栅极电压Vg6都可以偶然是相同的电压，并且，是与施加在控制晶体管304的栅极电压上的偏压相同的电压，所以被施加在控制晶体管304的栅极上的电压原样作为栅极电压Vg6被施加于第6晶体管的栅极。但是，在第2电路120a中串联连接的晶体管不是本实施方式那样的3个而是4个、5个这样不同的级数、或者高电压VIN1、低电压VIN2的电压与本实施方式不同的情况下，被施加在控制晶体管304的栅极上的电压并不一定原样作为栅极电压Vg6被施加于第6晶体管的栅极。在这样的情形下，设置将串联连接的各晶体管的导通/截止所需要的适当电压作为栅极电压输出的栅极控制部。
第2分压电路15a由连接在输出端子400与基准电压端子600之间并且串联连接的3个分压电阻R3a、R4a及R4b构成。分压电阻R3a与R4a的连接点被与共通节点N1连接，分压电阻R4a与R4b的连接点被与共通节点N4连接。
如以上这样构成的本实施方式的开关电路210的动作是以下这样的。本实施方式的开关电路210取得与图4所示的实施方式2同样的状态。即，当第1电路110a是接通状态并且第2电路120a是断开状态时，开关电路210成为状态1，将被输入到第1输入端子401中的高电压从输出端子400输出。另一方面，当第1电路110a是断开状态并且第2电路120a是接通状态时，开关电路210成为状态2，将被输入到第2输入端子402中的低电压从输出端子400输出。进而，当第1电路110a是截止状态并且第2电路120a是截止状态时，开关电路210成为状态3，使输出端子400成为浮置状态。
在第1电路110a中，控制电路501与实施方式2同样，当将第1电路110a设为接通状态时输出H电平，另一方面，当将第1电路110a设为断开状态时输出L电平。在作为晶体管的耐压可能成为问题的情形的第1电路110a为断开状态时，构成第1电路110a的各晶体管的端子的电压为以下这样。
即，第1晶体管1的源极被施加向第1输入端子401输入的高电压(例如7.5V)，第1晶体管1的栅极被从第1栅极电压控制部10a施加栅极电压Vg1(例如7.5V)，第1晶体管1的漏极被从第1分压电路12a施加分压电压VN1(例如5V)。结果，第1晶体管1被维持为截止状态，并且，任何端子间都成为不超过耐压电压(例如3V)的电位差。
此外，第2晶体管2的源极被施加来自第1分压电路12a的分压电压VN1(例如5V)，第2晶体管2的栅极被从第2栅极电压控制部11a施加栅极电压Vg2(例如5V)，第2晶体管2的漏极被从第1分压电路12a施加分压电压VN3(例如2.5V)。结果，第2晶体管2被维持为截止状态，并且，任何端子间都成为不超过耐压电压(例如3V)的电位差。
此外，第5晶体管5的源极被从第1分压电路12a施加分压电压VN3(例如2.5V)，第5晶体管5的栅极被从第5栅极电压控制部16施加栅极电压Vg5(例如2.5V)，第5晶体管5的漏极成为浮置状态或被施加第2电路120a的输出电压(例如0.5V)。结果，第5晶体管5被维持为截止状态，并且，任何端子间都成为不超过耐压电压(例如3V)的电位差。
另外，关于构成第1栅极电压控制部10a、第2栅极电压控制部11a及第5栅极电压控制部16的3个控制晶体管，也由于成为串联连接在被输入到第1输入端子401中的高电压(例如7.5V)与基准电压端子600之间的结构，所以关于各控制晶体管，任何端子间都成为不超过耐压电压(例如3V)的电位差。
此外，在第2电路120a中，控制电路503及504与实施方式2同样，当将第2电路120a设为接通状态时输出H电平，另一方面，当将第2电路120a设为断开状态时输出L电平。在作为晶体管的耐压可能成为问题的情形的第2电路120a为断开状态、并且第1电路110a为接通状态时，构成第2电路120a的各晶体管的端子的电压为以下这样。
即，第4晶体管4的漏极被施加输出端子400的电压(例如7.5V)，第4晶体管4的栅极被从第4栅极电压控制部14a施加栅极电压Vg4(例如5V)，第4晶体管4的源极被从第2分压电路15a施加分压电压VN2(例如5V)。结果，第5晶体管5被维持为截止状态，并且，任何端子间都成为不超过耐压电压(例如3V)的电位差。
此外，第6晶体管6的漏极被从第2分压电路15a施加分压电压VN2(例如5V)，第6晶体管6的栅极被从第4栅极电压控制部14a施加栅极电压Vg6(例如2.5V)，第6晶体管6的源极被从第2分压电路15a施加分压电压VN4(例如2.5V)。结果，第6晶体管6被维持为断开状态，并且，任何端子间都成为不超过耐压电压(例如3V)的电位差。
此外，第3晶体管3的漏极被从第2分压电路15a施加分压电压VN4(例如2.5V)，第3晶体管3的栅极被从第3栅极电压控制部13施加栅极电压Vg3(例如0V)，第3晶体管3的源极被施加被输入到第2输入端子402中的低电压(例如0.5V)。结果，第5晶体管5被维持为截止状态，并且，任何端子间都成为不超过耐压电压(例如3V)的电位差。
如以上这样，本实施方式的开关电路210相对于实施方式2的开关电路200而言，第1电路110a还包括在第1输入端子401与输出端子400之间与第1晶体管1及第2晶体管2串联连接的第5晶体管5，第1分压电路12a还将第1电压分压并向第5晶体管5与第1晶体管1或第2晶体管2之间的共通节点N3供给。
由此，在第1输入端子401与输出端子400之间串联连接着3个晶体管，所以实现了更高耐压、并且能够可靠地切换通断状态的开关电路。
此外，第2电路120a还包括在第2输入端子402与输出端子400之间与第3晶体管3及第4晶体管4串联连接的第6晶体管6，第2分压电路15a还将输出端子400的电压分压并向第6晶体管6与第3晶体管3或第4晶体管4之间的共通节点N4供给。
由此，在第2输入端子402与输出端子400之间串联连接着3个晶体管，所以实现了更高耐压、并且能够可靠地将两个输入电压有选择地输出的开关电路。
另外，在本实施方式中，在第1电路110a中，设有串联连接在第1输入端子401与输出端子400之间的3个晶体管，在栅极电压控制部(10a、11a、16)的各自中设有串联连接的3个晶体管，但串联连接的晶体管的个数并不限于此，也可以是4个以上。个数只要考虑向开关电路输入的最大电压和晶体管的耐压电压而适当决定、以使得在各晶体管的端子间施加的电压不超过耐压电压就可以。
(实施方式4)
图7是表示搭载有实施方式1～3的某个的开关电路(在本实施方式中是实施方式2的开关电路200)的、实施方式4的作为摄像装置的图像传感器70的结构例的图。图像传感器70是1个芯片(即，图像传感器芯片)的半导体集成电路，具备半导体基板71和位于半导体基板71上的电路(即，包括多个像素50的像素阵列50a、两个水平读出电路59a及59b、垂直扫描电路57、4个开关电路200)。
各像素50由光电变换部60和读出电路(由选择晶体管61、检测晶体管62及复位晶体管63构成的电路)构成。光电变换部60是能够依存于从外部施加的电压而改变灵敏度的元件，例如是有机摄像元件。光电变换部60具有被相互对置的两个电极(即，作为第1电极层的一例的上部电极及作为第2电极层的一例的下部电极)夹着光电变换层的层构造。各像素50的上部电极形成了一个共通电极层，连接着灵敏度控制电压线56。各像素50的下部电极连接于各像素的电荷积蓄节点64。在各像素50中，由光电变换部60生成的信号电荷被积蓄于电荷积蓄节点64，在选择晶体管61是导通状态的像素中，由漏极被与电源线52连接的检测晶体管62将电荷信号读出。被从像素读出的电荷信号经由垂直信号线58和水平读出电路59a或59b被向外部读出。灵敏度控制电压线56经由端子51而与开关电路200的输出端子400连接。开关电路200的第1输入端子401及第2输入端子402被作为图像传感器芯片的外部连接用端子而设置，被与图像传感器芯片的外部的电压生成电路连接。
另外，选择晶体管61在从垂直扫描电路57经由地址控制线54输出的每行的控制信号的作用下导通/截止。此外，复位晶体管63的漏极被连接于复位电压线53，在从垂直扫描电路57经由复位控制线55输出的每行的控制信号的作用下导通/截止，由此将电荷积蓄节点64复位。
如图7所示，在本实施方式中，图像传感器70具备4个实施方式2的开关电路200，在图像传感器芯片的4角处具有开关电路200。即，半导体基板71在平面视中具有矩形的形状。4个开关电路200分别在平面视中位于半导体基板71的4角附近。另外，4角附近是指距矩形的4角分别较近的区域，更详细地讲，是比构成矩形的4边各自的中央距角更近的位置。
另外，开关电路200的所需个数并不限于4个，根据图像传感器芯片的像素阵列面积而适当决定就可以。此外，图像传感器70具备的开关电路并不限于实施方式2的开关电路200，也可以是实施方式1的开关电路100或实施方式3的开关电路210、或者混合存在实施方式1～3的开关电路。
图8是表示图7所示的图像传感器70的动作例的时间图。这里表示的时间图示出了使用开关电路200的开关控制与图像传感器芯片的曝光、读出关系。在本图中，Vss表示垂直同步信号的下降(或上升)的定时，Hss表示水平同步信号的下降(或上升)的定时。H电平用V1、L电平用V2表示的波形表示被从开关电路200向光电变换部60的上部电极施加的电压。带状的图表示像素阵列50a的各行的曝光状态。为了简单，说明像素阵列50a由8行(R0～R7)像素50构成的情况下的动作例。
着眼于图8中的例如行R0，中空的矩形示意地表示曝光期间，灰色(点图案)的矩形示意地表示非曝光期间，带斜线的矩形示意地表示像素读出期间。另外，假定具有在对光电变换部60的上部电极施加高电压的情况下光电变换灵敏度高、在施加低电压的情况下光电变换灵敏度变低的特性。具体而言，假设以V1＝7V进行光电变换，以V2＝0.5V光电变换灵敏度下降而大致不发生光电变换。
将从时刻t0到t1的期间称作1H期间，表示从某个行被选择开始到下个行被选择为止的期间，将从某个行被选择开始到该行再次被读出为止的t0～t15的期间称作1V期间。在图8的例子中，1V期间相当于1帧。在1V期间中图像传感器70进行曝光+像素信号读出。例如在t0～t7的期间，向光电变换部60施加高电压V1。此时，光电变换部60输出与入射到像素中的光的光量成比例的信号电荷。接着在t7～t15的期间，向光电变换部60施加低电压V2。此时，由于光电变换部60几乎不进行光电变换，所以各像素50的电荷积蓄节点64的电压不变化。即，t0～t7为曝光期间，t7～t15为曝光停止期间，能够控制被光电变换部60覆盖的像素阵列50a整体的曝光。在曝光停止期间中能够将行R0～R7依次读出，这是与全局快门同等的功能。通过使用本发明的开关电路200，能够实现不在外部设置开关电路或在图像传感器芯片中使用高耐压晶体管地、将光电变换部60的灵敏度特性切换的图像传感器70。
如以上这样，实施方式4的图像传感器70具备半导体基板71、配置在半导体基板71上的包括多个像素50的像素阵列50a、和位于半导体基板71上的开关电路200，多个像素50分别具有包括第1电极层、第2电极层和被第1电极层及第2电极层夹着的光电变换层的光电变换部60，多个像素50各自具有的第1电极层形成一个共通电极层，开关电路200的输出端子400与共通电极层连接。
由此，由使用低耐压晶体管输出高电压的可靠性高的开关电路向共通电极层施加输出电压，所以实现了能够依存于向光电变换部60施加的电压而改变光电变换的灵敏度的可靠性高的图像传感器70。
此外，图像传感器70具备多个开关电路200，多个开关电路200各自的输出端子400与共通电极层连接。例如，图像传感器70具备4个开关电路200，半导体基板71在平面视中具有矩形的形状，4个开关电路200分别在平面视中位于半导体基板71的4角附近。
由此，由于对共通电极层的4个部位从开关电路供给电压，所以共通电极层的电压下降被抑制，向各像素50的光电变换部60施加的电压的值及定时的偏差被抑制，实现了可靠性高的图像传感器70。
以上，基于实施方式1～4对本发明的开关电路及摄像装置进行了说明，但本发明并不限定于这些实施方式。只要不脱离本发明的主旨，对各实施方式施以了本领域技术人员想到的各种变形后的形态、以及将各实施方式的一部分构成要素组合而构建的其他形态也包含在本发明的范围内。
在上述实施方式1～3中，例示了为了生成分压电位而使用电阻元件的结构，但也可以是通过电阻元件以外的控制而生成分压电位的结构。
此外，在上述实施方式1～3中，第1电路110及110a由串联连接的两个以上的PMOS晶体管构成，第2电路120及120a由串联连接的两个以上的NMOS晶体管构成，但根据输入电压，也可以由使用PMOS及NMOS两者的CMOS型开关构成。
此外，偏压生成电路500、500a及502可以输出将被输入到第1输入端子401中的电压分压而得到的电压，也可以另行输出SoC内部或外部的电压。
此外，在上述实施方式1～4的说明中使用的数字全部是为了具体地说明本发明而例示的，本发明并不受例示的数字限制。
此外，在上述中表示的各构成要素的元件全部是为了具体地说明公开而例示的，并不限制于在本发明中例示的元件。此外，构成要素间的连接关系是为了具体地说明本发明而例示的，实现本发明的功能的连接关系并不限定于此。
产业上的可利用性
本发明的开关电路具有使用低耐压晶体管确保可靠性并且对高电压进行控制的特长，作为选择多个电压并输出的开关电路是有用的。此外，对于需要对光电变换层施加电位而使灵敏度变化那样的高电压控制的图像传感器的电压控制开关也能够应用。本发明的摄像装置能够作为能够依存于向光电变换部施加的电压而改变光电变换的灵敏度的可靠性高的图像传感器、例如作为有机图像传感器加以利用。
标号说明
1 第1晶体管
2 第2晶体管
3 第3晶体管
4 第4晶体管
5 第5晶体管
6 第6晶体管
10、10a 第1栅极电压控制部
11、11a 第2栅极电压控制部
12、12a 第1分压电路
13 第3栅极电压控制部
14、14a 第4栅极电压控制部
15、15a 第2分压电路
16 第5栅极电压控制部
N1、N2、N3、N4 共通节点
R1、R1a、R2、R2a、R2b、R3、R3a、R4、R4a、R4b、R10、R11、R20、R20a、R20b、R21、R31、R32、R33 分压电阻
50 像素
50a 像素阵列
51 端子
52 电源线
53 复位电压线
54 地址控制线
55 复位控制线
56 灵敏度控制电压线
57 垂直扫描电路
58 垂直信号线
59a、59b 水平读出电路
60 光电变换部
61 选择晶体管
62 检测晶体管
63 复位晶体管
64 电荷积蓄节点
70 图像传感器
71 半导体基板
100、200、210 开关电路
110、110a 第1电路
120、120a 第2电路
300、301、302、302a、303、303a、304、305、306、307、308 控制晶体管
400 输出端子
401 第1输入端子
402 第2输入端子
500、500a、502 偏压生成电路
501、503、504 控制电路
600 基准电压端子

Claims (10)

1.一种开关电路，其特征在于，
具备：
第1输入端子；
输出端子；以及
第1电路，对是否将向上述第1输入端子输入的第1电压向上述输出端子输出进行切换；
上述第1电路包括：
第1晶体管及第2晶体管，串联连接在上述第1输入端子与上述输出端子之间；以及
第1分压电路，将上述第1电压分压并向上述第1晶体管与上述第2晶体管之间的第1节点供给。
2.如权利要求1所述的开关电路，其特征在于，
还具备：
第2输入端子；以及
第2电路，对是否将向上述第2输入端子输入的第2电压向上述输出端子输出进行切换；
上述第2电路包括：
第3晶体管及第4晶体管，串联连接在上述第2输入端子与上述输出端子之间；以及
第2分压电路，将上述输出端子的电压分压并向上述第3晶体管与上述第4晶体管之间的第2节点供给。
3.如权利要求1或2所述的开关电路，其特征在于，
上述第1分压电路包括串联连接在上述第1输入端子与基准电压之间的第1电阻元件及第2电阻元件；
上述第1电阻元件与上述第2电阻元件的连接点被连接于上述第1节点。
4.如权利要求2所述的开关电路，其特征在于，
上述第2分压电路包括串联连接在上述输出端子与基准电压之间的第3电阻元件及第4电阻元件；
上述第3电阻元件与上述第4电阻元件的连接点被连接于上述第2节点。
5.如权利要求2或4所述的开关电路，其特征在于，
上述第1输入端子被输入超过上述第1晶体管及上述第2晶体管的至少一方的最大额定的第1电压；
上述第2输入端子被输入不超过上述第3晶体管及上述第4晶体管的任一方的最大额定的第2电压；
上述输出端子在第1期间输出上述第1电压，在与上述第1期间不同的第2期间输出上述第2电压。
6.如权利要求1～5中任一项所述的开关电路，其特征在于，
上述第1电路还包括在上述第1输入端子与上述输出端子之间与上述第1晶体管及上述第2晶体管串联连接的第5晶体管；
上述第1分压电路还将上述第1电压分压而向上述第5晶体管与上述第1晶体管或上述第2晶体管之间的第3节点供给。
7.如权利要求2、4或5所述的开关电路，其特征在于，
上述第2电路还包括在上述第2输入端子与上述输出端子之间与上述第3晶体管及上述第4晶体管串联连接的第6晶体管；
上述第2分压电路还将上述输出端子的电压分压并向上述第6晶体管与上述第3晶体管或上述第4晶体管之间的第4节点供给。
8.一种摄像装置，其特征在于，
具备：
半导体基板；
像素阵列，包括在上述半导体基板上排列的多个像素；以及
权利要求1～7中任一项所述的开关电路，位于上述半导体基板上；
上述多个像素分别具有包括第1电极层、第2电极层和被上述第1电极层及上述第2电极层夹着的光电变换层的光电变换部；
上述多个像素分别具有的上述第1电极层相互被电连接；
上述开关电路的上述输出端子与上述第1电极层连接。
9.如权利要求8所述的摄像装置，其特征在于，
具备多个上述开关电路；
上述多个开关电路各自的上述输出端子与上述第1电极层连接。
10.如权利要求8或9所述的摄像装置，其特征在于，
具备4个上述开关电路；
上述半导体基板在平面视中具有矩形的形状；
上述4个开关电路分别在上述平面视中位于上述半导体基板上的4角附近。
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